TWI808526B - 記憶體裝置及其製造方法 - Google Patents

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Abstract

本發明公開一種記憶體裝置及其製造方法。記憶體裝置包括基板、記憶胞陣列以及記憶胞互連架構。記憶胞陣列設置於基板上，且包括多個記憶胞。每一記憶胞包括相互電性連接的電晶體單元及記憶體單元。記憶胞互連架構設置於基板上，並建立多個記憶胞之間的電性連接。通過將多條源極線內埋在直接覆蓋於基板上的介電層內，以縮減記憶胞尺寸。多條源極線設置於基板上，並直接接觸對應的電晶體單元的源極區。

Description

記憶體裝置及其製造方法
本發明涉及一種記憶體裝置及其製造方法，特別是涉及一種隨機存取記憶體裝置及其製造方法。
目前業界已積極研發新一代的非揮發性記憶體元件。以電阻式隨機存取記憶體為例，在每個記憶胞(memory cell)中，電阻式隨機存取記憶體通常與電晶體串連，而形成1電晶體1記憶體(1T1M)的架構。通過調整電晶體的電壓，可判讀記憶胞所儲存的數據，同時可透過不同的電壓來調整電阻式隨機存取記憶體的電阻值，來修改記憶胞所儲存的數據。
為了增加記憶胞的密度，需要盡可能地縮減記憶胞的尺寸。雖然電阻式隨機存取記憶體本身可以被縮減到幾奈米的大小，但還需要通過其他線路，如：源極線、位元線以及字線來建立記憶胞之間的連結以及電阻式隨機存取記憶體與電晶體之間的連結。這會導致記憶胞的尺寸難以被進一步地縮減。因此，進一步縮小記憶胞的尺寸，以增加儲存密度仍是目前業界所欲發展的目標。
本發明所要解決的技術問題在於，針對現有技術的不足提供一 種記憶體裝置及其製造方法，通過改變記憶胞之間的連線架構，可以縮減記憶胞的尺寸，而增加記憶胞的密度。
為了解決上述的技術問題，本發明所採用的其中一技術方案是提供一種記憶體裝置，其包括基板、記憶胞陣列以及記憶胞互連架構。記憶胞陣列設置於基板上，且包括多個記憶胞。每一記憶胞包括電晶體單元及記憶體單元。電晶體單元包括源極區、汲極區以及閘極結構。記憶體單元電性連接於電晶體單元。記憶胞互連架構設置於基板上，並建立多個記憶胞之間的電性連接。記憶胞互連架構包括介電層及多條源極線。介電層直接覆蓋基板以及電晶體單元。多條源極線設置於基板上，並沿著一第一方向延伸。每一源極線內埋於介電層內，並直接接觸對應的電晶體單元的源極區。
為了解決上述的技術問題，本發明所採用的另外一技術方案是提供一種記憶體裝置的製造方法，其包括在一基板上形成排成陣列的多個電晶體單元以及形成一記憶胞互連架構以及多個記憶體單元。多個電晶體單元在第一方向上排成多行，每個電晶體單元包括沿著第二方向配置的汲極區、閘極結構以及源極區。多個記憶體單元通過記憶胞互連架構，而分別電性連接於多個電晶體單元，且形成記憶胞互連架構的步驟至少包括：在基板上形成介電層以及埋在介電層內的多條源極線。每一條源極線沿著第一方向延伸，並直接接觸對應的一行中的多個電晶體單元的多個源極區。
本發明的其中一有益效果在於，本發明所提供的記憶體裝置及其製造方法，其能通過“每一源極線內埋於介電層內，並直接接觸對應的電晶體單元的源極區”的技術方案，來縮減每個記憶胞的尺寸，進而提高記憶胞陣列的密度。
為使能更進一步瞭解本發明的特徵及技術內容，請參閱以下有關本發明的詳細說明與圖式，然而所提供的圖式僅用於提供參考與說明，並非用來對本發明加以限制。
Z1:記憶體裝置
1:基板
11,11’:隔離結構
11A:絕緣部分
11h:凹陷區
11s:內凹表面
R1:記憶胞
T1:電晶體單元
S:源極區
D:汲極區
G:閘極結構
G1:閘極絕緣層
G2:閘電極
G3:間隔部
GA:第一閘堆疊部
GB:第二閘堆疊部
M1:記憶體單元
M11:下電極
M12:上電極
2:記憶胞互連架構
20:介電層
SL:源極線
P1:凸出部分
21:汲極導電結構
210:連接墊
211:導電柱
BL:位元線
WL,WLn-1,WLn,WLn+1:字元線
20a:初始平坦層
20b:覆蓋層
SH:源極開槽
d1:摻雜深度
d2:深度
D1:第一方向
D2:第二方向
D3:第三方向
圖1為本發明實施例的記憶體裝置的局部立體示意圖。
圖2為本發明實施例的記憶體裝置的局部剖面示意圖。
圖3為本發明實施例的記憶體裝置的製造方法的流程圖。
圖4為本發明實施例的記憶體裝置的製造方法在步驟S10的俯視示意圖。
圖5為圖4的V-V剖面的剖面示意圖。
圖6為本發明實施例的記憶體裝置在形成初始平坦層的步驟的剖面示意圖。
圖7為本發明實施例的記憶體裝置在形成源極開槽的步驟的俯視示意圖。
圖8為圖7的VIII-VIII剖面的剖面示意圖。
圖9為圖7的IX-IX剖面的剖面示意圖。
圖10為本發明實施例的記憶體裝置形成多條源極線的步驟的俯視示意圖。
圖11為圖10的XI-XI剖面的剖面示意圖。
圖12為圖10的XII-XII剖面的剖面示意圖。
圖13為本發明實施例的記憶體裝置在形成覆蓋層的步驟的剖面示意圖。
圖14為本發明實施例的記憶體裝置在形成多個汲極導電結構的 步驟的俯視示意圖。
圖15為圖14的XV-XV剖面的剖面示意圖。
圖16為本發明實施例的記憶體裝置在形成多條位元線的步驟的俯視示意圖。
以下是通過特定的具體實施例來說明本發明所公開有關“記憶體裝置及其製造方法”的實施方式，本領域技術人員可由本說明書所公開的內容瞭解本發明的優點與效果。本發明可通過其他不同的具體實施例加以施行或應用，本說明書中的各項細節也可基於不同觀點與應用，在不背離本發明的構思下進行各種修改與變更。另外，本發明的附圖僅為簡單示意說明，並非依實際尺寸的描繪，事先聲明。以下的實施方式將進一步詳細說明本發明的相關技術內容，但所公開的內容並非用以限制本發明的保護範圍。另外，本文中所使用的術語“或”，應視實際情況可能包括相關聯的列出項目中的任一個或者多個的組合。
參閱圖1至圖2所示，本發明實施例提供一種記憶體裝置Z1。本發明實施例的記憶體裝置Z1包括：一基板1、一記憶胞陣列以及一記憶胞互連架構2。
基板1可以是半導體基板或絕緣體上覆半導體(semiconductor on insulator，SOI)基板。另外，請參照圖2，記憶胞陣列設置在基板1上，且包括多個記憶胞R1(圖2繪示一個為例)。每一個記憶胞R1包括一電晶體單元T1以及一記憶體單元M1。
如圖1與圖2所示，多個電晶體單元T1排列成陣列而設置在基板1上，且每一電晶體單元T1會包括源極區S、汲極區D以及一閘極結構G。須說 明的是，本發明實施例的電晶體單元T1可以是N型金氧半場效電晶體(NMOS)、P型金氧半場效電晶體(PMOS)，本發明並不限制。只要能夠配合記憶體單元M1運作，本發明並不限制電晶體單元T1的種類。
請參照圖1與圖2，源極區S與汲極區D是形成於基板1內，而閘極結構G是設置於基板1上。本實施例中，基板1還具有多個隔離結構11，且每一個隔離結構11是沿著第二方向D2延伸，以分隔在第一方向D1上相鄰的兩個電晶體單元T1。進一步而言，隔離結構11可以是淺溝渠隔離結構(shallow trench isolation,STI)，並且由基板1的表面向下延伸至基板1內部。
如圖1與圖2所示，汲極區D與源極區S在基板1內彼此分隔，而定義出通道區(未標號)，且閘極結構G會對應於通道區的位置而設置在基板1上。也就是說，閘極結構G會重疊於至少一個通道區。
在本實施例中，排列在第一方向D1上的多個電晶體單元T1的多個閘極結構G彼此連接成一體，而構成沿著第一方向D1延伸的共用閘極線，其可作為字元線。在本實施例中，閘極結構G包括一第一閘堆疊部GA與一第二閘堆疊部GB。如圖1與圖2所示，第一閘堆疊部GA與第二閘堆疊部GB彼此分隔設置，並分別位於汲極區D的兩相反側。進一步而言，第一閘堆疊部GA與第二閘堆疊部GB會分別重疊於兩個不同的通道區。
第一閘堆疊部GA與第二閘堆疊部GB各包括一閘極絕緣層G1、一閘電極G2以及兩個間隔部G3。閘極絕緣層G1設置於閘電極G2與基板1之間，且兩個間隔部G3分別覆蓋閘電極G2的兩相對側表面。本實施例中，構成閘電極G2的材料例如是，但不限於，重摻雜半導體、金屬、合金或其任意組合。
值得一提的是，如圖2所示，第一閘堆疊部GA的閘電極G2與第二閘堆疊部GB的閘電極G2會彼此電性連接，以控制是否同時在第一閘堆疊部 GA與第二閘堆疊部GB下方的兩個通道區內產生反轉電流。據此，可允許電晶體單元T1對於與其電性連接的記憶體單元M1施加較大的操作電流，但本發明不以此例為限。在另一實施例中，閘極結構G也可以只包括一個閘堆疊部，電晶體單元T1仍可與記憶體單元M1配合而共同運作。
另外，第一閘堆疊部GA與第二閘堆疊部GB都是沿著第一方向D1延伸，而形成兩條共用閘極線。據此，第一閘堆疊部GA與第二閘堆疊部GB所形成的兩條共用閘極線可以被視為同一條字元線WL(如：字元線WLn)，而被提供相同的操作訊號。
參照圖2，記憶體單元M1可包括一下電極M11以及一上電極M12。在每一個記憶胞R1中，記憶體單元M1電性連接於電晶體單元T1。後續將詳細說明用來建立記憶體單元M1與電晶體單元T1電性連結的結構。通過控制電晶體單元T1的開關，以及控制施加於記憶體單元M1的偏壓，可以調變記憶體單元M1的寫入狀態，例如：使記憶體單元M1具有高電阻或具有低電阻。通過判讀記憶體單元M1的電阻值，可以得到記憶體單元M1的寫入狀態為“0”或“1”。舉例而言，當記憶體單元M1具有高電阻值，記憶體單元M1的寫入狀態為“0”。當記憶體單元M1具有低電阻值，記憶體單元M1的寫入狀態為“1”，但本發明不限於此。
記憶體單元M1可以是，但不限於，可變電阻式隨機存取記憶體(Resistive RAM)、導電橋接隨機存取記憶體(Conductive Bridging RAM)、磁阻式隨機存取記憶體(Magnetoresistive RAM；MRAM)、相變隨機存取記憶體(Phase-Change RAM；PCRAM)、鐵電隨機存取記憶體(Ferroelectric RAM；FeRAM)，或者其他可配合電晶體單元T1運作的任何一種記憶體。
如圖1與圖2所示，本發明實施例的記憶體裝置Z1中，記憶胞互連架構2設置在基板1上，且用以建立記憶胞陣列中的多個記憶胞R1之間的電 性連結。本實施例的記憶胞互連架構2包括：介電層20以及多條源極線SL。
介電層20設置在基板1上，且介電層20直接覆蓋基板1以及多個電晶體單元T1。在本實施例中，介電層20會覆蓋每一電晶體單元T1的閘極結構G。進一步而言，介電層20的頂表面會高於閘極結構G的頂端。
請參照圖1，多條源極線SL設置在基板1上。值得一提的是，本發明實施例的多條源極線SL是與電晶體單元T1的閘極結構G共同埋設在介電層20內，而不是位於介電層20上方。進一步而言，每一條源極線SL會直接接觸對應的電晶體單元T1的源極區S。換言之，在本發明實施例中，每一條源極線SL並未通過任何導電插塞來與電晶體單元T1的源極區S電性連結，而是直接形成在基板1上。
據此，在本發明實施例中，每一條源極線SL會沿著第一方向D1延伸，使同一行中的多個電晶體單元T1的源極區S通過源極線SL而電性連接。另外，請參照圖2，在本實施例中，每一條源極線SL的頂面的高度位置會高於閘極結構G的頂端的高度位置。
除此之外，由於每一條源極線SL的延伸方向(第一方向D1)不同於隔離結構11的延伸方向(第二方向D2)，因此，每一條源極線SL會與多個隔離結構11相互交錯。也就是說，每一條源極線SL會重疊並連接於多個隔離結構11。
在本發明實施例中，內埋於介電層20內的多條源極線SL仍會通過位於介電層20上方的導電結構，而電性連接到外部控制電路。然而，相較於現有技術，在本發明實施例中，省略源極線SL與源極區S之間的導電插塞，已可大幅減少介電層20內所配置的導電插塞的數量，進而可節省配置導電插塞所需的空間。另外，由於多條源極線SL與閘極結構G共同設置在基板1上，因此不需要在介電層20上方預留源極線SL的佈線空間。
基於上述，在製程條件允許的情況下，記憶胞R1的尺寸可以被整體縮減，而提高記憶胞R1的密度。進一步而言，請參照圖2，排列在第二方向D2且相鄰的兩個電晶體單元T1中，兩相鄰的閘極結構G之間的間距可以再進一步縮小，而使記憶胞R1具有更小的尺寸。
請參照圖1與圖2，記憶胞互連架構2還進一步包括多個汲極導電結構21以及多條位元線BL。每一汲極導電結構21是連接於對應的記憶體單元M1的下電極M11，以及對應的電晶體單元T1的汲極區D之間。也就是說，每個記憶胞R1的記憶體單元M1可以通過汲極導電結構21，而電性連接至電晶體單元T1。
詳細而言，汲極導電結構21包括一或多個連接墊210以及一或多個導電柱211。連接墊210是設置在介電層20上，而導電柱211會由介電層20的頂表面向下延伸到基板1，而使連接墊210可電性連接於電晶體單元T1的汲極區D。在圖1與圖2的實施例中，汲極導電結構21包括多個連接墊210以及多個導電柱211。須說明的是，多個連接墊210會與多層絕緣層(圖未繪示)在第三方向D3上交替地堆疊。
也就是說，對於同一個汲極導電結構21而言，上下相鄰的連接墊210之間通過一層絕緣層而彼此分隔，而每一導電柱211貫穿對應的絕緣層，以連接於相鄰的兩層連接墊210。連接墊210的數量以及導電柱211的數量可以根據實際需求配置，本發明並不限制。
請參照圖1與圖2，多條位元線BL沿著第二方向D2延伸，並且每一條位元線BL電性連接於對應的多個記憶體單元M1。進一步而言，每一條位元線BL會電性連接於對應的記憶體單元M1的上電極M12。值得注意的是，在本實施例中，位元線BL的延伸方向會不平行於源極線SL的延伸方向。
多條位元線BL、多條源極線SL以及多條字元線WL會再電性連 接於外部控制電路(圖未示)。進一步而言，外部控制電路可對選定的字元線WL、位元線BL以及源極線SL提供控制訊號，可以調變所選定的記憶胞R1的記憶體單元M1的特性，如：電阻值，而寫入資料。
請參照圖3，顯示本發明實施例的記憶體裝置的製造方法流程圖。在步驟S10中，在一基板上形成排成陣列的多個電晶體單元。以下以形成圖2的電晶體單元T1為例來進行說明。
請配合參照圖4。多個電晶體單元T1在基板1上排成陣列。可以通過現有的半導體製程來形成多個電晶體單元T1，本發明並不限制。進一步而言，多個電晶體單元T1在第一方向D1上排成多行。每個電晶體單元T1包括沿著第二方向D2配置的汲極區D、閘極結構G以及源極區S。
在本發明實施例中，閘極結構G位於基板1上，且汲極區D與源極區S形成於基板1內。如圖4與圖5所示，形成於基板1內的多個汲極區D與多個源極區S會沿著第二方向D2交替地排列，且任兩相鄰的汲極區D與源極區S之間彼此分隔，而定義出多個通道區。多個閘極結構G分別對應於多個通道區的位置而設置在基板1上。另外，參照圖5，在一實施例中，在源極區S與汲極區D上可預先形成金屬矽化物層(silicide)(未標號)。
如圖4所示，在同一行中的多個所述電晶體單元T1的多個閘極結構G彼此連接成一體，而構成沿著第一方向D1延伸的一共用閘極線，而可作為字元線WL。在本實施例中，每一閘極結構G可包括分隔設置的第一閘堆疊部GA與第二閘堆疊部GB，且第一閘堆疊部GA與第二閘堆疊部GB分別位於汲極區D的兩相反側，但本發明不以此為限。第一閘堆疊部GA與第二閘堆疊部GB各包括一閘極絕緣層G1、一閘電極G2以及兩個間隔部G3。在其他實施例中，閘極結構G也可以只具有一個閘堆疊部。
另外，在形成排成陣列的多個電晶體單元T1的步驟可進一步包 括：在基板1內形成多個隔離結構11’。構成隔離結構11’的材料為絕緣材料。如圖4所示，多個隔離結構11’沿著第二方向D2延伸，以分隔在第一方向D1上相鄰的兩個電晶體單元T1。由於隔離結構11’的延伸方向與共用閘極線的延伸方向不同，因此每一共用閘極線會與多個隔離結構11’部分重疊。另外，隔離結構11’由基板1的表面向下延伸到基板1內部。
請再參照圖3，在步驟S20中，形成記憶胞互連架構以及多個記憶體單元。如前所述，多個記憶體單元通過記憶胞互連架構，而分別電性連接於多個電晶體單元T1。進一步而言，形成記憶胞互連架構以及多個記憶體單元的步驟包括：在步驟S200中，在基板上形成介電層以及埋在介電層內的多條源極線；在步驟S210中，形成多個汲極導電結構；在步驟S220中，形成多個記憶體單元；以及在步驟S230中，形成多條位元線。
以下進一步說明形成介電層20以及形成源極線SL的詳細步驟。請參照圖6，形成一初始平坦層20a以覆蓋多個電晶體單元T1，其中，初始平坦層20a的頂表面為平坦表面。初始平坦層20a的材料可以是氧化物、氮化物或者氮氧化物，本發明並不限制。另外，如圖6所示，初始平坦層20a的頂表面相對於基板1表面的高度，會高於閘極結構G的頂端相對於基板1表面的高度。也就是說，初始平坦層20a會完全覆蓋多個閘極結構G。
請參照圖7至圖9，在初始平坦層20a內形成多個源極開槽SH。在一實施例中，可以通過曝光微影蝕刻製程，來形成多個源極開槽SH。如圖7與圖8所示，每一源極開槽SH沿著第一方向D1延伸，以暴露對應的一行中的多個電晶體單元T1的多個源極區S。
另外，請配合參照圖7以及圖9，在形成多個源極開槽SH的步驟中，位於每一個源極開槽SH下方的隔離結構11也會被蝕刻。請參照圖9，在形成多個源極開槽SH後，每一隔離結構11具有未被初始平坦層20a覆蓋，而裸露 的多個絕緣部分11A。
如圖9所示，每一個絕緣部分11A的表面相對於基板1的表面內凹，而形成內凹表面11s。據此，在形成源極開槽SH的步驟中，也在隔離結構11中一併形成多個凹陷區11h。每一所述凹陷區11h連通於對應的源極開槽SH。在一實施例中，凹陷區11h的深度d2會大於源極區S的摻雜深度d1，但本發明不以此為限。須說明的是，隔離結構11被初始平坦層20a以及閘極結構G覆蓋的其他部分不會被蝕刻，而仍具有平坦表面。
請參照圖10至圖12，填入導電材料於多個源極開槽SH內，以形成多條源極線SL。如圖11所示，在本實施例中，每一源極線SL可直接接觸對應的電晶體單元T1的源極區S，且每一源極線SL的頂面高於閘極結構G的一頂端。詳細而言，可以將導電材料形成於源極開槽SH內以及覆蓋在初始平坦層20a上。之後，再執行研磨步驟，去除位於初始平坦層20a上的導電材料，而保留位於多個源極開槽SH內的導電材料，以形成多條源極線SL。據此，在本實施例中，每一源極線SL的頂面會與初始平坦層20a的頂表面共平面。
另外，如圖12所示，在填入導電材料於多個源極開槽SH內時，導電材料也會填入每一隔離結構11的凹陷區11h內。據此，在形成源極線SL的步驟之後，每一源極線SL會具有向基板1內延伸的多個凸出部分P1，且每一凸出部分P1會填入對應的凹陷區11h內，並連接於絕緣部分11A的內凹表面11s。
構成每一源極線SL的導電材料可選自金屬、合金、導電氧化物、導電氮化物及其任意組合所組成的群組中的其中一種。金屬例如是，但不限於，鉭(Ta)、鈦(Ti)、鎢(W)、釕(Ru)、鋁(Al)、鈷(Co)等等金屬材料。合金可以是鎢化鈦(TiW)，但本發明並不限制。導電氧化物例如是，但不限於，二氧化銥(IrO2)或二氧化釕(RuO2)等等。另外，導電氮化物例如是，但不限於， 氮化鈦(TiN)、氮化鉭(TaN)或氮化鋁鈦(TiAlN)等等。
請參照圖13，形成一覆蓋層20b於初始平坦層20a以及多條源極線SL上。覆蓋層20b與初始平坦層20a共同形成介電層20。據此，多條源極線SL會被內埋於介電層20內。在一實施例中，覆蓋層20b的材料與初始平坦層20a的材料相同，但本發明不限制。在另一實施例中，覆蓋層20b的材料也可以與初始平坦層20a的材料不同。
請參照圖14至圖15，形成多個汲極導電結構21。進一步而言，先在介電層20內形成多個導電柱211。每一個導電柱211貫穿介電層20並連接到對應的汲極區D。之後，在介電層20上形成多個連接墊210，以分別連接於多個導電柱211。設置在介電層20的頂表面上的多個連接墊210共同形成一導電圖案層，且可以在同一製造流程中完成。也就是說，在本發明中，是在形成多條源極線SL以及形成介電層20的步驟之後，才製作汲極導電結構21。
值得一提的是，既然本發明實施例的源極線SL已形成在介電層20內，在介電層20內的導電柱的數量可以被縮減，且在介電層20上方不需要預留用來設置源極線SL的佈線空間。因此，在製程條件允許的情況下，記憶胞R1的尺寸可以被進一步地縮減，而提高記憶胞R1的密度。
須說明的是，每一汲極導電結構21可包括一或多個連接墊210以及一或多個導電柱211。在圖14與圖15中，僅繪示位於介電層20上的連接墊210，以及形成於介電層20內的導電柱211為例，來說明形成汲極導電結構21的步驟，但本發明並不限制。在後續步驟中，可再進一步於每個連接墊210上繼續形成相互連接的多個導電柱與多個連接墊210。
請參照圖16，形成汲極導電結構21之後，在對應於汲極導電結構21的位置，形成多個記憶體單元M1。詳細而言，可配合參照圖2，每 個記憶體單元M1的下電極M11會通過汲極導電結構21而電性連接於對應的電晶體單元T1的汲極區D。
另外，在形成多個記憶體單元M1的步驟之後，形成多條位元線BL，每一位元線BL沿著第二方向D2延伸，並電性連接於對應的多個記憶體單元M1。進一步而言，可配合參照圖2，每一條位元線BL是連接於排列在第二方向D2上的記憶胞R1的記憶體單元M1的上電極M12。如圖16所示，由於源極線SL已改為埋入於介電層20內，而具有與閘極結構G(字元線WL)相同的延伸方向，本發明的多條位元線BL的延伸方向會不同於多條源極線SL的延伸方向。
[實施例的有益效果]
本發明的其中一有益效果在於，本發明所提供的記憶體裝置及其製造方法，其能通過“每一源極線SL內埋於介電層20內，並直接接觸對應的電晶體單元T1的源極區S”的技術方案，來縮減每個記憶胞R1的尺寸，進而提高記憶胞陣列的密度。
進一步而言，本發明實施例中，通過將源極線SL內埋於介電層20內，可以大幅減少介電層20內所配置的導電插塞的數量，進而可節省配置導電插塞所需的空間。此外，也不需要在介電層20上方預留源極線SL的佈線空間。綜合前述理由，記憶胞R1的尺寸可以被整體縮減，而提高記憶胞R1的密度。相較於現有的1T1M記憶體元件而言，通過本發明之技術手段，記憶胞R1的尺寸可以縮減至少10%。
以上所公開的內容僅為本發明的優選可行實施例，並非因此侷限本發明的申請專利範圍，所以凡是運用本發明說明書及圖式內容所做的等效技術變化，均包含於本發明的申請專利範圍內。
Z1:記憶體裝置 1:基板 11:隔離結構 S:源極區 D:汲極區 G:閘極結構 G1:閘極絕緣層 G2:閘電極 G3:間隔部 GA:第一閘堆疊部 GB:第二閘堆疊部 M1:記憶體單元 M11:下電極 M12:上電極 2:記憶胞互連架構 20:介電層 SL:源極線 21:汲極導電結構 210:連接墊 211:導電柱 BL:位元線 D1:第一方向 D2:第二方向 D3:第三方向 WL:字元線

Claims (9)

  1. 一種記憶體裝置，其包括：一基板；一記憶胞陣列，其設置於所述基板上，且包括多個記憶胞，其中，每一所述記憶胞包括：一電晶體單元，其包括一源極區、一汲極區以及一閘極結構；及一記憶體單元，其電性連接於所述電晶體單元；以及一記憶胞互連架構，其設置於所述基板上，並建立多個所述記憶胞之間的電性連接，其中，所述記憶胞互連架構包括：一介電層，其直接覆蓋所述基板以及所述電晶體單元；以及多條源極線，其設置於所述基板上，並沿著一第一方向延伸，其中，每一所述源極線內埋於所述介電層內，並接觸對應的所述電晶體單元的所述源極區；其中，所述基板還包括形成於所述基板內的多個隔離結構，每一所述隔離結構沿著所述第二方向延伸並與多條所述源極線交錯，以分隔在所述第一方向上排列且相鄰的任兩個所述電晶體單元；以及其中，每一所述隔離結構包括重疊於所述源極線的多個絕緣部分，每一所述絕緣部分的表面具有一凹陷區，每一所述源極線的一部分填入對應的所述絕緣部分的所述凹陷區內，且每一所述凹陷區的深度大於所述源極區在所述基板內的深度。
  2. 如請求項1所述的記憶體裝置，其中，所述記憶胞互連架構還包括：多條位元線，其沿著一第二方向延伸，其中，每一所述位元 線電性連接於對應的所述記憶體單元的一上電極；以及多個汲極導電結構，其中，每一所述汲極導電結構連接於對應的所述記憶體單元的一下電極，以及連接於對應的所述電晶體單元的所述汲極區。
  3. 如請求項1所述的記憶體裝置，其中，多個所述記憶胞的多個所述電晶體單元在所述第一方向上排成多行，在同一行中的多個所述電晶體單元的多個所述閘極結構彼此連接成一體，而構成沿著所述第一方向延伸的一共用閘極線。
  4. 如請求項1所述的記憶體裝置，其中，所述電晶體單元的所述閘極結構設置於所述基板上，且包括一第一閘堆疊部與一第二閘堆疊部，所述第一閘堆疊部與所述第二閘堆疊部彼此分隔設置，並分別位於所述汲極區的兩相反側，且所述第一閘堆疊部與所述第二閘堆疊部彼此電性連接。
  5. 如請求項1所述的記憶體裝置，其中，每一所述源極線的一頂面高於所述閘極結構的一頂端，且構成每一所述源極線的材料選自金屬、合金、導電氮化物、導電氧化物及其任意組合所組成的群組中的其中一種。
  6. 如請求項1所述的記憶體裝置，其中，所述記憶體單元為可變電阻式隨機存取記憶體、導電橋接隨機存取記憶體、磁阻式隨機存取記憶體、相變隨機存取記憶體或鐵電記憶體。
  7. 一種記憶體裝置的製造方法，其包括：在一基板上形成排成陣列的多個電晶體單元，其中，多個所述電晶體單元在一第一方向上排成多行，每個所述電晶體單元包括沿著一第二方向配置的一汲極區、一閘極結構以及一源極區；形成一記憶胞互連架構以及多個記憶體單元，其中，多個所述記憶體單元通過所述記憶胞互連架構，而分別電性連接 於多個所述電晶體單元，且形成所述記憶胞互連架構的步驟至少包括：在所述基板上形成一介電層以及埋在所述介電層內的多條源極線，其中，每一條源極線沿著所述第一方向延伸，並直接接觸對應的一行中的多個所述電晶體單元的多個所述源極區；在所述基板內形成多個隔離結構，每一所述隔離結構沿著所述第二方向延伸，以分隔在所述第一方向上相鄰的兩個所述電晶體單元；在形成多個所述源極開槽的步驟中，在每一所述隔離結構形成多個凹陷區，其中，每一所述凹陷區連通於對應的所述源極開槽，且每一所述凹陷區的深度大於所述源極區在所述基板內的深度；以及在形成多個所述源極線的步驟之後，每一所述源極線具有向所述基板內延伸的多個凸出部分，每一所述凸出部分填入對應的所述凹陷區內。
  8. 如請求項7所述的記憶體裝置的製造方法，其中，形成所述介電層與多條所述源極線的步驟包括：形成一初始平坦層以覆蓋多個所述電晶體單元，其中，所述初始平坦層的頂表面為平坦表面；在所述初始平坦層內形成多個源極開槽，每一所述源極開槽沿著所述第一方向延伸，以暴露對應的一行中的多個所述電晶體單元的多個所述源極區；填入導電材料於多個所述源極開槽內，以形成多條所述源極線，其中，每一所述源極線的頂面與所述初始平坦層的所述頂表面齊平，且每一所述源極線的一頂面高於所述閘極結構的一頂端；以及 形成一覆蓋層於所述初始平坦層以及多條所述源極線上。
  9. 如請求項7所述的記憶體裝置的製造方法，形成所述記憶胞互連架構的步驟還進一步包括：形成多個汲極導電結構，其中，每一所述汲極導電結構連接於對應的所述記憶體單元，以及連接於對應的所述電晶體單元的所述汲極區；以及在形成多個所述記憶體單元的步驟之後，形成多條位元線，其中，每一所述位元線電性連接於對應的多個所述記憶體單元，且每一所述位元線的延伸方向不同於每一所述源極線的延伸方向。
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