KR20230080092A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR20230080092A
KR20230080092A KR1020210167516A KR20210167516A KR20230080092A KR 20230080092 A KR20230080092 A KR 20230080092A KR 1020210167516 A KR1020210167516 A KR 1020210167516A KR 20210167516 A KR20210167516 A KR 20210167516A KR 20230080092 A KR20230080092 A KR 20230080092A
Authority
KR
South Korea
Prior art keywords
layer
upper electrode
material layer
contact plug
region
Prior art date
Application number
KR1020210167516A
Other languages
English (en)
Inventor
김양두
김남건
김용환
박상욱
서민규
홍정표
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020210167516A priority Critical patent/KR20230080092A/ko
Priority to US17/965,936 priority patent/US20230171954A1/en
Priority to TW111145453A priority patent/TW202333299A/zh
Priority to CN202211496038.3A priority patent/CN116193850A/zh
Publication of KR20230080092A publication Critical patent/KR20230080092A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

예시적인 실시예들에 따른 반도체 장치는, 셀 어레이 영역 및 주변 영역을 갖는 기판, 상기 셀 어레이 영역 상에 배치되는 복수의 하부 전극들, 상기 복수의 하부 전극들과 접촉하며 상기 기판의 상면과 평행한 방향으로 연장되는 적어도 하나의 서포터층들, 상기 복수의 하부 전극들 및 상기 서포터층들을 덮는 유전막, 상기 유전막을 덮는 상부 전극, 상기 상부 전극의 상부면 및 측면을 덮는 층간 절연층, 상기 기판의 상기 주변 영역 상에서 상기 층간 절연층을 관통하는 주변 콘택 플러그, 및 상기 상부 전극과 상기 주변 콘택 플러그 사이의 제1 산화물층을 포함하되, 상기 상부 전극은 측 방향으로 돌출되는 적어도 하나의 돌출 영역들을 포함하고, 상기 측 방향은 상기 셀 어레이 영역으로부터 상기 주변 영역을 향하는 수평 방향이고, 상기 제1 산화물층은 상기 적어도 하나의 돌출 영역들 중 적어도 하나와 상기 주변 콘택 플러그 사이에 배치된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
전자 산업의 발전 및 사용자의 요구에 따라 전자기기는 더욱 소형화 및 고성능화되고 있다. 이에 따라 전자기기에 사용되는 반도체 장치 또한 고집적화 및 고성능화가 요구되고 있다. 예를 들어, 디램(DRAM) 메모리 장치에서는 셀 어레이 영역과 주변 회로 영역 간의 마진 영역을 줄이기 위한 기술이 요구되고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 전기적 특성이 개선되고 고집적화된 반도체 장치를 제공하는데 있다.
예시적인 실시예들에 따른 반도체 장치는, 셀 어레이 영역 및 주변 영역을 갖는 기판, 상기 셀 어레이 영역 상에 배치되는 복수의 하부 전극들, 상기 복수의 하부 전극들과 접촉하며 상기 기판의 상면과 평행한 방향으로 연장되는 적어도 하나의 서포터층들, 상기 복수의 하부 전극들 및 상기 서포터층들을 덮는 유전막, 상기 유전막을 덮는 상부 전극, 상기 상부 전극의 상부면 및 측면을 덮는 층간 절연층, 상기 기판의 상기 주변 영역 상에서 상기 층간 절연층을 관통하는 주변 콘택 플러그, 및 상기 상부 전극과 상기 주변 콘택 플러그 사이의 제1 산화물층을 포함하되, 상기 상부 전극은 측 방향으로 돌출되는 적어도 하나의 돌출 영역들을 포함하고, 상기 측 방향은 상기 셀 어레이 영역으로부터 상기 주변 영역을 향하는 수평 방향이고, 상기 제1 산화물층은 상기 적어도 하나의 돌출 영역들 중 적어도 하나와 상기 주변 콘택 플러그 사이에 배치될 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 셀 어레이 영역 및 주변 영역을 갖는 기판, 상기 셀 어레이 영역 상에 배치되는 복수의 하부 전극들, 상기 복수의 하부 전극들 상의 유전막, 및 상기 유전막을 덮는 상부 전극을 포함하는 커패시터 구조물, 상기 커패시터 구조물을 덮는 층간 절연층, 상기 층간 절연층을 관통하며 상기 상부 전극 내로 연장되어, 상기 상부 전극과 전기적으로 연결되는 상부 전극 콘택 플러그, 및 상기 상부 전극 콘택 플러그 측면의 일부와 상기 상부 전극 사이의 상부 산화물층을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 셀 어레이 영역 및 주변 영역을 갖는 기판, 상기 기판 상에서 제1 방향으로 연장되는 복수의 워드 라인들, 상기 기판 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 비트 라인들, 상기 복수의 워드 라인들 및 상기 복수의 비트 라인들보다 높은 레벨에 배치되는 셀 랜딩 패드들 및 주변 랜딩 패드, 상기 셀 어레이 영역 상에서 상기 셀 랜딩 패드들 상의 복수의 하부 전극들, 상기 복수의 하부 전극들을 덮는 유전막, 상기 유전막을 덮는 상부 전극, 상기 상부 전극의 상부면 및 측면을 덮는 층간 절연층, 상기 셀 어레이 영역 상에서 상기 층간 절연층을 관통하며, 상기 상부 전극의 상면 일부를 관통하여 상기 상부 전극과 전기적으로 연결되는 상부 전극 콘택 플러그, 상기 주변 영역 상에서 상기 층간 절연층을 관통하며, 상기 주변 랜딩 패드와 접촉하는 주변 콘택 플러그, 상기 상부 전극 콘택 플러그의 측면 일부와 상기 상부 전극 사이의 상부 산화물층, 및 상기 상부 전극과 주변 콘택 플러그 사이의 하부 산화물층을 포함할 수 있다.
본 발명의 실시예들에 따르면, 커패시터 구조물의 상부 전극의 일부 영역과 접촉하는 산화물층을 형성하여 주변 콘택 플러그와 전기적으로 분리하면서도 고집적화된 반도체 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 2는 도 1의 반도체 장치를 절단선 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'를 따른 단면들을 도시한다.
도 3a 및 도 4a는 예시적인 실시예들에 따른 반도체 장치의 부분 확대 단면도이다. 도 3a는 도 2의 'A' 영역에 대응되는 부분 확대도를 도시하고, 도 4a는 도 2의 'B'영역에 대응되는 부분 확대도를 도시한다.
도 3b 및 도 4b는 예시적인 실시예들에 따른 반도체 장치 변형예들의 부분 확대 단면도이다. 도 3b는 도 2의 'A' 영역에 대응되는 부분 확대도를 도시하고, 도 4b는 도 2의 'B'영역에 대응되는 부분 확대도를 도시한다.
도 5는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 6은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 7은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 8은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 9a 내지 도 9g는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치(100)의 개략적인 평면도이다. 도 2는 예시적인 실시예들에 따른 반도체 장치(100)의 개략적인 단면도이다. 도 2는 도 1의 반도체 장치(100)를 절단선 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'를 따른 단면들을 도시한다.
도 3a는 예시적인 실시예들에 따른 반도체 장치(100)의 부분 확대 단면도이다. 도 3a는 도 2의 'A' 영역에 대응되는 부분 확대도를 도시한다.
도 4a는 예시적인 실시예들에 따른 반도체 장치(100)의 부분 확대 단면도이다. 도 4a는 도 2의 'B' 영역에 대응되는 부분 확대도를 도시한다.
도 1 및 도 2를 참조하면, 반도체 장치(100)는 하부 구조물(LS), 하부 구조물(LS) 상의 식각 정지층(130), 복수의 하부 전극들(140), 유전막(150), 및 상부 전극(160)을 포함하는 커패시터 구조물(CS), 산화물층들(171, 174), 층간 절연층(180), 콘택 플러그들(191, 194)을 포함할 수 있다.
하부 구조물(LS)은 활성 영역들(102a)을 포함하는 기판(101), 기판(101) 내에서 활성 영역들(102a)을 한정하는 소자 분리 영역(103), 기판(101) 내에 매립되어 연장되며 워드 라인(WL)을 포함하는 워드 라인 구조물(WLS), 및 기판(101) 상에서 워드 라인 구조물(WLS)과 교차하여 연장되며 비트 라인(BL)을 포함하는 비트 라인 구조물(BLS)을 포함할 수 있다.
반도체 장치(100)는, 예를 들어, DRAM(Dynamic Random Access Memory)의 셀 어레이(cell array)를 포함할 수 있다. 예를 들어, 비트 라인(BL)은 활성 영역들(102a) 중 제1 불순물 영역과 연결되고, 커패시터 구조물(CS)은 활성 영역들(102a) 중 제2 불순물 영역과 전기적으로 연결되며, 상기 커패시터 구조물(CS)에 데이터가 저장될 수 있다.
기판(101)은 셀 어레이 영역(CAR), 및 주변 영역(PR)을 포함할 수 있다. 셀 어레이 영역(CAR) 상에 데이터가 저장되는 상기 커패시터 구조물(CS)이 배치될 수 있다. 따라서, 기판(101)의 셀 어레이 영역(CAR)은 데이터가 저장되는 상기 커패시터 구조물(CS)과 중첩하는 기판(101)의 영역으로 정의할 수 있다. 주변 영역(PR)은 셀 어레이 영역(CAR) 주위로 배치될 수 있다. 상기 주변 회로 영역 상에 워드 라인 드라이버(driver), 센스 앰프(sense amplifier), 로우(row) 및 칼럼(column) 디코더들 및 제어 회로들이 배치될 수 있다.
기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 불순물들을 더 포함할 수 있다. 기판(101)은 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator, SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator, GOI) 기판, 실리콘-게르마늄 기판, 또는 에피택셜층을 포함하는 기판일 수 있다.
활성 영역들(102a)은 소자 분리 영역(103)에 의해 기판(101) 내에 정의될 수 있다. 활성 영역(102a)은 바(bar) 형태일 수 있으며, 기판(101) 내에 일 방향, 예를 들어 W 방향으로 연장되는 아일랜드 형상으로 배치될 수 있다. 활성 영역들(102a)은 기판(101)의 상면으로부터 소정 깊이의 제1 및 제2 불순물 영역들을 가질 수 있다. 상기 제1 및 제2 불순물 영역들은 서로 이격될 수 있다. 상기 제1 및 제2 불순물 영역들은 워드 라인(WL)에 의해 구성되는 트랜지스터의 소스/드레인 영역으로 제공될 수 있다. 예시적인 실시예들에서, 상기 소스 영역과 상기 드레인 영역에서 상기 제1 및 제2 불순물 영역들의 깊이가 서로 다를 수도 있다. 활성 영역들(102a)은 셀 어레이 영역(CAR)에 배치될 수 있다. 예시적인 실시예에서, 반도체 장치(100)는 주변 영역(PR)에 배치되는 더미 활성 영역들(102b)을 더 포함할 수 있다. 더미 활성 영역들(102b)은 활성 영역들(102a)과 마찬가지로, 소자 분리 영역(103)에 의해 기판(101) 내에 정의될 수 있다.
소자 분리 영역(103)은 쉘로우 트렌치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 소자 분리 영역(103)은 활성 영역들(102a)을 둘러싸면서 이들을 서로 전기적으로 분리할 수 있다. 소자 분리 영역(103)은 절연 물질로 이루어질 수 있으며, 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 그들의 조합일 수 있다. 소자 분리 영역(103)은 기판(101)이 식각된 트렌치의 너비에 따라 상이한 하단 깊이를 갖는 복수의 영역들을 포함할 수 있다. 소자 분리 영역(103)은 셀 어레이 영역(CAR) 상의 활성 영역들(102a)을 한정하는 제1 소자 분리층 및 주변 영역(PR) 상의 더미 활성 영역들(102b)을 한정하는 제2 소자 분리층을 포함할 수 있다. 더미 활성 영역들(102b) 상에는 더미 게이트 구조물이 배치될 수 있으나 이에 한정되지는 않는다. 주변 영역(PR) 상에서, 소자 분리 영역(103)은 복수의 층들을 포함할 수 있다. 예를 들어, 도 2에 도시된 것과 같이 워드 라인(WL)과 인접한 영역에서, 소자 분리 영역(103)은 제1 절연 라이너(103-1), 제2 절연 라이너(103-2), 및 매립 절연층(103-3)을 포함할 수 있다. 제1 절연 라이너(103-1), 제2 절연 라이너(103-2), 및 매립 절연층(103-3)은 소자 분리 영역(103)이 배치되는 기판(101)의 식각된 트렌치 내에 차례로 형성될 수 있다. 예시적인 실시예에서, 제1 절연 라이너(103-1) 및 매립 절연층(113)은 실리콘 산화물을 포함할 수 있고, 제2 절연 라이너(103-2)는 실리콘 질화물을 포함할 수 있다.
워드 라인 구조물(WLS)은, 워드 라인(WL1), 게이트 유전층(WL2), 및 게이트 캡핑층(WL3)을 포함할 수 있다. 워드 라인(WL1)은 활성 영역들(102a)을 가로질러 제1 방향(X)으로 연장되도록 배치될 수 있다. 예를 들어, 서로 인접하는 한 쌍의 워드 라인들(WL1)이 하나의 활성 영역(102a)을 가로지르도록 배치될 수 있다. 워드 라인(WL1)의 상면은 기판(101)의 상면보다 낮은 레벨에 위치할 수 있다. 본 명세서에서, 사용되는 용어 "레벨"의 높고 낮음은 기판(101)의 실질적으로 편평한 상면을 기준으로 정의될 수 있다. 워드 라인(WL1)은 BCAT(buried channel array transistor)의 게이트를 구성할 수 있으나, 이에 한정되지는 않는다. 실시예들에 따라, 워드 라인(WL1)은 기판(101)의 상부에 배치되는 형태를 갖는 것도 가능할 수 있다. 워드 라인(WL1)은 도전성 물질, 예를 들어, 다결정 실리콘(Si), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐(W), 텅스텐 질화물(WN), 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다. 실시예들에 따라, 워드 라인(WL)은 서로 다른 물질로 형성되는 이중층 구조를 가질 수도 있다.
게이트 유전층(WL2)은 워드라인(WL1)의 측면 및 바닥면을 컨포멀하게 덮을 수 있다. 게이트 유전층(WL2)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 게이트 유전층(WL2)은 예를 들어, 실리콘 산화막 또는 고유전율을 가지는 절연막일 수 있다.
게이트 캡핑층(WL3)은 워드 라인(W1)의 상부에 배치될 수 있다. 게이트 캡핑층(WL3)은 절연 물질, 예를 들어, 실리콘 질화물로 형성될 수 있다.
비트 라인 구조물(BLS)은 워드 라인(WL1)과 수직하게 일 방향, 예를 들어 Y 방향으로 연장될 수 있다. 비트 라인 구조물(BLS)은 비트 라인(BL1, BL2) 및 비트 라인(BL1, BL2) 상의 비트 라인 캡핑 패턴(BL3)을 포함할 수 있다.
비트 라인(BL1, BL2)은 차례로 적층된 제1 도전 패턴(BL1) 및 제2 도전 패턴(BL2)을 포함할 수 있다. 제1 도전 패턴(BL1)은 다결정 실리콘과 같은 반도체 물질을 포함할 수 있다. 제1 도전 패턴(BL1)은 상기 제1 불순물 영역과 직접 접촉할 수 있다. 제2 도전 패턴(BL2)은 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 및 알루미늄(Al)과 같은 금속 물질을 포함할 수 있다. 실시예들에 따라, 제1 및 제2 도전 패턴들(BL1, BL2) 사이에 배치되는 별도의 도전 패턴이 배치될 수 있고, 상기 도전 패턴은 예를 들어 제1 도전 패턴(BL1)의 일부를 실리사이드화한 층일 수 있다. 다만, 실시예들에 따라, 비트 라인을 이루는 도전 패턴의 개수 및 두께는 다양하게 변경될 수 있다.
비트 라인 캡핑 패턴(BL3)은 비트 라인(BL1, BL2) 상에 배치될 수 있다. 비트 라인 캡핑 패턴(BL3)은 절연 물질, 예를 들어, 실리콘 질화막을 포함할 수 있다. 실시예들에 따라, 비트 라인 캡핑 패턴(BL3)은 복수 개의 캡핑 패턴층을 포함할 수 있고, 서로 다른 물질로 이루어질 수 있다. 즉, 비트 라인 캡핑 패턴(BL3)을 이루는 캡핑 패턴들의 개수 및/또는 물질의 종류는 실시예들에 따라 다양하게 변경될 수 있다.
예시적인 실시예에서, 비트 라인 구조물(BLS)은 워드 라인 구조물(WLS) 상에 배치될 수 있고, 비트 라인 구조물(BLS)과 워드 라인 구조물(WLS) 사이에 버퍼 절연층(105)이 배치될 수 있다.
예시적인 실시예에서, 하부 구조물(LS)은 제1 도전 패턴(BL1)을 관통하여 활성 영역들(102a)의 상기 제1 불순물 영역과 접촉하는 비트 라인 콘택 패턴(106)을 더 포함할 수 있다. 비트 라인 콘택 패턴(106)은 비트 라인 구조물(BLS)과 전기적으로 연결될 수 있다. 비트 라인 콘택 패턴(106)의 하면은 워드 라인(WL1)의 상면보다 높은 레벨에 위치할 수 있다. 실시예들에 따라, 비트 라인 콘택 패턴(106)은 제1 도전 패턴(BL1)과 일체로 형성될 수 있다.
예시적인 실시예에서, 하부 구조물(LS)은 하부 전극 콘택 패턴(104), 셀 랜딩 패드들(LP), 더미 패턴(PW), 및 주변 랜딩 패드(PL)를 더 포함할 수 있다.
하부 전극 콘택 패턴(104)은 활성 영역들(102a)의 일 영역, 예를 들어, 상기 제2 불순물 영역에 연결될 수 있다. 하부 전극 콘택 패턴(104)은 비트 라인들(BL1, BL2)의 사이 및 워드 라인들(WL1)의 사이에 배치될 수 있다. 하부 전극 콘택 패턴(104)의 하면은, 기판(101)의 상면보다 낮은 레벨에 위치할 수 있고, 비트 라인 콘택 패턴(106)의 하면보다 높은 레벨에 위치할 수 있다. 하부 전극 콘택 패턴(104)은 스페이서 구조물에 의해 비트 라인 콘택 패턴(106)과 절연될 수 있다. 하부 전극 콘택 패턴(104)은 도전성 물질로 이루어질 수 있으며, 예를 들어, 다결정 실리콘(Si), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐(W), 텅스텐 질화물(WN), 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다. 예시적인 실시예에서, 하부 전극 콘택 패턴(104)은 반도체층(104-1) 및 반도체층(104-1) 상의 금속-반도체 화합물층(104-2)이 배치될 수 있다. 금속 반도체 화합물층(104-2)은 반도체층(104-1)의 일부를 실리사이드화한 층일 수 있고, 예를 들어, 코발트 실리사이드(CoSi), 티타늄 실리사이드(TiSi), 니켈 실리사이드(NiSi), 텅스텐 실리사이드(WSi), 또는 기타 금속 실리사이드를 포함할 수 있다. 실시예들에 따라, 금속-반도체 화합물층(104-2)은 생략되는 것도 가능하다.
셀 랜딩 패드(LP), 더미 패턴(PW), 및 주변 랜딩 패드(PL)는 비트 라인 구조물(BLS) 및 하부 전극 콘택 패턴(104) 상에 배치된 도전 패턴일 수 있다. 셀 랜딩 패드(LP), 더미 패턴(PW), 및 주변 랜딩 패드(PL)는 도전층이 절연 패턴(109-1)에 의해 분리되어 정의될 수 있다. 셀 랜딩 패드(LP)는 셀 어레이 영역(CAR) 상에 배치되고, 하부 전극 콘택 패턴(104)과 전기적으로 연결될 수 있다. 더미 패턴(PW)은 셀 어레이 영역(CAR)의 가장 자리의 더미 영역 상에 배치될 수 있다. 주변 랜딩 패드(PL)는 주변 영역(PR)에서 비트라인 구조물(BLS)과 전기적으로 연결될 수 있다. 다만, 실시예들에 따라, 주변 랜딩 패드(PL)는 워드 라인 구조물(WLS)과 전기적으로 연결되거나 다른 주변 회로 소자들과 연결될 수도 있다. 예시적인 실시예에서, 셀 랜딩 패드(LP), 더미 패턴(PW), 및 주변 랜딩 패드(PL)는 배리어층 및 도전층을 포함할 수 있다. 상기 배리어층은 상기 도전층의 하면 및 측면들을 덮는 금속 질화물, 예를 들어 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 및 텅스텐 질화물(WN) 중 적어도 하나를 포함할 수 있다. 상기 도전층은 도전성 물질, 예를 들어 다결정 실리콘(Si), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 루테늄(Ru), 구리(Cu), 몰리브데넘(Mo), 백금(Pt), 니켈(Ni), 코발트(Co), 알루미늄(Al), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 및 텅스텐 질화물(WN) 중 적어도 하나를 포함할 수 있다.
예시적인 실시예에서, 반도체 장치(100)는 셀 랜딩 패드(LP), 더미 패턴(PW), 및 주변 랜딩 패드(PL)를 관통하는 절연 패턴(109-1) 및 절연 라이너(108)를 포함할 수 있다. 셀 랜딩 패드(LP)는 절연 패턴(109-1)에 의해 복수개로 분리될 수 있다. 절연 패턴(109-1)은 절연 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 절연 라이너(108)는 주변 영역(PR)에 배치되는 주변 트랜지스터들을 덮을 수 있고, 절연 패턴(109-1)과 상기 주변 트랜지스터들을 분리시킬 수 있다.
식각 정지층(130)은 하부 구조물(LS) 상에 배치될 수 있다. 식각 정지층(130)은 셀 어레이 영역(CAR) 상에서 하부 구조물(LS)을 덮으면서, 주변 영역(PR)으로 연장될 수 있다.
커패시터 구조물(CS)은 하부 구조물(LS)의 셀 어레이 영역(CAR) 상에 배치될 수 있다. 커패시터 구조물(CS)은 복수의 하부 전극들(140), 적어도 하나의 서포터층들(145), 유전막(150), 및 상부 전극(160)으로 구성될 수 있다.
복수의 하부 전극들(140)은 도전성 물질로, 예를 들면 불순물이 도핑된 폴리 실리콘 또는 티타늄 질화막(TiN) 등을 포함할 수 있다. 복수의 하부 전극들은 필라 형태이거나 실린더 형태를 가질 수 있다. 복수의 하부 전극들(140)의 각각은 식각 정지층(130)을 관통하여 셀 랜딩 패드(LP)와 전기적으로 연결될 수 있다.
서포터층들(145)은 하부 구조물(LS)의 상면과 수직인 z 방향으로 서로 이격되어 배치되며, Z 방향과 수직인 수평 방향으로 연장될 수 있다. 서포터층들(145)은 복수의 하부 전극들(140)과 접촉할 수 있고, 인접한 복수의 하부 전극들(140)의 측벽들을 연결할 수 있다. 서포터층들(145)은 높은 종횡비를 가지는 복수의 하부 전극들(140)을 지지하는 구조물일 수 있다. 서포터층들(145)은 예를 들어 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 예시적인 실시예에서, 서포터층들(145)은 차례로 적층되는 제1 서포터층(145a), 제1 서포터층(145a) 상에 배치되는 제2 서포터층(145b), 및 제2 서포터층(145b) 상에 배치되는 제3 서포터층(145c)을 포함할 수 있다. 제1 서포터층(145a)은 제2 서포터층(145b)보다 얇은 두께를 갖고, 제2 서포터층(145b)은 제3 서포터층(145c)보다 얇은 두께를 가질 수 있다. 하부 구조물(LS)과 제1 서포터층(145a)의 하면 간의 거리는 제1 서포터층(145a)의 상면과 제2 서포터층(145b)의 하면 간의 거리보다 클 수 있다. 또한, 제1 서포터층(145a)의 상면과 제2 서포터층(145b)의 하면 간의 거리는 제2 서포터층(145b)의 상면과 제3 서포터층(145c)의 하면 간의 거리보다 클 수 있다. 다만, 서포터층의 개수, 두께, 및 배치관계는 이에 한정되지 않으며 다양하게 변경될 수 있다.
유전막(150)은 하부 구조물(LS) 상에서 복수의 하부 전극들(140) 및 서포터층들(145)을 덮을 수 있다. 유전막(150)은 복수의 하부 전극들(140)의 상부면 및 측면들, 식각 정지층(130)의 상부면, 및 서포터층들의 노출된 표면들을 컨포멀하게 덮을 수 있다. 유전막(150)은 고유전체 물질이나 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다. 다만, 실시예들에 따라 유전막(150)은 하프늄(Hf), 알루미늄(Al), 지르코늄(Zr), 및 란탄(La) 중 하나를 포함하는 산화물, 질화물, 규화물, 산질화물, 또는 규화산질화물일 수도 있다.
상부 전극(160)은 복수의 하부 전극들(140), 서포터층들(145), 및 유전막(150)을 덮는 구조일 수 있다. 상부 전극(160)은 복수의 하부 전극들(140) 사이의 공간 및 서포터층들(145) 사이의 공간을 채우는 구조일 수 있다.
상부 전극(160)은 복수의 하부 전극들(140) 상에 차례로 형성된 금속함유막(161), 제1 물질층(162), 및 제2 물질층(163)을 포함할 수 있다. 금속함유막(161)은 유전막(150)을 컨포멀하게 덮는 도전층일 수 있다. 금속함유막(161)은 예를 들어, 티타늄 질화물(TiN)일 수 있다. 제1 물질층(162)은 금속함유막(161)을 덮으면서 복수의 하부 전극들(140) 사이의 공간 및 서포터층들(145) 사이의 공간을 채울 수 있다. 제1 물질층(162)은 반도체 물질을 포함할 수 있고, 예를 들어 불순물을 포함하는 실리콘 게르마늄(SiGe)을 포함할 수 있다. 제2 물질층(163)은 제1 물질층(162)의 상부면 및 측면을 컨포멀하게 덮을 수 있다. 제2 물질층(163)은 제1 물질층(162)의 두께보다 얇은 두께를 가질 수 있다. 제2 물질층(163)은 제1 물질층(162)과 다른 물질을 포함할 수 있다. 제2 물질층(163)은 반도체 물질을 포함할 수 있고, 예를 들어 불순물을 포함하는 실리콘(Si)을 포함할 수 있다. 제1 및 제2 물질층들(162, 163)은 도핑된 반도체 물질들을 포함함에 따라, 금속함유막(161)과 함께 상부 전극(160)을 이룰 수 있다.
상부 전극(160)은 셀 어레이 영역(CAR)으로부터 주변 영역(PR)으로 향하는 수평 방향으로 돌출되는 적어도 하나의 돌출 영역들(PP)을 포함할 수 있다. 돌출 영역들(PP)은 상부 전극(160)의 측면에 배치될 수 있다. 상부 전극(160)의 측면은 돌출 영역들(PP)에 의해 상기 수평 방향으로 볼록한 모양을 갖는 부분을 포함할 수 있다. 돌출 영역들(PP)은 복수의 하부 전극들(140)로부터 상기 수평 방향으로 연장되는 서포터층들(145)을 덮으면서 형성되는 구조일 수 있다. 이에 따라, 돌출 영역들(PP)은 서포터층들(145)과 실질적으로 동일한 레벨에 위치하는 부분들을 포함할 수 있다.
예시적인 실시예에서, 제2 물질층(163)은 돌출 영역들(PP)을 포함할 수 있다. 제2 물질층(163)의 돌출 영역들(PP)은 제1 돌출부(163a), 제2 돌출부(163b), 및 제3 돌출부(163c)를 포함할 수 있다. 제1 돌출부(163a)는 제1 서포터층(145a)과 실질적으로 동일한 레벨에 위치하는 부분을 포함하는 돌출부이고, 제2 돌출부(163b)는 제2 서포터층(145b)과 실질적으로 동일한 레벨에 위치하는 부분을 포함하는 돌출부이며, 제3 돌출부(163c)는 제3 서포터층(145c)과 실질적으로 동일한 레벨에 위치하는 부분을 포함하는 돌출부일 수 있다. 제1 내지 제3 돌출부들(163a, 163b, 163c)은 각각의 돌출부들(163a, 163b, 163c)과 대응되는 서포터층들(145a, 145b, 145c)의 두께 등에 따라 돌출되는 거리는 서로 다를 수 있다. 예시적인 실시예에서, 제1 내지 제3 돌출부들(163a, 163b, 163c) 중 적어도 일부는 셀 어레이 영역(CAR)으로부터 돌출되어 주변 영역(PR) 상에 배치될 수 있다.
도 3a를 참조하면, 제2 물질층(163)은 기판(101)을 포함하는 하부 구조물(LS), 식각 정지층(130)과 z 방향으로 이격되어 배치될 수 있다.
제1 물질층(162)은 상기 이격된 공간 사이로 연장되는 연장 영역(162P)을 더 포함할 수 있다. 제2 물질층(163)은 제1 물질층(162)의 연장 영역(162P)과 Z 방향으로 중첩될 수 있다. 제2 물질층(163)은 연장 영역(162P)의 상면을 덮으면서 연장 영역(162P)의 측면을 덮지 않고 노출시킬 수 있다. 예시적인 실시예에서, 제2 물질층(163)의 외측면은 연장 영역(162P)의 노출된 측면과 공면을 이룰 수 있으나, 이에 한정되는 것은 아니다. 실시예들에 따라, 제2 물질층(163)의 외측면 및 연장 영역(162P)의 노출된 측면 사이에는 단부가 형성될 수도 있다. 이는, 제1 물질층(162) 및 제2 물질층(163)이 다른 물질을 포함함에 따라, 식각 선택비가 다름에 따라 발생하는 구조일 수 있다.
층간 절연층(180)은 하부 구조물(LS) 상에서 커패시터 구조물(CS) 및 식각 정지층(130)을 덮을 수 있다. 층간 절연층(180)은 상부 전극(160)의 상부면 및 측면을 덮을 수 있다. 층간 절연층(180)은 실리콘 산화물을 포함할 수 있다. 실시예들에 따라, 층간 절연층(180)은 PE(plasma Enhanced)-TEOS(Tetra Ethyl Ortho Silcate)막, PSG(Phosphorous Silicate Glass), 또는 HDP(High Density Plasma) 산화물로 형성될 수 있다.
콘택 플러그들(191, 194)은 상부 전극(160)과 전기적으로 연결되는 상부 전극 콘택 플러그(191) 및 하부 구조물(LS)과 전기적으로 연결되는 주변 콘택 플러그(194)를 포함할 수 있다.
상부 전극 콘택 플러그(191)는 셀 어레이 영역(CAR) 상에서 층간 절연층(180)과 상부 전극(160)의 일부를 관통하여 상부 전극(160)과 전기적으로 연결될 수 있다. 예시적인 실시예에서, 상부 전극 콘택 플러그(191)는 제2 물질층(163)을 관통하고 제1 물질층(162) 내로 연장되어 상부 전극(160)과 연결될 수 있다. 다만, 실시예들에 따라, 상부 전극 콘택 플러그(191)는 제2 물질층(163)의 일부만을 관통하고 제1 물질층(162)과 접촉하지 않을 수도 있다.
주변 콘택 플러그(194)는 주변 영역(PR) 상에서 층간 절연층(180) 및 식각 정지층(130)을 관통하여 하부 구조물(LS)과 전기적으로 연결될 수 있다. 예시적인 실시예에서, 주변 콘택 플러그(194)는 주변 랜딩 패드(PL)와 접촉하여 비트 라인 구조물(BLS)과 전기적으로 연결될 수 있으나, 이에 한정되는 것은 아니다. 주변 콘택 플러그(194)는 상부 전극 콘택 플러그(191)와 동일하거나 유사한 도전성 물질을 포함할 수 있다.
산화물층들(171, 174)은 상부 전극(160)과 상부 전극 콘택 플러그(191) 사이의 상부 산화물층(171)과 상부 전극(160)과 주변 콘택 플러그(194) 사이의 하부 산화물층(174)을 포함할 수 있다. 본 명세서에서, 하부 산화물층(174)은 '제1 산화물층'으로 지칭될 수 있고, 상부 산화물층(171)은 '제2 산화물층'으로 지칭될 수 있다.
도 2 및 도 4a를 참조할 때, 상부 산화물층(171)은 상부 전극 콘택 플러그(191)의 외측면의 적어도 일부를 둘러쌀 수 있다. 상부 전극 콘택 플러그(191)의 측면의 적어도 일부는 상부 산화물층(171)과 접촉하고, 상부 전극 콘택 플러그(191)의 하면은 상부 전극(160)과 접촉할 수 있다. 예시적인 실시예에서, 상부 산화물층(171)은 제1 물질층(162)과 상부 전극 콘택 플러그(191) 사이의 하부 산화물 영역(171-1) 및 제2 물질층(163)과 상부 전극 콘택 플러그(191) 사이의 상부 산화물 영역(171-2)을 포함할 수 있다. 하부 산화물 영역(171-1)은 제1 물질층(162)의 적어도 일부가 상부 전극 콘택 플러그(191)를 형성하기 위한 콘택 홀을 통하여 산화된 영역일 수 있다. 상부 산화물 영역(171-2)은 제2 물질층(163)의 적어도 일부가 상기 콘택 홀을 통하여 산화된 영역일 수 있다. 하부 산화물 영역(171-1) 및 상부 산화물 영역(171-2)은 서로 다른 물질을 포함할 수 있다. 예시적인 실시예에서, 하부 산화물 영역(171-1)은 실리콘 게르마늄 산화물을 포함할 수 있고, 상부 산화물 영역(171-2)은 실리콘 산화물을 포함할 수 있다.
도 2를 참조할 때, 하부 산화물층(174)은 돌출 영역들(PP) 중 적어도 하나와 주변 콘택 플러그(194) 사이에 배치될 수 있다. 예시적인 실시예에서, 하부 산화물층(174)은 제2 물질층(163)의 제2 돌출부(163b)와 주변 콘택 플러그(194) 사이에 배치되는 하부 산화물층(174b)과 제2 물질층(163)의 제3 돌출부(163c)와 주변 콘택 플러그(194) 사이에 배치되는 하부 산화물층(174a)을 포함할 수 있다. 하부 산화물층(174)의 일측면은 제2 물질층(163)과 접촉하고, 하부 산화물층(174)의 타측면은 주변 콘택 플러그(194)와 접촉할 수 있다. 하부 산화물층(174)은 제2 물질층(163)의 적어도 일부가 주변 콘택 플러그(194)를 형성하기 위한 콘택 홀을 통하여 산화된 영역일 수 있다. 예시적인 실시예에서, 하부 산화물층(174)은 실리콘 산화물을 포함할 수 있다. 하부 산화물층(174)은 상부 전극(160)과 주변 콘택 플러그(194)를 전기적으로 분리시킬 수 있다. 하부 산화물층(174)은 돌출 영역들(PP)을 포함하는 상부 전극(160) 구조로 인하여 상부 전극(160)과 주변 콘택 플러그(194) 간에 필요한 마진 영역을 줄일 수 있다. 하부 산화물층(174)은 상부 전극(160)과 주변 콘택 플러그(194) 간의 상대적인 거리가 짧아지더라도 상부 전극(160)과 주변 콘택 플러그(194)를 전기적으로 분리시킬 수 있다. 이에 따라, 전기적 특성이 향상되면서도 집적도가 높은 반도체 장치(100)를 제공할 수 있다. 제2 물질층(163)의 산화물은 제1 물질층(162)의 산화물보다 절연 특성(insulating property)이 상대적으로 높을 수 있다. 이에 따라, 제2 물질층(163)의 산화물인 하부 산화물층(174)은 상부 전극(160)과 주변 콘택 플러그(194) 간의 전류 누설 문제를 효율적으로 개선할 수 있다.
도 3b는 예시적인 실시예들에 따른 반도체 장치의 변형예의 부분 확대 단면도이다. 도 3b는 도 2의 'A' 영역에 대응되는 부분 확대도를 도시한다.
도 3b를 참조하면, 반도체 장치(100a)의 상부 전극(160)은 상부 전극(160)의 하부 영역이 상부 전극(160) 내부를 향하는 방향으로 일정 깊이만큼 리세스된 구조를 가질 수 있다. 예시적인 실시예에서, 제2 물질층(163)의 하부 영역 및 제1 물질층(162)의 연장 영역(162P)은 상부 전극(160) 내부로 리세스되어 리세스 영역을 가질 수 있다. 상기 리세스 영역에 의해 제2 물질층(163)은 단차를 가질 수 있다. 이는, 제1 및 제2 물질층(162, 163)을 주변 콘택 플러그(194)와 전기적으로 분리시키기 위하여 도 3a에 비하여 상대적으로 더 깊게 식각 공정을 수행함에 따라 형성된 구조일 수 있다. 층간 절연층(180)은 제1 물질층(162) 및 제2 물질층(163)의 일부가 리세스된 영역으로 연장되는 돌출부(180P)를 포함할 수 있다. 다만, 실시예들에 따라, 이와 반대로 제1 및 제2 물질층(162, 163)을 형성하는 공정 상에서 도 3a와 비교하여 상대적으로 더 얇게 식각 공정을 수행함에 따라 제2 물질층(163)의 하부 영역 및 제1 물질층(162)의 연장 영역(162P)은 층간 절연층(180)을 향하는 방향으로 돌출부를 포함할 수 있다.
도 4b는 예시적인 실시예들에 따른 반도체 장치의 변형예의 부분 확대 단면도이다. 도 4b는 도 2의 'B' 영역에 대응되는 부분 확대도를 도시한다.
도 4b를 참조하면, 예시적인 실시예들에 따른 반도체 장치(100b)는 도 2의 반도체 장치(100)와 다른 상부 콘택 플러그(191) 구조를 가질 수 있다. 상부 전극 콘택 플러그(191)는 상부 산화물층(171)과 접촉하는 영역으로부터 하부 구조물(LS)을 향하는 방향으로 더 연장될 수 있다. 이에 따라, 상부 전극 콘택 플러그(191)의 측면 중 하부 영역의 일부는 상부 산화물층(171)과 접촉하지 않을 수 있다. 이는, 상부 전극 콘택 플러그(191)를 형성하기 위한 콘택 홀을 통해 상부 산화물층(171)을 형성하고, 후속 공정을 통해 상기 콘택 홀보다 깊은 홀을 형성하여 형성된 구조일 수 있다.
도 5는 예시적인 실시예뜰에 따른 반도체 장치(100c)의 개략적인 단면도이다. 도 5는 도 1의 절단선 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'를 따른 단면에 대응되는 영역을 도시한다.
도 5를 참조하면, 하부 산화물층(174)은 상부 전극 콘택 플러그(191)의 측면을 따라 주변 콘택 플러그(194)의 내부로 연장되는 부분을 가질 수 있다. 주변 콘택 플러그(194)는 하부 산화물층(174)과 접촉하는 영역 중 적어도 일부에서, 주변 콘택 플러그(194) 내부로 오목한 부분인 오목부(194CP)를 포함할 수 있다. 오목부(194CP)는 주변 콘택 플러그(194)를 형성하기 위한 콘택 홀을 형성하는 공정에서 제2 물질층(163)의 일부가 식각되지 않고 산화 공정이 진행되어 형성된 층일 수 있다.
도 6은 예시적인 실시예들에 따른 반도체 장치(100d)의 개략적인 단면도이다. 도 6은 도 1의 절단선 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'를 따른 단면에 대응되는 영역을 도시한다.
도 6을 참조하면, 예시적인 실시예들에 따른 반도체 장치(100d)의 상부 전극(160)은 도 2와 달리 제2 물질층(163)을 포함하지 않을 수 있다. 즉, 상부 전극(160)은 금속함유막(161) 및 제1 물질층(162)으로 구성될 수 있다.
제1 물질층(162)은 셀 어레이 영역(CAR)으로부터 주변 영역(PR)을 향하는 수평 방향으로 돌출되는 적어도 하나의 돌출 영역들(PP)을 포함할 수 있다. 돌출 영역들(PP)은 제1 물질층(162)의 측면에 배치될 수 있다. 제1 물질층(162)의 측면은 돌출 영역들(PP)에 의해 상기 수평 방향으로 볼록한 모양을 갖는 부분을 포함할 수 있다. 돌출 영역들(PP)은 서포터층들(145)과 실질적으로 동일한 레벨에 위치하는 부분들을 포함할 수 있다. 각각의 돌출 영역들(PP)은 각각의 돌출 영역들(PP)과 대응되는 서포터층(145)의 두께 등에 따라 돌출되는 거리는 서로 다를 수 있다.
하부 산화물층(174)은 제1 물질층(162)의 돌출 영역들(PP) 중 적어도 하나와 주변 콘택 플러그(194) 사이에 배치될 수 있다. 하부 산화물층(174)의 일측면은 제1 물질층(162)과 접촉하고, 하부 산화물층(174)의 타측면은 주변 콘택 플러그(194)와 접촉할 수 있다. 하부 산화물층(174)은 제1 물질층(162)과 주변 콘택 플러그(194)를 전기적으로 분리시킬 수 있다. 도 2와 달리 상부 전극(160)의 제조 공정 상에서 제2 물질층(163) 형성 단계를 생략함에 따라 생산 수율이 높은 반도체 장치(100d)가 제공될 수 있다.
도 7은 예시적인 실시예들에 따른 반도체 장치(100e)의 개략적인 단면도이다. 도 7은 도 1의 절단선 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'를 따른 단면에 대응되는 영역을 도시한다.
도 7을 참조하면, 주변 콘택 플러그(194)와 하부 산화물층(174)은 서로 이격될 수 있다. 주변 콘택 플러그(194)와 하부 산화물층(174) 사이에는 층간 절연층(180)이 배치될 수 있다. 주변 콘택 플러그(194)를 형성하기 위한 콘택 홀에 의해 상부 전극(160)의 제2 물질층(163)이 노출되지 않을 수 있으나, 별도의 산화 공정을 통해 제2 물질층(163)의 일부를 산화시켜 하부 산화물층(174)을 형성할 수 있다. 이에 따라, 하부 산화물층(174)은 제2 물질층(163)의 돌출 영역들(PP)의 적어도 일부와 접촉하고 주변 콘택 플러그(194)와 이격될 수 있다.
도 8은 예시적인 실시예들에 따른 반도체 장치(100f)의 개략적인 단면도이다. 도 8은 도 1의 절단선 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'를 따른 단면에 대응되는 영역을 도시한다.
도 8을 참조하면, 주변 콘택 플러그(194)는 제2 플러그층(194a) 및 제2 플러그층(194a)의 측벽을 둘러싸는 제2 스페이서층(194b)을 포함할 수 있다. 제2 스페이서층(194b)은 상부 전극(160)과 제2 플러그층(194a) 간의 전기적 분리를 위한 구조물일 수 있다. 제2 스페이서층(194b)을 포함하는 주변 콘택 플러그(194)를 통해 전기적 특성이 개선된 반도체 장치(100f)가 제공될 수 있다. 제2 스페이서층(194b)은 절연성 물질, 예를 들어 실리콘 산화물을 포함할 수 있다. 제2 스페이서층(194b)은 주변 콘택 플러그(194) 및 하부 산화물층(174)과 접촉할 수 있다.
이와 유사하게, 상부 전극 콘택 플러그(191)는 제1 플러그층(191a) 및 제1 프러그층(191a)의 측벽을 둘러싸는 제1 스페이서층(191b)을 포함할 수 있다.
도 9a 내지 도 9g는 예시적인 실시예들에 따른 반도체 장치(100)의 제조 방법을 설명하기 위한 단면도들이다. 도 9a 내지 도 9g는 도 1의 반도체 장치를 절단선 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'를 따른 단면들을 도시한다.
도 9a를 참조하면, 하부 구조물(LS)을 형성하고, 하부 구조물(LS) 상에 몰드층들(118) 및 예비 서포터층들(145')을 교대로 적층하며, 몰드층들(118) 및 예비 서포터층들(145')을 관통하는 복수의 하부 전극들(140)을 형성할 수 있다.
먼저, 셀 어레이 영역(CAR)과 주변 영역(PR)을 포함하는 기판(101) 상에 활성 영역들(102a) 및 활성 영역들(102a)을 한정하는 소자 분리 영역(103)을 형성할 수 있다. 예시적인 실시예에서, 셀 어레이 영역(CAR)은 디램과 같은 메모리 소자의 메모리 셀 어레이 영역일 수 있고, 주변 영역(PR)은 상기 메모리 셀 어레이 영역 주위의 주변 회로를 포함하는 영역일 수 있다. 기판(101)의 일부를 제거하여 제1 방향으로 연장되는 트렌치들을 형성하고 상기 트렌치들 내에 워드 라인 구조물 (WLS)을 형성할 수 있다. 다음으로, 워드 라인 구조물(WLS)의 양측에 불순물 영역들을 형성하고, 워드라인 구조물(WLS) 상에 버퍼 절연층(105) 및 상기 제1 방향과 교차하는 제2 방향으로 연장되는 비트 라인 구조물(BLS)을 형성할 수 있다. 셀 어레이 영역(CAR)에서 비트 라인 구조물(BLS)의 적어도 일부를 관통하는 하부 전극 콘택 홀 상에 도전성 물질을 채워 하부 전극 콘택 패턴(104)을 형성할 수 있다. 비트 라인 구조물(BLS)의 일부를 관통하여 비트 라인 구조물(BLS)의 일부를 노출시키는 개구부를 형성하고, 상기 개구부 및 비트 라인 구조물(BLS)을 도전성 물질로 덮고, 상기 도전성 물질을 분리시키는 절연 패턴(109-1)을 형성하여 셀 어레이 영역(CAR) 상의 셀 랜딩 패드(LP), 주변 영역(PR) 상의 주변 랜딩 패드(PL), 및 셀 랜딩 패드(LP) 또는 주변 랜딩 패드(PL)와 연결되는 비아들을 형성할 수 있다. 이에 따라, 기판(101), 비트 라인 구조물(BLS) 및 워드 라인 구조물(WLS)을 포함하는 하부 구조물(LS)이 형성될 수 있다.
다음으로, 하부 구조물(LS) 상에 식각 정지층(130)을 컨포멀하게 형성하고, 식각 정지층(130) 상에 몰드층들(118)과 예비 서포터층들(145')을 교대로 적층할 수 있다. 식각 정지층(130)은 몰드층들(118)과 특정 식각 조건에서 식각 선택성을 갖는 절연성 물질, 예를 들어 실리콘 질화물(SiN) 또는 실리콘 탄질화물(SiCN) 중 적어도 하나를 포함할 수 있다. 예시적인 실시예에서, 몰드층들(118) 및 예비 서포터층들(145')은 각각 3개의 층으로 이루어질 수 있다. 예비 서포터층들(145')은 차례로 적층되는 제1 예비 서포터층(145a'), 제2 예비 서포터층(145b'), 및 제3 예비 서포터층(145c')을 포함할 수 있다. 제1 예비 서포터층(145a')은 제2 예비 서포터층(145b')보다 작은 두께를 갖고, 제2 예비 서포터층(145b')은 제3 예비 서포터층(145c')보다 작은 두께를 가질 수 있다. 몰드층들(118)은 차례로 적층된 제1 내지 제3 몰드층들(118a, 118b, 118c)을 포함할 수 있다. 제1 몰드층(118a)은 제2 몰드층(118b)보다 큰 두께를 갖고, 제2 몰드층(118b)은 제3 몰드층(118c)보다 큰 두께를 가질 수 있다. 몰드층들(118) 및 예비 서포터층들(145')은 특정 식각 조건에서 식각 선택성을 갖는 물질일 수 있다. 예를 들어, 몰드층들(118)은 실리콘 산화물을 포함하고, 예비 서포터층들(145')은 실리콘 질화물을 포함할 수 있다. 다만, 실시예들에 따라, 몰드층들(118)은 서로 다른 물질을 포함할 수 있고, 예를 들어 제3 몰드층(118c)은 제1 및 제2 몰드층들(118a, 118b)과 달리 질화물 계열의 물질을 포함할 수도 있다.
다음으로, 셀 어레이 영역(CAR) 상에서 몰드층들(118) 및 예비 서포터층들(145')을 관통하는 복수의 홀들을 형성하고, 상기 복수의 홀들 내에 도전성 물질을 채워 복수의 하부 전극들(140)을 형성할 수 있다. 상기 복수의 홀들은 식각 정지층(130)을 관통하여 셀 랜딩 패드(LP)를 노출시킬 수 있다. 상기 복수의 홀들 내에 도전성 물질을 채우고 화학적 기계적 연마(CMP, Chemical Mechanical Polishing) 공정 등을 수행하여 복수의 하부 전극들(140)을 형성할 수 있다.
다음으로, 셀 어레이 영역(CAR)에서 최상부 예비 서포터층(145') 상에 제1 마스크(M1)를 형성할 수 있다. 제1 마스크(M1)는 복수의 하부 전극들(140)의 적어도 일부를 노출시키는 복수의 홀 모양의 개구부들을 포함하는 구조일 수 있다.
도 9b를 참조하면, 제1 마스크(M1)를 식각 마스크로 이용하여 몰드층들(118) 및 예비 서포터층들(145')의 적어도 일부를 제거하여 서포터층들(145)을 형성하고, 잔존하는 몰드층들(118)을 제거할 수 있다.
제1 마스크(M1)는 서포터층들(145)을 형성하기 위한 마스크일 수 있다. 제1 마스크(M1)를 식각 마스크로 이용하여 제1 마스크(M1)와 Z 방향으로 중첩하지 않는 몰드층들(118) 및 예비 서포터층들(145')의 부분들에 대하여 식각 공정을 수행하여 서포터층들(145)을 형성할 수 있다. 서포터층들(145)의 각각은 제1 마스크(M1) 구조에 따라 패터닝되어 복수의 개구부들을 갖는 형태를 가질 수 있다. 상기 식각 공정 상에서 복수의 하부 전극들(140) 중 상면이 노출된 부분의 적어도 일부가 함께 식각될 수 있다. 서포터층들(145)은 인접한 복수의 하부 전극들(140)을 연결할 수 있다. 잔존하는 몰드층들(118)은 서포터층들(145)에 대하여 선택적으로 제거될 수 있다. 예시적인 실시예에서, 제3 예비 서포터층(145c')을 이방성 식각 공정으로 식각하여 제3 서포터층(145c)을 형성하고, 제2 예비 서포터층(145b')을 식각하기 전에 등방성 식각 공정으로 제3 몰드층(118c)을 제거할 수 있다. 이와 유사하게, 제2 예비 서포터층(145b')을 이방성 식각 공정으로 식각하여 제2 서포터층(145b)을 형성한 뒤 등방성 식각 공정으로 제2 몰드층(118b)을 제거할 수 있고, 제1 예비 서포터층(145a')을 이방성 식각 공정으로 식각하여 제1 서포터층(145a)을 형성한 뒤 등방성 식각 공정으로 제1 몰드층(118a)을 제거할 수 있다. 제1 마스크(M1)는 몰드층들(118)을 식각한 후에, 또는 몰드층들(118)을 식각하는 동안에 제거될 수 있다.
도 9c를 참조하면, 복수의 하부 전극들(140) 및 이와 연결되는 서포터층들(145)을 덮는 유전막(150), 금속함유막(161), 제1 물질층(162'), 및 제2 물질층(163')이 차례로 형성될 수 있다.
식각 정지층(130)과 함께 복수의 하부 전극들(140)의 노출된 측면과 서포터층들(145)의 표면을 컨포멀하게 덮는 유전막(150)이 형성될 수 있다. 유전막(150)은 고유전체(high-k dielectric), 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다. 금속함유막(161)은 유전막(150)을 컨포멀하게 덮는 금속층일 수 있다. 금속함유막(161)은 예를 들어, 티타늄 질화물(TiN)을 포함할 수 있다. 제1 물질층(162')은 유전막(150) 상의 복수의 하부 전극들(140) 사이를 채우면서 복수의 하부 전극들(140) 및 서포터층들(145)을 덮을 수 있다. 제1 물질층(162')은 셀 어레이 영역(CAR)으로부터 주변 영역(PR)으로 연장하면서 식각 정지층(130)을 덮을 수 있다. 제1 물질층(162')은 반도체 물질, 예를 들어, 도우프트 실리콘 게르마늄을 포함할 수 있다. 제2 물질층(163')은 제1 물질층(162')의 상면 및 측면을 덮으면서 셀 어레이 영역(CAR)으로부터 주변 영역(PR)으로 연장할 수 있다.
제1 물질층(163') 및 제2 물질층(163')들은 복수의 하부 전극들(140)로부터 연장되는 서포터층들(145)을 덮으면서 형성됨에 따라 서포터층들(145)로부터 돌출되는 영역들을 포함할 수 있다. 예시적인 실시예에서, 제2 물질층(163')은 셀 어레이 영역(CAR)으로부터 주변 영역(PR)으로 향하는 수평 방향으로 돌출되는 적어도 하나의 돌출 영역들(PP)을 포함할 수 있다. 돌출 영역들(PP)은 제2 물질층(163')의 외측면에 배치될 수 있다.
예시적인 실시예에서, 돌출 영역들(PP)은 제1 서포터층(145a)과 실질적으로 동일한 레벨에 위치하는 부분을 포함하는 제1 돌출 영역(163a), 제2 서포터층(145b)과 실질적으로 동일한 레벨에 위치하는 부분을 포함하는 제2 돌출 영역(163b), 및 제3 서포터층(145c)과 실질적으로 동일한 레벨에 위치하는 부분을 포함하는 제3 돌출 영역(163c)을 포함할 수 있다. 제1 내지 제3 돌출부들(163a, 163b, 163c)의 크기 및 돌출되는 거리는 서포터층들(145)의 두께 등에 의해 달라질 수 있다.
도 9d를 참조하면, 제2 물질층(163')의 일부를 덮는 제2 마스크(M2)를 형성하고 제2 물질층(163') 및 제1 물질층(162')의 일부를 제거하여 커패시터 구조물(CS)을 형성할 수 있다.
셀 어레이 영역(CAR) 상의 복수의 하부 전극들(140)을 덮는 제2 물질층(163')의 상부면 및 돌출 영역들(PP)을 포함하는 측면을 덮는 제2 마스크(M2)를 형성할 수 있다. 제2 마스크(M2)는 커패시터 구조물(CS)과 주변 영역(PR) 상의 구조물들을 분리하기 위한 식각 마스크일 수 있다. 제2 마스크(M2)를 식각 마스크로 이용하여 주변 영역(PR) 상의 제2 물질층(163')의 일부 및 제1 물질층(162')의 일부를 제거할 수 있다. 이에 따라, 주변 영역(PR) 상의 식각 정지층(130)이 노출될 수 있다.
다음으로, 제2 마스크(M2)를 이용하여 추가적으로 식각 공정을 수행함에 따라 제1 물질층(162) 및 제2 물질층(163) 각각의 측면은 제2 식각 마스크(M2)의 측면과 공면을 이루지 않고 복수의 하부 전극들(140)이 배치된 방향으로 리세스될 수 있다. 예시적인 실시예에서, 상기 리세스된 깊이가 제2 마스크(M2)의 두께와 실질적으로 동일하여 제2 마스크(M2)와 접촉하는 제2 물질층(163)의 측면과 제2 마스크(M2)와 접촉하지 않는 제2 물질층(163)의 측면은 공면을 이룰 수 있다. 다만, 실시예들에 따라, 상기 리세스된 깊이는 상기 추가적인 식각 공정에 따라 조절될 수 있다.
도 9e를 참조하면, 제2 마스크(M2)를 제거하고, 커패시터 구조물(CS) 및 주변 영역(PR)의 식각 정지층(130)을 덮는 층간 절연층(180)을 형성할 수 있다. 층간 절연층(180)은 절연성 물질, 예를 들어 실리콘 산화물을 포함할 수 있다.
도 9f를 참조하면, 상부 전극(160)의 적어도 일부를 관통하는 제1 개구부(OP1) 및 주변 영역(PR)의 식각 정지층(130)의 적어도 일부를 관통하는 제2 개구부(OP2)를 형성할 수 있다.
제1 개구부(OP1)는 셀 어레이 영역(CAR) 상에서 층간 절연층(180) 및 상부 전극(160)의 적어도 일부를 관통하여 제1 물질층(162)의 적어도 일부를 노출시킬 수 있다. 다만, 실시예들에 따라, 제1 개구부(OP1)는 제2 물질층(163)의 적어도 일부만을 관통하고 제1 물질층(162) 내로 연장되지 않을 수도 있다. 제1 개구부(OP1)는 후속 공정을 통해 상부 전극 콘택 플러그(191, 도 2 참조)가 형성되는 영역일 수 있다.
제2 개구부(OP2)는 주변 영역(PR) 상에서 층간 절연층(180) 및 식각 정지층(130)의 적어도 일부를 관통할 수 있다. 예시적인 실시예에서, 제2 물질층(163)의 제2 및 제3 돌출부들(163b, 163c)은 제2 개구부(OP2)에 의해 일부가 노출될 수 있다. 제2 및 제3 돌출부들(163b, 163c)은 제2 개구부(OP2)를 형성하는 공정 상에서 일부가 식각될 수 있다. 제2 개구부(OP2)는 식각 정지층(130)을 완전히 관통하지 않을 수 있다. 이는, 후속 공정에서 주변 랜딩 패드(PL)가 산화되는 것을 막기 위함일 수 있다.
본 단계에서, 제2 및 제3 돌출부들(163b, 163c)의 일부가 식각되지 않고 잔존함에 따라, 도 5의 반도체 장치(100c)가 형성될 수 있다.
도 9g를 참조하면, 제1 개구부(OP1) 및 제2 개구부(OP2)를 통해 노출된 상부 전극(160)의 적어도 일부를 산화시켜 산화물층들(171, 174)을 형성할 수 있다.
예시적인 실시예에서, 제1 개구부(OP1)가 제2 물질층(163)을 관통하여 제1 물질층(162) 내로 연장되는 경우, 제1 개구부(OP1)의 내측벽 및 바닥면을 통해 노출된 제1 및 제2 물질층들(162, 163)의 적어도 일부는 산화 공정을 통해 제1 산화물층(171)으로 치환될 수 있다. 다음으로, 제1 개구부(OP1)의 바닥면을 추가적으로 식각하여 제2 물질층(163)을 노출시킬 수 있다. 이에 따라, 제1 산화물층(171)은 제1 개구부(OP1)의 내측벽을 둘러싸면서 상부 전극(160)과 접촉할 수 있다.
제2 개구부(OP2)를 통해 노출된 제2 물질층(163)의 제2 및 제3 돌출부들(163b, 163c)의 적어도 일부는 상기 산화 공정을 통해 제2 산화물층(174)으로 치환될 수 있다. 이에 따라, 제2 산화물층(174)은 제2 물질층의 돌출 영역들(PP) 및 제2 개구부(OP2) 사이에 배치될 수 있다. 제2 산화물층(174)의 두께는 산화 공정의 조건에 따라 조절될 수 있다. 실시예들에 따라, 제2 산화물층(174)은 제2 및 제3 돌출부들(163b, 163c) 뿐만 아니라 내부로 더 연장될 수도 있다.
다음으로, 도 2를 참조하면, 제2 개구부(OP2)의 바닥면을 추가적으로 식각하여 주변 랜딩 패드(PL)를 노출시킬 수 있다. 다음으로, 제1 개구부(OP1)에 도전성 물질을 채워 상부 전극 콘택 플러그(191)를 형성하고, 제2 개구부(OP2)에 도전성 물질을 채워 주변 콘택 플러그(194)를 형성할 수 있다. 주변 콘택 플러그(194)는 제2 산화물층(174)에 의해 상부 전극(160)과 전기적으로 분리될 수 있다. 이에 따라, 상부 전극(160)의 돌출 영역들(PP)에 의한 상부 전극(160)과 주변 콘택 플러그(194) 간의 마진 영역을 최소화하면서 전기적 특성이 향상된 반도체 장치(100)를 제공할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경과 실시예들의 조합이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
CAR: 셀 어레이 영역 PR: 주변 영역
PL: 주변 랜딩 패드 LS: 하부 구조물
CS: 커패시터 구조물 PP: 돌출 영역들
130: 식각 정지층 140: 복수의 하부 전극들
150: 유전막 160: 상부 전극
161: 금속 함유막 162: 제1 물질층
163: 제2 물질층 171: 상부 산화물층
174: 하부 산화물층 191: 상부 전극 콘택 플러그
194: 주변 콘택 플러그

Claims (10)

  1. 셀 어레이 영역 및 주변 영역을 갖는 기판;
    상기 셀 어레이 영역 상에 배치되는 복수의 하부 전극들;
    상기 복수의 하부 전극들과 접촉하며 상기 기판의 상면과 평행한 방향으로 연장되는 적어도 하나의 서포터층들;
    상기 복수의 하부 전극들 및 상기 서포터층들을 덮는 유전막;
    상기 유전막을 덮는 상부 전극;
    상기 상부 전극의 상부면 및 측면을 덮는 층간 절연층;
    상기 기판의 상기 주변 영역 상에서 상기 층간 절연층을 관통하는 주변 콘택 플러그; 및
    상기 상부 전극과 상기 주변 콘택 플러그 사이의 제1 산화물층을 포함하되,
    상기 상부 전극은 측 방향으로 돌출되는 적어도 하나의 돌출 영역들을 포함하고,
    상기 측 방향은 상기 셀 어레이 영역으로부터 상기 주변 영역을 향하는 수평 방향이고,
    상기 제1 산화물층은 상기 적어도 하나의 돌출 영역들 중 적어도 하나와 상기 주변 콘택 플러그 사이에 배치되는 반도체 장치.
  2. 제1 항에 있어서,
    상기 상부 전극은 제1 물질층 및 상기 제1 물질층을 덮으면서 상기 제1 물질층의 물질과 다른 물질을 갖는 제2 물질층을 포함하는 반도체 장치.
  3. 제2 항에 있어서,
    상기 제1 물질층은 도우프트 실리콘 게르마늄(SiGe)을 포함하고,
    상기 제2 물질층은 도우프트 실리콘(Si)을 포함하는 반도체 장치.
  4. 제2 항에 있어서,
    상기 제1 물질층은 상기 복수의 하부 전극들의 상부면들 및 측면들을 덮고,
    상기 제2 물질층은 상기 제1 물질층의 상부면을 덮으며 상기 제1 물질층의 측면의 적어도 일부를 덮는 반도체 장치.
  5. 제1 항에 있어서,
    상기 상부 전극의 일부를 관통하여 상기 상부 전극과 전기적으로 연결되는 상부 전극 콘택 플러그; 및
    상기 상부 전극 콘택 플러그 측면의 일부와 상기 상부 전극 사이의 제2 산화물층을 더 포함하고,
    상기 상부 전극 콘택 플러그의 하부면은 상기 상부 전극과 접촉하는 반도체 장치.
  6. 제5 항에 있어서,
    상기 상부 전극은 제1 물질층 및 상기 제1 물질층을 덮으면서 상기 제1 물질층의 물질과 다른 물질을 갖는 제2 물질층을 포함하고,
    상기 상부 전극 콘택 플러그는 상기 제2 물질층을 관통하여 상기 제1 물질층 내로 연장되고,
    상기 제2 산화물층은 상기 상부 전극 콘택 플러그의 측면과 상기 제1 물질층 사이의 하부 산화물 영역 및 상기 상부 전극 콘택 플러그의 상기 측면과 상기 제2 물질층 사이의 상부 산화물 영역을 포함하며,
    상기 하부 및 상부 산화물 영역들은 서로 다른 물질을 포함하는 반도체 장치.
  7. 셀 어레이 영역 및 주변 영역을 갖는 기판;
    상기 셀 어레이 영역 상에 배치되는 복수의 하부 전극들, 상기 복수의 하부 전극들 상의 유전막, 및 상기 유전막을 덮는 상부 전극을 포함하는 커패시터 구조물;
    상기 커패시터 구조물을 덮는 층간 절연층;
    상기 층간 절연층을 관통하며 상기 상부 전극 내로 연장되어 상기 상부 전극과 전기적으로 연결되는 상부 전극 콘택 플러그; 및
    상기 상부 전극 콘택 플러그 측면의 일부와 상기 상부 전극 사이의 상부 산화물층을 포함하는 반도체 장치.
  8. 제7 항에 있어서,
    상기 층간 절연층은 상기 상부 산화물층의 상면을 덮는 반도체 장치.
  9. 제7 항에 있어서,
    상기 상부 전극 콘택 플러그의 하부면은 상기 상부 산화물층보다 낮은 레벨에 배치되는 반도체 장치.
  10. 제7 항에 있어서,
    상기 주변 영역 상에 배치되고 상기 층간 절연층을 관통하는 주변 콘택 플러그; 및
    상기 주변 콘택 플러그와 상기 상부 전극 사이의 하부 산화물층을 더 포함하는 반도체 장치.
KR1020210167516A 2021-11-29 2021-11-29 반도체 장치 KR20230080092A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020210167516A KR20230080092A (ko) 2021-11-29 2021-11-29 반도체 장치
US17/965,936 US20230171954A1 (en) 2021-11-29 2022-10-14 Semiconductor device
TW111145453A TW202333299A (zh) 2021-11-29 2022-11-28 半導體裝置
CN202211496038.3A CN116193850A (zh) 2021-11-29 2022-11-29 半导体器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210167516A KR20230080092A (ko) 2021-11-29 2021-11-29 반도체 장치

Publications (1)

Publication Number Publication Date
KR20230080092A true KR20230080092A (ko) 2023-06-07

Family

ID=86447787

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210167516A KR20230080092A (ko) 2021-11-29 2021-11-29 반도체 장치

Country Status (4)

Country Link
US (1) US20230171954A1 (ko)
KR (1) KR20230080092A (ko)
CN (1) CN116193850A (ko)
TW (1) TW202333299A (ko)

Also Published As

Publication number Publication date
US20230171954A1 (en) 2023-06-01
TW202333299A (zh) 2023-08-16
CN116193850A (zh) 2023-05-30

Similar Documents

Publication Publication Date Title
JPH11354749A (ja) 半導体集積回路装置およびその製造方法
KR20200057194A (ko) 반도체 장치
TWI808811B (zh) 半導體記憶體裝置
TW202314694A (zh) 半導體記憶體裝置
US20230225113A1 (en) Semiconductor device
KR20240058407A (ko) 반도체 장치 및 반도체 장치의 제조 방법
US20230133763A1 (en) Semiconductor devices
US10062700B2 (en) Semiconductor storage device and manufacturing method thereof
US10991620B2 (en) Semiconductor device
KR20230080092A (ko) 반도체 장치
US20240130116A1 (en) Semiconductor device
US20240107743A1 (en) Semiconductor device
US20240023325A1 (en) Semiconductor device
TWI845158B (zh) 動態隨機存取記憶體及其製造方法
US20240172426A1 (en) Semiconductor device
US20240023318A1 (en) Semiconductor device
TWI808526B (zh) 記憶體裝置及其製造方法
US20230371235A1 (en) Semiconductor device
TWI809795B (zh) 半導體裝置
US20240306375A1 (en) Integrated circuit devices and methods of manufacturing the same
US20240023319A1 (en) Semiconductor device
US20240155833A1 (en) Semiconductor device
US20240306372A1 (en) Dynamic random access memory and method of fabricating the same
US20240260256A1 (en) Semiconductor devices and manufacturing methods for the same
US20240032286A1 (en) Integrated circuit devices