JPH11354749A

JPH11354749A - 半導体集積回路装置およびその製造方法

Info

Publication number: JPH11354749A
Application number: JP10164639A
Authority: JP
Inventors: Shoji Yadori; 章二宿利; Kenichi Kuroda; 謙一黒田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1998-06-12
Filing date: 1998-06-12
Publication date: 1999-12-24
Anticipated expiration: 2018-06-12
Also published as: JP3701469B2; KR20000006064A; US20030068857A1; TW478140B; US6770527B2; US6541333B2; US20020060334A1

Abstract

(57)【要約】【課題】ビット線等配線の線幅をフォトリソグラフィ
の加工限界を越えて縮小された寸法で加工する。【解決手段】ビット線ＢＬ上に情報蓄積用容量素子Ｃ
を有するＤＲＡＭにおいて、ＤＲＡＭのワード線ＷＬと
して機能するゲート電極上に形成された配線形成用の絶
縁膜１７に配線溝１８を形成し、配線溝１８の側壁にサ
イドウォールスペーサ１９を形成する。サイドウォール
スペーサ１９でその間隔が狭められた配線溝１８内に、
たとえばタングステン膜からなるビット線ＢＬおよび第
１層配線を配線溝１８に埋め込んで形成する。ビット線
ＢＬは接続プラグ２１を介して半導体基板１に接続さ
れ、ビット線ＢＬと接続プラグ２１とは配線溝１８の底
部で接続される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、高集積化に適した
記憶保持動作が必要な随時書き込み読み出しメモリ（Ｄ
ＲＡＭ：DynamicRandom Access Memory）に適用して有
効な技術に関するものである。

【０００２】

【従来の技術】一般にＤＲＡＭの基本構造としてトレン
チ型とスタックド型が知られている。トレンチ型は、情
報蓄積用容量素子（キャパシタ）を基板に掘ったトレン
チの内部に形成するものであり、スタックド型は、情報
蓄積用容量素子を基板表面の転送用トランジスタ（メモ
リセル選択用ＭＩＳＦＥＴ（Metal Insulator Semicond
uctor Field Effect Transistor ））の上部に形成する
ものである。スタックド型は、さらに情報蓄積用容量素
子をビット線の下部に配置するＣＵＢ（Capacitor Unde
r Bit-line）型および上部に配置するＣＯＢ（Capacito
r Over Bit-line）型に分類される。量産が開始された
６４Ｍビット以降の製品では、セル面積の縮小性に優れ
たスタックド型でＣＯＢ型が主流となりつつある。

【０００３】ＣＯＢ型のメモリセルを有するＤＲＡＭの
構造を例示すれば、以下の通りである。

【０００４】すなわち、ＣＯＢ型のメモリセルを有する
ＤＲＡＭのメモリセルは、半導体基板の主面上にマトリ
クス状に配置された複数のワード線と複数のビット線と
の交点に配置され、１個のメモリセル選択用ＭＩＳＦＥ
Ｔとこれに直列に接続された１個の情報蓄積用容量素子
とで構成されている。メモリセル選択用ＭＩＳＦＥＴ
は、周囲を素子分離領域で囲まれた活性領域に形成さ
れ、主としてゲート酸化膜、ワード線と一体に構成され
たゲート電極およびソース、ドレインを構成する一対の
半導体領域で構成されている。ビット線は、メモリセル
選択用ＭＩＳＦＥＴの上部に配置され、その延在方向に
隣接する２個のメモリセル選択用ＭＩＳＦＥＴによって
共有されるソース、ドレインの一方と電気的に接続され
ている。情報蓄積用容量素子は、同じくメモリセル選択
用ＭＩＳＦＥＴの上部に配置され、上記ソース、ドレイ
ンの他方と電気的に接続されている。メモリセルの微細
化に伴う情報蓄積用容量素子の蓄積電荷量（Ｃs)の減少
を補うために、ビット線の上部に配置した情報蓄積用容
量素子の下部電極（蓄積電極）を円筒状に加工すること
によってその表面積を増やし、その上部に容量絶縁膜と
上部電極（プレート電極）とを形成している。

【０００５】上記メモリセルの構造は、たとえば、特開
平７−７０８４号公報、特願昭６２−１９８０４３号公
報、特願昭６３−１０６３５号公報または特開平８−１
６７７０２号公報等に記載されている。

【０００６】

【発明が解決しようとする課題】従来においてＤＲＡＭ
のメモリセルのセル面積を最小とする設計を行えば、情
報蓄積用容量素子の下部電極を活性領域あるいは活性領
域上の接続プラグに接続する接続孔（以下容量電極接続
孔という）パターンとビット線パターンとを最小加工寸
法で形成する必要がある。ところが、これらパターンを
最小加工寸法で形成するには、加工上の大きな課題があ
る。以下図面を用いて説明する。図７２は、容量電極接
続孔の加工上の課題を説明するための断面図であり、ビ
ット線の延在方向に垂直な方向でのメモリセル部の断面
を示している。

【０００７】つまり、図７２（ａ）に示すように、ＤＲ
ＡＭのメモリセルが、半導体基板２０１の主面の分離領
域２０２で囲まれた活性領域２０３と、活性領域２０３
に形成され、メモリセル選択用ＭＩＳＦＥＴのソース・
ドレインとなる半導体領域２０４と、半導体領域２０４
上に形成された接続プラグ２０５と、活性領域２０３上
に形成され、上部電極２０６、容量絶縁膜２０７および
下部電極２０８からなる情報蓄積用容量素子Ｃと、接続
プラグ２０５と情報蓄積用容量素子Ｃとの間に形成され
たビット線２０９とを含む場合、ＤＲＡＭのメモリセル
を最小加工寸法で形成するためには、活性領域２０３、
ビット線２０９、および、接続プラグ２０５と下部電極
２０８とを接続する容量電極接続孔２１０を最小加工寸
法で形成する必要がある。ところが、容量電極接続孔２
１０を加工する際のビット線２０９との合わせ余裕２１
１が十分に確保できず、合わせずれあるいは加工寸法変
動による、下部電極２０８とビット線２０９との短絡が
発生する可能性が生じ、製造歩留りの低下を招く確率が
高くなる。

【０００８】この問題を回避するため、容量電極接続孔
２１０の加工をビット線２０９に対して自己整合的に行
う方法がある。これは、図７２（ｂ）に示すように、ビ
ット線２０９の上部をシリコン窒化膜２１２でカバー
し、さらににビット線２０９の側面をシリコン窒化膜の
サイドウォールスペーサ２１３で保護し、容量電極接続
孔２１０パターンによるシリコン酸化膜２１４、２１５
のエッチングの際に、エッチング条件を調整してシリコ
ン窒化膜のシリコン酸化膜に対する選択比を十分高く設
定することによりシリコン窒化膜を削らずにシリコン酸
化膜のみをエッチングして、ビット線２０９の露出を防
止する方法である。この方法によれば、容量電極接続孔
２１０のパターンの合わせずれが発生しても下部電極２
０８とビット線２０９との短絡を防ぐことができる。

【０００９】しかしながら、この構造では図７２（ｂ）
に示すように、ビット線２０９の厚さに加えてシリコン
窒化膜２１２厚さが必要となり、接続プラグ２０５から
シリコン酸化膜２１４の表面までの厚さが大きくなる。
このため、情報蓄積用容量素子Ｃまでの高さ２１６が高
くなり、結果としてセル自体の高さが高くなり、周辺回
路領域との段差が増大するという新たな課題が発生す
る。

【００１０】本発明の目的は、ビット線の線幅をフォト
リソグラフィの加工限界を越えて縮小できる技術を提供
することにある。

【００１１】また、本発明の他の目的は、メモリセルの
高さを大きくすることなく、ビット線と情報蓄積用容量
素子の下部電極との短絡を防止することができる半導体
集積回路装置の構造および製造方法を提供することにあ
る。

【００１２】また、本発明のさらに他の目的は、ビット
線容量を低減できる技術を提供し、検出感度が高く、ノ
イズ耐性に優れた半導体集積回路装置を提供することに
ある。

【００１３】また、本発明のさらに他の目的は、フォト
リソグラフィに適した単純な平面パターンを採用した半
導体集積回路装置の構造を提供し、加工マージンを向上
できる技術を提供することにある。

【００１４】また、本発明のさらに他の目的は、ＤＲＡ
Ｍの高集積化に適した半導体集積回路装置の構造および
製造方法を提供し、半導体集積回路装置の信頼性、歩留
まりおよび性能を向上できる技術を提供することにあ
る。

【００１５】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１６】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１７】（１）本発明の半導体集積回路装置は、半
導体基板または半導体層を有する基板の主面の分離領域
と、その分離領域に囲まれた活性領域上にゲート絶縁膜
を介して形成され、たとえばＤＲＡＭのワード線として
機能するゲート電極、ゲート電極下のチャネル領域、チ
ャネル領域を挟んで形成された第１および第２半導体領
域を含むメモリセル選択用ＭＩＳＦＥＴと、第１半導体
領域に電気的に接続され、たとえばビット線として機能
する金属配線と、第２半導体領域に電気的に接続され、
金属配線よりも上層に形成された情報蓄積用容量素子と
を有する半導体集積回路装置であって、ゲート電極上の
何れかの層に形成された第１絶縁膜に配線溝を有し、金
属配線が、配線溝に埋め込んで形成されているものであ
る。

【００１８】このような半導体集積回路装置によれば、
金属配線が、第１絶縁膜に形成された配線溝に埋め込ん
で形成されているため、金属配線の線幅を金属配線をパ
ターニングにより形成する場合に比較して細くすること
ができる。すなわち、第１絶縁膜上に金属膜を堆積し、
この金属膜をパターニングして金属配線を形成するより
も、第１絶縁膜に配線溝をパターニングにより形成する
方が微細加工が容易であり、金属配線の線幅を細く形成
できる。

【００１９】この結果、金属配線間に形成されることと
なる容量電極接続孔の加工により金属配線が露出するこ
となく、情報蓄積用容量素子の下部電極とビット線であ
る金属配線との短絡を防止して半導体集積回路装置の信
頼性を向上できる。なお、この容量電極接続孔の加工の
際には自己整合的な加工法を採用する必要はなく、前記
したメモリセルの高さが高くなる不都合の発生もない。

【００２０】また、金属配線の線幅を細くできることに
より金属配線間の間隔を長くでき、金属配線間の容量つ
まりビット線の容量を低減して、蓄積電荷の検出感度を
向上し、またビット線に接続されるトランジスタの応答
速度を向上して半導体集積回路装置の性能を向上でき
る。

【００２１】（２）前記半導体集積回路装置において、
金属配線とゲート電極との間の第２絶縁膜に形成された
第１接続孔と、第１接続孔内に形成され、第１半導体領
域に電気的に接続された導電性の接続プラグとをさらに
有し、配線溝の底部において、金属配線の底部と接続プ
ラグの上部とが電気的に接続されているものとすること
ができる。あるいは、ゲート電極を覆う第３絶縁膜上
に、第１半導体領域上の第３絶縁膜に形成された第２接
続孔と、第２接続孔を覆う導電膜とをさらに有し、配線
溝の底部において、金属配線の底部と導電膜の上部とが
電気的に接続されているものとすることができる。

【００２２】このような半導体集積回路装置によれば、
ビット線である金属配線と第１半導体領域との接続を接
続プラグあるいは導電膜を介して行うことができる。

【００２３】また、活性領域または金属配線のパターン
は、第１方向に延在する直線形状の平面パターンとする
ことができる。メモリセル面積を最小化するには、活性
領域および金属配線を最小加工寸法で形成する必要があ
ることは前記した通りであるが、これらのパターンを単
純な直線形状の平面パターンとすることにより、フォト
リソグラフィの露光の際の光の干渉を最小限に抑えて加
工マージンを増加できる。この結果、半導体集積回路装
置の製造歩留まりを向上し、また半導体集積回路装置の
信頼性を向上できる。

【００２４】また、金属配線と第１半導体領域との接続
を接続プラグあるいは導電膜を介して行う場合には、活
性領域および金属配線のパターンは、第１方向に延在す
る直線形状の平面パターンとし、第１方向に垂直な第２
方向において、互いのパターン間に挿入されるような平
面配置で構成するとともに、接続プラグまたは導電膜を
活性領域中央の第１半導体領域から第２方向の金属配線
部分まで延在するパターンで配置することができる。こ
のような場合には、活性領域および金属配線のパターン
をともに単純な直線パターンとして加工マージンを向上
し、かつ、接続プラグまたは導電膜を用いて第１半導体
領域と金属配線とを確実に接続できる。

【００２５】なお、これらの場合、配線溝を形成し、こ
れに金属膜を埋め込んで金属配線を形成するため、配線
溝の加工の際に接続プラグまたは導電膜の上部を同時に
露出させることができ、接続プラグまたは導電膜に接続
するための接続孔を形成する必要がない。この結果、接
続プラグまたは導電膜を覆う絶縁膜を形成する必要がな
く、この膜厚分だけの標高を低くすることが可能とな
る。また、接続プラグまたは導電膜に接続するための接
続孔の加工工程を省略して工程を簡略化できる。

【００２６】（３）前記半導体集積回路装置において、
活性領域および金属配線は第１方向に延在するほぼ直線
的な平面パターンで構成され、活性領域または金属配線
の一方または両方に第１方向に垂直な第２方向に張り出
した領域を有し、領域の配線溝の下部に形成された第３
接続孔を介して金属配線と第１半導体領域とが直接接続
されているものとすることができる。すなわち、金属配
線の形成と同時に、金属配線と第１半導体領域とを接続
する接続部の形成を行うものである。このような場合、
接続プラグあるいは導電膜を形成する工程を省略し、工
程を簡略化できる。

【００２７】（４）前記（１）〜（３）の半導体集積回
路装置において、配線溝または第３接続孔の側壁には絶
縁体であるサイドウォールスペーサを形成でき、金属配
線の幅を、サイドウォールスペーサの厚さの総和に相当
する幅だけ配線溝の幅よりも狭くすることができる。

【００２８】このような半導体集積回路装置によれば、
金属配線の線幅を単に金属配線を配線溝に埋め込んで形
成する場合よりもさらに細くすることが可能であり、前
記した（１）の効果をさらに確実にかつ顕著に奏するこ
とができる。

【００２９】なお、この場合の金属配線の表面の標高
は、第１絶縁膜の表面の標高よりも低くすることができ
る。これは、後に説明する金属配線の形成工程において
これをＣＭＰ法を用いて形成する場合に過剰に研磨した
場合の金属配線に対応する。すなわち、サイドウォール
スペーサは一般に配線溝の上部付近ではその膜厚が薄
く、配線溝の底部では膜厚が厚い。このような状況で
は、金属配線が配線溝の上部つまりサイドウォールスペ
ーサの膜厚が薄い領域にまで形成されていればサイドウ
ォールスペーサによる線幅縮小の効果が顕著に得られな
くなる可能性がある。そこで、金属配線の形成の際に十
分な過剰研磨を行い、サイドウォールスペーサの幅が十
分に厚くなっている領域まで金属配線の研磨するもので
ある。

【００３０】また、サイドウォールスペーサは、シリコ
ン酸化膜またはシリコン窒化膜とすることができる。本
発明のサイドウォールスペーサにより金属配線の線幅を
細くしているため、容量電極接続孔の加工の際には自己
整合的な加工法を用いる必要がないことは前記したとお
りである。このため、容量電極接続孔を開口する材料と
してシリコン酸化膜を用いても、サイドウォールスペー
サにシリコン窒化膜を用いる必要はない。しかしなが
ら、シリコン窒化膜を用いた場合には、仮に大きな合わ
せずれが生じた場合やプロせず条件の変動が生じた場合
であっても、容量電極接続孔の加工により金属配線が露
出することを避けることができる。一方、サイドウォー
ルスペーサにシリコン酸化膜を用いれば、シリコン酸化
膜の低誘電率に起因してビット線として機能する金属配
線の線間容量を低減できる。

【００３１】また、前記（１）〜（３）の半導体集積回
路装置において、配線溝の底部には、第１絶縁膜または
サイドウォールスペーサに対してエッチング選択比を有
する第４絶縁膜が形成されてもよい。このような場合、
第１絶縁膜への配線溝の形成の際に第４絶縁膜をエッチ
ングストッパに用いることができ、また、サイドウォー
ルスペーサの形成の際に第４絶縁膜をエッチングストッ
パに用いることができる。なお、第１絶縁膜またはサイ
ドウォールスペーサはシリコン酸化膜とすることがで
き、第４絶縁膜はシリコン窒化膜とすることができる。

【００３２】（５）本発明の半導体集積回路装置の製造
方法は、導体からなる基板または表面に半導体層を有す
る基板と、基板の主面の分離領域に囲まれた活性領域上
にゲート絶縁膜を介して形成されたゲート電極と、ゲー
ト電極下のチャネル領域と、チャネル領域を挟んで形成
された第１および第２半導体領域と、第１半導体領域に
電気的に接続された金属配線と、第２半導体領域に電気
的に接続され、金属配線よりも上層に形成された情報蓄
積用容量素子とを有する半導体集積回路装置の製造方法
であって、（ａ）基板の主面に分離領域を形成し、さら
に絶縁膜および導電膜を順次形成し、絶縁膜および導電
膜をパターニングすることによりゲート絶縁膜およびゲ
ート電極を形成する工程、（ｂ）ゲート電極間に不純物
をイオン注入して第１および第２半導体領域を形成する
工程、（ｃ）基板の全面に第１絶縁膜を形成し、第１絶
縁膜に配線溝を形成する工程、（ｄ）配線溝の内部を含
む第１絶縁膜上に金属膜を堆積し、配線溝以外の領域の
金属膜を除去し、金属配線を形成する工程、（ｅ）基板
の全面を覆う第５絶縁膜を堆積し、第５絶縁膜上に情報
蓄積用容量素子を形成する工程、を含むものである。

【００３３】このような半導体集積回路装置の製造方法
によれば、前記した（１）の半導体集積回路装置を製造
できる。また、このような製造方法によれば、従来技術
においてメモリセルの標高を高くする要因であった図７
２（ｂ）におけるシリコン酸化膜２１５やシリコン窒化
膜２１２を設ける必要がない。この結果、メモリセルの
高さを低減することができ、周辺回路領域との段差を小
さくして情報蓄積用容量素子の上部に形成される金属配
線のパターニングにおけるフォトリソグラフィマージン
を増加し、また、金属配線の断線等の不良を低減でき
る。

【００３４】また、前記（ｃ）工程の前に、基板の全面
に第２絶縁膜を形成し、第１および第２半導体領域上の
第２絶縁膜に第１接続孔を形成する工程と、第１および
第２半導体領域に接続される接続プラグを第１接続孔内
に埋め込んで形成する工程とを有し、（ｃ）工程におけ
る配線溝の形成により、第１半導体領域に接続される接
続プラグの上部または上面を配線溝の底部に露出するこ
とができる。

【００３５】このような半導体集積回路装置の製造方法
によれば、第１半導体領域と金属配線とを接続する接続
プラグを有する半導体集積回路装置を製造でき、また、
配線溝の形成と同時に接続プラグとの接続部を形成する
ことが可能となる。このため、接続プラグを露出するた
めの接続孔の形成等の他の工程を省略でき、半導体集積
回路装置の製造工程を簡略化できる。

【００３６】また、（ｃ）工程の前に、ゲート電極を覆
う第３絶縁膜を堆積し、第１半導体領域上の第３絶縁膜
に第２接続孔を形成する工程と、第２接続孔の内部を含
む第３絶縁膜上に導電膜を堆積し、第２接続孔を覆うよ
うに導電膜をパターニングする工程とを有し、（ｃ）工
程における配線溝の形成により、導電膜の一部を配線溝
の底部に露出することができる。

【００３７】このような半導体集積回路装置の製造方法
によれば、第１半導体領域と金属配線とを接続する導電
膜を有する半導体集積回路装置を製造でき、またこの方
法によっても、配線溝の形成と同時に導電膜との接続部
を形成して製造工程を簡略化できる。なお、この方法に
よれば、前記した接続プラグを形成する工程と比較して
ＣＭＰ法による平坦化工程を少なくできる。すなわち、
接続プラグを形成する方法では、接続プラグの形成され
る接続孔の形成前に絶縁膜を平坦化する必要があるが、
本方法の導電膜を形成する方法では、導電膜が形成され
る絶縁膜は平坦である必要はない。このため導電膜をパ
ターニングする前の絶縁膜の形成工程においてＣＭＰ工
程を省略できる。ＣＭＰ工程では基板全面での平坦性の
確保を図る必要から絶縁膜の膜厚を厚くする必要がある
が、本方法ではＣＭＰ工程が省略されているため、その
分の絶縁膜の膜厚の低減を図ることができ、メモリセル
の標高を低く抑えることが可能となる。

【００３８】また、（ｃ）工程の後、配線溝領域に重複
し第１半導体領域を露出する平面パターンを有する第３
接続孔を形成する工程を有し、（ｄ）工程における金属
膜の堆積の際に金属膜が第３絶縁膜の内部にも形成され
るものとすることができる。

【００３９】このような半導体集積回路装置の製造方法
によれば、金属配線と第１半導体領域とが直接接続され
た構成の半導体集積回路装置を製造できる。すなわち、
金属配線をいわゆるデュアルダマシン法で形成できる。

【００４０】なお、接続プラグあるいは導電膜を形成
し、配線溝の形成と同時にこれら接続プラグあるいは導
電膜の一部を露出する前記の製造方法では、ビット線で
ある金属配線と接続プラグあるいは導電膜とが直接配線
溝の底部で接続されるため、接続プラグあるいは導電膜
と金属配線とを隔てる絶縁膜が必要でなく、必然的にそ
の絶縁膜に開口する接続孔も必要でない。この結果、絶
縁膜が不要になることの帰結としてセル高さを低減し、
また、接続孔が不要になることの帰結としてマスク枚数
を低減できる。

【００４１】（６）また、本発明の半導体集積回路装置
の製造方法は、前記（５）の製造方法において、（ｄ）
工程の前に、配線溝または第３接続孔の内部を含む第１
絶縁膜上に、配線溝の幅の２分の１よりも薄い膜厚の第
６絶縁膜を堆積し、第６絶縁膜を異方性エッチングする
ことにより、配線溝または第３接続孔の側壁にサイドウ
ォールスペーサを形成する工程を有するものである。

【００４２】このような半導体集積回路装置の製造方法
によれば、配線溝の側壁にサイドウォールスペーサを形
成して金属配線の線幅を小さくすることができる。すな
わち、配線溝の加工は第１絶縁膜のフォトリソグラフィ
のよるエッチング加工で形成されるためフォトリソグラ
フィの加工限界以下で形成することはできないが、本方
法のように配線溝の側壁にサイドウォールスペーサを形
成すればサイドウォールスペーサに挟まれた間隔はフォ
トリソグラフィの加工限界以下となり、この間に埋め込
んで形成された金属配線の線幅はその加工限界以下に形
成されることとなる。このため、容量電極接続孔の形成
の際に十分な加工マージンを確保して半導体集積回路装
置の製造歩留まりを向上し、また、信頼性を向上でき
る。

【００４３】なお、金属配線を形成するための金属膜の
除去は、ＣＭＰ法による研磨により行われ、研磨を過剰
に行うことによって配線溝内の金属配線の表面にディッ
シングを発生させることができる。あるいは、金属配線
を形成するための金属膜の除去は、ＣＭＰ法による研磨
により行われ、研磨を過剰に行うことによって配線溝上
部のサイドウォールスペーサの幅が狭くなっている部分
をも金属膜とともに除去することができる。このような
場合、サイドウォールスペーサの膜厚の小さい配線溝の
上部に金属配線を形成せず、金属配線の線幅を効果的に
細くできる。

【００４４】なお、前記した製造方法において、ゲート
電極と第１絶縁膜との間の何れかの層に、第１絶縁膜ま
たは第６絶縁膜に対してエッチング選択比を有する第４
絶縁膜を形成し、第１絶縁膜の配線溝の形成の際、また
は第６絶縁膜の異方性エッチングによるサイドウォール
スペーサの形成の際に第４絶縁膜をエッチングストッパ
として用いることができる。第１および第６絶縁膜とし
ては、シリコン酸化膜を例示でき、第４絶縁膜としては
シリコン窒化膜を例示できる。

【００４５】また、前記した製造方法において、（ｅ）
工程における情報蓄積用容量素子とその下層の第２半導
体領域または第２半導体領域上の接続プラグとを接続す
る接続孔の加工工程は、第５絶縁膜上に第１および第５
絶縁膜に対してエッチング選択比を有する第１被膜を堆
積する第１工程、第２半導体領域上の第１被膜に開口を
形成する第２工程、開口の口径の２分の１以下の膜厚を
有し、第１および第５絶縁膜に対してエッチング選択比
を有する第２被膜を堆積する第３工程、第２被膜を異方
性エッチングすることにより開口の内壁に第２被膜のサ
イドウォールスペーサを形成する第４工程、第１被膜お
よび第２被膜のサイドウォールスペーサをハードマスク
として第５絶縁膜とその下層に存在する絶縁膜とをエッ
チングする第５工程、を含むことができる。

【００４６】このような半導体集積回路装置の製造方法
によれば、容量電極接続孔をフォトリソグラフィの加工
限界以下の加工寸法で加工することができ、前記した金
属配線の配線幅を細くできる方法との相乗効果により情
報蓄積用容量素子の下部電極と金属配線（ビット線）と
の短絡をより確実に防止できる。

【００４７】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。

【００４８】（実施の形態１）図１は、本発明の一実施
の形態であるＤＲＡＭを形成した半導体チップ全体の一
例を示した平面図である。図示のように、単結晶シリコ
ンからなる半導体チップ１Ａの主面には、Ｘ方向（半導
体チップ１Ａの長辺方向）およびＹ方向（半導体チップ
１Ａの短辺方向）に沿って多数のメモリアレイＭＡＲＹ
がマトリクス状に配置されている。Ｘ方向に沿って互い
に隣接するメモリアレイＭＡＲＹの間にはセンスアンプ
ＳＡが配置されている。半導体チップ１Ａの主面の中央
部には、ワードドライバＷＤ、データ線選択回路などの
制御回路や、入出力回路、ボンディングパッドなどが配
置されている。

【００４９】図２は、本実施の形態１のＤＲＡＭの等価
回路図である。図示のように、このＤＲＡＭのメモリア
レイ（ＭＡＲＹ）は、マトリクス状に配置された複数の
ワード線ＷＬ（ＷＬ0 、ＷＬ1 、ＷＬn …）と複数のビ
ット線ＢＬおよびそれらの交点に配置された複数のメモ
リセルにより構成されている。１ビットの情報を記憶す
る１個のメモリセルは、１個の情報蓄積用容量素子Ｃと
これに直列に接続された１個のメモリセル選択用ＭＩＳ
ＦＥＴＱｓとで構成されている。メモリセル選択用ＭＩ
ＳＦＥＴＱｓのソース、ドレインの一方は、情報蓄積用
容量素子Ｃと電気的に接続され、他方はビット線ＢＬと
電気的に接続されている。ワード線ＷＬの一端は、ワー
ドドライバＷＤに接続され、ビット線ＢＬの一端は、セ
ンスアンプＳＡに接続されている。

【００５０】図３は、図１のメモリアレイＭＡＲＹの一
部を拡大した平面図である。なお、この平面図および以
下の平面図では部材を構成するパターンの形状を示し、
実際の部材の形状を表すものではない。メモリアレイＭ
ＡＲＹには、活性領域Ｌ１が配置され、Ｙ方向にワード
線ＷＬが、Ｘ方向にビット線ＢＬが形成されている。ワ
ード線ＷＬと活性領域Ｌ１との重なる領域では、ワード
線ＷＬは、メモリセル選択用ＭＩＳＦＥＴＱｓのゲート
電極として機能する。ワード線ＷＬのゲート電極として
機能する領域に挟まれた活性領域Ｌ１の領域、つまり活
性領域Ｌ１の中央部分にはビット線ＢＬに接続する接続
プラグＢＰが形成されている。接続プラグＢＰは活性領
域Ｌ１とビット線ＢＬにまたがるようにＹ方向に長い形
状を有しており、活性領域Ｌ１の中央部分とビット線と
は接続プラグＢＰを介して接続される。活性領域Ｌ１の
両端領域は容量電極接続孔ＳＮＣＴを介して情報蓄積用
容量素子Ｃに接続される。

【００５１】本実施の形態においては、ビット線ＢＬと
活性領域Ｌ１とは、Ｘ方向に延在した直線形状で形成さ
れている。このように直線形状で形成されるため、ビッ
ト線ＢＬおよび活性領域Ｌ１の加工の際のフォトリソグ
ラフィにおいて露光光の干渉を少なくし、加工マージン
を向上できる。また、ビット線ＢＬと活性領域Ｌ１はフ
ォトリソグラフィの加工限界で形成されるが、ビット線
ＢＬはその加工限界よりも細く形成されている。このた
め、容量電極接続孔ＳＮＣＴの加工マージンを向上して
半導体集積回路装置の信頼性を向上できる。また、ビッ
ト線ＢＬ間の距離を増加してビット線容量を低減し半導
体集積回路装置の性能を向上できる。

【００５２】図４は、本実施の形態のＤＲＡＭ領域のメ
モリセルの部分（Ａ領域）と周辺回路の一部（Ｂ領域）
について示した断面図であり、図３におけるＣ−Ｃ線断
面を示す。図５は、ＤＲＡＭ領域のメモリセルの部分に
ついて示した断面図であり、（ａ）は図３におけるＡ−
Ａ線断面を、（ｂ）は図３におけるＤ−Ｄ線断面を、
（ｃ）は図３におけるＢ−Ｂ線断面を示す。なお、本実
施の形態では0.１８μｍの設計ルールでの製造技術を例
示する。

【００５３】半導体基板１の主面には、Ａ領域のｐ形ウ
ェル２、Ｂ領域のｐ形ウェル３およびｎ形ウェル４が形
成されている。半導体基板１は、たとえば１０Ω・ｃｍ
の抵抗率のｐ形の単結晶シリコンからなる。また、ｐ形
ウェル２の主面にはしきい値電圧調整層５が形成され、
ｐ形ウェル２を囲むようにｎ形のディープウェル６が形
成されている。なお、他の各ウェルにも、しきい値電圧
調整層が形成されていてもよい。

【００５４】各ウェルの主面には、分離領域７が形成さ
れている。分離領域７はシリコン酸化膜からなり、半導
体基板１の主面に形成された浅溝８に埋め込んで形成さ
れる。浅溝８は、たとえば0.３μｍの深さを有し、内壁
には熱酸化されたシリコン酸化膜が形成されてもよい。

【００５５】ｐ形ウェル２の主面にはＤＲＡＭのメモリ
セル選択用ＭＩＳＦＥＴＱｓが形成されている。また、
ｐ形ウェル３およびｎ形ウェル４の主面には各々ｎチャ
ネルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱ
ｐが形成されている。

【００５６】メモリセル選択用ＭＩＳＦＥＴＱｓは、ｐ
形ウェル２の主面上にゲート絶縁膜１０を介して形成さ
れたゲート電極１１と、ゲート電極１１の両側のｐ形ウ
ェル２の主面に形成された半導体領域１２とを有する。

【００５７】ゲート絶縁膜１０は、たとえば７〜８ｎｍ
の膜厚を有する熱酸化により形成されたシリコン酸化膜
からなる。

【００５８】ゲート電極１１は、たとえば５０ｎｍの膜
厚の多結晶シリコン膜と１００ｎｍの膜厚のタングステ
ンシリサイド（ＷＳｉ₂）膜との積層膜とすることがで
きる。多結晶シリコン膜には、たとえばリン（Ｐ）を３
×１０²⁰atoms/cm³程度導入することができる。なお、
タングステンシリサイド膜に限られず、コバルトシリサ
イド（ＣｏＳｉ）膜、チタンシリサイド（ＴｉＳｉ）膜
等の他のシリサイド膜であってもよい。また、ゲート電
極１１は、たとえば膜厚７０ｎｍの多結晶シリコン膜、
膜厚５０ｎｍの窒化チタン膜および膜厚１００ｎｍのタ
ングステン膜の積層膜とすることもできる。

【００５９】半導体領域１２にはｎ形の不純物、たとえ
ば砒素（Ａｓ）またはリンが導入されている。

【００６０】メモリセル選択用ＭＩＳＦＥＴＱｓのゲー
ト電極１１の上層にはシリコン窒化膜からなるキャップ
絶縁膜１３が形成され、さらにその上層をシリコン窒化
膜１４で覆われる。キャップ絶縁膜１３の膜厚はたとえ
ば２００ｎｍであり、シリコン窒化膜１４の膜厚はたと
えば３０ｎｍである。シリコン窒化膜１４は、ゲート電
極１１の側壁にも形成され、後に説明する接続孔を形成
する際の自己整合加工に利用される。なお、メモリセル
選択用ＭＩＳＦＥＴＱｓのゲート電極１１は、ＤＲＡＭ
のワード線として機能するものであり、分離領域７の上
面にはワード線ＷＬの一部が形成されている。

【００６１】一方、ｎチャネルＭＩＳＦＥＴＱｎおよび
ｐチャネルＭＩＳＦＥＴＱｐは、各々ｐ形ウェル３およ
びｎ形ウェル４の主面上に形成され、ゲート絶縁膜１０
を介して形成されたゲート電極１１と、ゲート電極１１
の両側の各ウェルの主面に形成された半導体領域１５と
から構成される。ゲート絶縁膜１０およびゲート電極１
１は前記と同様である。半導体領域１５は低濃度不純物
領域１５ａと高濃度不純物領域１５ｂとからなり、いわ
ゆるＬＤＤ（Lightly Doped Drain ）構造を形成してい
る。半導体領域１５に導入される不純物は、ＭＩＳＦＥ
Ｔの導電形に応じてｎ形またはｐ形の不純物が導入され
る。

【００６２】ｎチャネルＭＩＳＦＥＴＱｎおよびｐチャ
ネルＭＩＳＦＥＴＱｐのゲート電極１１の上層にはシリ
コン窒化膜からなるキャップ絶縁膜１３が形成され、さ
らにその上層およびゲート電極１１とキャップ絶縁膜１
３との側壁がシリコン窒化膜１４で覆われる。キャップ
絶縁膜１３とシリコン窒化膜１４は前記と同様である。

【００６３】メモリセル選択用ＭＩＳＦＥＴＱｓ、ｎチ
ャネルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴ
Ｑｐのゲート電極１１間のギャップには、絶縁膜１６が
埋め込まれている。絶縁膜１６は、たとえばＳＯＧ（Sp
in On Glass ）膜、ＴＥＯＳ（テトラメトキシシラン）
を原料ガスとしプラズマＣＶＤ法により形成されたシリ
コン酸化膜（以下ＴＥＯＳ酸化膜という）がＣＭＰ（Ch
emical Mechanical Polishing ）法により平坦化された
ＴＥＯＳ酸化膜およびＴＥＯＳ酸化膜の積層膜とするこ
とができる。

【００６４】絶縁膜１６上には配線形成用の絶縁膜１７
が形成されている。絶縁膜１７は、たとえばＴＥＯＳ酸
化膜とすることができる。

【００６５】絶縁膜１７には、配線溝１８が形成され、
配線溝１８の側壁にはサイドウォールスペーサ１９が形
成されている。配線溝１８は後に説明するようにフォト
リソグラフィによる加工限界で形成される。また、サイ
ドウォールスペーサ１９は、たとえばシリコン窒化膜で
構成される。サイドウォールスペーサ１９はシリコン酸
化膜で構成されてもよい。

【００６６】サイドウォールスペーサ１９で挟まれた配
線溝１８の内部には、ビット線ＢＬおよび第１層配線２
０が形成される。ビット線ＢＬおよび第１層配線２０は
後に説明するようにＣＭＰ法を用いて同時に形成され
る。ビット線ＢＬおよび第１層配線２０は、たとえばタ
ングステン膜から構成されるが、他の金属、たとえば銅
膜等を用いてもよい。

【００６７】このように、配線溝１８内に埋め込んでビ
ット線ＢＬが形成されるため、後に説明する情報蓄積用
容量素子Ｃまでの層間高さを小さくすることができる。
すなわち、ビット線ＢＬを金属膜のフォトリソグラフィ
によるパターニングを用いて形成しようとすれば、後に
説明する接続プラグとビット線ＢＬとを絶縁する絶縁膜
が必要であるが、本実施の形態の場合にはそれが必要で
ない。このため、その絶縁膜の膜厚に相当するだけの層
間幅を小さくして素子高さを低減できる。

【００６８】また、配線溝１８の内壁にサイドウォール
スペーサ１９が形成されるため、ビット線ＢＬの幅を小
さくすることができる。すなわち、サイドウォールスペ
ーサ１９の幅に相当するだけ配線溝１８の幅を狭くし
て、そこに形成されるビット線ＢＬの線幅を細くでき
る。これは、ビット線ＢＬの線幅をフォトリソグラフィ
による加工限界以下の加工精度で形成できることを意味
する。このため、後に説明する情報蓄積用容量素子Ｃと
接続プラグとを接続する容量電極接続孔の加工の際に加
工マージンを大きくして、容量電極接続孔の加工パター
ンの合わせずれが発生しても、情報蓄積用容量素子Ｃと
ビット線ＢＬとの短絡に起因する不良を発生しない。こ
の結果ＤＲＡＭの信頼性および製品の歩留まりを向上で
きる。

【００６９】また、容量電極接続孔の加工マージンを大
きくとれるため、従来採用していたような容量電極接続
孔の加工の際のビット線ＢＬに対する自己整合加工を採
用する必要がない。このため、自己整合加工に必要なビ
ット線ＢＬのキャップ絶縁膜が不要であり、このためキ
ャップ絶縁膜の膜厚に相当するだけ素子の高さを低減で
きる。この結果、先の素子高さの低減効果とも併せてメ
モリセル領域（Ａ領域）と周辺回路領域（Ｂ領域）との
段差を低減し、あるいはＢ領域の絶縁膜厚さを低減し、
段差に起因する第２層以上の配線の加工性の向上とその
断線の防止を図ることができ、あるいは第２層配線とそ
の下層の配線等への接続孔の加工性を向上できる。

【００７０】また、ビット線ＢＬの線幅が細く形成でき
ることから、ビット線ＢＬ間の距離を大きくしてビット
線ＢＬ間の線間容量を低減できる。この結果、センスア
ンプの検出感度を向上してノイズ耐性を向上し、ＤＲＡ
Ｍの性能を向上できる。

【００７１】なお、ビット線ＢＬは配線溝１８が形成さ
れた絶縁膜１７の表面の標高よりも低く形成されてい
る。これは、サイドウォールスペーサ１９の上部付近に
おける膜厚が図示するとおり薄くなる傾向にあり、この
ような場合、サイドウォールスペーサ１９の上部付近に
までビット線ＢＬを形成したのではビット線ＢＬの線幅
縮小の効果が十分に得られない恐れがある。そのため、
後に説明するようにビット線ＢＬおよび第１層配線２０
の形成の際にＣＭＰ法による研磨を過剰に行い、故意に
ディッシングを発生させてビット線ＢＬの線幅を十分に
細く形成したものである。これによりビット線ＢＬの線
幅縮小の効果を確実に奏することができる。

【００７２】ビット線ＢＬは接続プラグ２１を介して一
対のメモリセル選択用ＭＩＳＦＥＴＱｓに共有される半
導体領域１２に接続される。接続プラグ２１は図３の平
面図にも示されるように、活性領域Ｌ１のパターンとビ
ット線ＢＬのパターンに重なるようにＹ方向に長く形成
される。なお、ビット線ＢＬと接続プラグ２１とは配線
溝１８の底部で接続されている。これは、後に説明する
ように配線溝１８の形成の際に接続プラグ２１の上部が
同時に露出されることに基ずく。

【００７３】また、メモリセル選択用ＭＩＳＦＥＴＱｓ
の他方の半導体領域１２上には情報蓄積用容量素子に接
続される接続プラグ２２が形成されている。接続プラグ
２１、２２は、ｎ形の不純物たとえばリンが２×１０²⁰
atoms/cm³程度導入された多結晶シリコン膜とすること
ができる。

【００７４】なお、周辺回路領域（Ｂ領域）に形成され
たｎチャネルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳ
ＦＥＴＱｐの高濃度不純物領域１５ｂにはビット線ＢＬ
が直接接続される。このようにビット線ＢＬを高濃度不
純物領域１５ｂに直接接続することにより接続プラグを
形成した場合に比較して接続プラグの抵抗および接続抵
抗を低減し、ｎチャネルＭＩＳＦＥＴＱｎおよびｐチャ
ネルＭＩＳＦＥＴＱｐの動作速度を向上できる。なお、
高濃度不純物領域１５ｂの表面にはコバルト、チタン、
タンタル、タングステン等のシリサイド膜を形成でき
る。

【００７５】ビット線ＢＬおよび第１層配線２０は、層
間絶縁膜２３で覆われている。層間絶縁膜２３は、たと
えばＴＥＯＳ酸化膜とすることができる。

【００７６】層間絶縁膜２３の上層のＡ領域には、シリ
コン窒化膜からなる絶縁膜２４が形成され、さらに情報
蓄積用の情報蓄積用容量素子Ｃが形成されている。絶縁
膜２４は後に説明するように情報蓄積用容量素子Ｃの下
部電極２７を形成する際のエッチングストッパとして機
能する薄膜である。

【００７７】情報蓄積用容量素子Ｃは、接続プラグ２２
に接続プラグ２５を介して接続される下部電極２７と、
たとえばシリコン窒化膜および酸化タンタルからなる容
量絶縁膜２８と、たとえば窒化チタンからなるプレート
電極２９とから構成される。接続プラグ２５は容量電極
接続孔２６内に形成され、容量電極接続孔２６は前記し
たとおりビット線ＢＬから十分に離れて形成されるた
め、ビット線ＢＬと接続プラグ２５とが短絡する恐れは
ない。

【００７８】情報蓄積用容量素子Ｃの上層には、たとえ
ばＴＥＯＳ酸化膜からなる絶縁膜３０が形成されてい
る。なお、Ｂ領域の層間絶縁膜２３の上層には情報蓄積
用容量素子Ｃと同層に絶縁膜が形成されてもよい。この
絶縁膜により、情報蓄積用容量素子Ｃの標高に起因する
Ａ領域とＢ領域との間の段差の発生を防止することがで
き、フォトリソグラフィの焦点深度に余裕を持たせるこ
とができ、工程を安定にして微細加工に対応することが
できる。

【００７９】絶縁膜３０の上層には第２層配線３１が形
成され、第２層配線３１と上部電極２９あるいは第１層
配線２０との間はプラグ３２で接続される。第２層配線
３１は、たとえば窒化チタン膜、アルミニウム膜および
窒化チタン膜の積層膜とすることができ、プラグ３２
は、たとえばチタン膜、窒化チタン膜およびタングステ
ン膜の積層膜とすることができる。

【００８０】なお、第２層配線３１上にはさらに層間絶
縁膜を介して第３層配線あるいはそれ以上の配線層を有
してもよいが、説明を省略する。

【００８１】本実施の形態１のＤＲＡＭによれば、前記
したとおり、ビット線ＢＬを配線溝１８内に埋め込んで
形成し、また配線溝１８の側壁にサイドウォールスペー
サ１９を形成するため、ビット線ＢＬの線幅を細くでき
る。これにより容量電極接続孔２６の加工を十分な加工
マージンをもって行うことができ、接続プラグ２５とビ
ット線ＢＬとの短絡を防止できる。また、情報蓄積用容
量素子Ｃの形成される高さを低減することが可能とな
る。さらに、ビット線ＢＬ間の線間容量を低減してＤＲ
ＡＭの性能を向上できる。

【００８２】次に、本実施の形態１のＤＲＡＭの製造方
法を図面を用いて説明する。図６〜図４２は本実施の形
態１のＤＲＡＭの製造方法の一例を工程順に示した断面
図または平面図である。なお、特に示さない限り断面図
は図３におけるＣ−Ｃ線断面および周辺回路部分の断面
を示す。

【００８３】まず、たとえば１０Ω・ｃｍ程度の抵抗率
を有するｐ形の半導体基板１を用意し、この半導体基板
１の主面に深さがたとえば0.３μｍの浅溝８を形成す
る。その後半導体基板１に熱酸化を施し、シリコン酸化
膜を形成してもよい。さらにシリコン酸化膜を堆積して
これをＣＭＰ法により研磨して浅溝８内にのみシリコン
酸化膜を残し、分離領域７を形成する。

【００８４】なお、このときの分離領域７で囲まれる活
性領域Ｌ１のパターンは、図６（ａ）に示されるよう
に、直線状の平面パターンである。このため、フォトリ
ソグラフィによる浅溝８の加工において、露光光の干渉
等の加工精度の低下要因を極力排除して、フォトリソグ
ラフィの加工限界付近でも精度よく加工を行うことがで
きる。

【００８５】次に、フォトレジストをマスクにして加速
エネルギ２３００ｋｅＶ、ドーズ量１×１０¹³／ｃｍ²
のリンイオンを注入してディープウェル６を形成する。
次に、フォトレジストをマスクにして加速エネルギ１０
００ｋｅＶのリンイオンをドーズ量１×１０¹³／ｃ
ｍ²、加速エネルギ４６０ｋｅＶのリンイオンをドーズ
量３×１０¹²／ｃｍ²、加速エネルギ１８０ｋｅＶのリ
ンイオンをドーズ量５×１０¹¹／ｃｍ²の条件で重ねて
イオン注入し、ｎ形ウェル４を形成する。さらにフォト
レジストをマスクにして加速エネルギ５００ｋｅＶのボ
ロンイオンをドーズ量１×１０¹³／ｃｍ²、加速エネル
ギ１５０ｋｅＶのボロンイオンをドーズ量３×１０¹²／
ｃｍ²、加速エネルギ５０ｋｅＶのボロンイオンをドー
ズ量５×１０¹¹／ｃｍ²の条件で重ねてイオン注入し、
ｐ形ウェル２，３を形成する（図６（ｂ））。さらに半
導体基板１の全面に、加速エネルギ７０ｋｅＶの２沸化
ボロン（ＢＦ₂）イオンをドーズ量1.５×１０¹²／ｃｍ
²の条件でイオン注入してもよい。

【００８６】次に、ｐ形ウェル２，３、ｎ形ウェル４が
形成された活性領域に熱酸化法によりゲート絶縁膜１０
を形成し、さらに、ＤＲＡＭのメモリセル領域（Ａ領
域）が開口したフォトレジストをマスクとして、加速エ
ネルギ２０ｋｅＶのボロンイオンをドーズ量３×１０¹²
／ｃｍ²の条件でイオン注入し、メモリセル選択用ＭＩ
ＳＦＥＴＱｓのしきい値電圧調整層５を形成する（図
７）。しきい値電圧調整層５によりメモリセル選択用Ｍ
ＩＳＦＥＴＱｓのしきい電圧を0.７Ｖ程度に調整でき
る。

【００８７】次に、半導体基板１の全面に、たとえば不
純物としてリンが３×１０²⁰／ｃｍ³の濃度で導入され
た多結晶シリコン膜を５０ｎｍの膜厚で形成し、次に、
たとえば１００ｎｍの膜厚でタングステンシリサイド膜
を堆積する。さらにシリコン窒化膜をたとえば２００ｎ
ｍの膜厚で堆積する。多結晶シリコン膜およびシリコン
窒化膜は、たとえばＣＶＤ（Chemical Vapor Depositio
n ）法により、タングステンシリサイド膜はスパッタ法
により形成できる。その後、シリコン窒化膜、タングス
テンシリサイド膜および多結晶シリコン膜をフォトリソ
グラフィ技術およびエッチング技術を用いてパターニン
グし、ゲート電極１１（ワード線ＷＬ）およびキャップ
絶縁膜１３を形成する（図８（ｂ））。このときのワー
ド線ＷＬ（キャップ絶縁膜１３も同様である。）のパタ
ーンを図８（ａ）に示す。ワード線ＷＬは、直線状にパ
ターニングされており、フォトリソグラフィがその加工
限界においても容易に行うことができることがわかる。

【００８８】次に、キャップ絶縁膜１３およびゲート電
極１１とフォトレジストをマスクとして、メモリセルが
形成される領域（Ａ領域）および周辺回路領域（Ｂ領
域）のｎチャネルＭＩＳＦＥＴＱｎが形成される領域に
不純物たとえばヒ素（Ａｓ）またはリンをイオン注入
し、半導体領域１２およびｎチャネルＭＩＳＦＥＴＱｎ
の低濃度不純物領域１５ａを形成する。その後、周辺回
路領域（Ｂ領域）のｐチャネルＭＩＳＦＥＴＱｐが形成
される領域に不純物たとえばボロン（Ｂ）をイオン注入
し、ｐチャネルＭＩＳＦＥＴＱｐの低濃度不純物領域１
５ａを形成する（図９）。

【００８９】次に、半導体基板１の全面にシリコン窒化
膜１４を、たとえば３０ｎｍの膜厚で堆積する。なお、
メモリセルが形成される領域（Ａ領域）にのみ形成され
たフォトレジスト膜をマスクとして、シリコン窒化膜１
４を異方性エッチングし、Ａ領域の半導体基板１上にの
みシリコン窒化膜１４を残存させると同時にＢ領域のゲ
ート電極１１の側壁にサイドウォールスペーサを形成し
てもよい。

【００９０】次に、メモリセルが形成される領域（Ａ領
域）および周辺回路領域（Ｂ領域）のｎチャネルＭＩＳ
ＦＥＴＱｎが形成される領域にフォトレジスト膜を形成
し、このフォトレジスト膜とシリコン窒化膜１４をマス
クにして不純物たとえばボロンをイオン注入し、ｐチャ
ネルＭＩＳＦＥＴＱｐの高濃度不純物領域１５ｂを形成
し、さらに、メモリセルが形成される領域（Ａ領域）お
よび周辺回路領域（Ｂ領域）のｐチャネルＭＩＳＦＥＴ
Ｑｐが形成される領域にフォトレジスト膜を形成し、こ
のフォトレジスト膜とシリコン窒化膜１４をマスクにし
て不純物たとえばリンをイオン注入し、ｎチャネルＭＩ
ＳＦＥＴＱｎの高濃度不純物領域１５ｂを形成しおよび
を形成する（図１０）。

【００９１】次に、たとえば膜厚が４００ｎｍのシリコ
ン酸化膜をＣＶＤ法により形成し、さらにこのシリコン
酸化膜をＣＭＰ（Chemical Mechanical Polishing ）法
により研磨して平坦化し、絶縁膜１６を形成する。

【００９２】この後、図１１に示すような接続プラグ２
１および接続プラグ２２のパターンに相当する接続孔を
開口し、プラグインプラを施した後に不純物がドープさ
れた多結晶シリコン膜を堆積し、この多結晶シリコン膜
をＣＭＰ法により研磨して接続プラグ２１、２２を形成
する（図１２）。なお、図１２において、（ａ）は図３
におけるＣ−Ｃ線断面および周辺回路部分の断面を示
し、（ｂ）は図３におけるＡ−Ａ線断面を、（ｃ）は図
３におけるＤ−Ｄ線断面を、（ｄ）は図３におけるＢ−
Ｂ線断面を示す。以下、図１３、１４、１６、１７、１
９、２０、２２、２３、２５〜２７において同様であ
る。

【００９３】プラグインプラは、たとえばリンイオンを
加速エネルギ５０ｋｅＶ、ドーズ量１×１０¹³／ｃｍ²
とすることができる。また、多結晶シリコン膜への不純
物の導入は、たとえばＣＶＤ法により濃度２×１０²⁰／
ｃｍ³のリンを導入して行うことができる。なお、この
接続孔は、２段階のエッチングにより開口して半導体基
板１の過剰エッチングを防止することができる。また、
接続プラグ２１、２２の形成はエッチバック法により形
成することもできる。

【００９４】次に、配線形成用の絶縁膜１７を形成する
（図１３）。絶縁膜１７は、たとえばＣＶＤ法によるシ
リコン酸化膜とすることができ、膜厚は、たとえば２０
０ｎｍとする。

【００９５】次に、絶縁膜１７に深さが２００ｎｍの配
線溝１８を形成する（図１４）。配線溝１８は、フォト
リソグラフィの加工限界で形成され、たとえば0.１８μ
ｍの溝幅で形成される。図１５にその平面パターンを示
す。配線溝１８は直線形状のパターンで形成されるた
め、フォトリソグラフィの加工限界においても十分な加
工精度で形成できる。

【００９６】次に、配線溝１８を覆う絶縁膜３３を半導
体基板１の全面に堆積する（図１６）。絶縁膜３３は、
たとえばＣＶＤ法により形成されたシリコン酸化膜ある
いはシリコン窒化膜とすることができ、その膜厚は、た
とえば６０ｎｍとする。

【００９７】次に、絶縁膜３３を異方性エッチングする
ことにより、配線溝１８の側壁にサイドウォールスペー
サ１９を形成する（図１７）。サイドウォールスペーサ
１９の厚さは、絶縁膜３３の厚さで規定され、ほぼ６０
ｎｍである。このように、サイドウォールスペーサ１９
を形成するため、配線溝１８の溝幅をサイドウォールス
ペーサ１９の厚さに相当するだけ狭くすることができ
る。すなわち、フォトリソグラフィの加工限界である0.
１８μｍで加工される配線溝１８の幅を、厚さ６０ｎｍ
のサイドウォールスペーサ１９に挟まれた幅である６０
ｎｍまで狭くすることができる。これは、後に説明する
ビット線ＢＬの幅をフォトリソグラフィの加工限界であ
る0.１８μｍよりも細い６０ｎｍで形成できることを意
味する。

【００９８】なお、この異方性エッチング工程により、
絶縁膜１６の一部が過剰にエッチングされ、配線溝１８
が若干深く形成されるが、これにより接続プラグ２１の
表面を確実に露出することができる（図１７（ｂ））。
これにより接続プラグ２１とビット線ＢＬとの接続を信
頼性よく行える。また、配線溝１８の加工およびサイド
ウォールスペーサ１９の加工により、接続プラグ２１と
の接続部の露出が同時に行える。従来法では、ビット線
と接続プラグとを接続する接続孔を加工した後にビット
線の形成を行っていたが、本実施の形態の方法では、こ
のような接続孔の加工工程が不要である。このため工程
を簡略化できる。さらに、サイドウォールスペーサ１９
の加工の際の過剰エッチングにより、配線溝１８が若干
深く形成されるため、ビット線ＢＬの高さを高くしてそ
の断面積を大きくすることができる。このビット線ＢＬ
の断面積を増加する効果は、後に説明するように、ビッ
ト線ＢＬと周辺回路の第１層配線２０とが同時に形成さ
れるため、第１層配線２０の抵抗値の低減効果としても
同時に得られる。このためビット線ＢＬおよび第１層配
線２０の抵抗値を低減してＤＲＡＭの性能を向上でき
る。

【００９９】次に、周辺回路領域（Ｂ領域）の高濃度不
純物領域１５ｂ上に開口を有するフォトレジスト膜をマ
スクとして、接続孔３４を形成する（図１８）。接続孔
３４は、後に説明する第１層配線２０を直接高濃度不純
物領域１５ｂに接続するためのものであり、これにより
周辺回路領域（Ｂ領域）での配線抵抗を低減してＤＲＡ
Ｍの性能を向上できる。なお、接続孔３４が形成される
領域にはあらかじめ接続プラグを形成していてもよい。

【０１００】次に、たとえばスパッタ法により、膜厚が
３００ｎｍのタングステン膜３５を半導体基板１の全面
に形成する（図１９）。ここでは、タングステン膜３５
を例示しているが、他の金属膜、たとえば、銅膜等を用
いてもよい。ただし、半導体基板１への金属原子の熱拡
散による信頼性の低下を考慮すれば、金属膜は高融点金
属であることが好ましい。たとえばモリブデン、タンタ
ル、ニオブ等を例示できる。

【０１０１】次に、タングステン膜３５を、たとえばＣ
ＭＰ法により研磨し、配線溝１８およびサイドウォール
スペーサ１９の上部以外のタングステン膜３５を除去
し、ビット線ＢＬおよび第１層配線２０を形成する（図
２０）。このときのビット線ＢＬの平面パターンを図２
１に示す。ビット線ＢＬはサイドウォールスペーサ１９
に挟まれた配線溝１８に形成され、その配線幅は約６０
ｎｍである。

【０１０２】なお、第１層配線２０と高濃度不純物領域
１５ｂとの接続部は、前記タングステン膜３５の形成工
程において接続孔３４の内部にもタングステン膜３５が
埋め込まれるため、本工程で同時に形成される。

【０１０３】また、このタングステン膜３５の研磨工程
において、ＣＭＰ法による研磨を過剰に行い、タングス
テン膜３５の表面を配線溝１８が形成される絶縁膜１７
の表面よりも、つまりサイドウォールスペーサ１９の上
端部よりも低く形成できる。このように、タングステン
膜３５の表面を低く形成するため、ビット線ＢＬの線幅
縮小の効果を有効に奏することができる。すなわち、サ
イドウォールスペーサ１９の上端部は図２０（ｃ）等に
示すように一般に薄くなる。このような場合に、サイド
ウォールスペーサ１９の上端部にまでビット線ＢＬを形
成すると、ビット線ＢＬの下部の線幅が十分に細くなっ
ているにもかかわらず、ビット線ＢＬの上部の線幅が太
くなり、その線幅縮小の効果を十分に発揮できない。そ
こで、本実施の形態では、ＣＭＰ法による研磨を過剰に
行い、ビット線ＢＬおよび第１層配線２０の形成される
領域に積極的にディッシングを発生させて、その表面を
サイドウォールスペーサ１９の上端部よりも低く形成さ
せている。なお、ＣＭＰ法による研磨条件を調整し、配
線溝１８が形成される絶縁膜１７およびサイドウォール
スペーサ１９をタングステン膜３５と同時に研磨して除
去してもよい。

【０１０４】なお、タングステン膜３５の除去にはエッ
チバック法を用いることもできる。

【０１０５】次に、半導体基板１の全面に、たとえばＣ
ＶＤ法によりシリコン酸化膜を堆積し、このシリコン酸
化膜をＣＭＰ法により研磨して平坦化し、層間絶縁膜２
３を形成する（図２２）。

【０１０６】次に、半導体基板１の全面にシリコン窒化
膜２４および多結晶シリコン膜３６を堆積する（図２
３）。多結晶シリコン膜３６には、たとえば３×１０²⁰
／ｃｍ³の濃度のリンを導入でき、その膜厚はたとえば
１００ｎｍである。

【０１０７】次に、図２４に示すようなＳＮＣＴのパタ
ーンで、多結晶シリコン膜３６に開口３７を形成する。
開口３７の口径はたとえば0.２２μｍである。その後、
半導体基板１の全面に多結晶シリコン膜３６と同様の多
結晶シリコン膜を膜厚７０ｎｍで堆積し、これを異方性
エッチングして開口３７の側壁にサイドウォールスペー
サ３８を形成する（図２５）。サイドウォールスペーサ
３８の幅は約７０ｎｍとなり、開口３７の口径はサイド
ウォールスペーサ３８により８０ｎｍに縮小される。

【０１０８】次に、多結晶シリコン膜３６およびサイド
ウォールスペーサ３８をハードマスクとしてエッチング
を行い、容量電極接続孔２６を形成する（図２６）。容
量電極接続孔２６の口径は８０ｎｍであり、その深さは
約３００ｎｍである。

【０１０９】このように容量電極接続孔２６の口径を小
さく形成できるため、開口３７を形成するためのマスク
に合わせずれが発生しても、ビット線ＢＬと接触するこ
とがない。また、ビット線ＢＬの線幅が十分にひらいて
いるため、その効果がより確実に発揮される。

【０１１０】次に、容量電極接続孔２６を埋め込む多結
晶シリコン膜を堆積し、この多結晶シリコン膜、多結晶
シリコン膜３６およびサイドウォールスペーサ３８をＣ
ＭＰ法またはエッチバック法により除去して容量電極接
続孔２６の内部に接続プラグ２５を形成する（図２
７）。前記したとおり、接続プラグ２５とビット線ＢＬ
とが短絡されることはない。接続プラグ２５には、たと
えば３×１０²⁰／ｃｍ³の濃度のリンを導入できる。な
お、多結晶シリコン膜、多結晶シリコン膜３６およびサ
イドウォールスペーサ３８の際には、シリコン窒化膜２
４をＣＭＰ法またはエッチバック法のエッチストッパ膜
として機能させることができる。

【０１１１】次に、たとえばＣＶＤ法によりシリコン酸
化膜からなる絶縁膜３９を堆積し、情報蓄積用容量素子
Ｃが形成される領域に溝４０を形成する（図２８、図２
９、図３０）。なお、図２９において（ａ）は図３にお
けるＡ−Ａ線断面を、（ｂ）は図３におけるＤ−Ｄ線断
面を、（ｃ）は図３におけるＢ−Ｂ線断面を示す。以
下、図３２、３４、３６、３８、４０、４２において同
様である。

【０１１２】絶縁膜３９の堆積はプラズマＣＶＤにより
行うことができ、その膜厚はたとえば1.２μｍとする。

【０１１３】次に、溝４０を覆う多結晶シリコン膜４１
を半導体基板１の全面に堆積し（図３１、３２）、さら
に半導体基板１の全面にシリコン酸化膜４２を堆積する
（図３３、３４）。多結晶シリコン膜４１にはリンをド
ープすることができ、その膜厚は0.０３μｍとすること
ができる。多結晶シリコン膜４１の膜厚が溝４０の寸法
に対して十分に薄いため、多結晶シリコン膜４１は溝４
０の内部にもステップカバレッジよく堆積される。シリ
コン酸化膜４２は、溝４０の内部に埋め込まれるように
堆積する。溝４０の内部への埋め込み性を考慮すれば、
シリコン酸化膜４２はＳＯＧ膜あるいはＴＥＯＳを用い
たＣＶＤ法によるシリコン酸化膜とすることができる。

【０１１４】次に、絶縁膜３９上のシリコン酸化膜４２
および多結晶シリコン膜４１を除去して、情報蓄積用容
量素子Ｃの下部電極２７を形成する（図３５、３６）。
シリコン酸化膜４２および多結晶シリコン膜４１の除去
はエッチバック法またはＣＭＰ法により行うことができ
る。また、下部電極２７の内部には、シリコン酸化膜４
２が残存している。

【０１１５】次に、ウェットエッチングを施し、絶縁膜
３９およびシリコン酸化膜４２を除去する（図３７、３
８）。これにより下部電極２７が露出される。なお、周
辺回路領域（Ｂ領域）にフォトレジスト膜を形成し、こ
れをマスクとしてＢ領域に絶縁膜３９を残存させてもよ
い。

【０１１６】なお、シリコン窒化膜２４はウェットエッ
チング工程でのエッチングストッパとして機能する。

【０１１７】次に、下部電極２７表面を窒化または酸窒
化処理した後、酸化タンタル膜を堆積し容量絶縁膜２８
を形成する。酸化タンタル膜の堆積は、有機タンタルガ
スを原料としたＣＶＤ法により形成できる。この段階で
の酸化タンタル膜はアモルファス構造を有するものであ
る。ここで酸化タンタル膜に熱処理を施して結晶化（多
結晶化）された酸化タンタル膜（Ｔａ₂Ｏ₅）とし、よ
り強固な誘電体として容量絶縁膜２８を形成してもよ
い。また、容量絶縁膜２８はシリコン酸化膜に換算して
５ｎｍの膜厚のシリコン窒化膜としてもよい。さらに、
たとえば窒化チタン膜４３をＣＶＤ法により堆積する
（図３９、４０）。

【０１１８】その後、フォトレジスト膜を用いて窒化チ
タン膜および多結晶酸化タンタル膜をパターニングし、
容量絶縁膜２８およびプレート電極２９を形成する。こ
のようにして下部電極２７、容量絶縁膜２８およびプレ
ート電極２９からなる情報蓄積用容量素子Ｃが形成され
る。さらに半導体基板１の全面に絶縁膜３０を形成する
（図４１、４２）。なお、プレート電極２９は、窒化チ
タン膜に代えて、たとえば４×１０²⁰／ｃｍ³の濃度の
リンを含む多結晶シリコン膜としてもよい。

【０１１９】次に、絶縁膜３０に接続孔を形成し、その
接続孔を含む絶縁膜３０上に、たとえばチタン膜、窒化
チタン膜およびタングステン膜を順次堆積し、これをＣ
ＭＰ法またはエッチバック法により除去してプラグ３２
を形成し、この後、絶縁膜３０上にたとえば窒化チタン
膜、アルミニウム膜および窒化チタン膜からなる積層膜
を堆積し、これをパターニングして第２層配線３１を形
成する。これにより図４および図５に示すＤＲＡＭをほ
ぼ完成する。さらに上層の配線層は第２層配線３１と同
様に形成できるため、その詳細な説明は省略する。

【０１２０】本実施の形態のＤＲＡＭによれば、ビット
線ＢＬの線幅が８０ｎｍ、容量電極接続孔２６の直径が
８０ｎｍに形成することができ、両者の合わせ余裕を0.
１５μｍと0.２μｍ製造技術では十分に大きな余裕を確
保することができる。これによって、セル面積が0.４×
0.８＝0.３２μｍ²という微細なＤＲＡＭセルを加工上
の問題なく製造することが可能である。また、接続プラ
グ２１、２２の上面から情報蓄積用容量素子Ｃの下部電
極２７の下面までの距離はわずかに0.３μｍに抑えるこ
とができ、結果的に基板表面からプレート電極２９の上
面までのセルの高さを低くできる。

【０１２１】なお、本実施の形態１では、図１７に示す
工程において、サイドウォールスペーサ１９の加工の際
のエッチングを過剰に行い、配線溝１８の底部を深く形
成する場合を説明したが、図４３に示すように、過剰な
エッチングを行わず、配線溝１８の深さを絶縁膜１７の
膜厚程度に止めることができる。この場合であっても、
図４４に示すように、接続プラグ２１の表面が配線溝１
８の底部で露出する限り、ビット線ＢＬと接続プラグ２
１との接続が行われ、ＤＲＡＭを正常に機能させること
ができる。

【０１２２】また、配線溝１８が形成される絶縁膜１７
の底部にシリコン窒化膜を形成することも可能である。
すなわち、図４５に示すように、絶縁膜１６を形成した
後、シリコン窒化膜４４を形成し、シリコン窒化膜４４
と絶縁膜１７に接続孔を形成してこの接続孔に接続プラ
グ２１、２２を形成する。この後、前記図１３〜１７の
工程と同様に絶縁膜１７に配線溝１８を形成し（図４
６）、さらにサイドウォールスペーサ１９を形成する
（図４７）。この場合、シリコン窒化膜４４がが形成さ
れているため、配線溝１８の加工の際のエッチング、あ
るいはサイドウォールスペーサ１９の加工の際のエッチ
ングにおいてシリコン窒化膜４４をエッチングストッパ
として機能させることができる。

【０１２３】（実施の形態２）図４８は、実施の形態２
のＤＲＡＭのメモリアレイＭＡＲＹの一部を拡大した平
面図である。また、図４９は、本実施の形態のＤＲＡＭ
領域のメモリセルの部分（Ａ領域）と周辺回路の一部
（Ｂ領域）について示した断面図であり、図４８におけ
るＣ−Ｃ線断面を示す。図５０は、ＤＲＡＭ領域のメモ
リセルの部分について示した断面図であり、（ａ）は図
４８におけるＡ−Ａ線断面を、（ｂ）は図４８における
Ｄ−Ｄ線断面を、（ｃ）は図４８におけるＢ−Ｂ線断面
を示す。

【０１２４】本実施の形態２のＤＲＡＭは、実施の形態
１におけるＤＲＡＭと、そのビット線ＢＬと半導体領域
１２との接続部分において相違するのみであり、他の構
成についてはほぼ同様である。したがって、その相違す
る部分についてのみ以下に説明し、同様の構成部分につ
いては説明を省略する。

【０１２５】本実施の形態２のＤＲＡＭでは、活性領域
Ｌ１の中央部分の半導体領域１２とビット線ＢＬとが実
施の形態１の接続プラグ２１を介して接続されず、ビッ
ト線ＢＬと一体に形成される接続部ＢＬＣにおいて直接
半導体領域１２と接続される。したがって、ビット線Ｂ
Ｌの平面パターンと活性領域Ｌ１の平面パターンとは、
その平行位置にずれが存在するため、互いに重複した領
域を確保するために図４８に示すように、活性領域Ｌ１
においてはビット線ＢＬの方向に突き出した張り出し領
域Ｌ１１を有し、ビット線ＢＬのにおいては接続部ＢＬ
Ｃが活性領域Ｌ１の方向に張り出して形成される。

【０１２６】次に、本実施の形態２のＤＲＡＭの製造方
法を説明する。図５１〜図６０は、本実施の形態２のＤ
ＲＡＭの製造方法の一例を工程順に示した断面図または
平面図である。なお、断面図において、（ａ）は図４８
におけるＣ−Ｃ線断面および周辺回路部分の断面を示
し、（ｂ）は図４８におけるＡ−Ａ線断面を、（ｃ）は
図４８におけるＤ−Ｄ線断面を、（ｄ）は図４８におけ
るＢ−Ｂ線断面を示す。

【０１２７】まず実施の形態１と同様に分離領域７を形
成する。この分離領域７は、図５１に示されるような活
性領域Ｌ１のパターンで形成され、張り出し領域Ｌ１１
を有する。

【０１２８】次に、実施の形態１における図１０までの
工程と同様に各部材を形成し、実施の形態１と同様に絶
縁膜１６を形成する（図５２）。

【０１２９】次に、図５３に示すようなＳＮＣＴのパタ
ーンで接続孔を形成し、接続プラグ２２を実施の形態１
と同様に形成する（図５４）。

【０１３０】次に、実施の形態１における図１３の工程
と同様に、配線形成用の絶縁膜１７を形成し、さらに実
施の形態１における図１４と同様に、絶縁膜１７に配線
溝１８を形成する。この配線溝１８を形成した状態の平
面図を図５５に示す。

【０１３１】次に、図５６に示す接続孔ＢＬＣＴのパタ
ーンで、配線溝１８に重ねて接続孔ＢＬＣＴを形成する
（図５７）。接続孔ＢＬＣＴの形成は、接続プラグ２２
が形成される接続孔の形成と同様に行うことができる。

【０１３２】次に、実施の形態１の図１６の工程と同様
に、絶縁膜３３を形成し、この絶縁膜３３を異方性エッ
チングすることにより配線溝１８の側壁にサイドウォー
ルスペーサ１９を形成する（図５８）。このとき、絶縁
膜３３は、接続孔ＢＬＣＴの内部にまで形成されるた
め、サイドウォールスペーサ１９は接続孔ＢＬＣＴの内
壁にも形成される。

【０１３３】次に、実施の形態１における図１９および
図２０の工程と同様に、サイドウォールスペーサ１９で
その幅が狭められた配線溝１８の内部にビット線ＢＬお
よび第１層配線２０を形成する（図５９）。なお、接続
孔ＢＬＣＴの内部には、ビット線ＢＬと一体に形成され
た接続部ＢＬＣが形成される。この状態の平面図を図６
０に示す。

【０１３４】この後の工程は実施の形態１と同様である
ため説明を省略する。

【０１３５】本実施の形態のＤＲＡＭによれば、ビット
線ＢＬと半導体基板１の半導体領域１２に接続される接
続部ＢＬＣとが一体で形成されるため、工程を簡略化
し、また、その部分での接続抵抗を低減してＤＲＡＭの
性能を向上できる。また、実施の形態１と同様に、ビッ
ト線ＢＬの配線幅の縮小の効果、セル高さの低減の効
果、およびビット線線間容量の低減効果が同様に得られ
ることはいうまでもない。

【０１３６】（実施の形態３）図６１は、実施の形態３
のＤＲＡＭのメモリアレイＭＡＲＹの一部を拡大した平
面図である。また、図６２は、本実施の形態のＤＲＡＭ
領域のメモリセルの部分（Ａ領域）と周辺回路の一部
（Ｂ領域）について示した断面図であり、図６１におけ
るＣ−Ｃ線断面を示す。図６３は、ＤＲＡＭ領域のメモ
リセルの部分について示した断面図であり、（ａ）は図
６１におけるＡ−Ａ線断面を、（ｂ）は図６１における
Ｄ−Ｄ線断面を、（ｃ）は図１６におけるＢ−Ｂ線断面
を示す。

【０１３７】本実施の形態３のＤＲＡＭは、実施の形態
１におけるＤＲＡＭと、そのビット線ＢＬと半導体領域
１２との接続部分において相違するのみであり、他の構
成についてはほぼ同様である。したがって、その相違す
る部分についてのみ以下に説明し、同様の構成部分につ
いては説明を省略する。

【０１３８】本実施の形態３のＤＲＡＭでは、活性領域
Ｌ１の中央部分の半導体領域１２とビット線ＢＬとが実
施の形態１の接続プラグ２１を介して接続されず、前記
半導体領域１２を平面的に覆うパターンで形成された導
電膜４５を介して接続される。導電膜４５は、絶縁膜４
６上に形成され、たとえばリン等の不純物が導入された
多結晶シリコン膜からなり、接続孔ＢＬＣＴを介して半
導体領域１２に接続されている。

【０１３９】また、本実施の形態３のＤＲＡＭでは、活
性領域Ｌ１の両端の半導体領域１２と情報蓄積用容量素
子Ｃの下部電極２７とが、実施の形態１の接続プラグ２
２および接続プラグ２５とを介して接続されず、接続プ
ラグ２５のみで接続される。

【０１４０】なお、絶縁膜４６は、実施の形態１で説明
したような２段階エッチングを行う必要がないため、シ
リコン窒化膜で構成する必要はなく、シリコン酸化膜で
構成できる。また、本実施の形態３のＤＲＡＭでは、配
線溝１８を形成するための絶縁膜４７が、ゲート電極１
１を覆う絶縁膜をも兼ねるため、実施の形態１の絶縁膜
１６、１７を別々に形成する必要はなく、後に説明する
ように工程を短縮できる。

【０１４１】次に、本実施の形態３のＤＲＡＭの製造方
法を説明する。図６４〜図６９は、本実施の形態３のＤ
ＲＡＭの製造方法の一例を工程順に示した断面図または
平面図である。なお、断面図において、（ａ）は図６１
におけるＣ−Ｃ線断面および周辺回路部分の断面を示
し、（ｂ）は図６１におけるＡ−Ａ線断面を、（ｃ）は
図６１におけるＤ−Ｄ線断面を、（ｄ）は図６１におけ
るＢ−Ｂ線断面を示す。

【０１４２】本実施の形態３のＤＲＡＭの製造方法は、
実施の形態１における図１０までの工程と同様である。
ただし、絶縁膜４６は、たとえばＣＶＤ法により形成さ
れたシリコン酸化膜で構成する。この後、図６４に示す
ような接続孔ＢＬＣＴのパターンで、絶縁膜４６に接続
孔ＢＬＣＴを形成する（図６５）。このとき、ゲート電
極１１の側壁には、絶縁膜４６のサイドウォールスペー
サが形成される。

【０１４３】次に、半導体基板１の全面に、たとえば、
リンが導入された多結晶シリコン膜を堆積し、この多結
晶シリコン膜を図６６で示した導電膜４５のパターンで
パターニングする。これにより絶縁膜４６上に導電膜４
５を形成する（図６７）。

【０１４４】次に、半導体基板１の全面に、たとえばＣ
ＶＤ法により形成されたシリコン酸化膜からなる絶縁膜
を堆積し、この絶縁膜をＣＭＰ法により研磨して配線形
成用の絶縁膜４７を形成する。

【０１４５】ここまでの工程を実施の形態１の工程と比
較すれば、実施の形態１においては、接続プラグ２１、
２２を形成するための絶縁膜１６の形成において、およ
び、配線形成用の絶縁膜１７の形成において、２回のＣ
ＭＰ法による研磨工程を必要とする。これに対し、本実
施の形態３では、配線形成用の絶縁膜４６を形成するた
めのＣＭＰ法による研磨工程の１回のみであり、実施の
形態１と比較して少ないＣＭＰ法による研磨工程で済
む。ＣＭＰ法による研磨工程では、半導体基板１の全面
においてその平坦性をある程度確保する必要性から、必
然的に絶縁膜の膜厚が大きくなり、このため、多くのＣ
ＭＰ工程を有する方法により製造された半導体集積回路
装置は、一般に標高が高くなる。このように標高が高く
なると、上層配線の接続を行うための接続孔の深さが深
くなる等の加工上好ましくない状況が発生する。しか
し、本実施の形態３では、実施の形態１に比較してＣＭ
Ｐ工程が少なくなり、工程が簡略化、短縮化されるのみ
ならず、素子の標高の増加を抑制して、上層配線および
接続部材の加工を容易することが可能となる。

【０１４６】次に、実施の形態１と同様に、絶縁膜４７
に配線溝１８を形成し、さらに配線溝１８の側壁にサイ
ドウォールスペーサ１９を形成する（図６８）。なお、
図６８においては、周辺回路の領域（Ｂ領域）に接続孔
を形成した段階を示している。

【０１４７】次に、実施の形態１における図１９および
図２０の工程と同様に、サイドウォールスペーサ１９で
その幅が狭められた配線溝１８の内部にビット線ＢＬお
よび第１層配線２０を形成する（図６９）。

【０１４８】この後の工程は実施の形態１と同様である
ため説明を省略する。なお、本実施の形態３のＤＲＡＭ
では、接続プラグ２２が形成されていないため、容量電
極接続孔２６を半導体基板１の半導体領域１２に達する
まで加工し、その内部に実施の形態１と同様にたとえば
多結晶シリコン膜を形成して接続プラグ２５を形成す
る。

【０１４９】本実施の形態のＤＲＡＭによれば、ビット
線ＢＬと半導体領域１２とを導電膜４５を介して接続
し、絶縁膜４７で配線形成用の絶縁膜とゲート電極１１
を埋め込む絶縁膜とを兼ねることができるため、工程を
短縮し、またＣＭＰ工程を少なくして素子高さを抑制で
きる。また、実施の形態１と同様に、ビット線ＢＬの配
線幅の縮小の効果、セル高さの低減の効果、およびビッ
ト線線間容量の低減効果が同様に得られることはいうま
でもない。

【０１５０】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。

【０１５１】たとえば、実施の形態１〜３では、情報蓄
積用容量素子Ｃとして、上方に開口を有する円筒形状の
下部電極を有する情報蓄積用容量素子の例を示したが、
図７０あるいは図７１に示すような、情報蓄積用容量素
子を用いてもよい。

【０１５２】すなわち、図７１は、実施の形態１におけ
る絶縁膜３９の溝４０内に形成された多結晶シリコン膜
４１の内面を用いて下部電極を構成するものであり、絶
縁膜３９をエッチングにより除去することなく残存させ
るものである。この場合、シリコン窒化膜２４は必要で
ない。

【０１５３】また、図７１は、単純スタック構造の下部
電極を採用する場合の例であり、実施の形態１の図２６
の後、容量電極接続孔２６を埋め込むと同時に、下部電
極を構成する多結晶シリコン膜を同時に形成し、この多
結晶シリコン膜と実施の形態１の多結晶シリコン膜３６
をパターニングして下部電極を形成するものである。な
お、サイドウォールスペーサ３８は下部電極の一部とし
て構成される。また、シリコン窒化膜２４は本構成にお
いても必要でない。

【０１５４】また、本実施の形態のビット線ＢＬの形成
方法は、ＤＲＡＭに限られず、ＤＲＡＭを混載したロジ
ック回路や、ＤＲＡＭを混載したフラッシュメモリ内臓
のマイクロコンピュータ、その他のシステム混載チップ
への適用が可能である。

【０１５５】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。

【０１５６】（１）ビット線等配線の線幅をフォトリソ
グラフィの加工限界を越えて縮小された寸法で加工でき
る。

【０１５７】（２）メモリセルの高さを大きくすること
なく、ビット線と情報蓄積用容量素子の下部電極との短
絡を防止することができる。

【０１５８】（３）メモリセルの高さを低くできる。

【０１５９】（４）ビット線容量を低減し、検出感度が
高く、ノイズ耐性に優れた半導体集積回路装置を提供で
きる。

【０１６０】（５）フォトリソグラフィに適した単純な
平面パターンを採用した半導体集積回路装置の構造が提
供でき、加工マージンを向上できる。

【０１６１】（６）ＤＲＡＭの高集積化に適した半導体
集積回路装置の構造および製造方法を提供でき、半導体
集積回路装置の信頼性、歩留まりおよび性能を向上でき
る。

【図面の簡単な説明】

【図１】本発明の一実施の形態であるＤＲＡＭを形成し
た半導体チップ全体の一例を示した平面図である。

【図２】本実施の形態１のＤＲＡＭの等価回路図であ
る。

【図３】図１のメモリアレイＭＡＲＹの一部を拡大した
平面図である。

【図４】実施の形態１のＤＲＡＭ領域のメモリセルの部
分と周辺回路の一部について示した断面図であり、図３
におけるＣ−Ｃ線断面を示す。

【図５】実施の形態１のＤＲＡＭ領域のメモリセルの部
分について示した断面図であり、（ａ）は図３における
Ａ−Ａ線断面を、（ｂ）は図３におけるＤ−Ｄ線断面
を、（ｃ）は図３におけるＢ−Ｂ線断面を示す。

【図６】（ａ）は実施の形態１のＤＲＡＭの製造方法の
一例を工程順に示した平面図であり、（ｂ）は実施の形
態１のＤＲＡＭの製造方法の一例を工程順に示した断面
図である。

【図７】実施の形態１のＤＲＡＭの製造方法の一例を工
程順に示した断面図である。

【図８】（ａ）は実施の形態１のＤＲＡＭの製造方法の
一例を工程順に示した平面図であり、（ｂ）は実施の形
態１のＤＲＡＭの製造方法の一例を工程順に示した断面
図である。

【図９】実施の形態１のＤＲＡＭの製造方法の一例を工
程順に示した断面図である。

【図１０】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図１１】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した平面図である。

【図１２】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図１３】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図１４】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図１５】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した平面図である。

【図１６】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図１７】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図１８】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図１９】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図２０】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図２１】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した平面図である。

【図２２】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図２３】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図２４】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した平面図である。

【図２５】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図２６】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図２７】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図２８】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図２９】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図３０】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した平面図である。

【図３１】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図３２】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図３３】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図３４】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図３５】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図３６】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図３７】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図３８】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図３９】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図４０】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図４１】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図４２】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図４３】実施の形態１のＤＲＡＭの製造方法の他の例
を工程順に示した断面図である。

【図４４】実施の形態１のＤＲＡＭの製造方法の他の例
を工程順に示した断面図である。

【図４５】実施の形態１のＤＲＡＭの製造方法のさらに
他の例を工程順に示した断面図である。

【図４６】実施の形態１のＤＲＡＭの製造方法のさらに
他の例を工程順に示した断面図である。

【図４７】実施の形態１のＤＲＡＭの製造方法のさらに
他の例を工程順に示した断面図である。

【図４８】実施の形態２のＤＲＡＭのメモリアレイＭＡ
ＲＹの一部を拡大した平面図である。

【図４９】実施の形態２のＤＲＡＭ領域のメモリセルの
部分と周辺回路の一部について示した断面図であり、図
４８におけるＣ−Ｃ線断面を示す。

【図５０】実施の形態２のＤＲＡＭ領域のメモリセルの
部分について示した断面図であり、（ａ）は図４８にお
けるＡ−Ａ線断面を、（ｂ）は図４８におけるＤ−Ｄ線
断面を、（ｃ）は図４８におけるＢ−Ｂ線断面を示す。

【図５１】実施の形態２のＤＲＡＭの製造方法の一例を
工程順に示した平面図である。

【図５２】実施の形態２のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図５３】実施の形態２のＤＲＡＭの製造方法の一例を
工程順に示した平面図である。

【図５４】実施の形態２のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図５５】実施の形態２のＤＲＡＭの製造方法の一例を
工程順に示した平面図である。

【図５６】実施の形態２のＤＲＡＭの製造方法の一例を
工程順に示した平面図である。

【図５７】実施の形態２のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図５８】実施の形態２のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図５９】実施の形態２のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図６０】実施の形態２のＤＲＡＭの製造方法の一例を
工程順に示した平面図である。

【図６１】実施の形態３のＤＲＡＭのメモリアレイＭＡ
ＲＹの一部を拡大した平面図である。

【図６２】実施の形態３のＤＲＡＭ領域のメモリセルの
部分と周辺回路の一部について示した断面図であり、図
６１におけるＣ−Ｃ線断面を示す。

【図６３】実施の形態３のＤＲＡＭ領域のメモリセルの
部分について示した断面図であり、（ａ）は図６１にお
けるＡ−Ａ線断面を、（ｂ）は図６１におけるＤ−Ｄ線
断面を、（ｃ）は図１６におけるＢ−Ｂ線断面を示す。

【図６４】実施の形態３のＤＲＡＭの製造方法の一例を
工程順に示した平面図である。

【図６５】実施の形態３のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図６６】実施の形態３のＤＲＡＭの製造方法の一例を
工程順に示した平面図である。

【図６７】実施の形態３のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図６８】実施の形態３のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図６９】実施の形態３のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図７０】本発明のさらに他の実施の形態であるＤＲＡ
Ｍの一例を示した断面図である。

【図７１】本発明のさらに他の実施の形態であるＤＲＡ
Ｍの他の例を示した断面図である。

【図７２】容量電極接続孔の加工上の課題を説明するた
めの断面図であり、ビット線の延在方向に垂直な方向で
のメモリセル部の断面を示している。

【符号の説明】

１半導体基板１Ａ半導体チップ２、３ｐ形ウェル４ｎ形ウェル５ドーズ量６ディープウェル７分離領域８浅溝１０ゲート絶縁膜１１ゲート電極１２、１５半導体領域１３キャップ絶縁膜１４シリコン窒化膜１５ａ低濃度不純物領域１５ｂ高濃度不純物領域１６、１７、３０、３３、３９４６、４７絶縁膜１８配線溝１９、３８サイドウォールスペーサ２０第１層配線２１、２２、２５接続プラグ２３層間絶縁膜２４絶縁膜（シリコン窒化膜）２６容量電極接続孔２７下部電極２８容量絶縁膜２９プレート電極２９上部電極３１第２層配線３２プラグ３４接続孔３５タングステン膜３６、４１多結晶シリコン膜３７開口４０溝４２シリコン酸化膜４３窒化チタン膜４４シリコン窒化膜４５導電膜２０１半導体基板２０２分離領域２０３活性領域２０４半導体領域２０５接続プラグ２０６上部電極２０７容量絶縁膜２０８下部電極２０９ビット線２１０容量電極接続孔２１１合わせ余裕２１２シリコン窒化膜２１３サイドウォールスペーサ２１４、２１５シリコン酸化膜ＢＬビット線ＢＬＣ接続部ＢＬＣＴ接続孔ＢＰ接続プラグＣ情報蓄積用容量素子Ｌ１活性領域Ｌ１１張り出し領域ＭＡＲＹメモリアレイＱｎｎチャネルＭＩＳＦＥＴＱｐｐチャネルＭＩＳＦＥＴＱｓメモリセル選択用ＭＩＳＦＥＴＳＡセンスアンプＳＮＣＴ容量電極接続孔ＷＤワードドライバＷＬワード線

Claims

【特許請求の範囲】

【請求項１】半導体からなる基板または表面に半導体
層を有する基板と、前記基板の主面の分離領域に囲まれ
た活性領域上にゲート絶縁膜を介して形成されたゲート
電極と、前記ゲート電極下のチャネル領域と、前記チャ
ネル領域を挟んで形成された第１および第２半導体領域
と、前記第１半導体領域に電気的に接続された金属配線
と、前記第２半導体領域に電気的に接続され、前記金属
配線よりも上層に形成された情報蓄積用容量素子とを有
する半導体集積回路装置であって、前記ゲート電極上の何れかの層に形成された第１絶縁膜
に配線溝を有し、前記金属配線が、前記配線溝に埋め込
んで形成されていることを特徴とする半導体集積回路装
置。
【請求項２】請求項１記載の半導体集積回路装置であ
って、さらに、前記金属配線とゲート電極との間の第２絶縁膜に形成さ
れた第１接続孔と、前記第１接続孔内に形成され、前記
第１半導体領域に電気的に接続された導電性の接続プラ
グとを有し、前記配線溝の底部において、前記金属配線
の底部と接続プラグの上部とが電気的に接続されている
ことを特徴とする半導体集積回路装置。
【請求項３】請求項１記載の半導体集積回路装置であ
って、さらに、前記ゲート電極を覆う第３絶縁膜上に、前記第１半導体
領域上の前記第３絶縁膜に形成された第２接続孔と、前
記第２接続孔を覆う導電膜とを有し、前記配線溝の底部
において、前記金属配線の底部と導電膜の上部とが電気
的に接続されていることを特徴とする半導体集積回路装
置。
【請求項４】請求項１、２または３記載の半導体集積
回路装置であって、前記活性領域または金属配線は、第１方向に延在する直
線形状の平面パターンを有していることを特徴とする半
導体集積回路装置。
【請求項５】請求項４記載の半導体集積回路装置であ
って、前記活性領域および金属配線は、前記第１方向に延在す
る直線形状の平面パターンを有し、前記第１方向に垂直
な第２方向において、互いのパターン間に挿入されるよ
うな平面配置で構成され、前記接続プラグまたは導電膜
が前記活性領域中央の前記第１半導体領域から前記第２
方向の前記金属配線部分まで延在するパターンで配置さ
れていることを特徴とする半導体集積回路装置。
【請求項６】請求項１記載の半導体集積回路装置であ
って、前記活性領域および金属配線は第１方向に延在するほぼ
直線的な平面パターンで構成され、前記活性領域または
金属配線の一方または両方に前記第１方向に垂直な第２
方向に張り出した領域を有し、前記領域の前記配線溝の
下部に形成された第３接続孔を介して前記金属配線と前
記第１半導体領域とが直接接続されていることを特徴と
する半導体集積回路装置。
【請求項７】請求項１〜６の何れか一項に記載の半導
体集積回路装置であって、さらに、前記配線溝または第３接続孔の側壁には絶縁体であるサ
イドウォールスペーサが形成され、前記金属配線の幅
は、前記サイドウォールスペーサの厚さの総和に相当す
る幅だけ前記配線溝の幅よりも狭くなっていることを特
徴とする半導体集積回路装置。
【請求項８】請求項７記載の半導体集積回路装置であ
って、前記金属配線の表面の標高は、前記第１絶縁膜の表面の
標高よりも低いことを特徴とする半導体集積回路装置。
【請求項９】請求項７または８記載の半導体集積回路
装置であって、前記サイドウォールスペーサは、シリコン酸化膜または
シリコン窒化膜からなることを特徴とする半導体集積回
路装置。
【請求項１０】請求項１〜９の何れか一項に記載の半
導体集積回路装置であって、前記配線溝の底部には、前記第１絶縁膜またはサイドウ
ォールスペーサに対してエッチング選択比を有する第４
絶縁膜が形成されていることを特徴とする半導体集積回
路装置。
【請求項１１】請求項１０記載の半導体集積回路装置
であって、前記第１絶縁膜またはサイドウォールスペーサはシリコ
ン酸化膜であり、前記第４絶縁膜はシリコン窒化膜であ
ることを特徴とする半導体集積回路装置。
【請求項１２】導体からなる基板または表面に半導体
層を有する基板と、前記基板の主面の分離領域に囲まれ
た活性領域上にゲート絶縁膜を介して形成されたゲート
電極と、前記ゲート電極下のチャネル領域と、前記チャ
ネル領域を挟んで形成された第１および第２半導体領域
と、前記第１半導体領域に電気的に接続された金属配線
と、前記第２半導体領域に電気的に接続され、前記金属
配線よりも上層に形成された情報蓄積用容量素子とを有
する半導体集積回路装置の製造方法であって、（ａ）前記基板の主面に前記分離領域を形成し、さらに
絶縁膜および導電膜を順次形成し、前記絶縁膜および導
電膜をパターニングすることにより前記ゲート絶縁膜お
よびゲート電極を形成する工程、（ｂ）前記ゲート電極間に不純物をイオン注入して前記
第１および第２半導体領域を形成する工程、（ｃ）前記基板の全面に第１絶縁膜を形成し、前記第１
絶縁膜に配線溝を形成する工程、（ｄ）前記配線溝の内部を含む前記第１絶縁膜上に金属
膜を堆積し、前記配線溝以外の領域の前記金属膜を除去
し、前記金属配線を形成する工程、（ｅ）前記基板の全面を覆う第５絶縁膜を堆積し、前記
第５絶縁膜上に前記情報蓄積用容量素子を形成する工
程、を含むことを特徴とする半導体集積回路装置の製造方
法。
【請求項１３】請求項１２記載の半導体集積回路装置
の製造方法であって、前記（ｃ）工程の前に、前記基板の全面に第２絶縁膜を
形成し、前記第１および第２半導体領域上の前記第２絶
縁膜に第１接続孔を形成する工程と、前記第１および第
２半導体領域に接続される接続プラグを前記第１接続孔
内に埋め込んで形成する工程とを有し、前記（ｃ）工程
における前記配線溝の形成により、前記第１半導体領域
に接続される接続プラグの上部または上面を前記配線溝
の底部に露出することを特徴とする半導体集積回路装置
の製造方法。
【請求項１４】請求項１２記載の半導体集積回路装置
の製造方法であって、前記（ｃ）工程の前に、前記ゲート電極を覆う第３絶縁
膜を堆積し、前記第１半導体領域上の前記第３絶縁膜に
第２接続孔を形成する工程と、前記第２接続孔の内部を
含む前記第３絶縁膜上に導電膜を堆積し、前記第２接続
孔を覆うように前記導電膜をパターニングする工程とを
有し、前記（ｃ）工程における前記配線溝の形成によ
り、前記導電膜の一部を前記配線溝の底部に露出するこ
とを特徴とする半導体集積回路装置の製造方法。
【請求項１５】請求項請求項１２記載の半導体集積回
路装置の製造方法であって、前記（ｃ）工程の後、前記配線溝領域に重複し前記第１
半導体領域を露出する平面パターンを有する第３接続孔
を形成する工程を有し、前記（ｄ）工程における前記金
属膜の堆積の際に前記金属膜が前記第３絶縁膜の内部に
も形成されることを特徴とする半導体集積回路装置の製
造方法。
【請求項１６】請求項１２〜１５の何れか一項に記載
の半導体集積回路装置の製造方法であって、前記（ｄ）工程の前に、前記配線溝または第３接続孔の
内部を含む前記第１絶縁膜上に、前記配線溝の幅の２分
の１よりも薄い膜厚の第６絶縁膜を堆積し、前記第６絶
縁膜を異方性エッチングすることにより、前記配線溝ま
たは第３接続孔の側壁にサイドウォールスペーサを形成
する工程を有することを特徴とする半導体集積回路装置
の製造方法。
【請求項１７】請求項１２〜１６の何れか一項に記載
の半導体集積回路装置の製造方法であって、前記金属配線を形成するための前記金属膜の除去は、Ｃ
ＭＰ法による研磨により行われ、前記研磨を過剰に行う
ことによって前記配線溝内の前記金属配線の表面にディ
ッシングを発生させることを特徴とする半導体集積回路
装置の製造方法。
【請求項１８】請求項１２〜１６の何れか一項に記載
の半導体集積回路装置の製造方法であって、前記金属配線を形成するための前記金属膜の除去は、Ｃ
ＭＰ法による研磨により行われ、前記研磨を過剰に行う
ことによって前記配線溝上部の前記サイドウォールスペ
ーサの幅が狭くなっている部分をも金属膜とともに除去
することを特徴とする半導体集積回路装置の製造方法。
【請求項１９】請求項１２〜１８の何れか一項に記載
の半導体集積回路装置の製造方法であって、前記ゲート電極と第１絶縁膜との間の何れかの層に、前
記第１絶縁膜または第６絶縁膜に対してエッチング選択
比を有する第４絶縁膜を形成し、前記第１絶縁膜の前記
配線溝の形成の際、または前記第６絶縁膜の異方性エッ
チングによるサイドウォールスペーサの形成の際に前記
第４絶縁膜をエッチングストッパとして用いることを特
徴とする半導体集積回路装置の製造方法。
【請求項２０】請求項１９記載の半導体集積回路装置
の製造方法であって、前記第１および第６絶縁膜としてシリコン酸化膜を用
い、前記第４絶縁膜としてシリコン窒化膜を用いること
を特徴とする半導体集積回路装置の製造方法。
【請求項２１】請求項１２〜２０の何れか一項に記載
の半導体集積回路装置の製造方法であって、前記（ｅ）工程における前記情報蓄積用容量素子とその
下層の前記第２半導体領域または前記第２半導体領域上
の接続プラグとを接続する接続孔の加工工程は、前記第５絶縁膜上に前記第１および第５絶縁膜に対して
エッチング選択比を有する第１被膜を堆積する第１工
程、前記第２半導体領域上の前記第１被膜に開口を形成する
第２工程、前記開口の口径の２分の１以下の膜厚を有し、前記第１
および第５絶縁膜に対してエッチング選択比を有する第
２被膜を堆積する第３工程、前記第２被膜を異方性エッチングすることにより前記開
口の内壁に前記第２被膜のサイドウォールスペーサを形
成する第４工程、前記第１被膜および前記第２被膜のサイドウォールスペ
ーサをハードマスクとして前記第５絶縁膜とその下層に
存在する絶縁膜とをエッチングする第５工程、を含むことを特徴とする半導体集積回路装置の製造方
法。