JP4091304B2 - 半導体集積回路の製造方法及び半導体集積回路 - Google Patents

半導体集積回路の製造方法及び半導体集積回路 Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明はＳＯＩウェハ上に形成されるトランジスタにおいて、インパクト・イオン化を低減することができる構造のトランジスタを形成する方法に関する。特に支持基板の電位をＧＮＤもしくは低電圧に固定しているＳＯＩトランジスタを形成する方法に関する。
【０００２】
【従来の技術】
図４に従来のＳＯＩトランジスタの製造方法、図５に従来のＳＯＩトランジスタの構造上面図と断面図を示す。ここでは、Ｐ型の支持基板上に埋め込み絶縁膜を介してＰ型の半導体膜を形成したウェハを用いてトランジスタを形成するものとする。
【０００３】
従来のＳＯＩトランジスタは、図５に示すように埋め込み絶縁膜に達したＬＯＣＯＳ１１で囲まれた領域の半導体膜１に形成され、各々のトランジスタはＬＯＣＯＳ１１で完全に分離される。Ｎ型トランジスタの場合、半導体膜１がＰ型であるため、ソース・ドレイン領域１４、１５にＮ型のイオン注入をすることでトランジスタが形成される。
【０００４】
一方、Ｐ型トランジスタの場合は、ＬＯＣＯＳ１１で囲まれた半導体膜１にＮ型のイオン注入を行い、半導体膜１をＮ型にした状態でＰ型のイオンをソース・ドレイン領域１４、１５に注入し、トランジスタを形成する。
【０００５】
製造方法は図４に示すように、最初に窒化膜８を成膜、パターニングして熱酸化を行い、ＬＯＣＯＳ１１を形成する。ＬＯＣＯＳ１１の厚さは埋め込み絶縁膜２まで達する厚さに酸化する。次に、レジスト６をマスクとしてイオン注入を行い、ウェル７を形成する（図４Ａ）。この時、イオン注入のエネルギーは半導体膜中に濃度のピークが来るように制御する。
【０００６】
次に、熱処理を行い、注入したイオンを活性化、拡散させる。ＬＯＣＯＳ１１を形成した後、ゲート酸化膜１３形成、ゲート電極１２形成、トランジスタのソース・ドレイン領域１４、１５へのイオン注入を行い、層間絶縁膜１８を成膜する（図４Ｃ）。更に、層間絶縁膜１８をパターニング、エッチングしてゲート電極１２、ソース・ドレイン領域１４、１５へコンタクト１９を形成し、配線２０を行う（図４Ｄ）。
【０００７】
ここで、ＳＯＩトランジスタでは支持基板３の電位がトランジスタの特性に影響を及ぼすため、支持基板３の電位は固定しておく必要がある。そこで支持基板３の電位は、パッケージに実装する時に導電性の台座に導電接着剤で接着して台座から電位を取る。通常、支持基板３は接地端子と接続するか、電源電圧端子と接続する。
【０００８】
【発明が解決しようとする課題】
従来のＳＯＩトランジスタの形成方法では、支持基板と半導体膜の間に埋め込み絶縁膜があるため、半導体膜上のトランジスタと支持基板は電気的に接続されず、支持基板の電位はフローティングとなる。しかし完全空乏型ＳＯＩトランジスタ等では、半導体膜の厚み方向全体が空乏化し、埋め込み絶縁膜まで達するため、トランジスタの特性は支持基板の電位に大きく影響され、支持基板の電位変化がバルクトランジスタのバックゲート効果と同じような特性を示す。
【０００９】
このため、支持基板の電位を固定する必要がある。通常、支持基板の電位固定方法は、パッケージに実装する時に導電性の台座に導電接着剤で接着し、台座の電位を固定することで支持基板の電位を固定する。支持基板の電位は接地端子と接続するか、電源電圧端子と接続する。もしくは半導体膜、埋め込み絶縁膜を貫通し、支持基板の一部まで達する貫通孔を設け、支持基板の電位を固定する方法がある。
【００１０】
上記のような接続方法で支持基板電位を固定した場合、支持基板をゲートとする寄生トランジスタが形成され、寄生トランジスタのゲートとなる支持基板の電位をＧＮＤにすることによりドレインとの間の電位差が大きくなってボディのドレイン近傍にはインパクト・イオン化が起こる。
【００１１】
従来のバルクトランジスタでは、ＳＯＩトランジスタのように寄生トランジスタが形成されない。従って、インパクト・イオン化はドレイン近傍の基板表面付近にしか集中的に発生しないが、ＳＯＩトランジスタでは寄生トランジスタが形成されるためにドレイン近傍の基板表面付近以外にドレイン近傍の埋め込み絶縁膜付近でもインパクト・イオンが発生する。インパクト・イオンの発生が多くなることにより、電子−ホールペアのうちＮ型トランジスタではホールがバイポーラ電流としてソースに流れ込む寄生バイポーラ現象が発生しやすくなる。これにより、ゲート電圧によるトランジスタの動作制御が効かなくなってしまっていた。
【００１２】
また、寄生バイポーラ現象の発生を抑制する方法として図６のようにボディ電位をとり、ホールをボディから強制的に引き抜く方法があるが、バルクトランジスタで用いるトランジスタのレイアウトを著しく異なるため、ＳＯＩデバイスを用いた回路設計を行う際の従来とのレイアウト変更が大きな負担となっていた。更に、本来ＳＯＩデバイスではラッチアップフリーの構造であるため、トランジスタのガードリングなどが必要なく、面積縮小の効果が大きい。しかし、ボディ電位をとり、ホールをボディから強制的に引く抜く方法では、ＳＯＩデバイスの面積縮小効果を半減してしまうというデメリットがあった。
【００１３】
【課題を解決するための手段】
本発明は、第１導電型の支持基板の上に埋め込み絶縁膜を介して設けられた第１導電型の半導体膜上にＣＭＯＳトランジスタを形成する半導体集積回路の製造方法において、埋め込み絶縁膜まで達する熱酸化を行い、トランジスタ間の素子分離を行うためのＬＯＣＯＳを形成する工程と、第１導電型トランジスタのゲート酸化膜を形成する工程と、第１導電型トランジスタを形成する領域に、前記半導体膜上で前記埋め込み絶縁膜まで達する第１導電型の不純物領域を形成する工程と、第１導電型トランジスタのゲート電極となるポリシリコンを成膜し、第２導電型の不純物を形成する工程と、ソース領域およびドレイン領域の極浅部分に第２導電型の不純物を形成する工程と、前記極浅部分の第２導電型の不純物領域よりも下部分に濃度の薄い第２導電型の不純物領域を形成する工程と、前記濃度の薄い第２導電型の不純物領域よりもさらに下部分で前記埋め込み絶縁膜よりも上部分に前記極浅部分の第２導電型の不純物領域と同じ濃度の第２導電型不純物領域を形成する工程と、前記ソース領域及び前記ドレイン領域、ゲート電極の上に絶縁膜を形成する工程と、前記ソース領域及び前記ドレイン領域、ゲート電極の上に形成した絶縁膜をドライエッチングすることによりゲート電極の周りにサイドウォールを形成する工程と、前記ソース領域及び前記ドレイン領域に第２導電型の不純物領域を形成する工程と、層間絶縁膜を成膜し、前記ソース領域及び前記ドレイン領域、ゲート電極にコンタクトホールを形成する工程と、前記層間絶縁膜上に配線を形成する工程からなる。
【００１４】
これにより半導体膜上に形成されたトランジスタは、ドレイン領域で濃度が濃い部分ではドレインとボディの電位差により生じた空乏層をボディ側に伸ばすことができ、ドレイン領域で濃度が薄い部分では空乏層を積極的にドレイン側に伸ばすことができるため、ドレイン近傍のボディ表面付近や埋め込み絶縁膜付近での電界集中を低減することができ、インパクト・イオンの発生を低減することができる。
【００１５】
さらにＳＯＩトランジスタではインパクト・イオン化により発生するホールをボディ端子から引き抜く方法をとることにより面積縮小効果が半減してしまうというデメリットがあったが、本発明によるＳＯＩトランジスタはボディ端子を設けずにインパクト・イオンの発生自体を低減しているため、ＳＯＩデバイスのメリットである面積縮小効果を有効にする効果がある。
【００１６】
また、第１導電型の支持基板の上に埋め込み絶縁膜を介して設けられた第１導電型の半導体膜上にＣＭＯＳトランジスタを形成する半導体集積回路の製造方法において、埋め込み絶縁膜まで達する熱酸化を行い、トランジスタ間の素子分離を行うためのＬＯＣＯＳを形成する工程と、第１導電型トランジスタのゲート酸化膜を形成する工程と、第１導電型トランジスタを形成する領域に、前記半導体膜上で前記埋め込み絶縁膜まで達する第１導電型の不純物領域を形成する工程と、第１導電型トランジスタのゲート電極となるポリシリコンを成膜し、第２導電型の不純物を形成する工程と、ソース領域およびドレイン領域の極浅部分に第２導電型の不純物を形成する工程と、前記極浅部分の第２導電型の不純物領域よりも下部分に濃度の薄い第２導電型の不純物領域を形成する工程と、前記濃度の薄い第２導電型の不純物領域よりもさらに下部分で前記埋め込み絶縁膜よりも上部分に前記極浅部分の第２導電型の不純物領域と同じ濃度の第２導電型不純物領域を形成する工程と、前記ゲート電極および前記ソース領域及び前記ドレイン領域の一部をマスクし、前記ソース領域及び前記ドレイン領域に第２導電型の不純物領域を形成する工程と、層間絶縁膜を成膜し、前記ソース領域及び前記ドレイン領域、ゲート電極にコンタクトホールを形成する工程と、前記層間絶縁膜上に配線を形成する工程からなるトランジスタは、ドレイン領域の濃度の薄い部分のチャネル長方向の幅がマスク幅に起因する。このためゲート電極にサイドウォールを設けてドレイン領域に濃度の薄い部分を形成するよりもチャネル長方向の幅が制御しやすい。よってドレイン近傍の空乏層の伸びが均一になるように調整することができ、ドレイン近傍のボディ表面付近や埋め込み絶縁膜付近でのインパクト・イオン化を低減させることができる。
【００１７】
また、第１導電型の支持基板の上に埋め込み絶縁膜を介して設けられた第１導電型の半導体膜上にＣＭＯＳトランジスタを形成する半導体集積回路の製造方法において、埋め込み絶縁膜まで達する熱酸化を行い、トランジスタ間の素子分離を行うためのＬＯＣＯＳを形成する工程と、第１導電型トランジスタのゲート酸化膜を形成する工程と、第１導電型トランジスタを形成する領域に、前記半導体膜上で前記埋め込み絶縁膜まで達する第１導電型の不純物領域を形成する工程と、前記第１導電型の不純物領域の中でドレイン近傍となる部分の半導体膜に、前記第１導電型の不純物領域よりも濃度の濃い第１導電型の不純物領域を形成する工程と、第１導電型トランジスタのゲート電極となるポリシリコンを成膜し、第２導電型の不純物を形成する工程と、前記ソース領域及び前記ドレイン領域に第２導電型の不純物領域を形成する工程と、層間絶縁膜を成膜し、前記ソース領域及び前記ドレイン領域、ゲート電極にコンタクトホールを形成する工程と、前記層間絶縁膜上に配線を形成する工程からなるトランジスタは、ドレイン近傍の第１導電型の不純物領域の濃度が薄い部分はボディ側に、濃度が濃い部分はドレイン側に空乏層を伸ばすことによりドレイン近傍の空乏層の伸びを均一にすることができ、インパクト・イオンの発生を低減させることができる。
【００１８】
【発明の実施の形態】
本発明の第１の実施の形態を図１及び図２を基に説明する。
本発明の第１の実施の形態で述べる半導体集積回路の製造方法では、Ｐ型支持基板上に埋め込み絶縁膜を介して形成されたＰ型の半導体膜にＮ型トランジスタとＰ型トランジスタを形成する方法について述べる。尚、Ｎ型支持基板上に埋め込み絶縁膜を介して形成されたＮ型の半導体膜にトランジスタを形成する方法についても同様である。即ち、第１導電型をP型、第２導電型をN型とする場合と、第１導電型をN型、第２導電型をP型とする場合が想定される。
【００１９】
ここでは第１導電型をN型とするN型ＳＯＩトランジスタにおける実施例のみ述べているが、更に、同一のＮ型の支持基板上に形成するＰ型ＳＯＩトランジスタについてもＮ型トランジスタと導電型をまったく逆に形成することにより実施することができる。
【００２０】
以下に、本発明よる半導体集積回路の製造方法について説明する。
図１（Ａ）に示すように、支持基板３の上に埋め込み絶縁膜２を介して設けられた半導体膜１を持つＳＯＩウェハを熱酸化して熱酸化膜５を数百ｎｍ形成し、その上に窒化膜８を１６００ｎｍ程度形成する。次に、ＬＯＣＯＳ１１を形成する。初めにアライメント＆露光を行い、ＬＯＣＯＳ１１のパターニングを行う。
【００２１】
次に、窒化膜８をエッチングして、ＬＯＣＯＳ形成部を開口させる。この状態で熱酸化炉に投入し、Ｐ型トランジスタ形成領域９及びＮ型トランジスタ形成領域１０を素子分離するため、ＬＯＣＯＳ１１を形成する。ＬＯＣＯＳ１１厚は、ＬＯＣＯＳ１１が支持基板３上の埋め込み絶縁膜２に達するように形成する。図１（Ｂ）では、Ｐ型トランジスタ形成領域９とＮ型トランジスタ形成領域１０に熱酸化膜５と窒化膜８のマスクが形成された状態を示している。ＬＯＣＯＳ１１が形成された後、窒化膜８を除去し、さらにＬＯＣＯＳ１１以外の部分の酸化膜をすべて除去してゲート酸化工程を行う。
【００２２】
図１（Ｃ）はＬＯＣＯＳ１１以外の酸化膜をすべて除去した状態を示している。
更に、図１（Ｄ）はゲート酸化工程を行った後の状態を示している。ゲート酸化膜１３上にレジスト６でパターニングを行い、ウェル７のイオン注入のための開口部を形成する。次に、図１（Ｄ）に示すように、レジスト６をマスクとしてゲート酸化膜１３越しにイオン注入を行う。これにより、レジスト６の開口部のみにイオンが注入される。この時、イオン注入のエネルギーは半導体膜１に濃度分布のピークが来るように調整する。
【００２３】
次に、図１（Ｅ）に示すようにポリシリコンを成膜した後に、アライメント＆露光を行い、ゲート電極１２のパターニングを行う。次に、ドライエッチングによってポリシリコンをエッチングし、ゲート電極１２を形成する。
【００２４】
次に、図１（Ｆ）に示すようにＮ型トランジスタソース領域１４とＮ型トランジスタドレイン領域１５およびゲート電極１２の上に数百Å程度の絶縁膜１６を形成し、浅いイオン注入を行うため、例えば、４０ＫｅＶ程度のエネルギーで、１Ｅ１８／cm3程度の極浅高濃度Ｎ型ソース領域１４１および極浅高濃度Ｎ型ドレイン領域１５１を形成する。
【００２５】
次に、図２（Ａ）に示すように、ドレイン領域１４及びソース領域１５の中間程度の深さにイオン注入するため、例えば、６０ＫｅＶ程度のエネルギーで１Ｅ１７／cm3程度の低濃度Ｎ型ソース領域１４２および低濃度Ｎ型ドレイン領域１５２を形成する。
【００２６】
更に、図２（Ｂ）に示すように、深いイオン注入を行うため、例えば、１００ＫｅＶ程度のエネルギーで１Ｅ１８／cm3程度の埋め込み絶縁膜付近高濃度Ｎ型ソース領域１４３および埋め込み絶縁膜付近ドレイン領域１５３を形成する。
次に、図２（Ｃ）に示すようにソース領域とドレイン領域およびゲート電極の上の絶縁膜１６をドライエッチングし、ゲート電極の周りにサイドウォール１７を形成する。このサイドウォール１７はこの後のソースおよびドレインへのインプラの際にインプラマスクとなるものである。
【００２７】
次に、図２（Ｄ）に示すようにソース領域およびドレイン領域に６０ＫｅＶ程度のエネルギーで１Ｅ１８／cm3程度の高濃度Ｎ型ソース領域１４４および高濃度Ｎ型ドレイン領域１５４を形成する。このインプラを行うことによりソース領域およびドレイン領域の一部のみが低濃度であるＮ型不純物領域を形成することができる。これ以降は、通常のＣＭＯＳ製造工程と同様のステップで進む。図２（Ｅ）に示すように層間絶縁膜１８を形成し、トランジスタのソース・ドレイン領域のコンタクト１９形成を行う。
【００２８】
次に、図２（Ｆ）に示すように、メタルを成膜し、レジストを塗布、アライメント＆露光を行って、配線のパターニング、エッチングを行う。その後、配線上に保護膜を形成、ボンディングパッドの形成をして半導体集積回路が完成する。
【００２９】
図３は本発明の第１の製造方法のトランジスタの構造を示す上面図と断面図である。（Ａ）の上面図のＡ−Ａ１の断面が、（Ｂ）の断面図である。図３において、符号の説明は、図１及び図２と同じであるので省略する。図３に示すように、製造したトランジスタのドレイン近傍の空乏層は半導体膜１の中央付近で積極的にドレイン側つまりＮ型ドレイン低濃度領域側１５２に伸ばすことができるので、ボディ側への空乏層の伸びを抑制することができる。よって、空乏層のチャネル長方向の幅はドレイン近傍のボディ表面付近や埋め込み絶縁膜２付近とあまり変わらなくなり、ボディ表面付近や埋め込み絶縁膜２付近での電界集中を抑制することができる。従って、インパクト・イオンの発生を低減させることができる。
【００３０】
更に、ＳＯＩトランジスタでは、インパクト・イオン化により発生するホールを、ボディ端子を設けてそこから引き抜く方法を採った場合、面積縮小効果が半減してしまうというデメリットがあった。これに対し、本発明によるＳＯＩトランジスタは、ボディ端子を設けず、ＳＯＩデバイスのメリットである面積縮小効果を損なわずに、インパクト・イオンの発生自体を低減する効果がある。
【００３１】
次に、本発明の第２の実施の形態を図７及び図８を基に説明する。
【００３２】
以下に本発明よる半導体集積回路の製造方法について説明する。
図７（Ａ）に示すように、支持基板３の上に埋め込み絶縁膜２を介して設けられた半導体膜１を持つＳＯＩウェハを熱酸化して熱酸化膜５を数百ｎｍ形成し、その上に窒化膜８を１６００ｎｍ程度形成する。
【００３３】
次に、ＬＯＣＯＳ１１を形成する。初めにアライメント＆露光を行い、ＬＯＣＯＳ１１のパターニングを行う。次に窒化膜８をエッチングして、ＬＯＣＯＳ形成部を開口させる。この状態で熱酸化炉に投入し、ＬＯＣＯＳ１１を形成する。ＬＯＣＯＳ１１厚は、ＬＯＣＯＳ１１が支持基板３上の埋め込み絶縁膜２に達するように形成する。図７（Ｂ）では、Ｐ型トランジスタ形成領域９とＮ型トランジスタ形成領域１０に熱酸化膜５と窒化膜８のマスクが形成された状態を示している。ＬＯＣＯＳ１１が形成された後、窒化膜８を除去し、さらにＬＯＣＯＳ１１以外の部分の酸化膜をすべて除去してゲート酸化工程を行う。
【００３４】
図７（Ｃ）は、ＬＯＣＯＳ１１以外の酸化膜をすべて除去した状態を示している。
【００３５】
更に、図７（Ｄ）はゲート酸化工程を行ったあとの状態を示している。ゲート酸化膜１３上にレジスト６でパターニングを行い、ウェル７イオン注入のための開口部を形成する。次に、図７（Ｄ）に示すように、レジスト６をマスクとしてゲート酸化膜１３越しにイオン注入を行う。これにより、レジスト６の開口部のみにイオンが注入される。この時、イオン注入のエネルギーは半導体膜１に濃度分布のピークが来るように調整する。
【００３６】
次に、図７（Ｅ）に示すようにポリシリコンを成膜した後にアライメント＆露光を行い、ゲート電極１２のパターニングを行う。そして、ドライエッチングによってポリシリコンをエッチングし、ゲート電極１２を形成する。
【００３７】
次に、図７（Ｆ）に示すように、浅いイオン注入を行うため、例えば、４０ＫｅＶ程度のエネルギーで、１Ｅ１８／cm3程度の極浅高濃度Ｎ型ソース領域１４１および極浅高濃度Ｎ型ソース領域ドレイン領域１５１を形成する。
【００３８】
次に、図８（Ａ）に示すように、ドレイン領域１４及びソース領域１５の中間程度の深さにイオン注入するため、例えば、６０ＫｅＶ程度のエネルギーで、１Ｅ１７／cm3程度の低濃度Ｎ型ソース領域１４２および低濃度Ｎ型ドレイン領域１５２を形成する。
【００３９】
さらに図８（Ｂ）に示すように、深いイオン注入を行うため、例えば、１００ＫｅＶ程度のエネルギーで、１Ｅ１８／cm3程度の埋め込み絶縁膜付近高濃度Ｎ型ソース領域１４３およびドレイン領域１５３を形成する。
次に、実施の形態１とは異なり、本実施の形態においては、図８（Ｃ）に示すようにゲート電極１２及びソース領域１４とドレイン領域１５の上にレジスト６を塗布し、アライメント＆露光を行ってゲート電極１２およびソース領域１４とドレイン領域１６の一部にマスクを施す。
【００４０】
そして、図８（Ｄ）に示すようにソース領域およびドレイン領域に、例えば、６０ＫｅＶ程度のエネルギーで１Ｅ１８／cm3程度の高濃度Ｎ型ソース領域１４４およびドレイン領域１５４を形成する。このインプラを行うことによりソース領域およびドレイン領域の一部のみが低濃度であるＮ型不純物領域を形成することができる。
【００４１】
これ以降は実施の形態１と同様に、通常のＣＭＯＳ製造工程と同様のステップで進む。図８（Ｅ）に示すように層間絶縁膜１８を形成し、トランジスタのソース・ドレイン領域のコンタクト１９の形成を行う。
次に、図８（Ｆ）に示すように、メタルを成膜し、レジストを塗布、アライメント＆露光を行って、配線２０のパターニング、エッチングを行う。その後、配線２０上に保護膜を形成、ボンディングパッドの形成をして半導体集積回路が完成する。
【００４２】
図９に、本発明の第２の製造方法により製造したトランジスタの構造を示す上面図（Ａ）と断面図（Ｂ）である。尚（Ａ）の上面図のＡ−Ａ１の断面が、（Ｂ）の断面図である。図９において、符号の説明は、図７及び図８と同じであるので省略する。図９に示すように、トランジスタのドレイン近傍の空乏層は半導体膜１の中央付近で積極的にドレイン側、つまりＮ型ドレイン低濃度領域１５２側に伸ばすことができるので、ボディ側への空乏層の伸びを抑制することができる。よって、空乏層のチャネル長方向の幅はドレイン近傍のボディ表面付近や埋め込み絶縁膜２付近とあまり変わらなくなり、ボディ表面付近や埋め込み絶縁膜２付近での電界集中を抑制することができ、インパクト・イオンの発生を低減させることができる。
【００４３】
ここで、実施の形態１ではゲート電極１２の周りにサイドウォール１７を設けてソースおよびドレイン領域へ１４、１５のインプラの際のマスクとした場合はＮ型ドレイン低濃度領域の幅は０．１ミクロン程度である。これに対し本実施の形態では、ゲート電極１２及びソース領域１４、ドレイン領域１５の一部にマスクをしてソース領域１４及びドレイン領域１５への高濃度インプラを行う。従って、Ｎ型ドレイン低濃度領域の幅２１をマスク幅で調整することができるため、ボディ側への空乏層の伸びがボディ表面付近から埋め込み絶縁膜２付近まで均一になるようにすることができる。
【００４４】
また、Ｎ型低濃度領域はドレイン側のみに必要であり、インパクト・イオンが発生しないソース側には必要のない領域である。図１０は、本発明の第２の製造方法の第２のトランジスタの構造を示す上面図と断面図である。ここで、ゲート領域１２およびソース領域１４、ドレイン領域１５の一部にマスクをしてソース領域１４およびドレイン領域１５への高濃度インプラを行った場合、図１０の様にドレイン側のみＮ型低濃度領域を設けることができる。
【００４５】
次に、本発明の第３の実施の形態を図１１及び図１２を基に説明する。
以下に、本発明よる半導体集積回路の製造方法について説明する。
図１１（Ｂ）に示すように、支持基板３の上に埋め込み絶縁膜２を介して設けられた半導体膜１を持つＳＯＩウェハにＬＯＣＯＳ１１を形成する。初めに、熱酸化膜５を数百Å形成し、その上に窒化膜８を１６００Å程度形成する。次にアライメント＆露光を行い、ＬＯＣＯＳ１１のパターニングを行う。次に、窒化膜８をエッチングして、ＬＯＣＯＳ形成部を開口させる。図１１（Ａ）では、Ｐ型トランジスタ領域９とＮ型トランジスタ領域１０に熱酸化膜５と窒化膜８のマスクが形成された状態を示している。この状態で熱酸化炉に投入し、図１１（Ｂ）に示すように、Ｐ型トランジスタ形成領域９及びＮ型トランジスタ形成領域１０を素子分離するため、ＬＯＣＯＳ１１を形成する。ＬＯＣＯＳ１１厚は、ＬＯＣＯＳ１１が支持基板３上の埋め込み絶縁膜２に達するように形成する。ＬＯＣＯＳ１１を形成した後、窒化膜８を除去し、更に、ＬＯＣＯＳ１１以外の部分の酸化膜をすべて除去してゲート酸化工程を行い、ゲート酸化膜１３を形成する（図１１（Ｃ））。
【００４６】
次に、ゲート酸化膜１３上にレジスト６でパターニングを行い、ウェル７イオン注入のための開口部を形成する。次に、図１１（Ｄ）に示すように、レジスト６をマスクとしてゲート酸化膜１３越しにイオン注入を行う。これにより、レジスト６の開口部のみにイオンが注入される。この時、イオン注入のエネルギーは半導体膜１に濃度分布のピークが来るように調整する。
次に、図１１（Ｅ）に示すように、フォトリソグラフィ及びイオン注入により、ウェルの中でドレイン近傍となる部分を開口させたマスク越しにイオン注入し、半導体膜の中間の深さの部分に、ウェルよりも濃度の濃いＰ型の不純物領域２２を形成する。
【００４７】
更に、図１１（Ｆ）に示すようにポリシリコンを成膜した後にアライメント＆露光を行い、ゲート電極１２のパターニングを行う。次に、ドライエッチングによってポリシリコンをエッチングし、ゲート電極１２を形成する。
次に図１２（Ａ）に示すようにゲート電極をマスクとして、ソース領域およびドレイン領域に６０ＫｅＶ程度のエネルギーで１Ｅ１８／cm3程度の高濃度Ｎ型ソース領域１４４およびドレイン領域１５４を形成する。
これ以降は実施の形態１と同様に、通常のＣＭＯＳ製造工程と同様のステップで進む。図１２（Ｂ）に示すように層間絶縁膜１８を形成し、トランジスタのソース・ドレイン領域のコンタクト１９の形成を行う。
次に、図１２（Ｃ）に示すように、メタルを成膜し、レジストを塗布、アライメント＆露光を行って、配線２０のパターニング、エッチングを行う。その後、配線２０上に保護膜１９を形成し、更に、ボンディングパッドの形成をして半導体集積回路が完成する。
【００４８】
図１３に、本発明の第３の製造方法により製造したトランジスタの構造を示す上面図（Ａ）と断面図（Ｂ）である。尚（Ａ）の上面図のＡ−Ａ１の断面が、（Ｂ）の断面図である。図１３において、符号の説明は、図１１及び図１３と同じであるので省略する。図９に示すように、トランジスタのドレイン近傍の空乏層は半導体膜１の中央付近のボディ濃度が濃くなっている。
【００４９】
従って、ボディ側への空乏層の伸びを抑制することができる。これにより、空乏層のチャネル長方向の幅はドレイン近傍のボディ表面付近や埋め込み絶縁膜２付近とあまり変わらなくなり、ボディ表面付近や埋め込み絶縁膜２付近での電界集中を抑制することができ、結果として、インパクト・イオンの発生を低減させることができる。
【００５０】
【発明の効果】
本発明は、以上説明したような形態で実施され、以下に記載されるような効果を有する。
第１導電型の支持基板の上に埋め込み絶縁膜を介して設けられた第１導電型の半導体膜上にＣＭＯＳトランジスタを形成する半導体集積回路の製造方法において、埋め込み絶縁膜まで達する熱酸化を行い、トランジスタ間の素子分離を行うためのＬＯＣＯＳを形成する工程と、第１導電型トランジスタのゲート酸化膜を形成する工程と、第１導電型トランジスタを形成する領域に、前記半導体膜上で前記埋め込み絶縁膜まで達する第１導電型の不純物領域を形成する工程と、第１導電型トランジスタのゲート電極となるポリシリコンを成膜し、第２導電型の不純物を形成する工程と、ソース領域およびドレイン領域の極浅部分に第２導電型の不純物を形成する工程と、前記極浅部分の第２導電型の不純物領域よりも下部分に濃度の薄い第２導電型の不純物領域を形成する工程と、前記濃度の薄い第２導電型の不純物領域よりもさらに下部分で前記埋め込み絶縁膜よりも上部分に前記極浅部分の第２導電型の不純物領域と同じ濃度の第２導電型不純物領域を形成する工程と、前記ソース領域及び前記ドレイン領域、ゲート電極の上に絶縁膜を形成する工程と、前記ソース領域及び前記ドレイン領域、ゲート電極の上に形成した絶縁膜をドライエッチングすることによりゲート電極の周りにサイドウォールを形成する工程と、前記ソース領域及び前記ドレイン領域に第２導電型の不純物領域を形成する工程と、層間絶縁膜を成膜し、前記ソース領域及び前記ドレイン領域、ゲート電極にコンタクトホールを形成する工程と、前記層間絶縁膜上に配線を形成する工程からなる。これにより半導体膜上に形成されたトランジスタは、ドレイン領域で濃度が濃い部分ではドレインとボディの電位差により生じた空乏層をボディ側に伸ばすことができ、ドレイン領域で濃度が薄い部分では空乏層を積極的にドレイン側に伸ばすことができるため、ドレイン近傍のボディ表面付近や埋め込み絶縁膜付近での電界集中を低減することができ、インパクト・イオンの発生を低減することができる。さらにＳＯＩトランジスタではインパクト・イオン化により発生するホールをボディ端子から引き抜く方法をとることにより面積縮小効果が半減してしまうというデメリットがあったが、本発明によるＳＯＩトランジスタはボディ端子を設けずにインパクト・イオンの発生自体を低減しているため、ＳＯＩデバイスのメリットである面積縮小効果を有効にする効果がある。
【００５１】
また、第１導電型の支持基板の上に埋め込み絶縁膜を介して設けられた第１導電型の半導体膜上にＣＭＯＳトランジスタを形成する半導体集積回路の製造方法において、埋め込み絶縁膜まで達する熱酸化を行い、トランジスタ間の素子分離を行うためのＬＯＣＯＳを形成する工程と、第１導電型トランジスタのゲート酸化膜を形成する工程と、第１導電型トランジスタを形成する領域に、前記半導体膜上で前記埋め込み絶縁膜まで達する第１導電型の不純物領域を形成する工程と、第１導電型トランジスタのゲート電極となるポリシリコンを成膜し、第２導電型の不純物を形成する工程と、ソース領域およびドレイン領域の極浅部分に第２導電型の不純物を形成する工程と、前記極浅部分の第２導電型の不純物領域よりも下部分に濃度の薄い第２導電型の不純物領域を形成する工程と、前記濃度の薄い第２導電型の不純物領域よりもさらに下部分で前記埋め込み絶縁膜よりも上部分に前記極浅部分の第２導電型の不純物領域と同じ濃度の第２導電型不純物領域を形成する工程と、前記ゲート電極および前記ソース領域及び前記ドレイン領域の一部をマスクし、前記ソース領域及び前記ドレイン領域に第２導電型の不純物領域を形成する工程と、層間絶縁膜を成膜し、前記ソース領域及び前記ドレイン領域、ゲート電極にコンタクトホールを形成する工程と、前記層間絶縁膜上に配線を形成する工程からなるトランジスタは、ドレイン領域の濃度の薄い部分のチャネル長方向の幅がマスク幅に起因する。このためゲート電極にサイドウォールを設けてドレイン領域に濃度の薄い部分を形成するよりもチャネル長方向の幅が制御しやすい。よってドレイン近傍の空乏層の伸びが均一になるように調整することができ、ドレイン近傍のボディ表面付近や埋め込み絶縁膜付近でのインパクト・イオン化を低減させることができる。
【００５２】
また、第１導電型の支持基板の上に埋め込み絶縁膜を介して設けられた第１導電型の半導体膜上にＣＭＯＳトランジスタを形成する半導体集積回路の製造方法において、埋め込み絶縁膜まで達する熱酸化を行い、トランジスタ間の素子分離を行うためのＬＯＣＯＳを形成する工程と、第１導電型トランジスタのゲート酸化膜を形成する工程と、第１導電型トランジスタを形成する領域に、前記半導体膜上で前記埋め込み絶縁膜まで達する第１導電型の不純物領域を形成する工程と、前記第１導電型の不純物領域の中でドレイン近傍となる部分の半導体膜に、前記第１導電型の不純物領域よりも濃度の濃い第１導電型の不純物領域を形成する工程と、第１導電型トランジスタのゲート電極となるポリシリコンを成膜し、第２導電型の不純物を形成する工程と、前記ソース領域及び前記ドレイン領域に第２導電型の不純物領域を形成する工程と、層間絶縁膜を成膜し、前記ソース領域及び前記ドレイン領域、ゲート電極にコンタクトホールを形成する工程と、前記層間絶縁膜上に配線を形成する工程からなるトランジスタは、ドレイン近傍の第１導電型の不純物領域の濃度が薄い部分はボディ側に、濃度が濃い部分はドレイン側に空乏層を伸ばすことによりドレイン近傍の空乏層の伸びを均一にすることができ、インパクト・イオンの発生を低減させることができる。
【図面の簡単な説明】
【図１】 本発明の第１の製造方法を示すプロセスフロー図（１）である。
【図２】 本発明の第１の製造方法を示すプロセスフロー図（２）である。
【図３】 本発明の第１の製造方法のトランジスタの構造を示す上面図と断面図である。
【図４】 従来の製造方法を示すプロセスフロー図である。
【図５】従来の製造方法のトランジスタの構造を示す上面図である。
【図６】従来の製造方法のホール引き抜き法を示す上面図である。
【図７】本発明の第２の製造方法を示すプロセスフロー図（１）である。
【図８】本発明の第２の製造方法を示すプロセスフロー図（２）である。
【図９】本発明の第２の製造方法のトランジスタの構造を示す上面図と断面図である。
【図１０】本発明の第２の製造方法の第２のトランジスタの構造を示す上面図と断面図である。
【図１１】本発明の第３の製造方法を示すプロセスフロー図（１）である。
【図１２】本発明の第３の製造方法を示すプロセスフロー図（２）である。
【図１３】本発明の第３の製造方法のトランジスタの構造を示す上面図と断面図である。
【符号の説明】
１ 半導体膜
２ 埋め込み絶縁膜
３ 支持基板
４ コンタクトホール
５ 熱酸化膜
６ レジスト
７ ウェル
８ 窒化膜
９ Ｐ型トランジスタ形成領域
１０ Ｎ型トランジスタ形成領域
１１ ＬＯＣＯＳ
１２ ゲート電極
１３ ゲート酸化膜
１４ Ｎ型トランジスタソース領域
１５ Ｎ型トランジスタドレイン領域
１６ 絶縁膜
１７ サイドウォール
１８ 層間絶縁膜
１９ コンタクト
２０ 配線
２１ Ｎ型ドレイン低濃度領域の幅
２２ ウェルよりも濃度の濃いＰ型不純物領域
２３ ボディ端子領域
１４１ 極浅高濃度Ｎ型ソース領域
１４２ 低濃度Ｎ型ソース領域
１４３ 埋め込み絶縁膜付近Ｎ型ソース領域
１４４ 高濃度Ｎ型ソース領域
１５１ 極浅高濃度Ｎ型ドレイン領域
１５２ 低濃度Ｎ型ドレイン領域
１５３ 埋め込み絶縁膜付近Ｎ型ドレイン領域
１５４ 高濃度Ｎ型ドレイン領域

Claims (4)

  1. 支持基板の上に埋め込み絶縁膜を介して設けられた半導体膜上にＭＯＳトランジスタを形成する半導体集積回路の製造方法であって、
    熱酸化を行いトランジスタ間の素子分離を行うためのＬＯＣＯＳを前記半導体膜中に形成する工程と、
    第１導電型トランジスタのゲート酸化膜を形成する工程と、
    第１導電型トランジスタを形成する領域に、前記ゲート酸化膜と前記埋め込み絶縁膜の間に第２導電型の不純物領域を形成する工程と、
    前記ゲート酸化膜上にポリシリコンを成膜し、エッチングを行って第１導電型トランジスタのゲート電極を形成する工程と、
    前記ゲート領域に隣接するソース領域およびドレイン領域における前記半導体膜の表面近傍のみに第１導電型の第１の不純物領域を形成する工程と、
    前記第１の不純物領域の下方に、前記第１の不純物領域の底部と接して、前記半導体膜の厚み方向の中間部分に、前記第１の不純物領域の不純物濃度よりも濃度の低い第１導電型の第２の不純物領域を形成する工程と、
    前記第２の不純物領域の下方に、前記第２の不純物領域の底部から前記埋め込み絶縁膜の上面にわたり、前記第２の不純物領域の不純物濃度よりも濃度の高い第１導電型の第３の不純物領域を形成する工程と、
    前記第１の不純物領域、前記第２の不純物領域および前記第３の不純物領域とからなる前記ソース領域およびドレイン領域、ゲート電極の上に絶縁膜を形成する工程と、
    前記ソース領域および前記ドレイン領域、ゲート電極の上に形成した絶縁膜をドライエッチングすることによりゲート電極の周りにサイドウォールを形成する工程と、
    前記サイドウォールをマスクとしてイオン注入を行い、前記ソース領域及び前記ドレイン領域に第１導電型の高濃度の不純物領域を形成する工程と、
    を有することを特徴とする半導体集積回路の製造方法。
  2. 支持基板の上に埋め込み絶縁膜を介して設けられた半導体膜上にＭＯＳトランジスタを形成する半導体集積回路の製造方法であって、
    熱酸化を行いトランジスタ間の素子分離を行うためのＬＯＣＯＳを前記半導体膜中に形成する工程と、
    第１導電型トランジスタのゲート酸化膜を形成する工程と、
    第１導電型トランジスタを形成する領域に、前記ゲート酸化膜と前記埋め込み絶縁膜の間に第２導電型の不純物領域を形成する工程と、
    前記ゲート酸化膜上にポリシリコンを成膜し、エッチングを行って第１導電型トランジスタのゲート電極を形成する工程と、
    前記ゲート領域に隣接するソース領域およびドレイン領域における前記半導体膜の表面近傍のみに第１導電型の第１の不純物領域を形成する工程と、
    前記第１の不純物領域の下方に、前記第１の不純物領域の底部と接して、前記半導体膜の厚み方向の中間部分に、前記第１の不純物領域の不純物濃度よりも濃度の低い第１導電型の第２の不純物領域を形成する工程と、
    前記第２の不純物領域の下方に、前記第２の不純物領域の底部から前記埋め込み絶縁膜の上面にわたり、前記第２の不純物領域の不純物濃度よりも濃度の高い第１導電型の第３の不純物領域を形成する工程と、
    前記第１の不純物領域、前記第２の不純物領域および前記第３の不純物領域とからなる前記ソース領域及び前記ドレイン領域の一部をレジストによりマスクし、更にイオン注入を行って前記ソース領域及び前記ドレイン領域に第１導電型の高濃度の不純物領域を形成する工程と、を有することを特徴とする半導体集積回路の製造方法。
  3. 支持基板の上に埋め込み絶縁膜を介して設けられた半導体膜上にＭＯＳトランジスタが形成された半導体集積回路であって、
    前記半導体膜中に形成された第１導電型のソース領域及びドレイン領域と、前記半導体膜の上面に形成されたゲート酸化膜と、前記ゲート絶縁膜の上面に形成されたゲート電極と、を有しており、
    前記ソース領域は、前記ゲート電極の下方に形成されるチャネル領域との界面近傍において、前記半導体膜の表面近傍のみに配置された第１導電型の第１の不純物領域と、
    前記第１の不純物領域の下方に、前記第１の不純物領域の底部と接して、前記半導体膜の厚み方向の中間部分に配置された、前記第１の不純物領域の不純物濃度よりも濃度の低い第１導電型の第２の不純物領域と、
    前記第２の不純物領域の下方に、前記第２の不純物領域の底部から前記埋め込み絶縁膜の上面にわたり配置された、前記第２の不純物領域の不純物濃度よりも濃度の高い第１導電型の第３の不純物領域と、を有し、
    前記ドレイン領域は、前記ゲート電極の下方に形成されるチャネル領域との界面近傍において、前記半導体膜の表面近傍のみに配置された第１導電型の第１の不純物領域と、
    前記第１の不純物領域の下方に、前記第１の不純物領域の底部と接して、前記半導体膜の厚み方向の中間部分に配置された、前記第１の不純物領域の不純物濃度よりも濃度の低い第１導電型の第２の不純物領域と、
    前記第２の不純物領域の下方に、前記第２の不純物領域の底部から前記埋め込み絶縁膜の上面にわたり配置された、前記第２の不純物領域の不純物濃度よりも濃度の高い第１導電型の第３の不純物領域と、を有することを特徴とする半導体集積回路。
  4. 前記ゲート電極の側壁にサイドウォールを有することを特徴とする請求項４記載の半導体集積回路。
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