JP4172628B2 - 半導体装置およびその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、SOI基板に設けられた内部回路部を大電流から保護するためにPN接合ダイオードからなる入力保護回路部が設けられている半導体装置およびその製造方法に関する。
【0002】
【従来の技術】
近年、低消費電力、高速動作を実現可能とする次世代デバイスとして、SOI(Silicon On Insulator)基板を用いた半導体装置の開発が進められている。
【0003】
従来のSOI基板を用いた半導体装置においては、内部回路部を保護するために、電源供給ラインに分岐して入力保護回路部が設けられており、過大な電流が供給されたときに入力保護回路部に電流が流れることによって、内部回路が保護されるようになっている。この入力保護回路部を構成する素子の一つとしては、例えばダイオードが用いられており、その耐圧を向上させるため、高濃度N+型半導体領域および高濃度P+型半導体領域の間に低濃度N型半導体領域または低濃度P型半導体領域が設けられて、N+/N/P+型またはN+/P/P+型の構造とされている。
【0004】
このような内部回路部を保護するための入力保護回路部を有する半導体装置として、例えば、従来、図5に示すような半導体装置200が提案されている(例えば、特許文献1参照)。
【0005】
この半導体装置200は、支持基板111上に絶縁膜112を介して半導体薄膜層113が設けられたSOI基板110を用いて作製されている。内部回路部は、PチャンネルMOSトランジスタ181およびNチャンネルMOSトランジスタ182によって構成されており、入力保護回路部は、N+/N/P+型ダイオード183およびN+/P/P+型ダイオード184によって構成されている。
【0006】
内部回路部を構成するPチャンネルMOSトランジスタ181は、SOI基板110の半導体薄膜層113にチャンネル領域であるN型領域113aが設けられ、N型領域113aの両端上部にLDD領域であるP−型領域132が設けられ、N型領域113aとP−型領域132とを挟んで両側にソース・ドレイン型領域であるP+型領域134が設けられている。また、N型領域113a上にゲート絶縁膜121を介してゲート電極122が設けられ、P−型領域132上にサイドウォールスペーサ(側壁絶縁膜)123が設けられている。その上を覆うように層間絶縁膜151が設けられており、層間絶縁膜151にはP+型領域134およびゲート電極122に達するようにコンタクトホールが設けられている。また、層間絶縁膜151のコンタクトホールにはコンタクトプラグ161が設けられており、層間絶縁膜151上に設けられたメタル配線162とP+型領域134およびゲート電極122とがコンタクトプラグ161を介して電気的に接続されている。
【0007】
また、内部回路部を構成するNチャンネルMOSトランジスタ182は、SOI基板110の半導体薄膜層113にチャンネル型領域であるP型領域113bが設けられ、P型領域113bの両端上部にLDD領域であるN−型領域131が設けられ、P型領域113bとN−型領域131とを挟んで両側にソース・ドレイン型領域であるN+型領域133が設けられている。また、P型領域113b上にゲート絶縁膜121を介してゲート電極122が設けられ、N−型領域131上にサイドウォールスペーサ123が設けられている。その上を覆うように層間絶縁膜151が設けられており、層間絶縁膜151にはN+型領域133およびゲート電極122に達するようにコンタクトホールが設けられている。また、層間絶縁膜151のコンタクトホールにはコンタクトプラグ161が設けられており、層間絶縁膜151上に設けられたメタル配線162とN+型領域133およびゲート電極122とがコンタクトプラグ161を介して電気的に接続されている。
【0008】
また、入力保護回路部を構成するN+/N/P+型ダイオード183は、SOI基板110の半導体薄膜層113に低濃度半導体領域であるN型領域113aが設けられ、N型領域113aの両端上部にLDD領域であるN−型領域131およびP−型領域132がそれぞれ設けられ、N型領域113aとN−型領域131およびP−型領域132とを挟んで両側に高濃度半導体領域であるN+型領域133およびP+型領域134がそれぞれ設けられている。また、N型領域113a上に絶縁膜121を介してゲート電極122が設けられ、N−型領域131およびP−型領域132上にそれぞれサイドウォールスペーサ123が設けられている。その上を覆うように層間絶縁膜151が設けられており、層間絶縁膜151にはN+型領域133、P+型領域134およびゲート電極122に達するようにコンタクトホールが設けられている。また、層間絶縁膜151のコンタクトホールにはコンタクトプラグ161が設けられており、層間絶縁膜151上に設けられたメタル配線162とN+型領域133、P+型領域134およびゲート電極122とがコンタクトプラグ161を介して電気的に接続されている。
【0009】
また、入力保護回路部を構成するN+/P/P+型ダイオード184は、SOI基板110の半導体薄膜層113に低濃度半導体領域であるP型領域113bが設けられ、P型領域113bの両端上部にLDD領域であるN−型領域131およびP−型領域132がそれぞれ設けられ、P型領域113bとN−型領域131およびP−型領域132とを挟んで両側に高濃度半導体領域であるN+型領域133およびP+型領域134がそれぞれ設けられている。また、P型領域113b上に絶縁膜121を介してゲート電極122が設けられ、N−型領域131およびP−型領域132上にそれぞれサイドウォールスペーサ123が設けられている。その上を覆うように層間絶縁膜151が設けられており、層間絶縁膜151にはN+型領域133、P+型領域134およびゲート電極122に達するようにコンタクトホールが設けられている。また、層間絶縁膜151のコンタクトホールにはコンタクトプラグ161が設けられており、層間絶縁膜151上に設けられたメタル配線162とN+型領域133、P+型領域134およびゲート電極122とがコンタクトプラグ161を介して電気的に接続されている。
【0010】
図6は、この半導体装置200における入力保護回路部の構成を示す回路図である。
【0011】
ここでは、カソードが入力パッド171に接続されたダイオード172のアノードが電源電圧Vssに接続され、アノードが入力パッド171に接続されたダイオード173のカソードが電源電圧Vddに接続されている。また、ゲート電極122は、入力パッド171に接続されており、入力パッド171は、保護抵抗174を介して内部回路部175と接続されている。
【0012】
以下に、従来の半導体装置200の製造工程について、図7A〜図7Cを用いて説明する。
【0013】
まず、図7A(a)に示すように、支持基板111上に絶縁膜112を介して半導体薄膜層113が形成されたSOI基板110に対して、フォトリソグラフイ技術を用いてレジストパターンを形成する。そして、内部回路部および入力保護回路部が形成される半導体薄膜層113の所定型領域に、As、PまたはSbをイオン注入することによってN型領域113aを形成し、B,BF2,CaまたはInをイオン注入することによってP型領域113bを形成する。
【0014】
次に、N型領域113aおよびP型領域113bの表面に膜厚数nm程度の酸化膜および膜厚数10nm程度のポリシリコン膜を形成してパターニングすることによって、絶縁膜121およびゲート電極122を形成する。
【0015】
次に、入力保護回路部のダイオードおよび内部回路部のトランジスタのLDD構造を同時に形成する。
【0016】
まず、入力保護回路部および内部回路部のゲート電極122を形成後、図7A(b)に示すように、フォトリソグラフィ技術を用いて内部回路部のN型半導体領域113aおよび入力保護回路部の所定型領域を覆うレジストパターン143を形成する。そして、このレジストパターン143をマスクとしてPまたはAsをイオン注入することによって、入力保護回路部のダイオード183、184および内部回路部のNチャンネルMOSトランジスタ182にN−型領域131を形成する。
【0017】
次に、図7A(c)に示すように、フォトリソグラフィ技術を用いて内部回路部のP型領域113bおよび入力保護回路部の所定型領域を覆うレジストパターン144を形成し、レジストパターン144をマスクとしてBF2をイオン注入することによって、入力保護回路部のダイオード183、184および内部回路部のPチャンネルMOSトランジスタ181にP−型領域132を形成する。
【0018】
次に、図7B(d)に示すように、CVD法等によりシリコン酸化膜またはシリコン窒化膜を堆積した後、シリコン酸化膜またはシリコン窒化膜をRIE法を用いてエッチングすることによって、ゲート電極122の側壁にサイドウォールスペーサ123を形成する。
【0019】
次に、図7B(e)に示すように、フォトリソグラフィ技術を用いて内部回路部のN型領域113aおよび入力保護回路部の所定型領域の表面にレジストパターン145を形成し、レジストパターン145、ポリシリコン膜(ゲート電極)122およびサイドウォールスペーサ123をマスクとしてPまたはAsをイオン注入することによって、入力保護回路部のダイオード183、184および内部回路部のNチャンネルMOSトランジスタ182にN+型領域133を形成する。
【0020】
同様に、図7B(f)に示すように、内部回路部のP型領域113bおよび入力保護回路部の所定型領域の表面にレジストパターン146を形成し、レジストパターン146、ポリシリコン膜122およびサイドウォールスペーサ123をマスクとしてBF2をイオン注入することによって、入力保護回路部のダイオード183、184および内部回路部のPチャンネルMOSトランジスタ181にP+型領域134を形成する。
【0021】
次に、レジストパターン146を剥離した後、アニールすることによって、N−型領域131、P−型領域132、N+型領域133およびP+型領域134に注入された不純物を活性化させる。
【0022】
次に、図7C(g)に示すように、CVD法によって、入力保護回路部および内部回路部を覆うようにシリコン酸化膜からなる層間絶縁膜151を形成し、化学的機械研磨(CMP)法によって層間絶縁膜151の上部を除去して、その表面を平坦化する。
【0023】
次に、図7C(h)に示すように、フォトリソグラフィ技術およびエッチング技術を用いて層間絶縁膜151にコンタクトホールを形成し、コンタクトプラグ161およびメタル配線162を形成して、入力保護回路部のダイオード183のN+型領域133、P+型領域134およびゲート電極122、ダイオード184のN+型領域133、P+型領域134およびゲート電極122、内部回路のPチャンネルMOSトランジスタのP+領域134およびゲート電極122、NチャンネルMOSトランジスタのN+型領域133およびゲート電極122とメタル配線162とを、それぞれ、コンタクトプラグ161を介して電気的に接続する。
【0024】
この半導体装置200によれば、ダイオード183および184のゲート電極122と高濃度N+型領域133とを電気的に接続して、ゲート電極の電位を高濃度N+型半導体領域133と同電位に保つことによって、製造工程中にチャージングダメージを受けたとしても、ゲート電極とSOI基板とが同電位になっているため、ゲート絶縁膜の破壊が生じにくい。
【0025】
また、SOI基板の入力保護回路部にゲート電極122を形成することによって、セルフアライメントにて低濃度N型領域113aと高濃度N+型領域133との接合面、低濃度N型領域113aと高濃度P+型領域134との接合面、低濃度P型領域113bと高濃度N+型領域133との接合面、および低濃度P型領域133bと高濃度P+型領域134との接合面を形成することができる。また、入力保護回路部にサイドウォールスペーサ123を設けることによって、ダイオード183および184をLDD構造として、接合耐圧を高くすることができる。
【0026】
【特許文献1】
特開平11−74530号公報
【0027】
【発明が解決しようとする課題】
しかしながら、上記特開平11−74530号公報に開示されているような、ゲート電極の電位を高濃度N+型半導体領域と同電位に保つダイオードにおいて、例えばN+/P/P+型のダイオードでは、高濃度P型半導体領域の濃度を低くすることによって、高濃度N+型半導体領域と低濃度P型半導体領域との接合耐圧をゲート酸化膜の耐圧よりも高くしても、ゲート酸化膜を通してゲート電極からSOI基板に電流が流れてしまう。このため、ゲート電極の電位を高濃度N+型半導体領域と同電位に保つように構成された従来のダイオードの耐圧は、ゲート酸化膜の耐圧で決定されることになり、それ以上に耐圧を高くすることができない。例えば、ゲート酸化膜の膜厚が7nmでゲート長が0.35μmの場合、リーク電流が0.1μAのときのゲート酸化膜の耐圧は約8Vであるため、従来のダイオードでは8V以上の耐圧を得ることができない。
【0028】
また、上記特開平11−74530号公報に開示されているダイオードでは、ゲート電極の電位を高濃度N+型半導体領域と同電位に保つために、ゲート電極と高濃度N+型半導体領域とを電気的に接続する配線およびコンタクトプラグが必要である。このため、配線およびコンタクトプラグを配置するための領域が必要となり、入力保護回路部の面積が大きくなるという問題がある。
【0029】
本発明は、このような従来技術の課題を解決するためになされたものであり、セルフアライメントにて低濃度N型半導体領域および低濃度P型半導体領域を確保しつつ、ダイオードの耐圧を向上させると共に、入力保護回路部の面積を縮小することができる半導体装置およびその製造方法を提供することを目的とする。
【0030】
【課題を解決するための手段】
本発明の半導体装置は、SOI基板に、内部回路部と、該内部回路部への電源供給ラインに分岐して接続され、該内部回路部を大電流から保護する入力保護回路部とを備えた半導体装置であって、該入力保護回路部は、SOI基板の半導体領域に設けられた低濃度第1導電型半導体領域と、SOI基板の半導体領域に該低濃度第1導電型半導体領域を挟んで一方側に設けられた高濃度第1導電型半導体領域と他方側に設けられた高濃度第2導電型半導体領域とを含む第1ダイオード、および、SOI基板の半導体領域に設けられた低濃度第2導電型半導体領域と、SOI基板の半導体領域に該低濃度第2導電型半導体領域を挟んで一方側に設けられた高濃度第1導電型半導体領域と他方側に設けられた高濃度第2導電型半導体領域とを含む第2ダイオードの少なくとも一方を含んで構成され、該入力保護回路部に設けられた低濃度第1導電型半導体領域と高濃度第1導電型半導体領域との接合面および低濃度第1導電型半導体領域と高濃度第2導電型半導体領域との接合面の位置が、該低濃度第1導電型半導体領域上に絶縁膜を介して設けられたゲート状構造によって自己整合的に配置されると共に、低濃度第2導電型半導体領域と高濃度第1導電型半導体領域との接合面および低濃度第2導電型半導体領域と高濃度第2導電型半導体領域との接合面の位置が、該低濃度第2導電型半導体領域上に絶縁膜を介して設けられたゲート状構造によって自己整合的に配置されて、該ゲート状構造が除去されており、そのことにより上記目的が達成される。
【0031】
前記内部回路部は、SOI基板の半導体領域に設けられた低濃度第1導電型半導体領域と、SOI基板の半導体領域に該低濃度第1導電型半導体領域を挟んで両側に設けられた高濃度第2導電型半導体領域と、該低濃度第1導電型半導体領域上に絶縁膜を介して設けられたゲート電極とを含む第1トランジスタ、および、SOI基板の半導体領域に設けられた低濃度第2導電型半導体領域と、SOI基板の半導体領域に該低濃度第2導電型半導体領域を挟んで両側に設けられた高濃度第1導電型半導体領域と、該低濃度第2導電型半導体領域上に絶縁膜を介して設けられたゲート電極とを含む第2トランジスタによって構成され、該内部回路部に設けられた低濃度第1導電型半導体領域と高濃度第2導電型半導体領域との接合面および低濃度第2導電型半導体領域と高濃度第1導電型半導体領域との接合面の位置がゲート電極によって自己整合的に配置されている。
【0032】
本発明の半導体装置は、SOI基板に、内部回路部と、該内部回路部への電源供給ラインに分岐して接続され、該内部回路部を大電流から保護する入力保護回路部とを備えた半導体装置であって、該入力保護回路部は、SOI基板の半導体領域に設けられた低濃度第1導電型半導体領域と、該低濃度第1導電型半導体領域の一方側端上部に設けられたLDD第1導電型半導体領域と他方側端上部に設けられたLDD第2導電型半導体領域と、SOI基板の半導体領域に該低濃度第1導電型半導体領域を挟んでLDD第1導電型半導体領域側に設けられた高濃度第1導電型半導体領域とLDD第2導電型半導体領域側に設けられた高濃度第2導電型半導体領域と、該LDD第1導電型半導体領域上および該LDD第2導電型半導体領域上に設けられた側壁絶縁膜とを含む第1ダイオード、並びに、SOI基板の半導体領域に設けられた低濃度第2導電型半導体領域と、該低濃度第2導電型半導体領域の一方側端上部に設けられたLDD第1導電型半導体領域と他方側端上部に設けられたLDD第2導電型半導体領域と、SOI基板の半導体領域に該低濃度第2導電型半導体領域を挟んでLDD第1導電型半導体領域側に設けられた高濃度第1導電型半導体領域とLDD第2導電型半導体領域側に設けられた高濃度第2導電型半導体領域と、該LDD第1導電型半導体領域上および該LDD第2導電型半導体領域上に設けられた側壁絶縁膜とを含む第2ダイオードの少なくとも一方を含んで構成され、該入力保護回路部に設けられた低濃度第1導電型半導体領域とLDD第1導電型半導体領域との接合面、および低濃度第1導電型半導体領域とLDD第2導電型半導体領域との接合面の位置が、該低濃度第1導電型半導体領域上に絶縁膜を介して設けられたゲート状構造によって自己整合的に配置されると共に、低濃度第2導電型半導体領域とLDD第1導電型半導体領域との接合面、および低濃度第2導電型半導体領域とLDD第2導電型半導体領域との接合面の位置が、該低濃度第2導電型半導体領域上に絶縁膜を介して設けられたゲート状構造によって自己整合的に配置されて、該ゲート状構造が除去されており、該入力保護回路部に設けられた低濃度第1導電型半導体領域と高濃度第1導電型半導体領域との接合面、低濃度第1導電型半導体領域と高濃度第2導電型半導体領域との接合面、LDD第1導電型半導体領域と高濃度第1導電型半導体領域との接合面、LDD第2導電型半導体領域と高濃度第2導電型半導体領域との接合面、低濃度第2導電型半導体領域と高濃度第1導電型半導体領域との接合面および低濃度第2導電型半導体領域と高濃度第2導電型半導体領域との接合面の位置が側壁絶縁膜によって自己整合的に配置されており、そのことにより上記目的が達成される。
【0033】
前記内部回路部は、SOI基板の半導体領域に設けられた低濃度第1導電型半導体領域と、該第1導電型半導体領域の両端上部に設けられたLDD第2導電型半導体領域と、SOI基板の半導体領域に該低濃度第1導電型半導体領域および該LDD第2導電型半導体領域を挟んで両側に設けられた高濃度第2導電型半導体領域と、該低濃度第1導電型半導体領域上に絶縁膜を介して設けられたゲート電極と、該LDD第2導電型半導体領域上に設けられた側壁絶縁膜とを含む第1トランジスタ、並びに、SOI基板の半導体領域に設けられた低濃度第2導電型半導体領域と、該低濃度第2導電型半導体領域の両端上部に設けられたLDD第1導電型半導体領域と、SOI基板の半導体領域に該低濃度第2導電型半導体領域および該LDD第1導電型半導体領域を挟んで両側に設けられた高濃度第1導電型半導体領域と、該低濃度第2導電型半導体領域上に絶縁膜を介して設けられたゲート電極と、該LDD第1導電型半導体領域上に設けられた側壁絶縁膜とを含む第2トランジスタによって構成され、該内部回路部に設けられた低濃度第1導電型半導体領域とLDD第2導電型半導体領域との接合面および低濃度第2導電型半導体領域とLDD第1導電型半導体領域との接合面の位置がゲート電極によって自己整合的に配置され、該内部回路部に設けられた低濃度第1導電型半導体領域と高濃度第2導電型半導体領域との接合面、LDD第2導電型半導体領域と高濃度第2導電型半導体領域との接合面、低濃度第2導電型半導体領域と高濃度第1導電型半導体領域との接合面、およびLDD第1導電型半導体領域と高濃度第1導電型半導体領域との接合面の位置が側壁絶縁膜によって自己整合的に配置されている。
【0034】
前記内部回路部の第1導電型半導体領域は、前記入力保護回路部の第1導電型半導体領域と同じイオン注入条件で形成され、前記内部回路部の第2導電型半導体領域は、前記入力保護回路部の第2導電型半導体領域と同じイオン注入条件で形成され、前記内部回路部の高濃度第1導電型半導体領域は、前記入力保護回路部の高濃度第1導電型半導体領域と同じイオン注入条件で形成され、前記内部回路部の高濃度第2導電型半導体領域は、前記入力保護回路部の高濃度第2導電型半導体領域と同じイオン注入条件で形成されていてもよい。
【0035】
前記内部回路部のLDD第1導電型半導体領域は、前記入力保護回路部のLDD第1導電型半導体領域と同じイオン注入条件で形成され、前記内部回路部のLDD第2導電型半導体領域は、前記入力保護回路部のLDD第2導電型半導体領域と同じイオン注入条件で形成されていてもよい。
【0036】
前記第1導電型はN型またはP型であり、前記第2導電型は前記第1導電型と反対の導電型である。
【0037】
本発明の半導体装置の製造方法は、SOI基板に、内部回路部と、該内部回路部への電源供給ラインに分岐して接続され、該内部回路部を大電流から保護する入力保護回路部とを備えた半導体装置を製造する方法であって、該内部回路形成部の半導体領域に低濃度第1導電型半導体領域および低濃度第2導電型半導体領域を形成し、該低濃度第1導電型半導体領域および該低濃度第2導電型半導体領域上に絶縁膜を介してゲート電極を形成すると共に、該入力保護回路形成部の半導体領域に低濃度第1導電型半導体領域および低濃度第2導電型半導体領域を形成し、該低濃度第1導電型半導体領域および該低濃度第2導電型半導体領域上に絶縁膜を介してゲート状構造を形成する工程と、該ゲート電極およびレジストパターンをマスクとして、該内部回路部を構成する第1トランジスタのソース・ドレイン形成領域にイオン注入して、高濃度第2導電型不純物領域を形成すると共に、該ゲート状構造およびレジストパターンをマスクとして、該入力保護回路部を構成するダイオードのアノード電極およびカソード電極の一方の電極形成部にイオン注入して、高濃度第2導電型不純物領域を形成する工程と、該ゲート電極およびレジストパターンをマスクとして、該内部回路部を構成する第2トランジスタのソース・ドレイン形成領域にイオン注入して、高濃度第1導電型不純物領域を形成すると共に、該ゲート状構造およびレジストパターンをマスクとして、該入力保護回路部を構成するダイオードのアノード電極およびカソード電極の他方の電極形成部にイオン注入して、高濃度第1導電型不純物領域を形成する工程と、第1層間絶縁膜にてSOI基板を覆う工程と、該第1層間絶縁膜の表面部を除去して、該ゲート電極および該ゲート状構造の上面を露出させる工程と、該ゲート状構造を選択的に除去して、該入力保護回路部に第1層間絶縁膜に挟まれた溝を形成する工程と、第2層間絶縁膜にてSOI基板を覆い、該溝を埋める工程とを含み、そのことにより上記目的が達成される。
【0038】
本発明の半導体装置の製造方法は、SOI基板に、内部回路部と、該内部回路部への電源供給ラインに分岐して接続され、該内部回路部を大電流から保護する入力保護回路部とを備えた半導体装置を製造する方法であって、該内部回路形成部の半導体領域に低濃度第1導電型半導体領域および低濃度第2導電型半導体領域を形成し、該低濃度第1導電型半導体領域および該低濃度第2導電型半導体領域上に絶縁膜を介してゲート電極を形成すると共に、該入力保護回路形成部の半導体領域に低濃度第1導電型半導体領域および低濃度第2導電型半導体領域を形成し、該低濃度第1導電型半導体領域および該低濃度第2導電型半導体領域上に絶縁膜を介してゲート状構造を形成する工程と、該ゲート電極およびレジストパターンをマスクとして、該内部回路部を構成する第1トランジスタのソース・ドレイン形成領域にイオン注入して、LDD第2導電型半導体領域を形成すると共に、該ゲート状構造およびレジストパターンをマスクとして、該入力保護回路部を構成するダイオードのアノード電極およびカソード電極の一方の電極形成部にイオン注入して、LDD第2導電型半導体領域を形成する工程と、該ゲート電極およびレジストパターンをマスクとして、該内部回路部を構成する第2トランジスタのソース・ドレイン形成領域にイオン注入して、LDD第1導電型半導体領域を形成すると共に、該ゲート状構造およびレジストパターンをマスクとして、該入力保護回路部を構成するダイオードのアノード電極およびカソード電極の他方の電極形成部にイオン注入して、LDD第1導電型半導体領域を形成する工程と、該ゲート電極および該ゲート状構造の側壁に側壁絶縁膜を形成する工程と、該ゲート電極、該側壁絶縁膜およびレジストパターンをマスクとして、該内部回路部を構成する第1トランジスタのソース・ドレイン形成領域にイオン注入して、高濃度第2導電型不純物領域を形成すると共に、該ゲート状構造、該側壁絶縁膜およびレジストパターンをマスクとして、該入力保護回路部を構成するダイオードのアノード電極およびカソード電極の一方の電極形成部にイオン注入して、高濃度第2導電型不純物領域を形成する工程と、該ゲート電極、該側壁絶縁膜およびレジストパターンをマスクとして、該内部回路部を構成する第2トランジスタのソース・ドレイン形成領域にイオン注入して、高濃度第1導電型不純物領域を形成すると共に、該ゲート状構造、該側壁絶縁膜およびレジストパターンをマスクとして、該入力保護回路部を構成するダイオードのアノード電極およびカソード電極の他方の電極形成部にイオン注入して、高濃度第1導電型不純物領域を形成する工程と、第1層間絶縁膜にてSOI基板を覆う工程と、該第1層間絶縁膜の表面部を除去して、該ゲート電極および該ゲート状構造の上面を露出させる工程と、該ゲート状構造を選択的に除去して、該入力保護回路部に側壁絶縁膜に挟まれた溝を形成する工程と、第2層間絶縁膜にてSOI基板を覆い、該溝を埋める工程とを含み、そのことにより上記目的が達成される。
【0039】
前記第1導電型はN型またはP型であり、前記第2導電型は前記第1導電型と反対の導電型である。
【0041】
前記溝を形成する工程において、フォトリソグラフィ技術にて前記内部回路形成部のゲート電極上面およびダイオード形成部を除く入力保護回路形成部のゲート電極上面をレジストパターンで覆い、ダイオード形成部のゲート電極のみを選択的にエッチングすることができる。
【0042】
以下に、本発明の作用について説明する。
【0043】
本発明にあっては、SOI基板の入力保護回路部にゲート状構造を形成することによって、セルフアライメントにて低濃度N型半導体領域と高濃度N+型半導体領域との接合面、低濃度N型半導体領域と高濃度P+型半導体領域との接合面、低濃度P型半導体領域と高濃度N+型半導体領域との接合面、および低濃度P型半導体領域と高濃度P+型半導体領域との接合面を形成することができる。また、入力保護回路部にサイドウォールスペーサを設けることによって、ダイオードをLDD構造として、接合耐圧を高くすることができる。
【0044】
また、最終的に入力保護回路部のゲート状構造を除去することにより、特開平11−74530号公報に開示されているゲート電極の電位を高濃度N+型半導体領域と同電位に保つダイオードのように、ダイオードの耐圧がゲート酸化膜の耐圧に依存しないため、低濃度N型半導体領域または低濃度P型半導体領域の濃度を調整することにより、さらに高耐圧を得ることができる。さらに、特開平11−74530号公報に開示されているダイオードのように、ゲート電極の電位を高濃度N+型半導体領域と同電位に保つための配線およびコンタクトプラグが不要であるため、入力保護回路部の面積を縮小することができる。
【0045】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面に基づいて説明する。
【0046】
図1は、本発明の一実施形態である半導体装置100の構成を示す断面図である。
【0047】
この半導体装置100は、支持基板11上に絶縁膜12を介して半導体薄膜層13が設けられたSOI基板10を用いて作製されている。内部回路部は、PチャンネルMOSトランジスタ81およびNチャンネルMOSトランジスタ82によって構成されており、入力保護回路部は、N+/N/P+型ダイオード83およびN+/P/P+型ダイオード84によって構成されている。
【0048】
内部回路部を構成するPチャンネルMOSトランジスタ81は、SOI基板10の半導体薄膜層13にチャンネル領域であるN型領域13aが設けられ、N型領域13aの両端上部にLDD領域であるP−型領域32が設けられ、N型領域13aとP−型領域32とを挟んで両側にソース・ドレイン型領域であるP+型領域34が設けられている。また、N型領域13a上にゲート絶縁膜21を介してゲート電極22bが設けられ、P−型領域32上にサイドウォールスペーサ(側壁絶縁膜)23が設けられている。その上を覆うように第1層間絶縁膜51および第2層間絶縁膜51aが設けられており、第1層間絶縁膜51および第2層間絶縁膜51aにはP+型領域34およびゲート電極22bに達するようにコンタクトホールが設けられている。また、第1層間絶縁膜51および第2層間絶縁膜51aのコンタクトホールにはコンタクトプラグ61が設けられており、第2層間絶縁膜51a上に設けられたメタル配線62とP+型領域34およびゲート電極122bとがコンタクトプラグ61を介して電気的に接続されている。
【0049】
また、内部回路部を構成するNチャンネルMOSトランジスタ82は、SOI基板10の半導体薄膜層13にチャンネル型領域であるP型領域13bが設けられ、P型領域13bの両端上部にLDD領域であるN−型領域31が設けられ、P型領域13bとN−型領域31とを挟んで両側にソース・ドレイン型領域であるN+型領域33が設けられている。また、P型領域13b上にゲート絶縁膜21を介してゲート電極22bが設けられ、N−型領域31上にサイドウォールスペーサ23が設けられている。その上を覆うように第1層間絶縁膜51および第2層間絶縁膜51aが設けられており、第1層間絶縁膜51および第2層間絶縁膜51aにはN+型領域33およびゲート電極22bに達するようにコンタクトホールが設けられている。また、第1層間絶縁膜51および第2層間絶縁膜51aのコンタクトホールにはコンタクトプラグ61が設けられており、第2層間絶縁膜51a上に設けられたメタル配線62とN+型領域33およびゲート電極22bとがコンタクトプラグ61を介して電気的に接続されている。
【0050】
また、入力保護回路部を構成するN+/N/P+型ダイオード83は、SOI基板10の半導体薄膜層13に低濃度半導体領域であるN型領域13aが設けられ、N型領域13aの両端上部にLDD領域であるN−型領域31およびP−型領域32がそれぞれ設けられ、N型領域13aを挟んでN−型領域31側に高濃度半導体領域であるN+型領域133が設けられ、N型領域13aを挟んでP−型領域32側に高濃度半導体領域であるP+型領域134が設けられている。また、N−型領域31およびP−型領域32上にそれぞれサイドウォールスペーサ23が設けられており、サイドウォールスペーサ23の外側には第1層間絶縁膜51が設けられている。N型領域13a上の部分は絶縁膜21、ゲート電極および第1層間絶縁膜51が設けられておらず、サイドウォールスペーサ23で挟まれた溝52となっている。サイドウォールスペーサ23で挟まれた溝52を埋め込んで第1層間絶縁膜51上を覆うように第2層間絶縁膜51aが設けられており、第1層間絶縁膜51および第2層間絶縁膜51aにはN+型領域33およびP+型領域34に達するようにコンタクトホールが設けられている。また、第1層間絶縁膜51および第2層間絶縁膜51aのコンタクトホールにはコンタクトプラグ61が設けられており、第2層間絶縁膜51a上に設けられたメタル配線62とN+型領域33およびP+型領域34とがコンタクトプラグ61を介して電気的に接続されている。
【0051】
また、入力保護回路部を構成するN+/P/P+型ダイオード84は、SOI基板10の半導体薄膜層13に低濃度半導体領域であるP型領域13bが設けられ、P型領域13bの両端上部にLDD領域であるN−型領域31およびP−型領域32がそれぞれ設けられ、P型領域13bを挟んでN−型領域31側に高濃度半導体領域であるN+型領域33が設けられ、P型領域13bを挟んでP−型領域32側に高濃度半導体領域であるP+型領域134が設けられている。また、N−型領域31およびP−型領域32上にそれぞれサイドウォールスペーサ23が設けられており、サイドウォールスペーサ23の外側には第1層間絶縁膜51が設けられている。P型領域13b上の部分は絶縁膜21、ゲート電極および第1層間絶縁膜51が設けられておらず、サイドウォールスペーサ23で挟まれた溝52となっている。サイドウォールスペーサ23で挟まれた溝52を埋め込んで第1層間絶縁膜51上を覆うように第2層間絶縁膜51aが設けられており、第1層間絶縁膜51および第2層間絶縁膜51aにはN+型領域33およびP+型領域34に達するようにコンタクトホールが設けられている。また、第1層間絶縁膜51および第2層間絶縁膜51aのコンタクトホールにはコンタクトプラグ61が設けられており、第2層間絶縁膜51a上に設けられたメタル配線62とN+型領域33およびP+型領域34とがコンタクトプラグ61を介して電気的に接続されている。
【0052】
図2は、この半導体装置100における入力保護回路部の構成を示す回路図である。
【0053】
ここでは、カソードが入力パッド71に接続されたダイオード72のアノードが電源電圧Vssに接続され、アノードが入力パッド71に接続されたダイオード73のカソードが電源電圧Vddに接続されている。ダイオード72およびダイオード73は、N+/N/P+型ダイオードまたはN+/P/P+型ダイオードのいずれか一方を用いても、両方を1つずつ用いてもよい。但し、N+/N/P+型ダイオードとN+/P/P+型ダイオードとで耐圧など、特性に大きな差が生じるような注入条件を用いる場合には、いずれか一方を用いることが望ましい。また、いずれか一方を用いた方が、注入層のレイアウトが簡潔である。入力パッド71は、保護抵抗74を介して内部回路部75と接続されている。
【0054】
以下に、このように構成された本実施形態の半導体装置100の製造工程について、図3A〜図3Eを用いて説明する。
【0055】
まず、図3A(a)に示すように、支持基板11上に絶縁膜12を介して半導体薄膜層13が形成されたSOI基板10に対して、フォトリソグラフイ技術を用いて、内部回路部および入力保護回路部が形成される半導体薄膜層13の所定型領域を覆うレジストパターン41を形成する。そして、レジストパターン41をマスクとしてSOI基板10の半導体領域13にAs、PまたはSbをイオン注入する。同様に、図3A(b)に示すように、レジストパターン41を剥離した後、半導体薄膜層13の所定型領域を覆うレジストパターン42を形成し、レジストパターン42をマスクとして半導体薄膜層13にB、BF2、CaまたはInをイオン注入する。そして、レジストパターン42を剥離した後、熱拡散を行うことによって、入力保護回路部および内部回路部の半導体領域に、それぞれ、N型領域13aおよびP型領域13bを形成する。
【0056】
次に、n型領域13aおよびP型領域13bの表面に膜厚数10nm程度の酸化膜およびポリシリコン膜を形成してパターニングすることによって、図3A(c)に示すように、入力保護回路部には絶縁膜21を介してゲート状構造22aを形成し、内部回路部には絶縁膜21を介してゲート電極22bを形成する。
【0057】
次に、入力保護回路部のダイオードおよび内部回路部のトランジスタのLDD構造を同時に形成する。
【0058】
まず、入力保護回路部のゲート状構造22aおよび内部回路部のゲート電極22bを形成後、図3B(d)に示すように、フォトリソグラフィ技術を用いて内部回路部のN型領域13aおよび入力保護回路部の所定型領域を覆うレジストパターン43を形成する。そして、このレジストパターン43をマスクとしてPまたはAsをイオン注入することによって、入力保護回路部のダイオード83、84および内部回路部のNチャンネルMOSトランジスタ82にN−型領域31を同時に形成する。このとき、入力保護回路部のダイオードのN型領域13aにN−型領域31を形成しない構成も可能であり、この場合に作製されるN+/N/P+型ダイオード83は、図4に示すようにN−型領域31が設けられていない構成となる。
【0059】
次に、図3B(e)に示すように、フォトリソグラフィ技術を用いて内部回路部のP型領域13bおよび入力保護回路部の所定型領域を覆うレジストパターン44を形成し、レジストパターン144をマスクとしてBF2をイオン注入することによって、入力保護回路部のダイオード83,84および内部回路部のPチャンネルMOSトランジスタ81にP−型領域32を同時に形成する。このとき、入力保護回路部のダイオードのP型領域13bにP−型領域32を形成しない構成も可能であり、この場合に作製されるN+/P/P+型ダイオード84は、図4に示すように、P−型領域32が設けられていない構成となる。
【0060】
次に、図3B(f)に示すように、CVD法等によりシリコン酸化膜またはシリコン窒化膜を堆積した後、シリコン酸化膜またはシリコン窒化膜をRIE法を用いてエッチングすることによって、入力保護回路部のゲート状構造22aおよび内部回路部のゲート電極22bの側壁にサイドウォールスペーサ23を形成する。
【0061】
次に、図3C(g)に示すように、フォトリソグラフィ技術を用いて内部回路部のN型領域13aおよび入力保護回路部の所定型領域の表面にレジストパターン45を形成し、レジストパターン45、ポリシリコン膜(ゲート状構造22aおよびゲート電極22b)およびサイドウォールスペーサ23をマスクとしてPまたはAsをイオン注入することによって、入力保護回路部のダイオード83、84および内部回路部のNチャンネルMOSトランジスタ82にN+型領域33を同時に形成する。
【0062】
同様に、図3C(h)に示すように、内部回路部のP型領域13bおよび入力保護回路部の所定型領域の表面にレジストパターン46を形成し、レジストパターン46、ポリシリコン膜(ゲート状構造22aおよびゲート電極22b)およびサイドウォールスペーサ23をマスクとしてBF2をイオン注入することによって、入力保護回路部のダイオード83、84および内部回路部のPチャンネルMOSトランジスタ81にP+型領域34を同時に形成する。
【0063】
次に、レジストパターン46を剥離した後、アニールすることによって、N−型領域31、P−型領域32、N+型領域33およびP+型領域34に注入された不純物を活性化させる。
【0064】
次に、図3C(i)に示すように、CVD法によって、入力保護回路部および内部回路部を覆うようにシリコン酸化膜からなる第1層間絶縁膜51を形成する。シリコン酸化膜の厚さは、ゲート状構造22aの高さによって大きくすることが好ましい。シリコン酸化膜の代わりに、他の材料、例えば低誘電率有機材料から第1層間絶縁膜51を形成しても良い。
【0065】
次に、化学的機械研磨(CMP)法によって第1層間絶縁膜51の上部を除去して、その表面を平坦化する。このとき、図3D(j)に示すように、ゲート状構造22aの上面を露出させる。このようにゲート状構造22aの上面を露出させる理由は、ゲート状構造22aと、そのエッチングのためのエッチャントとを接触可能な状態にするためである。
【0066】
次に、図3D(k)に示すように、フォトリソグラフィ技術を用いてダイオード形成領域以外の型領域にレジストパターン47を形成する。
【0067】
次に、図3D(l)に示すように、例えばKOH等のアルカリ溶液を用いたウェットエッチング法によってゲート状構造22aをエッチングすることによって、第1層間絶縁膜51にサイドウォールスペーサ23で挟まれた溝52を形成する。このときのエッチングは、ゲート状構造22aを選択的に除去するために行うものであり、そのためには、第1層間絶縁膜51、サイドウォールスペーサ23および絶縁膜21に対するエッチングレートと比べて、ゲート状構造に対するエッチングレートが充分に大きなエッチャントを用いてエッチングを行う必要がある。本実施形態では、ゲート状構造22aをポリシリコン膜によって形成し、第1層間絶縁膜51、サイドウォールスペーサ23および絶縁膜21を酸化膜によって形成しているため、KOH等のアルカリ溶液を用いたエッチングによって、第1層間絶縁膜51およびサイドウォールスペーサ23をほとんどエッチングすることなく、ゲート状構造22aを除去することが可能になる。
【0068】
ゲート状構造22aを除去した後、フッ酸系エッチャントを用いて、溝52の底部に位置する絶縁膜膜21を除去する。このとき、フッ酸系エッチャントを用いると、第1層間絶縁膜51の表面も薄くエッチングされるが、ゲート絶縁膜21が薄いため、問題にならない。
【0069】
次に、図3E(m)に示すように、CVD法によって、入力保護回路部および内部回路部を覆うようにシリコン酸化膜からなる第2層間絶縁膜51aを形成する。このとき、第2層間絶縁膜51aの材料は、下層の第1層間絶縁膜51と同じ材質のものであってもよい。また、第2層間絶縁膜51aの膜厚は、溝52を十分埋め込むことができる膜厚よりも厚くすることが好ましい。そして、
次に、図3E(n)に示すように、化学的機械研磨(CMP)法によって第2層間絶縁膜51aの上部を除去し、その表面を平坦化する。そして、フォトリソグラフィ技術およびエッチング技術を用いて第1層間絶縁膜51および第2層間絶縁膜51aにコンタクトホールを形成し、コンタクトプラグ61およびメタル配線62を形成して、入力保護回路部のダイオード83のN+型領域33およびP+型領域34、ダイオード84のN+型領域33およびP+型領域34、内部回路のPチャンネルMOSトランジスタのP+領域34およびNチャンネルMOSトランジスタのN+型領域33とメタル配線62とを、それぞれ、コンタクトプラグ61を介して電気的に接続することによって、図1に示すように、ゲート電極を有さない高耐圧ダイオード83および84を作製することができる。
【0070】
このように構成された本実施形態の半導体装置100によれば、SOI基板の入力保護回路部にN+/N/P+型ダイオード83またはN+/P/P+型ダイオード84を作製する際に、ゲート状構造22を形成することによって、セルフアライメントにて低濃度N型領域13aまたは低濃度P型領域33bの型領域を確保することができる。また、ゲート状構造22aを除去するため、ゲート絶縁膜21の耐圧に依存しない、高耐圧のダイオードを作製することができる。例えば、ゲート酸化膜の厚みが7nmでゲート長が0.35μmの場合、リーク電流が0.1μAのときのゲート酸化膜の耐圧は約8Vであるため、従来のダイオードでは8V以上の耐圧を得ることができないが、本実施形態によれば、低濃度半導体領域であるN型領域13aまたはP型領域13bの濃度を調整することにより、15V以上の耐圧を得ることが可能になる。
【0071】
さらに、ゲート電極と高濃度半導体領域とを電気的に接続した従来のダイオードと比べて、メタル配線、コンタクトプラグの形成領域を減らすことができるため、ダイオード面積を縮小することができる。本発明は、サイドウォールスペーサ23を設けない構成についても適用可能であるが、サイドウォールスペーサ23を設けることによって、ダイオード83および84をLDD構造として、接合耐圧をさらに高くすることができる。
【0072】
【発明の効果】
以上説明したように、本発明によれば、SOI基板の入力保護回路部にゲート状構造を形成することによって、セルフアライメントにてダイオードの接合面を規定することができる。また、最終的にゲート電極を除去することにより、SOI基板に、従来よりも微細化が可能で、ゲート絶縁膜の耐圧に依存せずに高耐圧なダイオードを作製することができる。
【図面の簡単な説明】
【図1】本発明の一実施形態である半導体装置の構成を示す断面図である。
【図2】実施形態の半導体装置における入力保護回路部の構成を示す回路図である。
【図3A】(a)〜(c)は、それぞれ、本発明の一実施形態である半導体装置の製造工程を示す断面図である。
【図3B】(d)〜(f)は、それぞれ、本発明の一実施形態である半導体装置の製造工程を示す断面図である。
【図3C】(g)〜(i)は、それぞれ、本発明の一実施形態である半導体装置の製造工程を示す断面図である。
【図3D】(j)〜(l)は、それぞれ、本発明の一実施形態である半導体装置の製造工程を示す断面図である。
【図3E】(m)および(n)は、それぞれ、本発明の一実施形態である半導体装置の製造工程を示す断面図である。
【図4】本発明の他の実施形態である半導体装置の構成を示す断面図である。
【図5】従来の半導体装置の構成を示す断面図である。
【図6】従来の半導体装置における入力保護回路部の構成を示す回路図である。
【図7A】(a)〜(c)は、それぞれ、従来の半導体装置の製造工程を示す断面図である。
【図7B】(d)〜(f)は、それぞれ、従来の半導体装置の製造工程を示す断面図である。
【図7C】(g)および(h)は、それぞれ、従来の半導体装置の製造工程を示す断面図である。
【符号の説明】
10、110 SOI基板
11、111 支持基板
12、112 絶縁膜
13、113 半導体薄膜層
13a、113a N型領域
13b、113b P型領域
21、121 絶縁膜(ゲート酸化膜)
22a ゲート状構造(ポリシリコン膜など)
22b、122 ゲート電極(ポリシリコン膜など)
23、123 サイドウォールスペーサ
31、131 N−型領域
32、132 P−型領域
33、133 N+型領域
34、134 P+型領域
41〜47、143〜146 レジストパターン
51、51a、151 層間絶縁膜
52 溝
61、161 コンタクトプラグ
62、162 メタル配線
71、171 入力パッド
72、73、172、173 ダイオード
74、174 保護抵抗
81、82、181、182 MOSトランジスタ
83、84、183、184 ダイオード
100、200 半導体装置
Claims (11)
- SOI基板に、内部回路部と、該内部回路部への電源供給ラインに分岐して接続され、該内部回路部を大電流から保護する入力保護回路部とを備えた半導体装置であって、
該入力保護回路部は、SOI基板の半導体領域に設けられた低濃度第1導電型半導体領域と、SOI基板の半導体領域に該低濃度第1導電型半導体領域を挟んで一方側に設けられた高濃度第1導電型半導体領域と他方側に設けられた高濃度第2導電型半導体領域とを含む第1ダイオード、および、SOI基板の半導体領域に設けられた低濃度第2導電型半導体領域と、SOI基板の半導体領域に該低濃度第2導電型半導体領域を挟んで一方側に設けられた高濃度第1導電型半導体領域と他方側に設けられた高濃度第2導電型半導体領域とを含む第2ダイオードの少なくとも一方を含んで構成され、
該入力保護回路部に設けられた低濃度第1導電型半導体領域と高濃度第1導電型半導体領域との接合面および低濃度第1導電型半導体領域と高濃度第2導電型半導体領域との接合面の位置が、該低濃度第1導電型半導体領域上に絶縁膜を介して設けられたゲート状構造によって自己整合的に配置されると共に、低濃度第2導電型半導体領域と高濃度第1導電型半導体領域との接合面および低濃度第2導電型半導体領域と高濃度第2導電型半導体領域との接合面の位置が、該低濃度第2導電型半導体領域上に絶縁膜を介して設けられたゲート状構造によって自己整合的に配置されて、該ゲート状構造が除去されている半導体装置。 - 前記内部回路部は、SOI基板の半導体領域に設けられた低濃度第1導電型半導体領域と、SOI基板の半導体領域に該低濃度第1導電型半導体領域を挟んで両側に設けられた高濃度第2導電型半導体領域と、該低濃度第1導電型半導体領域上に絶縁膜を介して設けられたゲート電極とを含む第1トランジスタ、および、SOI基板の半導体領域に設けられた低濃度第2導電型半導体領域と、SOI基板の半導体領域に該低濃度第2導電型半導体領域を挟んで両側に設けられた高濃度第1導電型半導体領域と、該低濃度第2導電型半導体領域上に絶縁膜を介して設けられたゲート電極とを含む第2トランジスタによって構成され、
該内部回路部に設けられた低濃度第1導電型半導体領域と高濃度第2導電型半導体領域との接合面および低濃度第2導電型半導体領域と高濃度第1導電型半導体領域との接合面の位置がゲート電極によって自己整合的に配置されている請求項1に記載の半導体装置。 - SOI基板に、内部回路部と、該内部回路部への電源供給ラインに分岐して接続され、該内部回路部を大電流から保護する入力保護回路部とを備えた半導体装置であって、
該入力保護回路部は、SOI基板の半導体領域に設けられた低濃度第1導電型半導体領域と、該低濃度第1導電型半導体領域の一方側端上部に設けられたLDD第1導電型半導体領域と他方側端上部に設けられたLDD第2導電型半導体領域と、SOI基板の半導体領域に該低濃度第1導電型半導体領域を挟んでLDD第1導電型半導体領域側に設けられた高濃度第1導電型半導体領域とLDD第2導電型半導体領域側に設けられた高濃度第2導電型半導体領域と、該LDD第1導電型半導体領域上および該LDD第2導電型半導体領域上に設けられた側壁絶縁膜とを含む第1ダイオード、並びに、SOI基板の半導体領域に設けられた低濃度第2導電型半導体領域と、該低濃度第2導電型半導体領域の一方側端上部に設けられたLDD第1導電型半導体領域と他方側端上部に設けられたLDD第2導電型半導体領域と、SOI基板の半導体領域に該低濃度第2導電型半導体領域を挟んでLDD第1導電型半導体領域側に設けられた高濃度第1導電型半導体領域とLDD第2導電型半導体領域側に設けられた高濃度第2導電型半導体領域と、該LDD第1導電型半導体領域上および該LDD第2導電型半導体領域上に設けられた側壁絶縁膜とを含む第2ダイオードの少なくとも一方を含んで構成され、
該入力保護回路部に設けられた低濃度第1導電型半導体領域とLDD第1導電型半導体領域との接合面、および低濃度第1導電型半導体領域とLDD第2導電型半導体領域との接合面の位置が、該低濃度第1導電型半導体領域上に絶縁膜を介して設けられたゲート状構造によって自己整合的に配置されると共に、低濃度第2導電型半導体領域とLDD第1導電型半導体領域との接合面、および低濃度第2導電型半導体領域とLDD第2導電型半導体領域との接合面の位置が、該低濃度第2導電型半導体領域上に絶縁膜を介して設けられたゲート状構造によって自己整合的に配置されて、該ゲート状構造が除去されており、
該入力保護回路部に設けられた低濃度第1導電型半導体領域と高濃度第1導電型半導体領域との接合面、低濃度第1導電型半導体領域と高濃度第2導電型半導体領域との接合面、LDD第1導電型半導体領域と高濃度第1導電型半導体領域との接合面、LDD第2導電型半導体領域と高濃度第2導電型半導体領域との接合面、低濃度第2導電型半導体領域と高濃度第1導電型半導体領域との接合面および低濃度第2導電型半導体領域と高濃度第2導電型半導体領域との接合面の位置が側壁絶縁膜によって自己整合的に配置されている半導体装置。 - 前記内部回路部は、SOI基板の半導体領域に設けられた低濃度第1導電型半導体領域と、該第1導電型半導体領域の両端上部に設けられたLDD第2導電型半導体領域と、SOI基板の半導体領域に該低濃度第1導電型半導体領域および該LDD第2導電型半導体領域を挟んで両側に設けられた高濃度第2導電型半導体領域と、該低濃度第1導電型半導体領域上に絶縁膜を介して設けられたゲート電極と、該LDD第2導電型半導体領域上に設けられた側壁絶縁膜とを含む第1トランジスタ、並びに、SOI基板の半導体領域に設けられた低濃度第2導電型半導体領域と、該低濃度第2導電型半導体領域の両端上部に設けられたLDD第1導電型半導体領域と、SOI基板の半導体領域に該低濃度第2導電型半導体領域および該LDD第1導電型半導体領域を挟んで両側に設けられた高濃度第1導電型半導体領域と、該低濃度第2導電型半導体領域上に絶縁膜を介して設けられたゲート電極と、該LDD第1導電型半導体領域上に設けられた側壁絶縁膜とを含む第2トランジスタによって構成され、
該内部回路部に設けられた低濃度第1導電型半導体領域とLDD第2導電型半導体領域との接合面および低濃度第2導電型半導体領域とLDD第1導電型半導体領域との接合面の位置がゲート電極によって自己整合的に配置され、
該内部回路部に設けられた低濃度第1導電型半導体領域と高濃度第2導電型半導体領域との接合面、LDD第2導電型半導体領域と高濃度第2導電型半導体領域との接合面、低濃度第2導電型半導体領域と高濃度第1導電型半導体領域との接合面、およびLDD第1導電型半導体領域と高濃度第1導電型半導体領域との接合面の位置が側壁絶縁膜によって自己整合的に配置されている請求項3に記載の、半導体装置。 - 前記内部回路部の第1導電型半導体領域は、前記入力保護回路部の第1導電型半導体領域と同じイオン注入条件で形成され、前記内部回路部の第2導電型半導体領域は、前記入力保護回路部の第2導電型半導体領域と同じイオン注入条件で形成され、前記内部回路部の高濃度第1導電型半導体領域は、前記入力保護回路部の高濃度第1導電型半導体領域と同じイオン注入条件で形成され、前記内部回路部の高濃度第2導電型半導体領域は、前記入力保護回路部の高濃度第2導電型半導体領域と同じイオン注入条件で形成されている請求項2〜請求項4のいずれかに記載の半導体装置。
- 前記内部回路部のLDD第1導電型半導体領域は、前記入力保護回路部のLDD第1導電型半導体領域と同じイオン注入条件で形成され、前記内部回路部のLDD第2導電型半導体領域は、前記入力保護回路部のLDD第2導電型半導体領域と同じイオン注入条件で形成されている請求項4に記載の半導体装置。
- 前記第1導電型はN型またはP型であり、前記第2導電型は前記第1導電型と反対の導電型である請求項1〜請求項6のいずれかに記載の半導体装置。
- SOI基板に、内部回路部と、該内部回路部への電源供給ラインに分岐して接続され、該内部回路部を大電流から保護する入力保護回路部とを備えた半導体装置を製造する方法であって、
該内部回路形成部の半導体領域に低濃度第1導電型半導体領域および低濃度第2導電型半導体領域を形成し、該低濃度第1導電型半導体領域および該低濃度第2導電型半導体領域上に絶縁膜を介してゲート電極を形成すると共に、該入力保護回路形成部の半導体領域に低濃度第1導電型半導体領域および低濃度第2導電型半導体領域を形成し、該低濃度第1導電型半導体領域および該低濃度第2導電型半導体領域上に絶縁膜を介してゲート状構造を形成する工程と、
該ゲート電極およびレジストパターンをマスクとして、該内部回路部を構成する第1トランジスタのソース・ドレイン形成領域にイオン注入して、高濃度第2導電型不純物領域を形成すると共に、該ゲート状構造およびレジストパターンをマスクとして、該入力保護回路部を構成するダイオードのアノード電極およびカソード電極の一方の電極形成部にイオン注入して、高濃度第2導電型不純物領域を形成する工程と、
該ゲート電極およびレジストパターンをマスクとして、該内部回路部を構成する第2トランジスタのソース・ドレイン形成領域にイオン注入して、高濃度第1導電型不純物領域を形成すると共に、該ゲート状構造およびレジストパターンをマスクとして、該入力保護回路部を構成するダイオードのアノード電極およびカソード電極の他方の電極形成部にイオン注入して、高濃度第1導電型不純物領域を形成する工程と、
第1層間絶縁膜にてSOI基板を覆う工程と、
該第1層間絶縁膜の表面部を除去して、該ゲート電極および該ゲート状構造の上面を露出させる工程と、
該ゲート状構造を選択的に除去して、該入力保護回路部に第1層間絶縁膜に挟まれた溝を形成する工程と、
第2層間絶縁膜にてSOI基板を覆い、該溝を埋める工程とを含む半導体装置の製造方法。 - SOI基板に、内部回路部と、該内部回路部への電源供給ラインに分岐して接続され、該内部回路部を大電流から保護する入力保護回路部とを備えた半導体装置を製造する方法であって、
該内部回路形成部の半導体領域に低濃度第1導電型半導体領域および低濃度第2導電型半導体領域を形成し、該低濃度第1導電型半導体領域および該低濃度第2導電型半導体領域上に絶縁膜を介してゲート電極を形成すると共に、該入力保護回路形成部の半導体領域に低濃度第1導電型半導体領域および低濃度第2導電型半導体領域を形成し、該低濃度第1導電型半導体領域および該低濃度第2導電型半導体領域上に絶縁膜を介してゲート状構造を形成する工程と、
該ゲート電極およびレジストパターンをマスクとして、該内部回路部を構成する第1トランジスタのソース・ドレイン形成領域にイオン注入して、LDD第2導電型半導体領域を形成すると共に、該ゲート状構造およびレジストパターンをマスクとして、該入力保護回路部を構成するダイオードのアノード電極およびカソード電極の一方の電極形成部にイオン注入して、LDD第2導電型半導体領域を形成する工程と、
該ゲート電極およびレジストパターンをマスクとして、該内部回路部を構成する第2トランジスタのソース・ドレイン形成領域にイオン注入して、LDD第1導電型半導体領域を形成すると共に、該ゲート状構造およびレジストパターンをマスクとして、該入力保護回路部を構成するダイオードのアノード電極およびカソード電極の他方の電極形成部にイオン注入して、LDD第1導電型半導体領域を形成する工程と、
該ゲート電極および該ゲート状構造の側壁に側壁絶縁膜を形成する工程と、
該ゲート電極、該側壁絶縁膜およびレジストパターンをマスクとして、該内部回路部を構成する第1トランジスタのソース・ドレイン形成領域にイオン注入して、高濃度第2導電型不純物領域を形成すると共に、該ゲート状構造、該側壁絶縁膜およびレジストパターンをマスクとして、該入力保護回路部を構成するダイオードのアノード電極およびカソード電極の一方の電極形成部にイオン注入して、高濃度第2導電型不純物領域を形成する工程と、
該ゲート電極、該側壁絶縁膜およびレジストパターンをマスクとして、該内部回路部を構成する第2トランジスタのソース・ドレイン形成領域にイオン注入して、高濃度第1導電型不純物領域を形成すると共に、該ゲート状構造、該側壁絶縁膜およびレジストパターンをマスクとして、該入力保護回路部を構成するダイオードのアノード電極およびカソード電極の他方の電極形成部にイオン注入して、高濃度第1導電型不純物領域を形成する工程と、
第1層間絶縁膜にてSOI基板を覆う工程と、
該第1層間絶縁膜の表面部を除去して、該ゲート電極および該ゲート状構造の上面を露出させる工程と、
該ゲート状構造を選択的に除去して、該入力保護回路部に側壁絶縁膜に挟まれた溝を形成する工程と、
第2層間絶縁膜にてSOI基板を覆い、該溝を埋める工程とを含む半導体装置の製造方法。 - 前記第1導電型はN型またはP型であり、前記第2導電型は前記第1導電型と反対の導電型である請求項8または請求項9に記載の半導体装置の製造方法。
- 前記溝を形成する工程において、フォトリソグラフィ技術にて前記内部回路形成部のゲート電極上面およびダイオード形成部を除く入力保護回路形成部のゲート電極上面をレジストパターンで覆い、ダイオード形成部のゲート電極のみを選択的にエッチングする請求項8または請求項9に記載の半導体装置の製造方法。
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