JP4172628B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP4172628B2 JP4172628B2 JP2002263429A JP2002263429A JP4172628B2 JP 4172628 B2 JP4172628 B2 JP 4172628B2 JP 2002263429 A JP2002263429 A JP 2002263429A JP 2002263429 A JP2002263429 A JP 2002263429A JP 4172628 B2 JP4172628 B2 JP 4172628B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor region
- type semiconductor
- concentration
- conductivity type
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、ＳＯＩ基板に設けられた内部回路部を大電流から保護するためにＰＮ接合ダイオードからなる入力保護回路部が設けられている半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
近年、低消費電力、高速動作を実現可能とする次世代デバイスとして、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いた半導体装置の開発が進められている。
【０００３】
従来のＳＯＩ基板を用いた半導体装置においては、内部回路部を保護するために、電源供給ラインに分岐して入力保護回路部が設けられており、過大な電流が供給されたときに入力保護回路部に電流が流れることによって、内部回路が保護されるようになっている。この入力保護回路部を構成する素子の一つとしては、例えばダイオードが用いられており、その耐圧を向上させるため、高濃度Ｎ＋型半導体領域および高濃度Ｐ＋型半導体領域の間に低濃度Ｎ型半導体領域または低濃度Ｐ型半導体領域が設けられて、Ｎ＋／Ｎ／Ｐ＋型またはＮ＋／Ｐ／Ｐ＋型の構造とされている。
【０００４】
このような内部回路部を保護するための入力保護回路部を有する半導体装置として、例えば、従来、図５に示すような半導体装置２００が提案されている（例えば、特許文献１参照）。
【０００５】
この半導体装置２００は、支持基板１１１上に絶縁膜１１２を介して半導体薄膜層１１３が設けられたＳＯＩ基板１１０を用いて作製されている。内部回路部は、ＰチャンネルＭＯＳトランジスタ１８１およびＮチャンネルＭＯＳトランジスタ１８２によって構成されており、入力保護回路部は、Ｎ＋／Ｎ／Ｐ＋型ダイオード１８３およびＮ＋／Ｐ／Ｐ＋型ダイオード１８４によって構成されている。
【０００６】
内部回路部を構成するＰチャンネルＭＯＳトランジスタ１８１は、ＳＯＩ基板１１０の半導体薄膜層１１３にチャンネル領域であるＮ型領域１１３ａが設けられ、Ｎ型領域１１３ａの両端上部にＬＤＤ領域であるＰ−型領域１３２が設けられ、Ｎ型領域１１３ａとＰ−型領域１３２とを挟んで両側にソース・ドレイン型領域であるＰ＋型領域１３４が設けられている。また、Ｎ型領域１１３ａ上にゲート絶縁膜１２１を介してゲート電極１２２が設けられ、Ｐ−型領域１３２上にサイドウォールスペーサ（側壁絶縁膜）１２３が設けられている。その上を覆うように層間絶縁膜１５１が設けられており、層間絶縁膜１５１にはＰ＋型領域１３４およびゲート電極１２２に達するようにコンタクトホールが設けられている。また、層間絶縁膜１５１のコンタクトホールにはコンタクトプラグ１６１が設けられており、層間絶縁膜１５１上に設けられたメタル配線１６２とＰ＋型領域１３４およびゲート電極１２２とがコンタクトプラグ１６１を介して電気的に接続されている。
【０００７】
また、内部回路部を構成するＮチャンネルＭＯＳトランジスタ１８２は、ＳＯＩ基板１１０の半導体薄膜層１１３にチャンネル型領域であるＰ型領域１１３ｂが設けられ、Ｐ型領域１１３ｂの両端上部にＬＤＤ領域であるＮ−型領域１３１が設けられ、Ｐ型領域１１３ｂとＮ−型領域１３１とを挟んで両側にソース・ドレイン型領域であるＮ＋型領域１３３が設けられている。また、Ｐ型領域１１３ｂ上にゲート絶縁膜１２１を介してゲート電極１２２が設けられ、Ｎ−型領域１３１上にサイドウォールスペーサ１２３が設けられている。その上を覆うように層間絶縁膜１５１が設けられており、層間絶縁膜１５１にはＮ＋型領域１３３およびゲート電極１２２に達するようにコンタクトホールが設けられている。また、層間絶縁膜１５１のコンタクトホールにはコンタクトプラグ１６１が設けられており、層間絶縁膜１５１上に設けられたメタル配線１６２とＮ＋型領域１３３およびゲート電極１２２とがコンタクトプラグ１６１を介して電気的に接続されている。
【０００８】
また、入力保護回路部を構成するＮ＋／Ｎ／Ｐ＋型ダイオード１８３は、ＳＯＩ基板１１０の半導体薄膜層１１３に低濃度半導体領域であるＮ型領域１１３ａが設けられ、Ｎ型領域１１３ａの両端上部にＬＤＤ領域であるＮ−型領域１３１およびＰ−型領域１３２がそれぞれ設けられ、Ｎ型領域１１３ａとＮ−型領域１３１およびＰ−型領域１３２とを挟んで両側に高濃度半導体領域であるＮ＋型領域１３３およびＰ＋型領域１３４がそれぞれ設けられている。また、Ｎ型領域１１３ａ上に絶縁膜１２１を介してゲート電極１２２が設けられ、Ｎ−型領域１３１およびＰ−型領域１３２上にそれぞれサイドウォールスペーサ１２３が設けられている。その上を覆うように層間絶縁膜１５１が設けられており、層間絶縁膜１５１にはＮ＋型領域１３３、Ｐ＋型領域１３４およびゲート電極１２２に達するようにコンタクトホールが設けられている。また、層間絶縁膜１５１のコンタクトホールにはコンタクトプラグ１６１が設けられており、層間絶縁膜１５１上に設けられたメタル配線１６２とＮ＋型領域１３３、Ｐ＋型領域１３４およびゲート電極１２２とがコンタクトプラグ１６１を介して電気的に接続されている。
【０００９】
また、入力保護回路部を構成するＮ＋／Ｐ／Ｐ＋型ダイオード１８４は、ＳＯＩ基板１１０の半導体薄膜層１１３に低濃度半導体領域であるＰ型領域１１３ｂが設けられ、Ｐ型領域１１３ｂの両端上部にＬＤＤ領域であるＮ−型領域１３１およびＰ−型領域１３２がそれぞれ設けられ、Ｐ型領域１１３ｂとＮ−型領域１３１およびＰ−型領域１３２とを挟んで両側に高濃度半導体領域であるＮ＋型領域１３３およびＰ＋型領域１３４がそれぞれ設けられている。また、Ｐ型領域１１３ｂ上に絶縁膜１２１を介してゲート電極１２２が設けられ、Ｎ−型領域１３１およびＰ−型領域１３２上にそれぞれサイドウォールスペーサ１２３が設けられている。その上を覆うように層間絶縁膜１５１が設けられており、層間絶縁膜１５１にはＮ＋型領域１３３、Ｐ＋型領域１３４およびゲート電極１２２に達するようにコンタクトホールが設けられている。また、層間絶縁膜１５１のコンタクトホールにはコンタクトプラグ１６１が設けられており、層間絶縁膜１５１上に設けられたメタル配線１６２とＮ＋型領域１３３、Ｐ＋型領域１３４およびゲート電極１２２とがコンタクトプラグ１６１を介して電気的に接続されている。
【００１０】
図６は、この半導体装置２００における入力保護回路部の構成を示す回路図である。
【００１１】
ここでは、カソードが入力パッド１７１に接続されたダイオード１７２のアノードが電源電圧Ｖｓｓに接続され、アノードが入力パッド１７１に接続されたダイオード１７３のカソードが電源電圧Ｖｄｄに接続されている。また、ゲート電極１２２は、入力パッド１７１に接続されており、入力パッド１７１は、保護抵抗１７４を介して内部回路部１７５と接続されている。
【００１２】
以下に、従来の半導体装置２００の製造工程について、図７Ａ〜図７Ｃを用いて説明する。
【００１３】
まず、図７Ａ（ａ）に示すように、支持基板１１１上に絶縁膜１１２を介して半導体薄膜層１１３が形成されたＳＯＩ基板１１０に対して、フォトリソグラフイ技術を用いてレジストパターンを形成する。そして、内部回路部および入力保護回路部が形成される半導体薄膜層１１３の所定型領域に、Ａｓ、ＰまたはＳｂをイオン注入することによってＮ型領域１１３ａを形成し、Ｂ，ＢＦ２，ＣａまたはＩｎをイオン注入することによってＰ型領域１１３ｂを形成する。
【００１４】
次に、Ｎ型領域１１３ａおよびＰ型領域１１３ｂの表面に膜厚数ｎｍ程度の酸化膜および膜厚数１０ｎｍ程度のポリシリコン膜を形成してパターニングすることによって、絶縁膜１２１およびゲート電極１２２を形成する。
【００１５】
次に、入力保護回路部のダイオードおよび内部回路部のトランジスタのＬＤＤ構造を同時に形成する。
【００１６】
まず、入力保護回路部および内部回路部のゲート電極１２２を形成後、図７Ａ（ｂ）に示すように、フォトリソグラフィ技術を用いて内部回路部のＮ型半導体領域１１３ａおよび入力保護回路部の所定型領域を覆うレジストパターン１４３を形成する。そして、このレジストパターン１４３をマスクとしてＰまたはＡｓをイオン注入することによって、入力保護回路部のダイオード１８３、１８４および内部回路部のＮチャンネルＭＯＳトランジスタ１８２にＮ−型領域１３１を形成する。
【００１７】
次に、図７Ａ（ｃ）に示すように、フォトリソグラフィ技術を用いて内部回路部のＰ型領域１１３ｂおよび入力保護回路部の所定型領域を覆うレジストパターン１４４を形成し、レジストパターン１４４をマスクとしてＢＦ２をイオン注入することによって、入力保護回路部のダイオード１８３、１８４および内部回路部のＰチャンネルＭＯＳトランジスタ１８１にＰ−型領域１３２を形成する。
【００１８】
次に、図７Ｂ（ｄ）に示すように、ＣＶＤ法等によりシリコン酸化膜またはシリコン窒化膜を堆積した後、シリコン酸化膜またはシリコン窒化膜をＲＩＥ法を用いてエッチングすることによって、ゲート電極１２２の側壁にサイドウォールスペーサ１２３を形成する。
【００１９】
次に、図７Ｂ（ｅ）に示すように、フォトリソグラフィ技術を用いて内部回路部のＮ型領域１１３ａおよび入力保護回路部の所定型領域の表面にレジストパターン１４５を形成し、レジストパターン１４５、ポリシリコン膜（ゲート電極）１２２およびサイドウォールスペーサ１２３をマスクとしてＰまたはＡｓをイオン注入することによって、入力保護回路部のダイオード１８３、１８４および内部回路部のＮチャンネルＭＯＳトランジスタ１８２にＮ＋型領域１３３を形成する。
【００２０】
同様に、図７Ｂ（ｆ）に示すように、内部回路部のＰ型領域１１３ｂおよび入力保護回路部の所定型領域の表面にレジストパターン１４６を形成し、レジストパターン１４６、ポリシリコン膜１２２およびサイドウォールスペーサ１２３をマスクとしてＢＦ２をイオン注入することによって、入力保護回路部のダイオード１８３、１８４および内部回路部のＰチャンネルＭＯＳトランジスタ１８１にＰ＋型領域１３４を形成する。
【００２１】
次に、レジストパターン１４６を剥離した後、アニールすることによって、Ｎ−型領域１３１、Ｐ−型領域１３２、Ｎ＋型領域１３３およびＰ＋型領域１３４に注入された不純物を活性化させる。
【００２２】
次に、図７Ｃ（ｇ）に示すように、ＣＶＤ法によって、入力保護回路部および内部回路部を覆うようにシリコン酸化膜からなる層間絶縁膜１５１を形成し、化学的機械研磨（ＣＭＰ）法によって層間絶縁膜１５１の上部を除去して、その表面を平坦化する。
【００２３】
次に、図７Ｃ（ｈ）に示すように、フォトリソグラフィ技術およびエッチング技術を用いて層間絶縁膜１５１にコンタクトホールを形成し、コンタクトプラグ１６１およびメタル配線１６２を形成して、入力保護回路部のダイオード１８３のＮ＋型領域１３３、Ｐ＋型領域１３４およびゲート電極１２２、ダイオード１８４のＮ＋型領域１３３、Ｐ＋型領域１３４およびゲート電極１２２、内部回路のＰチャンネルＭＯＳトランジスタのＰ＋領域１３４およびゲート電極１２２、ＮチャンネルＭＯＳトランジスタのＮ＋型領域１３３およびゲート電極１２２とメタル配線１６２とを、それぞれ、コンタクトプラグ１６１を介して電気的に接続する。
【００２４】
この半導体装置２００によれば、ダイオード１８３および１８４のゲート電極１２２と高濃度Ｎ＋型領域１３３とを電気的に接続して、ゲート電極の電位を高濃度Ｎ＋型半導体領域１３３と同電位に保つことによって、製造工程中にチャージングダメージを受けたとしても、ゲート電極とＳＯＩ基板とが同電位になっているため、ゲート絶縁膜の破壊が生じにくい。
【００２５】
また、ＳＯＩ基板の入力保護回路部にゲート電極１２２を形成することによって、セルフアライメントにて低濃度Ｎ型領域１１３ａと高濃度Ｎ＋型領域１３３との接合面、低濃度Ｎ型領域１１３ａと高濃度Ｐ＋型領域１３４との接合面、低濃度Ｐ型領域１１３ｂと高濃度Ｎ＋型領域１３３との接合面、および低濃度Ｐ型領域１３３ｂと高濃度Ｐ＋型領域１３４との接合面を形成することができる。また、入力保護回路部にサイドウォールスペーサ１２３を設けることによって、ダイオード１８３および１８４をＬＤＤ構造として、接合耐圧を高くすることができる。
【００２６】
【特許文献１】
特開平１１−７４５３０号公報
【００２７】
【発明が解決しようとする課題】
しかしながら、上記特開平１１−７４５３０号公報に開示されているような、ゲート電極の電位を高濃度Ｎ＋型半導体領域と同電位に保つダイオードにおいて、例えばＮ＋／Ｐ／Ｐ＋型のダイオードでは、高濃度Ｐ型半導体領域の濃度を低くすることによって、高濃度Ｎ＋型半導体領域と低濃度Ｐ型半導体領域との接合耐圧をゲート酸化膜の耐圧よりも高くしても、ゲート酸化膜を通してゲート電極からＳＯＩ基板に電流が流れてしまう。このため、ゲート電極の電位を高濃度Ｎ＋型半導体領域と同電位に保つように構成された従来のダイオードの耐圧は、ゲート酸化膜の耐圧で決定されることになり、それ以上に耐圧を高くすることができない。例えば、ゲート酸化膜の膜厚が７ｎｍでゲート長が０．３５μｍの場合、リーク電流が０．１μＡのときのゲート酸化膜の耐圧は約８Ｖであるため、従来のダイオードでは８Ｖ以上の耐圧を得ることができない。
【００２８】
また、上記特開平１１−７４５３０号公報に開示されているダイオードでは、ゲート電極の電位を高濃度Ｎ＋型半導体領域と同電位に保つために、ゲート電極と高濃度Ｎ＋型半導体領域とを電気的に接続する配線およびコンタクトプラグが必要である。このため、配線およびコンタクトプラグを配置するための領域が必要となり、入力保護回路部の面積が大きくなるという問題がある。
【００２９】
本発明は、このような従来技術の課題を解決するためになされたものであり、セルフアライメントにて低濃度Ｎ型半導体領域および低濃度Ｐ型半導体領域を確保しつつ、ダイオードの耐圧を向上させると共に、入力保護回路部の面積を縮小することができる半導体装置およびその製造方法を提供することを目的とする。
【００３０】
【課題を解決するための手段】
本発明の半導体装置は、ＳＯＩ基板に、内部回路部と、該内部回路部への電源供給ラインに分岐して接続され、該内部回路部を大電流から保護する入力保護回路部とを備えた半導体装置であって、該入力保護回路部は、ＳＯＩ基板の半導体領域に設けられた低濃度第１導電型半導体領域と、ＳＯＩ基板の半導体領域に該低濃度第１導電型半導体領域を挟んで一方側に設けられた高濃度第１導電型半導体領域と他方側に設けられた高濃度第２導電型半導体領域とを含む第１ダイオード、および、ＳＯＩ基板の半導体領域に設けられた低濃度第２導電型半導体領域と、ＳＯＩ基板の半導体領域に該低濃度第２導電型半導体領域を挟んで一方側に設けられた高濃度第１導電型半導体領域と他方側に設けられた高濃度第２導電型半導体領域とを含む第２ダイオードの少なくとも一方を含んで構成され、該入力保護回路部に設けられた低濃度第１導電型半導体領域と高濃度第１導電型半導体領域との接合面および低濃度第１導電型半導体領域と高濃度第２導電型半導体領域との接合面の位置が、該低濃度第１導電型半導体領域上に絶縁膜を介して設けられたゲート状構造によって自己整合的に配置されると共に、低濃度第２導電型半導体領域と高濃度第１導電型半導体領域との接合面および低濃度第２導電型半導体領域と高濃度第２導電型半導体領域との接合面の位置が、該低濃度第２導電型半導体領域上に絶縁膜を介して設けられたゲート状構造によって自己整合的に配置されて、該ゲート状構造が除去されており、そのことにより上記目的が達成される。
【００３１】
前記内部回路部は、ＳＯＩ基板の半導体領域に設けられた低濃度第１導電型半導体領域と、ＳＯＩ基板の半導体領域に該低濃度第１導電型半導体領域を挟んで両側に設けられた高濃度第２導電型半導体領域と、該低濃度第１導電型半導体領域上に絶縁膜を介して設けられたゲート電極とを含む第１トランジスタ、および、ＳＯＩ基板の半導体領域に設けられた低濃度第２導電型半導体領域と、ＳＯＩ基板の半導体領域に該低濃度第２導電型半導体領域を挟んで両側に設けられた高濃度第１導電型半導体領域と、該低濃度第２導電型半導体領域上に絶縁膜を介して設けられたゲート電極とを含む第２トランジスタによって構成され、該内部回路部に設けられた低濃度第１導電型半導体領域と高濃度第２導電型半導体領域との接合面および低濃度第２導電型半導体領域と高濃度第１導電型半導体領域との接合面の位置がゲート電極によって自己整合的に配置されている。
【００３２】
本発明の半導体装置は、ＳＯＩ基板に、内部回路部と、該内部回路部への電源供給ラインに分岐して接続され、該内部回路部を大電流から保護する入力保護回路部とを備えた半導体装置であって、該入力保護回路部は、ＳＯＩ基板の半導体領域に設けられた低濃度第１導電型半導体領域と、該低濃度第１導電型半導体領域の一方側端上部に設けられたＬＤＤ第１導電型半導体領域と他方側端上部に設けられたＬＤＤ第２導電型半導体領域と、ＳＯＩ基板の半導体領域に該低濃度第１導電型半導体領域を挟んでＬＤＤ第１導電型半導体領域側に設けられた高濃度第１導電型半導体領域とＬＤＤ第２導電型半導体領域側に設けられた高濃度第２導電型半導体領域と、該ＬＤＤ第１導電型半導体領域上および該ＬＤＤ第２導電型半導体領域上に設けられた側壁絶縁膜とを含む第１ダイオード、並びに、ＳＯＩ基板の半導体領域に設けられた低濃度第２導電型半導体領域と、該低濃度第２導電型半導体領域の一方側端上部に設けられたＬＤＤ第１導電型半導体領域と他方側端上部に設けられたＬＤＤ第２導電型半導体領域と、ＳＯＩ基板の半導体領域に該低濃度第２導電型半導体領域を挟んでＬＤＤ第１導電型半導体領域側に設けられた高濃度第１導電型半導体領域とＬＤＤ第２導電型半導体領域側に設けられた高濃度第２導電型半導体領域と、該ＬＤＤ第１導電型半導体領域上および該ＬＤＤ第２導電型半導体領域上に設けられた側壁絶縁膜とを含む第２ダイオードの少なくとも一方を含んで構成され、該入力保護回路部に設けられた低濃度第１導電型半導体領域とＬＤＤ第１導電型半導体領域との接合面、および低濃度第１導電型半導体領域とＬＤＤ第２導電型半導体領域との接合面の位置が、該低濃度第１導電型半導体領域上に絶縁膜を介して設けられたゲート状構造によって自己整合的に配置されると共に、低濃度第２導電型半導体領域とＬＤＤ第１導電型半導体領域との接合面、および低濃度第２導電型半導体領域とＬＤＤ第２導電型半導体領域との接合面の位置が、該低濃度第２導電型半導体領域上に絶縁膜を介して設けられたゲート状構造によって自己整合的に配置されて、該ゲート状構造が除去されており、該入力保護回路部に設けられた低濃度第１導電型半導体領域と高濃度第１導電型半導体領域との接合面、低濃度第１導電型半導体領域と高濃度第２導電型半導体領域との接合面、ＬＤＤ第１導電型半導体領域と高濃度第１導電型半導体領域との接合面、ＬＤＤ第２導電型半導体領域と高濃度第２導電型半導体領域との接合面、低濃度第２導電型半導体領域と高濃度第１導電型半導体領域との接合面および低濃度第２導電型半導体領域と高濃度第２導電型半導体領域との接合面の位置が側壁絶縁膜によって自己整合的に配置されており、そのことにより上記目的が達成される。
【００３３】
前記内部回路部は、ＳＯＩ基板の半導体領域に設けられた低濃度第１導電型半導体領域と、該第１導電型半導体領域の両端上部に設けられたＬＤＤ第２導電型半導体領域と、ＳＯＩ基板の半導体領域に該低濃度第１導電型半導体領域および該ＬＤＤ第２導電型半導体領域を挟んで両側に設けられた高濃度第２導電型半導体領域と、該低濃度第１導電型半導体領域上に絶縁膜を介して設けられたゲート電極と、該ＬＤＤ第２導電型半導体領域上に設けられた側壁絶縁膜とを含む第１トランジスタ、並びに、ＳＯＩ基板の半導体領域に設けられた低濃度第２導電型半導体領域と、該低濃度第２導電型半導体領域の両端上部に設けられたＬＤＤ第１導電型半導体領域と、ＳＯＩ基板の半導体領域に該低濃度第２導電型半導体領域および該ＬＤＤ第１導電型半導体領域を挟んで両側に設けられた高濃度第１導電型半導体領域と、該低濃度第２導電型半導体領域上に絶縁膜を介して設けられたゲート電極と、該ＬＤＤ第１導電型半導体領域上に設けられた側壁絶縁膜とを含む第２トランジスタによって構成され、該内部回路部に設けられた低濃度第１導電型半導体領域とＬＤＤ第２導電型半導体領域との接合面および低濃度第２導電型半導体領域とＬＤＤ第１導電型半導体領域との接合面の位置がゲート電極によって自己整合的に配置され、該内部回路部に設けられた低濃度第１導電型半導体領域と高濃度第２導電型半導体領域との接合面、ＬＤＤ第２導電型半導体領域と高濃度第２導電型半導体領域との接合面、低濃度第２導電型半導体領域と高濃度第１導電型半導体領域との接合面、およびＬＤＤ第１導電型半導体領域と高濃度第１導電型半導体領域との接合面の位置が側壁絶縁膜によって自己整合的に配置されている。
【００３４】
前記内部回路部の第１導電型半導体領域は、前記入力保護回路部の第１導電型半導体領域と同じイオン注入条件で形成され、前記内部回路部の第２導電型半導体領域は、前記入力保護回路部の第２導電型半導体領域と同じイオン注入条件で形成され、前記内部回路部の高濃度第１導電型半導体領域は、前記入力保護回路部の高濃度第１導電型半導体領域と同じイオン注入条件で形成され、前記内部回路部の高濃度第２導電型半導体領域は、前記入力保護回路部の高濃度第２導電型半導体領域と同じイオン注入条件で形成されていてもよい。
【００３５】
前記内部回路部のＬＤＤ第１導電型半導体領域は、前記入力保護回路部のＬＤＤ第１導電型半導体領域と同じイオン注入条件で形成され、前記内部回路部のＬＤＤ第２導電型半導体領域は、前記入力保護回路部のＬＤＤ第２導電型半導体領域と同じイオン注入条件で形成されていてもよい。
【００３６】
前記第１導電型はＮ型またはＰ型であり、前記第２導電型は前記第１導電型と反対の導電型である。
【００３７】
本発明の半導体装置の製造方法は、ＳＯＩ基板に、内部回路部と、該内部回路部への電源供給ラインに分岐して接続され、該内部回路部を大電流から保護する入力保護回路部とを備えた半導体装置を製造する方法であって、該内部回路形成部の半導体領域に低濃度第１導電型半導体領域および低濃度第２導電型半導体領域を形成し、該低濃度第１導電型半導体領域および該低濃度第２導電型半導体領域上に絶縁膜を介してゲート電極を形成すると共に、該入力保護回路形成部の半導体領域に低濃度第１導電型半導体領域および低濃度第２導電型半導体領域を形成し、該低濃度第１導電型半導体領域および該低濃度第２導電型半導体領域上に絶縁膜を介してゲート状構造を形成する工程と、該ゲート電極およびレジストパターンをマスクとして、該内部回路部を構成する第１トランジスタのソース・ドレイン形成領域にイオン注入して、高濃度第２導電型不純物領域を形成すると共に、該ゲート状構造およびレジストパターンをマスクとして、該入力保護回路部を構成するダイオードのアノード電極およびカソード電極の一方の電極形成部にイオン注入して、高濃度第２導電型不純物領域を形成する工程と、該ゲート電極およびレジストパターンをマスクとして、該内部回路部を構成する第２トランジスタのソース・ドレイン形成領域にイオン注入して、高濃度第１導電型不純物領域を形成すると共に、該ゲート状構造およびレジストパターンをマスクとして、該入力保護回路部を構成するダイオードのアノード電極およびカソード電極の他方の電極形成部にイオン注入して、高濃度第１導電型不純物領域を形成する工程と、第１層間絶縁膜にてＳＯＩ基板を覆う工程と、該第１層間絶縁膜の表面部を除去して、該ゲート電極および該ゲート状構造の上面を露出させる工程と、該ゲート状構造を選択的に除去して、該入力保護回路部に第１層間絶縁膜に挟まれた溝を形成する工程と、第２層間絶縁膜にてＳＯＩ基板を覆い、該溝を埋める工程とを含み、そのことにより上記目的が達成される。
【００３８】
本発明の半導体装置の製造方法は、ＳＯＩ基板に、内部回路部と、該内部回路部への電源供給ラインに分岐して接続され、該内部回路部を大電流から保護する入力保護回路部とを備えた半導体装置を製造する方法であって、該内部回路形成部の半導体領域に低濃度第１導電型半導体領域および低濃度第２導電型半導体領域を形成し、該低濃度第１導電型半導体領域および該低濃度第２導電型半導体領域上に絶縁膜を介してゲート電極を形成すると共に、該入力保護回路形成部の半導体領域に低濃度第１導電型半導体領域および低濃度第２導電型半導体領域を形成し、該低濃度第１導電型半導体領域および該低濃度第２導電型半導体領域上に絶縁膜を介してゲート状構造を形成する工程と、該ゲート電極およびレジストパターンをマスクとして、該内部回路部を構成する第１トランジスタのソース・ドレイン形成領域にイオン注入して、ＬＤＤ第２導電型半導体領域を形成すると共に、該ゲート状構造およびレジストパターンをマスクとして、該入力保護回路部を構成するダイオードのアノード電極およびカソード電極の一方の電極形成部にイオン注入して、ＬＤＤ第２導電型半導体領域を形成する工程と、該ゲート電極およびレジストパターンをマスクとして、該内部回路部を構成する第２トランジスタのソース・ドレイン形成領域にイオン注入して、ＬＤＤ第１導電型半導体領域を形成すると共に、該ゲート状構造およびレジストパターンをマスクとして、該入力保護回路部を構成するダイオードのアノード電極およびカソード電極の他方の電極形成部にイオン注入して、ＬＤＤ第１導電型半導体領域を形成する工程と、該ゲート電極および該ゲート状構造の側壁に側壁絶縁膜を形成する工程と、該ゲート電極、該側壁絶縁膜およびレジストパターンをマスクとして、該内部回路部を構成する第１トランジスタのソース・ドレイン形成領域にイオン注入して、高濃度第２導電型不純物領域を形成すると共に、該ゲート状構造、該側壁絶縁膜およびレジストパターンをマスクとして、該入力保護回路部を構成するダイオードのアノード電極およびカソード電極の一方の電極形成部にイオン注入して、高濃度第２導電型不純物領域を形成する工程と、該ゲート電極、該側壁絶縁膜およびレジストパターンをマスクとして、該内部回路部を構成する第２トランジスタのソース・ドレイン形成領域にイオン注入して、高濃度第１導電型不純物領域を形成すると共に、該ゲート状構造、該側壁絶縁膜およびレジストパターンをマスクとして、該入力保護回路部を構成するダイオードのアノード電極およびカソード電極の他方の電極形成部にイオン注入して、高濃度第１導電型不純物領域を形成する工程と、第１層間絶縁膜にてＳＯＩ基板を覆う工程と、該第１層間絶縁膜の表面部を除去して、該ゲート電極および該ゲート状構造の上面を露出させる工程と、該ゲート状構造を選択的に除去して、該入力保護回路部に側壁絶縁膜に挟まれた溝を形成する工程と、第２層間絶縁膜にてＳＯＩ基板を覆い、該溝を埋める工程とを含み、そのことにより上記目的が達成される。
【００３９】
前記第１導電型はＮ型またはＰ型であり、前記第２導電型は前記第１導電型と反対の導電型である。
【００４１】
前記溝を形成する工程において、フォトリソグラフィ技術にて前記内部回路形成部のゲート電極上面およびダイオード形成部を除く入力保護回路形成部のゲート電極上面をレジストパターンで覆い、ダイオード形成部のゲート電極のみを選択的にエッチングすることができる。
【００４２】
以下に、本発明の作用について説明する。
【００４３】
本発明にあっては、ＳＯＩ基板の入力保護回路部にゲート状構造を形成することによって、セルフアライメントにて低濃度Ｎ型半導体領域と高濃度Ｎ＋型半導体領域との接合面、低濃度Ｎ型半導体領域と高濃度Ｐ＋型半導体領域との接合面、低濃度Ｐ型半導体領域と高濃度Ｎ＋型半導体領域との接合面、および低濃度Ｐ型半導体領域と高濃度Ｐ＋型半導体領域との接合面を形成することができる。また、入力保護回路部にサイドウォールスペーサを設けることによって、ダイオードをＬＤＤ構造として、接合耐圧を高くすることができる。
【００４４】
また、最終的に入力保護回路部のゲート状構造を除去することにより、特開平１１−７４５３０号公報に開示されているゲート電極の電位を高濃度Ｎ＋型半導体領域と同電位に保つダイオードのように、ダイオードの耐圧がゲート酸化膜の耐圧に依存しないため、低濃度Ｎ型半導体領域または低濃度Ｐ型半導体領域の濃度を調整することにより、さらに高耐圧を得ることができる。さらに、特開平１１−７４５３０号公報に開示されているダイオードのように、ゲート電極の電位を高濃度Ｎ＋型半導体領域と同電位に保つための配線およびコンタクトプラグが不要であるため、入力保護回路部の面積を縮小することができる。
【００４５】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面に基づいて説明する。
【００４６】
図１は、本発明の一実施形態である半導体装置１００の構成を示す断面図である。
【００４７】
この半導体装置１００は、支持基板１１上に絶縁膜１２を介して半導体薄膜層１３が設けられたＳＯＩ基板１０を用いて作製されている。内部回路部は、ＰチャンネルＭＯＳトランジスタ８１およびＮチャンネルＭＯＳトランジスタ８２によって構成されており、入力保護回路部は、Ｎ＋／Ｎ／Ｐ＋型ダイオード８３およびＮ＋／Ｐ／Ｐ＋型ダイオード８４によって構成されている。
【００４８】
内部回路部を構成するＰチャンネルＭＯＳトランジスタ８１は、ＳＯＩ基板１０の半導体薄膜層１３にチャンネル領域であるＮ型領域１３ａが設けられ、Ｎ型領域１３ａの両端上部にＬＤＤ領域であるＰ−型領域３２が設けられ、Ｎ型領域１３ａとＰ−型領域３２とを挟んで両側にソース・ドレイン型領域であるＰ＋型領域３４が設けられている。また、Ｎ型領域１３ａ上にゲート絶縁膜２１を介してゲート電極２２ｂが設けられ、Ｐ−型領域３２上にサイドウォールスペーサ（側壁絶縁膜）２３が設けられている。その上を覆うように第１層間絶縁膜５１および第２層間絶縁膜５１ａが設けられており、第１層間絶縁膜５１および第２層間絶縁膜５１ａにはＰ＋型領域３４およびゲート電極２２ｂに達するようにコンタクトホールが設けられている。また、第１層間絶縁膜５１および第２層間絶縁膜５１ａのコンタクトホールにはコンタクトプラグ６１が設けられており、第２層間絶縁膜５１ａ上に設けられたメタル配線６２とＰ＋型領域３４およびゲート電極１２２ｂとがコンタクトプラグ６１を介して電気的に接続されている。
【００４９】
また、内部回路部を構成するＮチャンネルＭＯＳトランジスタ８２は、ＳＯＩ基板１０の半導体薄膜層１３にチャンネル型領域であるＰ型領域１３ｂが設けられ、Ｐ型領域１３ｂの両端上部にＬＤＤ領域であるＮ−型領域３１が設けられ、Ｐ型領域１３ｂとＮ−型領域３１とを挟んで両側にソース・ドレイン型領域であるＮ＋型領域３３が設けられている。また、Ｐ型領域１３ｂ上にゲート絶縁膜２１を介してゲート電極２２ｂが設けられ、Ｎ−型領域３１上にサイドウォールスペーサ２３が設けられている。その上を覆うように第１層間絶縁膜５１および第２層間絶縁膜５１ａが設けられており、第１層間絶縁膜５１および第２層間絶縁膜５１ａにはＮ＋型領域３３およびゲート電極２２ｂに達するようにコンタクトホールが設けられている。また、第１層間絶縁膜５１および第２層間絶縁膜５１ａのコンタクトホールにはコンタクトプラグ６１が設けられており、第２層間絶縁膜５１ａ上に設けられたメタル配線６２とＮ＋型領域３３およびゲート電極２２ｂとがコンタクトプラグ６１を介して電気的に接続されている。
【００５０】
また、入力保護回路部を構成するＮ＋／Ｎ／Ｐ＋型ダイオード８３は、ＳＯＩ基板１０の半導体薄膜層１３に低濃度半導体領域であるＮ型領域１３ａが設けられ、Ｎ型領域１３ａの両端上部にＬＤＤ領域であるＮ−型領域３１およびＰ−型領域３２がそれぞれ設けられ、Ｎ型領域１３ａを挟んでＮ−型領域３１側に高濃度半導体領域であるＮ＋型領域１３３が設けられ、Ｎ型領域１３ａを挟んでＰ−型領域３２側に高濃度半導体領域であるＰ＋型領域１３４が設けられている。また、Ｎ−型領域３１およびＰ−型領域３２上にそれぞれサイドウォールスペーサ２３が設けられており、サイドウォールスペーサ２３の外側には第１層間絶縁膜５１が設けられている。Ｎ型領域１３ａ上の部分は絶縁膜２１、ゲート電極および第１層間絶縁膜５１が設けられておらず、サイドウォールスペーサ２３で挟まれた溝５２となっている。サイドウォールスペーサ２３で挟まれた溝５２を埋め込んで第１層間絶縁膜５１上を覆うように第２層間絶縁膜５１ａが設けられており、第１層間絶縁膜５１および第２層間絶縁膜５１ａにはＮ＋型領域３３およびＰ＋型領域３４に達するようにコンタクトホールが設けられている。また、第１層間絶縁膜５１および第２層間絶縁膜５１ａのコンタクトホールにはコンタクトプラグ６１が設けられており、第２層間絶縁膜５１ａ上に設けられたメタル配線６２とＮ＋型領域３３およびＰ＋型領域３４とがコンタクトプラグ６１を介して電気的に接続されている。
【００５１】
また、入力保護回路部を構成するＮ＋／Ｐ／Ｐ＋型ダイオード８４は、ＳＯＩ基板１０の半導体薄膜層１３に低濃度半導体領域であるＰ型領域１３ｂが設けられ、Ｐ型領域１３ｂの両端上部にＬＤＤ領域であるＮ−型領域３１およびＰ−型領域３２がそれぞれ設けられ、Ｐ型領域１３ｂを挟んでＮ−型領域３１側に高濃度半導体領域であるＮ＋型領域３３が設けられ、Ｐ型領域１３ｂを挟んでＰ−型領域３２側に高濃度半導体領域であるＰ＋型領域１３４が設けられている。また、Ｎ−型領域３１およびＰ−型領域３２上にそれぞれサイドウォールスペーサ２３が設けられており、サイドウォールスペーサ２３の外側には第１層間絶縁膜５１が設けられている。Ｐ型領域１３ｂ上の部分は絶縁膜２１、ゲート電極および第１層間絶縁膜５１が設けられておらず、サイドウォールスペーサ２３で挟まれた溝５２となっている。サイドウォールスペーサ２３で挟まれた溝５２を埋め込んで第１層間絶縁膜５１上を覆うように第２層間絶縁膜５１ａが設けられており、第１層間絶縁膜５１および第２層間絶縁膜５１ａにはＮ＋型領域３３およびＰ＋型領域３４に達するようにコンタクトホールが設けられている。また、第１層間絶縁膜５１および第２層間絶縁膜５１ａのコンタクトホールにはコンタクトプラグ６１が設けられており、第２層間絶縁膜５１ａ上に設けられたメタル配線６２とＮ＋型領域３３およびＰ＋型領域３４とがコンタクトプラグ６１を介して電気的に接続されている。
【００５２】
図２は、この半導体装置１００における入力保護回路部の構成を示す回路図である。
【００５３】
ここでは、カソードが入力パッド７１に接続されたダイオード７２のアノードが電源電圧Ｖｓｓに接続され、アノードが入力パッド７１に接続されたダイオード７３のカソードが電源電圧Ｖｄｄに接続されている。ダイオード７２およびダイオード７３は、Ｎ＋／Ｎ／Ｐ＋型ダイオードまたはＮ＋／Ｐ／Ｐ＋型ダイオードのいずれか一方を用いても、両方を１つずつ用いてもよい。但し、Ｎ＋／Ｎ／Ｐ＋型ダイオードとＮ＋／Ｐ／Ｐ＋型ダイオードとで耐圧など、特性に大きな差が生じるような注入条件を用いる場合には、いずれか一方を用いることが望ましい。また、いずれか一方を用いた方が、注入層のレイアウトが簡潔である。入力パッド７１は、保護抵抗７４を介して内部回路部７５と接続されている。
【００５４】
以下に、このように構成された本実施形態の半導体装置１００の製造工程について、図３Ａ〜図３Ｅを用いて説明する。
【００５５】
まず、図３Ａ（ａ）に示すように、支持基板１１上に絶縁膜１２を介して半導体薄膜層１３が形成されたＳＯＩ基板１０に対して、フォトリソグラフイ技術を用いて、内部回路部および入力保護回路部が形成される半導体薄膜層１３の所定型領域を覆うレジストパターン４１を形成する。そして、レジストパターン４１をマスクとしてＳＯＩ基板１０の半導体領域１３にＡｓ、ＰまたはＳｂをイオン注入する。同様に、図３Ａ（ｂ）に示すように、レジストパターン４１を剥離した後、半導体薄膜層１３の所定型領域を覆うレジストパターン４２を形成し、レジストパターン４２をマスクとして半導体薄膜層１３にＢ、ＢＦ２、ＣａまたはＩｎをイオン注入する。そして、レジストパターン４２を剥離した後、熱拡散を行うことによって、入力保護回路部および内部回路部の半導体領域に、それぞれ、Ｎ型領域１３ａおよびＰ型領域１３ｂを形成する。
【００５６】
次に、ｎ型領域１３ａおよびＰ型領域１３ｂの表面に膜厚数１０ｎｍ程度の酸化膜およびポリシリコン膜を形成してパターニングすることによって、図３Ａ（ｃ）に示すように、入力保護回路部には絶縁膜２１を介してゲート状構造２２ａを形成し、内部回路部には絶縁膜２１を介してゲート電極２２ｂを形成する。
【００５７】
次に、入力保護回路部のダイオードおよび内部回路部のトランジスタのＬＤＤ構造を同時に形成する。
【００５８】
まず、入力保護回路部のゲート状構造２２ａおよび内部回路部のゲート電極２２ｂを形成後、図３Ｂ（ｄ）に示すように、フォトリソグラフィ技術を用いて内部回路部のＮ型領域１３ａおよび入力保護回路部の所定型領域を覆うレジストパターン４３を形成する。そして、このレジストパターン４３をマスクとしてＰまたはＡｓをイオン注入することによって、入力保護回路部のダイオード８３、８４および内部回路部のＮチャンネルＭＯＳトランジスタ８２にＮ−型領域３１を同時に形成する。このとき、入力保護回路部のダイオードのＮ型領域１３ａにＮ−型領域３１を形成しない構成も可能であり、この場合に作製されるＮ＋／Ｎ／Ｐ＋型ダイオード８３は、図４に示すようにＮ−型領域３１が設けられていない構成となる。
【００５９】
次に、図３Ｂ（ｅ）に示すように、フォトリソグラフィ技術を用いて内部回路部のＰ型領域１３ｂおよび入力保護回路部の所定型領域を覆うレジストパターン４４を形成し、レジストパターン１４４をマスクとしてＢＦ２をイオン注入することによって、入力保護回路部のダイオード８３，８４および内部回路部のＰチャンネルＭＯＳトランジスタ８１にＰ−型領域３２を同時に形成する。このとき、入力保護回路部のダイオードのＰ型領域１３ｂにＰ−型領域３２を形成しない構成も可能であり、この場合に作製されるＮ＋／Ｐ／Ｐ＋型ダイオード８４は、図４に示すように、Ｐ−型領域３２が設けられていない構成となる。
【００６０】
次に、図３Ｂ（ｆ）に示すように、ＣＶＤ法等によりシリコン酸化膜またはシリコン窒化膜を堆積した後、シリコン酸化膜またはシリコン窒化膜をＲＩＥ法を用いてエッチングすることによって、入力保護回路部のゲート状構造２２ａおよび内部回路部のゲート電極２２ｂの側壁にサイドウォールスペーサ２３を形成する。
【００６１】
次に、図３Ｃ（ｇ）に示すように、フォトリソグラフィ技術を用いて内部回路部のＮ型領域１３ａおよび入力保護回路部の所定型領域の表面にレジストパターン４５を形成し、レジストパターン４５、ポリシリコン膜（ゲート状構造２２ａおよびゲート電極２２ｂ）およびサイドウォールスペーサ２３をマスクとしてＰまたはＡｓをイオン注入することによって、入力保護回路部のダイオード８３、８４および内部回路部のＮチャンネルＭＯＳトランジスタ８２にＮ＋型領域３３を同時に形成する。
【００６２】
同様に、図３Ｃ（ｈ）に示すように、内部回路部のＰ型領域１３ｂおよび入力保護回路部の所定型領域の表面にレジストパターン４６を形成し、レジストパターン４６、ポリシリコン膜（ゲート状構造２２ａおよびゲート電極２２ｂ）およびサイドウォールスペーサ２３をマスクとしてＢＦ２をイオン注入することによって、入力保護回路部のダイオード８３、８４および内部回路部のＰチャンネルＭＯＳトランジスタ８１にＰ＋型領域３４を同時に形成する。
【００６３】
次に、レジストパターン４６を剥離した後、アニールすることによって、Ｎ−型領域３１、Ｐ−型領域３２、Ｎ＋型領域３３およびＰ＋型領域３４に注入された不純物を活性化させる。
【００６４】
次に、図３Ｃ（ｉ）に示すように、ＣＶＤ法によって、入力保護回路部および内部回路部を覆うようにシリコン酸化膜からなる第１層間絶縁膜５１を形成する。シリコン酸化膜の厚さは、ゲート状構造２２ａの高さによって大きくすることが好ましい。シリコン酸化膜の代わりに、他の材料、例えば低誘電率有機材料から第１層間絶縁膜５１を形成しても良い。
【００６５】
次に、化学的機械研磨（ＣＭＰ）法によって第１層間絶縁膜５１の上部を除去して、その表面を平坦化する。このとき、図３Ｄ（ｊ）に示すように、ゲート状構造２２ａの上面を露出させる。このようにゲート状構造２２ａの上面を露出させる理由は、ゲート状構造２２ａと、そのエッチングのためのエッチャントとを接触可能な状態にするためである。
【００６６】
次に、図３Ｄ（ｋ）に示すように、フォトリソグラフィ技術を用いてダイオード形成領域以外の型領域にレジストパターン４７を形成する。
【００６７】
次に、図３Ｄ（ｌ）に示すように、例えばＫＯＨ等のアルカリ溶液を用いたウェットエッチング法によってゲート状構造２２ａをエッチングすることによって、第１層間絶縁膜５１にサイドウォールスペーサ２３で挟まれた溝５２を形成する。このときのエッチングは、ゲート状構造２２ａを選択的に除去するために行うものであり、そのためには、第１層間絶縁膜５１、サイドウォールスペーサ２３および絶縁膜２１に対するエッチングレートと比べて、ゲート状構造に対するエッチングレートが充分に大きなエッチャントを用いてエッチングを行う必要がある。本実施形態では、ゲート状構造２２ａをポリシリコン膜によって形成し、第１層間絶縁膜５１、サイドウォールスペーサ２３および絶縁膜２１を酸化膜によって形成しているため、ＫＯＨ等のアルカリ溶液を用いたエッチングによって、第１層間絶縁膜５１およびサイドウォールスペーサ２３をほとんどエッチングすることなく、ゲート状構造２２ａを除去することが可能になる。
【００６８】
ゲート状構造２２ａを除去した後、フッ酸系エッチャントを用いて、溝５２の底部に位置する絶縁膜膜２１を除去する。このとき、フッ酸系エッチャントを用いると、第１層間絶縁膜５１の表面も薄くエッチングされるが、ゲート絶縁膜２１が薄いため、問題にならない。
【００６９】
次に、図３Ｅ（ｍ）に示すように、ＣＶＤ法によって、入力保護回路部および内部回路部を覆うようにシリコン酸化膜からなる第２層間絶縁膜５１ａを形成する。このとき、第２層間絶縁膜５１ａの材料は、下層の第１層間絶縁膜５１と同じ材質のものであってもよい。また、第２層間絶縁膜５１ａの膜厚は、溝５２を十分埋め込むことができる膜厚よりも厚くすることが好ましい。そして、
次に、図３Ｅ（ｎ）に示すように、化学的機械研磨（ＣＭＰ）法によって第２層間絶縁膜５１ａの上部を除去し、その表面を平坦化する。そして、フォトリソグラフィ技術およびエッチング技術を用いて第１層間絶縁膜５１および第２層間絶縁膜５１ａにコンタクトホールを形成し、コンタクトプラグ６１およびメタル配線６２を形成して、入力保護回路部のダイオード８３のＮ＋型領域３３およびＰ＋型領域３４、ダイオード８４のＮ＋型領域３３およびＰ＋型領域３４、内部回路のＰチャンネルＭＯＳトランジスタのＰ＋領域３４およびＮチャンネルＭＯＳトランジスタのＮ＋型領域３３とメタル配線６２とを、それぞれ、コンタクトプラグ６１を介して電気的に接続することによって、図１に示すように、ゲート電極を有さない高耐圧ダイオード８３および８４を作製することができる。
【００７０】
このように構成された本実施形態の半導体装置１００によれば、ＳＯＩ基板の入力保護回路部にＮ＋／Ｎ／Ｐ＋型ダイオード８３またはＮ＋／Ｐ／Ｐ＋型ダイオード８４を作製する際に、ゲート状構造２２を形成することによって、セルフアライメントにて低濃度Ｎ型領域１３ａまたは低濃度Ｐ型領域３３ｂの型領域を確保することができる。また、ゲート状構造２２ａを除去するため、ゲート絶縁膜２１の耐圧に依存しない、高耐圧のダイオードを作製することができる。例えば、ゲート酸化膜の厚みが７ｎｍでゲート長が０．３５μｍの場合、リーク電流が０．１μＡのときのゲート酸化膜の耐圧は約８Ｖであるため、従来のダイオードでは８Ｖ以上の耐圧を得ることができないが、本実施形態によれば、低濃度半導体領域であるＮ型領域１３ａまたはＰ型領域１３ｂの濃度を調整することにより、１５Ｖ以上の耐圧を得ることが可能になる。
【００７１】
さらに、ゲート電極と高濃度半導体領域とを電気的に接続した従来のダイオードと比べて、メタル配線、コンタクトプラグの形成領域を減らすことができるため、ダイオード面積を縮小することができる。本発明は、サイドウォールスペーサ２３を設けない構成についても適用可能であるが、サイドウォールスペーサ２３を設けることによって、ダイオード８３および８４をＬＤＤ構造として、接合耐圧をさらに高くすることができる。
【００７２】
【発明の効果】
以上説明したように、本発明によれば、ＳＯＩ基板の入力保護回路部にゲート状構造を形成することによって、セルフアライメントにてダイオードの接合面を規定することができる。また、最終的にゲート電極を除去することにより、ＳＯＩ基板に、従来よりも微細化が可能で、ゲート絶縁膜の耐圧に依存せずに高耐圧なダイオードを作製することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態である半導体装置の構成を示す断面図である。
【図２】実施形態の半導体装置における入力保護回路部の構成を示す回路図である。
【図３Ａ】（ａ）〜（ｃ）は、それぞれ、本発明の一実施形態である半導体装置の製造工程を示す断面図である。
【図３Ｂ】（ｄ）〜（ｆ）は、それぞれ、本発明の一実施形態である半導体装置の製造工程を示す断面図である。
【図３Ｃ】（ｇ）〜（ｉ）は、それぞれ、本発明の一実施形態である半導体装置の製造工程を示す断面図である。
【図３Ｄ】（ｊ）〜（ｌ）は、それぞれ、本発明の一実施形態である半導体装置の製造工程を示す断面図である。
【図３Ｅ】（ｍ）および（ｎ）は、それぞれ、本発明の一実施形態である半導体装置の製造工程を示す断面図である。
【図４】本発明の他の実施形態である半導体装置の構成を示す断面図である。
【図５】従来の半導体装置の構成を示す断面図である。
【図６】従来の半導体装置における入力保護回路部の構成を示す回路図である。
【図７Ａ】（ａ）〜（ｃ）は、それぞれ、従来の半導体装置の製造工程を示す断面図である。
【図７Ｂ】（ｄ）〜（ｆ）は、それぞれ、従来の半導体装置の製造工程を示す断面図である。
【図７Ｃ】（ｇ）および（ｈ）は、それぞれ、従来の半導体装置の製造工程を示す断面図である。
【符号の説明】
１０、１１０ ＳＯＩ基板
１１、１１１ 支持基板
１２、１１２ 絶縁膜
１３、１１３ 半導体薄膜層
１３ａ、１１３ａ Ｎ型領域
１３ｂ、１１３ｂ Ｐ型領域
２１、１２１ 絶縁膜（ゲート酸化膜）
２２ａ ゲート状構造（ポリシリコン膜など）
２２ｂ、１２２ ゲート電極（ポリシリコン膜など）
２３、１２３ サイドウォールスペーサ
３１、１３１ Ｎ−型領域
３２、１３２ Ｐ−型領域
３３、１３３ Ｎ＋型領域
３４、１３４ Ｐ＋型領域
４１〜４７、１４３〜１４６ レジストパターン
５１、５１ａ、１５１ 層間絶縁膜
５２ 溝
６１、１６１ コンタクトプラグ
６２、１６２ メタル配線
７１、１７１ 入力パッド
７２、７３、１７２、１７３ ダイオード
７４、１７４ 保護抵抗
８１、８２、１８１、１８２ ＭＯＳトランジスタ
８３、８４、１８３、１８４ ダイオード
１００、２００ 半導体装置
【発明の属する技術分野】
本発明は、ＳＯＩ基板に設けられた内部回路部を大電流から保護するためにＰＮ接合ダイオードからなる入力保護回路部が設けられている半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
近年、低消費電力、高速動作を実現可能とする次世代デバイスとして、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いた半導体装置の開発が進められている。
【０００３】
従来のＳＯＩ基板を用いた半導体装置においては、内部回路部を保護するために、電源供給ラインに分岐して入力保護回路部が設けられており、過大な電流が供給されたときに入力保護回路部に電流が流れることによって、内部回路が保護されるようになっている。この入力保護回路部を構成する素子の一つとしては、例えばダイオードが用いられており、その耐圧を向上させるため、高濃度Ｎ＋型半導体領域および高濃度Ｐ＋型半導体領域の間に低濃度Ｎ型半導体領域または低濃度Ｐ型半導体領域が設けられて、Ｎ＋／Ｎ／Ｐ＋型またはＮ＋／Ｐ／Ｐ＋型の構造とされている。
【０００４】
このような内部回路部を保護するための入力保護回路部を有する半導体装置として、例えば、従来、図５に示すような半導体装置２００が提案されている（例えば、特許文献１参照）。
【０００５】
この半導体装置２００は、支持基板１１１上に絶縁膜１１２を介して半導体薄膜層１１３が設けられたＳＯＩ基板１１０を用いて作製されている。内部回路部は、ＰチャンネルＭＯＳトランジスタ１８１およびＮチャンネルＭＯＳトランジスタ１８２によって構成されており、入力保護回路部は、Ｎ＋／Ｎ／Ｐ＋型ダイオード１８３およびＮ＋／Ｐ／Ｐ＋型ダイオード１８４によって構成されている。
【０００６】
内部回路部を構成するＰチャンネルＭＯＳトランジスタ１８１は、ＳＯＩ基板１１０の半導体薄膜層１１３にチャンネル領域であるＮ型領域１１３ａが設けられ、Ｎ型領域１１３ａの両端上部にＬＤＤ領域であるＰ−型領域１３２が設けられ、Ｎ型領域１１３ａとＰ−型領域１３２とを挟んで両側にソース・ドレイン型領域であるＰ＋型領域１３４が設けられている。また、Ｎ型領域１１３ａ上にゲート絶縁膜１２１を介してゲート電極１２２が設けられ、Ｐ−型領域１３２上にサイドウォールスペーサ（側壁絶縁膜）１２３が設けられている。その上を覆うように層間絶縁膜１５１が設けられており、層間絶縁膜１５１にはＰ＋型領域１３４およびゲート電極１２２に達するようにコンタクトホールが設けられている。また、層間絶縁膜１５１のコンタクトホールにはコンタクトプラグ１６１が設けられており、層間絶縁膜１５１上に設けられたメタル配線１６２とＰ＋型領域１３４およびゲート電極１２２とがコンタクトプラグ１６１を介して電気的に接続されている。
【０００７】
また、内部回路部を構成するＮチャンネルＭＯＳトランジスタ１８２は、ＳＯＩ基板１１０の半導体薄膜層１１３にチャンネル型領域であるＰ型領域１１３ｂが設けられ、Ｐ型領域１１３ｂの両端上部にＬＤＤ領域であるＮ−型領域１３１が設けられ、Ｐ型領域１１３ｂとＮ−型領域１３１とを挟んで両側にソース・ドレイン型領域であるＮ＋型領域１３３が設けられている。また、Ｐ型領域１１３ｂ上にゲート絶縁膜１２１を介してゲート電極１２２が設けられ、Ｎ−型領域１３１上にサイドウォールスペーサ１２３が設けられている。その上を覆うように層間絶縁膜１５１が設けられており、層間絶縁膜１５１にはＮ＋型領域１３３およびゲート電極１２２に達するようにコンタクトホールが設けられている。また、層間絶縁膜１５１のコンタクトホールにはコンタクトプラグ１６１が設けられており、層間絶縁膜１５１上に設けられたメタル配線１６２とＮ＋型領域１３３およびゲート電極１２２とがコンタクトプラグ１６１を介して電気的に接続されている。
【０００８】
また、入力保護回路部を構成するＮ＋／Ｎ／Ｐ＋型ダイオード１８３は、ＳＯＩ基板１１０の半導体薄膜層１１３に低濃度半導体領域であるＮ型領域１１３ａが設けられ、Ｎ型領域１１３ａの両端上部にＬＤＤ領域であるＮ−型領域１３１およびＰ−型領域１３２がそれぞれ設けられ、Ｎ型領域１１３ａとＮ−型領域１３１およびＰ−型領域１３２とを挟んで両側に高濃度半導体領域であるＮ＋型領域１３３およびＰ＋型領域１３４がそれぞれ設けられている。また、Ｎ型領域１１３ａ上に絶縁膜１２１を介してゲート電極１２２が設けられ、Ｎ−型領域１３１およびＰ−型領域１３２上にそれぞれサイドウォールスペーサ１２３が設けられている。その上を覆うように層間絶縁膜１５１が設けられており、層間絶縁膜１５１にはＮ＋型領域１３３、Ｐ＋型領域１３４およびゲート電極１２２に達するようにコンタクトホールが設けられている。また、層間絶縁膜１５１のコンタクトホールにはコンタクトプラグ１６１が設けられており、層間絶縁膜１５１上に設けられたメタル配線１６２とＮ＋型領域１３３、Ｐ＋型領域１３４およびゲート電極１２２とがコンタクトプラグ１６１を介して電気的に接続されている。
【０００９】
また、入力保護回路部を構成するＮ＋／Ｐ／Ｐ＋型ダイオード１８４は、ＳＯＩ基板１１０の半導体薄膜層１１３に低濃度半導体領域であるＰ型領域１１３ｂが設けられ、Ｐ型領域１１３ｂの両端上部にＬＤＤ領域であるＮ−型領域１３１およびＰ−型領域１３２がそれぞれ設けられ、Ｐ型領域１１３ｂとＮ−型領域１３１およびＰ−型領域１３２とを挟んで両側に高濃度半導体領域であるＮ＋型領域１３３およびＰ＋型領域１３４がそれぞれ設けられている。また、Ｐ型領域１１３ｂ上に絶縁膜１２１を介してゲート電極１２２が設けられ、Ｎ−型領域１３１およびＰ−型領域１３２上にそれぞれサイドウォールスペーサ１２３が設けられている。その上を覆うように層間絶縁膜１５１が設けられており、層間絶縁膜１５１にはＮ＋型領域１３３、Ｐ＋型領域１３４およびゲート電極１２２に達するようにコンタクトホールが設けられている。また、層間絶縁膜１５１のコンタクトホールにはコンタクトプラグ１６１が設けられており、層間絶縁膜１５１上に設けられたメタル配線１６２とＮ＋型領域１３３、Ｐ＋型領域１３４およびゲート電極１２２とがコンタクトプラグ１６１を介して電気的に接続されている。
【００１０】
図６は、この半導体装置２００における入力保護回路部の構成を示す回路図である。
【００１１】
ここでは、カソードが入力パッド１７１に接続されたダイオード１７２のアノードが電源電圧Ｖｓｓに接続され、アノードが入力パッド１７１に接続されたダイオード１７３のカソードが電源電圧Ｖｄｄに接続されている。また、ゲート電極１２２は、入力パッド１７１に接続されており、入力パッド１７１は、保護抵抗１７４を介して内部回路部１７５と接続されている。
【００１２】
以下に、従来の半導体装置２００の製造工程について、図７Ａ〜図７Ｃを用いて説明する。
【００１３】
まず、図７Ａ（ａ）に示すように、支持基板１１１上に絶縁膜１１２を介して半導体薄膜層１１３が形成されたＳＯＩ基板１１０に対して、フォトリソグラフイ技術を用いてレジストパターンを形成する。そして、内部回路部および入力保護回路部が形成される半導体薄膜層１１３の所定型領域に、Ａｓ、ＰまたはＳｂをイオン注入することによってＮ型領域１１３ａを形成し、Ｂ，ＢＦ２，ＣａまたはＩｎをイオン注入することによってＰ型領域１１３ｂを形成する。
【００１４】
次に、Ｎ型領域１１３ａおよびＰ型領域１１３ｂの表面に膜厚数ｎｍ程度の酸化膜および膜厚数１０ｎｍ程度のポリシリコン膜を形成してパターニングすることによって、絶縁膜１２１およびゲート電極１２２を形成する。
【００１５】
次に、入力保護回路部のダイオードおよび内部回路部のトランジスタのＬＤＤ構造を同時に形成する。
【００１６】
まず、入力保護回路部および内部回路部のゲート電極１２２を形成後、図７Ａ（ｂ）に示すように、フォトリソグラフィ技術を用いて内部回路部のＮ型半導体領域１１３ａおよび入力保護回路部の所定型領域を覆うレジストパターン１４３を形成する。そして、このレジストパターン１４３をマスクとしてＰまたはＡｓをイオン注入することによって、入力保護回路部のダイオード１８３、１８４および内部回路部のＮチャンネルＭＯＳトランジスタ１８２にＮ−型領域１３１を形成する。
【００１７】
次に、図７Ａ（ｃ）に示すように、フォトリソグラフィ技術を用いて内部回路部のＰ型領域１１３ｂおよび入力保護回路部の所定型領域を覆うレジストパターン１４４を形成し、レジストパターン１４４をマスクとしてＢＦ２をイオン注入することによって、入力保護回路部のダイオード１８３、１８４および内部回路部のＰチャンネルＭＯＳトランジスタ１８１にＰ−型領域１３２を形成する。
【００１８】
次に、図７Ｂ（ｄ）に示すように、ＣＶＤ法等によりシリコン酸化膜またはシリコン窒化膜を堆積した後、シリコン酸化膜またはシリコン窒化膜をＲＩＥ法を用いてエッチングすることによって、ゲート電極１２２の側壁にサイドウォールスペーサ１２３を形成する。
【００１９】
次に、図７Ｂ（ｅ）に示すように、フォトリソグラフィ技術を用いて内部回路部のＮ型領域１１３ａおよび入力保護回路部の所定型領域の表面にレジストパターン１４５を形成し、レジストパターン１４５、ポリシリコン膜（ゲート電極）１２２およびサイドウォールスペーサ１２３をマスクとしてＰまたはＡｓをイオン注入することによって、入力保護回路部のダイオード１８３、１８４および内部回路部のＮチャンネルＭＯＳトランジスタ１８２にＮ＋型領域１３３を形成する。
【００２０】
同様に、図７Ｂ（ｆ）に示すように、内部回路部のＰ型領域１１３ｂおよび入力保護回路部の所定型領域の表面にレジストパターン１４６を形成し、レジストパターン１４６、ポリシリコン膜１２２およびサイドウォールスペーサ１２３をマスクとしてＢＦ２をイオン注入することによって、入力保護回路部のダイオード１８３、１８４および内部回路部のＰチャンネルＭＯＳトランジスタ１８１にＰ＋型領域１３４を形成する。
【００２１】
次に、レジストパターン１４６を剥離した後、アニールすることによって、Ｎ−型領域１３１、Ｐ−型領域１３２、Ｎ＋型領域１３３およびＰ＋型領域１３４に注入された不純物を活性化させる。
【００２２】
次に、図７Ｃ（ｇ）に示すように、ＣＶＤ法によって、入力保護回路部および内部回路部を覆うようにシリコン酸化膜からなる層間絶縁膜１５１を形成し、化学的機械研磨（ＣＭＰ）法によって層間絶縁膜１５１の上部を除去して、その表面を平坦化する。
【００２３】
次に、図７Ｃ（ｈ）に示すように、フォトリソグラフィ技術およびエッチング技術を用いて層間絶縁膜１５１にコンタクトホールを形成し、コンタクトプラグ１６１およびメタル配線１６２を形成して、入力保護回路部のダイオード１８３のＮ＋型領域１３３、Ｐ＋型領域１３４およびゲート電極１２２、ダイオード１８４のＮ＋型領域１３３、Ｐ＋型領域１３４およびゲート電極１２２、内部回路のＰチャンネルＭＯＳトランジスタのＰ＋領域１３４およびゲート電極１２２、ＮチャンネルＭＯＳトランジスタのＮ＋型領域１３３およびゲート電極１２２とメタル配線１６２とを、それぞれ、コンタクトプラグ１６１を介して電気的に接続する。
【００２４】
この半導体装置２００によれば、ダイオード１８３および１８４のゲート電極１２２と高濃度Ｎ＋型領域１３３とを電気的に接続して、ゲート電極の電位を高濃度Ｎ＋型半導体領域１３３と同電位に保つことによって、製造工程中にチャージングダメージを受けたとしても、ゲート電極とＳＯＩ基板とが同電位になっているため、ゲート絶縁膜の破壊が生じにくい。
【００２５】
また、ＳＯＩ基板の入力保護回路部にゲート電極１２２を形成することによって、セルフアライメントにて低濃度Ｎ型領域１１３ａと高濃度Ｎ＋型領域１３３との接合面、低濃度Ｎ型領域１１３ａと高濃度Ｐ＋型領域１３４との接合面、低濃度Ｐ型領域１１３ｂと高濃度Ｎ＋型領域１３３との接合面、および低濃度Ｐ型領域１３３ｂと高濃度Ｐ＋型領域１３４との接合面を形成することができる。また、入力保護回路部にサイドウォールスペーサ１２３を設けることによって、ダイオード１８３および１８４をＬＤＤ構造として、接合耐圧を高くすることができる。
【００２６】
【特許文献１】
特開平１１−７４５３０号公報
【００２７】
【発明が解決しようとする課題】
しかしながら、上記特開平１１−７４５３０号公報に開示されているような、ゲート電極の電位を高濃度Ｎ＋型半導体領域と同電位に保つダイオードにおいて、例えばＮ＋／Ｐ／Ｐ＋型のダイオードでは、高濃度Ｐ型半導体領域の濃度を低くすることによって、高濃度Ｎ＋型半導体領域と低濃度Ｐ型半導体領域との接合耐圧をゲート酸化膜の耐圧よりも高くしても、ゲート酸化膜を通してゲート電極からＳＯＩ基板に電流が流れてしまう。このため、ゲート電極の電位を高濃度Ｎ＋型半導体領域と同電位に保つように構成された従来のダイオードの耐圧は、ゲート酸化膜の耐圧で決定されることになり、それ以上に耐圧を高くすることができない。例えば、ゲート酸化膜の膜厚が７ｎｍでゲート長が０．３５μｍの場合、リーク電流が０．１μＡのときのゲート酸化膜の耐圧は約８Ｖであるため、従来のダイオードでは８Ｖ以上の耐圧を得ることができない。
【００２８】
また、上記特開平１１−７４５３０号公報に開示されているダイオードでは、ゲート電極の電位を高濃度Ｎ＋型半導体領域と同電位に保つために、ゲート電極と高濃度Ｎ＋型半導体領域とを電気的に接続する配線およびコンタクトプラグが必要である。このため、配線およびコンタクトプラグを配置するための領域が必要となり、入力保護回路部の面積が大きくなるという問題がある。
【００２９】
本発明は、このような従来技術の課題を解決するためになされたものであり、セルフアライメントにて低濃度Ｎ型半導体領域および低濃度Ｐ型半導体領域を確保しつつ、ダイオードの耐圧を向上させると共に、入力保護回路部の面積を縮小することができる半導体装置およびその製造方法を提供することを目的とする。
【００３０】
【課題を解決するための手段】
本発明の半導体装置は、ＳＯＩ基板に、内部回路部と、該内部回路部への電源供給ラインに分岐して接続され、該内部回路部を大電流から保護する入力保護回路部とを備えた半導体装置であって、該入力保護回路部は、ＳＯＩ基板の半導体領域に設けられた低濃度第１導電型半導体領域と、ＳＯＩ基板の半導体領域に該低濃度第１導電型半導体領域を挟んで一方側に設けられた高濃度第１導電型半導体領域と他方側に設けられた高濃度第２導電型半導体領域とを含む第１ダイオード、および、ＳＯＩ基板の半導体領域に設けられた低濃度第２導電型半導体領域と、ＳＯＩ基板の半導体領域に該低濃度第２導電型半導体領域を挟んで一方側に設けられた高濃度第１導電型半導体領域と他方側に設けられた高濃度第２導電型半導体領域とを含む第２ダイオードの少なくとも一方を含んで構成され、該入力保護回路部に設けられた低濃度第１導電型半導体領域と高濃度第１導電型半導体領域との接合面および低濃度第１導電型半導体領域と高濃度第２導電型半導体領域との接合面の位置が、該低濃度第１導電型半導体領域上に絶縁膜を介して設けられたゲート状構造によって自己整合的に配置されると共に、低濃度第２導電型半導体領域と高濃度第１導電型半導体領域との接合面および低濃度第２導電型半導体領域と高濃度第２導電型半導体領域との接合面の位置が、該低濃度第２導電型半導体領域上に絶縁膜を介して設けられたゲート状構造によって自己整合的に配置されて、該ゲート状構造が除去されており、そのことにより上記目的が達成される。
【００３１】
前記内部回路部は、ＳＯＩ基板の半導体領域に設けられた低濃度第１導電型半導体領域と、ＳＯＩ基板の半導体領域に該低濃度第１導電型半導体領域を挟んで両側に設けられた高濃度第２導電型半導体領域と、該低濃度第１導電型半導体領域上に絶縁膜を介して設けられたゲート電極とを含む第１トランジスタ、および、ＳＯＩ基板の半導体領域に設けられた低濃度第２導電型半導体領域と、ＳＯＩ基板の半導体領域に該低濃度第２導電型半導体領域を挟んで両側に設けられた高濃度第１導電型半導体領域と、該低濃度第２導電型半導体領域上に絶縁膜を介して設けられたゲート電極とを含む第２トランジスタによって構成され、該内部回路部に設けられた低濃度第１導電型半導体領域と高濃度第２導電型半導体領域との接合面および低濃度第２導電型半導体領域と高濃度第１導電型半導体領域との接合面の位置がゲート電極によって自己整合的に配置されている。
【００３２】
本発明の半導体装置は、ＳＯＩ基板に、内部回路部と、該内部回路部への電源供給ラインに分岐して接続され、該内部回路部を大電流から保護する入力保護回路部とを備えた半導体装置であって、該入力保護回路部は、ＳＯＩ基板の半導体領域に設けられた低濃度第１導電型半導体領域と、該低濃度第１導電型半導体領域の一方側端上部に設けられたＬＤＤ第１導電型半導体領域と他方側端上部に設けられたＬＤＤ第２導電型半導体領域と、ＳＯＩ基板の半導体領域に該低濃度第１導電型半導体領域を挟んでＬＤＤ第１導電型半導体領域側に設けられた高濃度第１導電型半導体領域とＬＤＤ第２導電型半導体領域側に設けられた高濃度第２導電型半導体領域と、該ＬＤＤ第１導電型半導体領域上および該ＬＤＤ第２導電型半導体領域上に設けられた側壁絶縁膜とを含む第１ダイオード、並びに、ＳＯＩ基板の半導体領域に設けられた低濃度第２導電型半導体領域と、該低濃度第２導電型半導体領域の一方側端上部に設けられたＬＤＤ第１導電型半導体領域と他方側端上部に設けられたＬＤＤ第２導電型半導体領域と、ＳＯＩ基板の半導体領域に該低濃度第２導電型半導体領域を挟んでＬＤＤ第１導電型半導体領域側に設けられた高濃度第１導電型半導体領域とＬＤＤ第２導電型半導体領域側に設けられた高濃度第２導電型半導体領域と、該ＬＤＤ第１導電型半導体領域上および該ＬＤＤ第２導電型半導体領域上に設けられた側壁絶縁膜とを含む第２ダイオードの少なくとも一方を含んで構成され、該入力保護回路部に設けられた低濃度第１導電型半導体領域とＬＤＤ第１導電型半導体領域との接合面、および低濃度第１導電型半導体領域とＬＤＤ第２導電型半導体領域との接合面の位置が、該低濃度第１導電型半導体領域上に絶縁膜を介して設けられたゲート状構造によって自己整合的に配置されると共に、低濃度第２導電型半導体領域とＬＤＤ第１導電型半導体領域との接合面、および低濃度第２導電型半導体領域とＬＤＤ第２導電型半導体領域との接合面の位置が、該低濃度第２導電型半導体領域上に絶縁膜を介して設けられたゲート状構造によって自己整合的に配置されて、該ゲート状構造が除去されており、該入力保護回路部に設けられた低濃度第１導電型半導体領域と高濃度第１導電型半導体領域との接合面、低濃度第１導電型半導体領域と高濃度第２導電型半導体領域との接合面、ＬＤＤ第１導電型半導体領域と高濃度第１導電型半導体領域との接合面、ＬＤＤ第２導電型半導体領域と高濃度第２導電型半導体領域との接合面、低濃度第２導電型半導体領域と高濃度第１導電型半導体領域との接合面および低濃度第２導電型半導体領域と高濃度第２導電型半導体領域との接合面の位置が側壁絶縁膜によって自己整合的に配置されており、そのことにより上記目的が達成される。
【００３３】
前記内部回路部は、ＳＯＩ基板の半導体領域に設けられた低濃度第１導電型半導体領域と、該第１導電型半導体領域の両端上部に設けられたＬＤＤ第２導電型半導体領域と、ＳＯＩ基板の半導体領域に該低濃度第１導電型半導体領域および該ＬＤＤ第２導電型半導体領域を挟んで両側に設けられた高濃度第２導電型半導体領域と、該低濃度第１導電型半導体領域上に絶縁膜を介して設けられたゲート電極と、該ＬＤＤ第２導電型半導体領域上に設けられた側壁絶縁膜とを含む第１トランジスタ、並びに、ＳＯＩ基板の半導体領域に設けられた低濃度第２導電型半導体領域と、該低濃度第２導電型半導体領域の両端上部に設けられたＬＤＤ第１導電型半導体領域と、ＳＯＩ基板の半導体領域に該低濃度第２導電型半導体領域および該ＬＤＤ第１導電型半導体領域を挟んで両側に設けられた高濃度第１導電型半導体領域と、該低濃度第２導電型半導体領域上に絶縁膜を介して設けられたゲート電極と、該ＬＤＤ第１導電型半導体領域上に設けられた側壁絶縁膜とを含む第２トランジスタによって構成され、該内部回路部に設けられた低濃度第１導電型半導体領域とＬＤＤ第２導電型半導体領域との接合面および低濃度第２導電型半導体領域とＬＤＤ第１導電型半導体領域との接合面の位置がゲート電極によって自己整合的に配置され、該内部回路部に設けられた低濃度第１導電型半導体領域と高濃度第２導電型半導体領域との接合面、ＬＤＤ第２導電型半導体領域と高濃度第２導電型半導体領域との接合面、低濃度第２導電型半導体領域と高濃度第１導電型半導体領域との接合面、およびＬＤＤ第１導電型半導体領域と高濃度第１導電型半導体領域との接合面の位置が側壁絶縁膜によって自己整合的に配置されている。
【００３４】
前記内部回路部の第１導電型半導体領域は、前記入力保護回路部の第１導電型半導体領域と同じイオン注入条件で形成され、前記内部回路部の第２導電型半導体領域は、前記入力保護回路部の第２導電型半導体領域と同じイオン注入条件で形成され、前記内部回路部の高濃度第１導電型半導体領域は、前記入力保護回路部の高濃度第１導電型半導体領域と同じイオン注入条件で形成され、前記内部回路部の高濃度第２導電型半導体領域は、前記入力保護回路部の高濃度第２導電型半導体領域と同じイオン注入条件で形成されていてもよい。
【００３５】
前記内部回路部のＬＤＤ第１導電型半導体領域は、前記入力保護回路部のＬＤＤ第１導電型半導体領域と同じイオン注入条件で形成され、前記内部回路部のＬＤＤ第２導電型半導体領域は、前記入力保護回路部のＬＤＤ第２導電型半導体領域と同じイオン注入条件で形成されていてもよい。
【００３６】
前記第１導電型はＮ型またはＰ型であり、前記第２導電型は前記第１導電型と反対の導電型である。
【００３７】
本発明の半導体装置の製造方法は、ＳＯＩ基板に、内部回路部と、該内部回路部への電源供給ラインに分岐して接続され、該内部回路部を大電流から保護する入力保護回路部とを備えた半導体装置を製造する方法であって、該内部回路形成部の半導体領域に低濃度第１導電型半導体領域および低濃度第２導電型半導体領域を形成し、該低濃度第１導電型半導体領域および該低濃度第２導電型半導体領域上に絶縁膜を介してゲート電極を形成すると共に、該入力保護回路形成部の半導体領域に低濃度第１導電型半導体領域および低濃度第２導電型半導体領域を形成し、該低濃度第１導電型半導体領域および該低濃度第２導電型半導体領域上に絶縁膜を介してゲート状構造を形成する工程と、該ゲート電極およびレジストパターンをマスクとして、該内部回路部を構成する第１トランジスタのソース・ドレイン形成領域にイオン注入して、高濃度第２導電型不純物領域を形成すると共に、該ゲート状構造およびレジストパターンをマスクとして、該入力保護回路部を構成するダイオードのアノード電極およびカソード電極の一方の電極形成部にイオン注入して、高濃度第２導電型不純物領域を形成する工程と、該ゲート電極およびレジストパターンをマスクとして、該内部回路部を構成する第２トランジスタのソース・ドレイン形成領域にイオン注入して、高濃度第１導電型不純物領域を形成すると共に、該ゲート状構造およびレジストパターンをマスクとして、該入力保護回路部を構成するダイオードのアノード電極およびカソード電極の他方の電極形成部にイオン注入して、高濃度第１導電型不純物領域を形成する工程と、第１層間絶縁膜にてＳＯＩ基板を覆う工程と、該第１層間絶縁膜の表面部を除去して、該ゲート電極および該ゲート状構造の上面を露出させる工程と、該ゲート状構造を選択的に除去して、該入力保護回路部に第１層間絶縁膜に挟まれた溝を形成する工程と、第２層間絶縁膜にてＳＯＩ基板を覆い、該溝を埋める工程とを含み、そのことにより上記目的が達成される。
【００３８】
本発明の半導体装置の製造方法は、ＳＯＩ基板に、内部回路部と、該内部回路部への電源供給ラインに分岐して接続され、該内部回路部を大電流から保護する入力保護回路部とを備えた半導体装置を製造する方法であって、該内部回路形成部の半導体領域に低濃度第１導電型半導体領域および低濃度第２導電型半導体領域を形成し、該低濃度第１導電型半導体領域および該低濃度第２導電型半導体領域上に絶縁膜を介してゲート電極を形成すると共に、該入力保護回路形成部の半導体領域に低濃度第１導電型半導体領域および低濃度第２導電型半導体領域を形成し、該低濃度第１導電型半導体領域および該低濃度第２導電型半導体領域上に絶縁膜を介してゲート状構造を形成する工程と、該ゲート電極およびレジストパターンをマスクとして、該内部回路部を構成する第１トランジスタのソース・ドレイン形成領域にイオン注入して、ＬＤＤ第２導電型半導体領域を形成すると共に、該ゲート状構造およびレジストパターンをマスクとして、該入力保護回路部を構成するダイオードのアノード電極およびカソード電極の一方の電極形成部にイオン注入して、ＬＤＤ第２導電型半導体領域を形成する工程と、該ゲート電極およびレジストパターンをマスクとして、該内部回路部を構成する第２トランジスタのソース・ドレイン形成領域にイオン注入して、ＬＤＤ第１導電型半導体領域を形成すると共に、該ゲート状構造およびレジストパターンをマスクとして、該入力保護回路部を構成するダイオードのアノード電極およびカソード電極の他方の電極形成部にイオン注入して、ＬＤＤ第１導電型半導体領域を形成する工程と、該ゲート電極および該ゲート状構造の側壁に側壁絶縁膜を形成する工程と、該ゲート電極、該側壁絶縁膜およびレジストパターンをマスクとして、該内部回路部を構成する第１トランジスタのソース・ドレイン形成領域にイオン注入して、高濃度第２導電型不純物領域を形成すると共に、該ゲート状構造、該側壁絶縁膜およびレジストパターンをマスクとして、該入力保護回路部を構成するダイオードのアノード電極およびカソード電極の一方の電極形成部にイオン注入して、高濃度第２導電型不純物領域を形成する工程と、該ゲート電極、該側壁絶縁膜およびレジストパターンをマスクとして、該内部回路部を構成する第２トランジスタのソース・ドレイン形成領域にイオン注入して、高濃度第１導電型不純物領域を形成すると共に、該ゲート状構造、該側壁絶縁膜およびレジストパターンをマスクとして、該入力保護回路部を構成するダイオードのアノード電極およびカソード電極の他方の電極形成部にイオン注入して、高濃度第１導電型不純物領域を形成する工程と、第１層間絶縁膜にてＳＯＩ基板を覆う工程と、該第１層間絶縁膜の表面部を除去して、該ゲート電極および該ゲート状構造の上面を露出させる工程と、該ゲート状構造を選択的に除去して、該入力保護回路部に側壁絶縁膜に挟まれた溝を形成する工程と、第２層間絶縁膜にてＳＯＩ基板を覆い、該溝を埋める工程とを含み、そのことにより上記目的が達成される。
【００３９】
前記第１導電型はＮ型またはＰ型であり、前記第２導電型は前記第１導電型と反対の導電型である。
【００４１】
前記溝を形成する工程において、フォトリソグラフィ技術にて前記内部回路形成部のゲート電極上面およびダイオード形成部を除く入力保護回路形成部のゲート電極上面をレジストパターンで覆い、ダイオード形成部のゲート電極のみを選択的にエッチングすることができる。
【００４２】
以下に、本発明の作用について説明する。
【００４３】
本発明にあっては、ＳＯＩ基板の入力保護回路部にゲート状構造を形成することによって、セルフアライメントにて低濃度Ｎ型半導体領域と高濃度Ｎ＋型半導体領域との接合面、低濃度Ｎ型半導体領域と高濃度Ｐ＋型半導体領域との接合面、低濃度Ｐ型半導体領域と高濃度Ｎ＋型半導体領域との接合面、および低濃度Ｐ型半導体領域と高濃度Ｐ＋型半導体領域との接合面を形成することができる。また、入力保護回路部にサイドウォールスペーサを設けることによって、ダイオードをＬＤＤ構造として、接合耐圧を高くすることができる。
【００４４】
また、最終的に入力保護回路部のゲート状構造を除去することにより、特開平１１−７４５３０号公報に開示されているゲート電極の電位を高濃度Ｎ＋型半導体領域と同電位に保つダイオードのように、ダイオードの耐圧がゲート酸化膜の耐圧に依存しないため、低濃度Ｎ型半導体領域または低濃度Ｐ型半導体領域の濃度を調整することにより、さらに高耐圧を得ることができる。さらに、特開平１１−７４５３０号公報に開示されているダイオードのように、ゲート電極の電位を高濃度Ｎ＋型半導体領域と同電位に保つための配線およびコンタクトプラグが不要であるため、入力保護回路部の面積を縮小することができる。
【００４５】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面に基づいて説明する。
【００４６】
図１は、本発明の一実施形態である半導体装置１００の構成を示す断面図である。
【００４７】
この半導体装置１００は、支持基板１１上に絶縁膜１２を介して半導体薄膜層１３が設けられたＳＯＩ基板１０を用いて作製されている。内部回路部は、ＰチャンネルＭＯＳトランジスタ８１およびＮチャンネルＭＯＳトランジスタ８２によって構成されており、入力保護回路部は、Ｎ＋／Ｎ／Ｐ＋型ダイオード８３およびＮ＋／Ｐ／Ｐ＋型ダイオード８４によって構成されている。
【００４８】
内部回路部を構成するＰチャンネルＭＯＳトランジスタ８１は、ＳＯＩ基板１０の半導体薄膜層１３にチャンネル領域であるＮ型領域１３ａが設けられ、Ｎ型領域１３ａの両端上部にＬＤＤ領域であるＰ−型領域３２が設けられ、Ｎ型領域１３ａとＰ−型領域３２とを挟んで両側にソース・ドレイン型領域であるＰ＋型領域３４が設けられている。また、Ｎ型領域１３ａ上にゲート絶縁膜２１を介してゲート電極２２ｂが設けられ、Ｐ−型領域３２上にサイドウォールスペーサ（側壁絶縁膜）２３が設けられている。その上を覆うように第１層間絶縁膜５１および第２層間絶縁膜５１ａが設けられており、第１層間絶縁膜５１および第２層間絶縁膜５１ａにはＰ＋型領域３４およびゲート電極２２ｂに達するようにコンタクトホールが設けられている。また、第１層間絶縁膜５１および第２層間絶縁膜５１ａのコンタクトホールにはコンタクトプラグ６１が設けられており、第２層間絶縁膜５１ａ上に設けられたメタル配線６２とＰ＋型領域３４およびゲート電極１２２ｂとがコンタクトプラグ６１を介して電気的に接続されている。
【００４９】
また、内部回路部を構成するＮチャンネルＭＯＳトランジスタ８２は、ＳＯＩ基板１０の半導体薄膜層１３にチャンネル型領域であるＰ型領域１３ｂが設けられ、Ｐ型領域１３ｂの両端上部にＬＤＤ領域であるＮ−型領域３１が設けられ、Ｐ型領域１３ｂとＮ−型領域３１とを挟んで両側にソース・ドレイン型領域であるＮ＋型領域３３が設けられている。また、Ｐ型領域１３ｂ上にゲート絶縁膜２１を介してゲート電極２２ｂが設けられ、Ｎ−型領域３１上にサイドウォールスペーサ２３が設けられている。その上を覆うように第１層間絶縁膜５１および第２層間絶縁膜５１ａが設けられており、第１層間絶縁膜５１および第２層間絶縁膜５１ａにはＮ＋型領域３３およびゲート電極２２ｂに達するようにコンタクトホールが設けられている。また、第１層間絶縁膜５１および第２層間絶縁膜５１ａのコンタクトホールにはコンタクトプラグ６１が設けられており、第２層間絶縁膜５１ａ上に設けられたメタル配線６２とＮ＋型領域３３およびゲート電極２２ｂとがコンタクトプラグ６１を介して電気的に接続されている。
【００５０】
また、入力保護回路部を構成するＮ＋／Ｎ／Ｐ＋型ダイオード８３は、ＳＯＩ基板１０の半導体薄膜層１３に低濃度半導体領域であるＮ型領域１３ａが設けられ、Ｎ型領域１３ａの両端上部にＬＤＤ領域であるＮ−型領域３１およびＰ−型領域３２がそれぞれ設けられ、Ｎ型領域１３ａを挟んでＮ−型領域３１側に高濃度半導体領域であるＮ＋型領域１３３が設けられ、Ｎ型領域１３ａを挟んでＰ−型領域３２側に高濃度半導体領域であるＰ＋型領域１３４が設けられている。また、Ｎ−型領域３１およびＰ−型領域３２上にそれぞれサイドウォールスペーサ２３が設けられており、サイドウォールスペーサ２３の外側には第１層間絶縁膜５１が設けられている。Ｎ型領域１３ａ上の部分は絶縁膜２１、ゲート電極および第１層間絶縁膜５１が設けられておらず、サイドウォールスペーサ２３で挟まれた溝５２となっている。サイドウォールスペーサ２３で挟まれた溝５２を埋め込んで第１層間絶縁膜５１上を覆うように第２層間絶縁膜５１ａが設けられており、第１層間絶縁膜５１および第２層間絶縁膜５１ａにはＮ＋型領域３３およびＰ＋型領域３４に達するようにコンタクトホールが設けられている。また、第１層間絶縁膜５１および第２層間絶縁膜５１ａのコンタクトホールにはコンタクトプラグ６１が設けられており、第２層間絶縁膜５１ａ上に設けられたメタル配線６２とＮ＋型領域３３およびＰ＋型領域３４とがコンタクトプラグ６１を介して電気的に接続されている。
【００５１】
また、入力保護回路部を構成するＮ＋／Ｐ／Ｐ＋型ダイオード８４は、ＳＯＩ基板１０の半導体薄膜層１３に低濃度半導体領域であるＰ型領域１３ｂが設けられ、Ｐ型領域１３ｂの両端上部にＬＤＤ領域であるＮ−型領域３１およびＰ−型領域３２がそれぞれ設けられ、Ｐ型領域１３ｂを挟んでＮ−型領域３１側に高濃度半導体領域であるＮ＋型領域３３が設けられ、Ｐ型領域１３ｂを挟んでＰ−型領域３２側に高濃度半導体領域であるＰ＋型領域１３４が設けられている。また、Ｎ−型領域３１およびＰ−型領域３２上にそれぞれサイドウォールスペーサ２３が設けられており、サイドウォールスペーサ２３の外側には第１層間絶縁膜５１が設けられている。Ｐ型領域１３ｂ上の部分は絶縁膜２１、ゲート電極および第１層間絶縁膜５１が設けられておらず、サイドウォールスペーサ２３で挟まれた溝５２となっている。サイドウォールスペーサ２３で挟まれた溝５２を埋め込んで第１層間絶縁膜５１上を覆うように第２層間絶縁膜５１ａが設けられており、第１層間絶縁膜５１および第２層間絶縁膜５１ａにはＮ＋型領域３３およびＰ＋型領域３４に達するようにコンタクトホールが設けられている。また、第１層間絶縁膜５１および第２層間絶縁膜５１ａのコンタクトホールにはコンタクトプラグ６１が設けられており、第２層間絶縁膜５１ａ上に設けられたメタル配線６２とＮ＋型領域３３およびＰ＋型領域３４とがコンタクトプラグ６１を介して電気的に接続されている。
【００５２】
図２は、この半導体装置１００における入力保護回路部の構成を示す回路図である。
【００５３】
ここでは、カソードが入力パッド７１に接続されたダイオード７２のアノードが電源電圧Ｖｓｓに接続され、アノードが入力パッド７１に接続されたダイオード７３のカソードが電源電圧Ｖｄｄに接続されている。ダイオード７２およびダイオード７３は、Ｎ＋／Ｎ／Ｐ＋型ダイオードまたはＮ＋／Ｐ／Ｐ＋型ダイオードのいずれか一方を用いても、両方を１つずつ用いてもよい。但し、Ｎ＋／Ｎ／Ｐ＋型ダイオードとＮ＋／Ｐ／Ｐ＋型ダイオードとで耐圧など、特性に大きな差が生じるような注入条件を用いる場合には、いずれか一方を用いることが望ましい。また、いずれか一方を用いた方が、注入層のレイアウトが簡潔である。入力パッド７１は、保護抵抗７４を介して内部回路部７５と接続されている。
【００５４】
以下に、このように構成された本実施形態の半導体装置１００の製造工程について、図３Ａ〜図３Ｅを用いて説明する。
【００５５】
まず、図３Ａ（ａ）に示すように、支持基板１１上に絶縁膜１２を介して半導体薄膜層１３が形成されたＳＯＩ基板１０に対して、フォトリソグラフイ技術を用いて、内部回路部および入力保護回路部が形成される半導体薄膜層１３の所定型領域を覆うレジストパターン４１を形成する。そして、レジストパターン４１をマスクとしてＳＯＩ基板１０の半導体領域１３にＡｓ、ＰまたはＳｂをイオン注入する。同様に、図３Ａ（ｂ）に示すように、レジストパターン４１を剥離した後、半導体薄膜層１３の所定型領域を覆うレジストパターン４２を形成し、レジストパターン４２をマスクとして半導体薄膜層１３にＢ、ＢＦ２、ＣａまたはＩｎをイオン注入する。そして、レジストパターン４２を剥離した後、熱拡散を行うことによって、入力保護回路部および内部回路部の半導体領域に、それぞれ、Ｎ型領域１３ａおよびＰ型領域１３ｂを形成する。
【００５６】
次に、ｎ型領域１３ａおよびＰ型領域１３ｂの表面に膜厚数１０ｎｍ程度の酸化膜およびポリシリコン膜を形成してパターニングすることによって、図３Ａ（ｃ）に示すように、入力保護回路部には絶縁膜２１を介してゲート状構造２２ａを形成し、内部回路部には絶縁膜２１を介してゲート電極２２ｂを形成する。
【００５７】
次に、入力保護回路部のダイオードおよび内部回路部のトランジスタのＬＤＤ構造を同時に形成する。
【００５８】
まず、入力保護回路部のゲート状構造２２ａおよび内部回路部のゲート電極２２ｂを形成後、図３Ｂ（ｄ）に示すように、フォトリソグラフィ技術を用いて内部回路部のＮ型領域１３ａおよび入力保護回路部の所定型領域を覆うレジストパターン４３を形成する。そして、このレジストパターン４３をマスクとしてＰまたはＡｓをイオン注入することによって、入力保護回路部のダイオード８３、８４および内部回路部のＮチャンネルＭＯＳトランジスタ８２にＮ−型領域３１を同時に形成する。このとき、入力保護回路部のダイオードのＮ型領域１３ａにＮ−型領域３１を形成しない構成も可能であり、この場合に作製されるＮ＋／Ｎ／Ｐ＋型ダイオード８３は、図４に示すようにＮ−型領域３１が設けられていない構成となる。
【００５９】
次に、図３Ｂ（ｅ）に示すように、フォトリソグラフィ技術を用いて内部回路部のＰ型領域１３ｂおよび入力保護回路部の所定型領域を覆うレジストパターン４４を形成し、レジストパターン１４４をマスクとしてＢＦ２をイオン注入することによって、入力保護回路部のダイオード８３，８４および内部回路部のＰチャンネルＭＯＳトランジスタ８１にＰ−型領域３２を同時に形成する。このとき、入力保護回路部のダイオードのＰ型領域１３ｂにＰ−型領域３２を形成しない構成も可能であり、この場合に作製されるＮ＋／Ｐ／Ｐ＋型ダイオード８４は、図４に示すように、Ｐ−型領域３２が設けられていない構成となる。
【００６０】
次に、図３Ｂ（ｆ）に示すように、ＣＶＤ法等によりシリコン酸化膜またはシリコン窒化膜を堆積した後、シリコン酸化膜またはシリコン窒化膜をＲＩＥ法を用いてエッチングすることによって、入力保護回路部のゲート状構造２２ａおよび内部回路部のゲート電極２２ｂの側壁にサイドウォールスペーサ２３を形成する。
【００６１】
次に、図３Ｃ（ｇ）に示すように、フォトリソグラフィ技術を用いて内部回路部のＮ型領域１３ａおよび入力保護回路部の所定型領域の表面にレジストパターン４５を形成し、レジストパターン４５、ポリシリコン膜（ゲート状構造２２ａおよびゲート電極２２ｂ）およびサイドウォールスペーサ２３をマスクとしてＰまたはＡｓをイオン注入することによって、入力保護回路部のダイオード８３、８４および内部回路部のＮチャンネルＭＯＳトランジスタ８２にＮ＋型領域３３を同時に形成する。
【００６２】
同様に、図３Ｃ（ｈ）に示すように、内部回路部のＰ型領域１３ｂおよび入力保護回路部の所定型領域の表面にレジストパターン４６を形成し、レジストパターン４６、ポリシリコン膜（ゲート状構造２２ａおよびゲート電極２２ｂ）およびサイドウォールスペーサ２３をマスクとしてＢＦ２をイオン注入することによって、入力保護回路部のダイオード８３、８４および内部回路部のＰチャンネルＭＯＳトランジスタ８１にＰ＋型領域３４を同時に形成する。
【００６３】
次に、レジストパターン４６を剥離した後、アニールすることによって、Ｎ−型領域３１、Ｐ−型領域３２、Ｎ＋型領域３３およびＰ＋型領域３４に注入された不純物を活性化させる。
【００６４】
次に、図３Ｃ（ｉ）に示すように、ＣＶＤ法によって、入力保護回路部および内部回路部を覆うようにシリコン酸化膜からなる第１層間絶縁膜５１を形成する。シリコン酸化膜の厚さは、ゲート状構造２２ａの高さによって大きくすることが好ましい。シリコン酸化膜の代わりに、他の材料、例えば低誘電率有機材料から第１層間絶縁膜５１を形成しても良い。
【００６５】
次に、化学的機械研磨（ＣＭＰ）法によって第１層間絶縁膜５１の上部を除去して、その表面を平坦化する。このとき、図３Ｄ（ｊ）に示すように、ゲート状構造２２ａの上面を露出させる。このようにゲート状構造２２ａの上面を露出させる理由は、ゲート状構造２２ａと、そのエッチングのためのエッチャントとを接触可能な状態にするためである。
【００６６】
次に、図３Ｄ（ｋ）に示すように、フォトリソグラフィ技術を用いてダイオード形成領域以外の型領域にレジストパターン４７を形成する。
【００６７】
次に、図３Ｄ（ｌ）に示すように、例えばＫＯＨ等のアルカリ溶液を用いたウェットエッチング法によってゲート状構造２２ａをエッチングすることによって、第１層間絶縁膜５１にサイドウォールスペーサ２３で挟まれた溝５２を形成する。このときのエッチングは、ゲート状構造２２ａを選択的に除去するために行うものであり、そのためには、第１層間絶縁膜５１、サイドウォールスペーサ２３および絶縁膜２１に対するエッチングレートと比べて、ゲート状構造に対するエッチングレートが充分に大きなエッチャントを用いてエッチングを行う必要がある。本実施形態では、ゲート状構造２２ａをポリシリコン膜によって形成し、第１層間絶縁膜５１、サイドウォールスペーサ２３および絶縁膜２１を酸化膜によって形成しているため、ＫＯＨ等のアルカリ溶液を用いたエッチングによって、第１層間絶縁膜５１およびサイドウォールスペーサ２３をほとんどエッチングすることなく、ゲート状構造２２ａを除去することが可能になる。
【００６８】
ゲート状構造２２ａを除去した後、フッ酸系エッチャントを用いて、溝５２の底部に位置する絶縁膜膜２１を除去する。このとき、フッ酸系エッチャントを用いると、第１層間絶縁膜５１の表面も薄くエッチングされるが、ゲート絶縁膜２１が薄いため、問題にならない。
【００６９】
次に、図３Ｅ（ｍ）に示すように、ＣＶＤ法によって、入力保護回路部および内部回路部を覆うようにシリコン酸化膜からなる第２層間絶縁膜５１ａを形成する。このとき、第２層間絶縁膜５１ａの材料は、下層の第１層間絶縁膜５１と同じ材質のものであってもよい。また、第２層間絶縁膜５１ａの膜厚は、溝５２を十分埋め込むことができる膜厚よりも厚くすることが好ましい。そして、
次に、図３Ｅ（ｎ）に示すように、化学的機械研磨（ＣＭＰ）法によって第２層間絶縁膜５１ａの上部を除去し、その表面を平坦化する。そして、フォトリソグラフィ技術およびエッチング技術を用いて第１層間絶縁膜５１および第２層間絶縁膜５１ａにコンタクトホールを形成し、コンタクトプラグ６１およびメタル配線６２を形成して、入力保護回路部のダイオード８３のＮ＋型領域３３およびＰ＋型領域３４、ダイオード８４のＮ＋型領域３３およびＰ＋型領域３４、内部回路のＰチャンネルＭＯＳトランジスタのＰ＋領域３４およびＮチャンネルＭＯＳトランジスタのＮ＋型領域３３とメタル配線６２とを、それぞれ、コンタクトプラグ６１を介して電気的に接続することによって、図１に示すように、ゲート電極を有さない高耐圧ダイオード８３および８４を作製することができる。
【００７０】
このように構成された本実施形態の半導体装置１００によれば、ＳＯＩ基板の入力保護回路部にＮ＋／Ｎ／Ｐ＋型ダイオード８３またはＮ＋／Ｐ／Ｐ＋型ダイオード８４を作製する際に、ゲート状構造２２を形成することによって、セルフアライメントにて低濃度Ｎ型領域１３ａまたは低濃度Ｐ型領域３３ｂの型領域を確保することができる。また、ゲート状構造２２ａを除去するため、ゲート絶縁膜２１の耐圧に依存しない、高耐圧のダイオードを作製することができる。例えば、ゲート酸化膜の厚みが７ｎｍでゲート長が０．３５μｍの場合、リーク電流が０．１μＡのときのゲート酸化膜の耐圧は約８Ｖであるため、従来のダイオードでは８Ｖ以上の耐圧を得ることができないが、本実施形態によれば、低濃度半導体領域であるＮ型領域１３ａまたはＰ型領域１３ｂの濃度を調整することにより、１５Ｖ以上の耐圧を得ることが可能になる。
【００７１】
さらに、ゲート電極と高濃度半導体領域とを電気的に接続した従来のダイオードと比べて、メタル配線、コンタクトプラグの形成領域を減らすことができるため、ダイオード面積を縮小することができる。本発明は、サイドウォールスペーサ２３を設けない構成についても適用可能であるが、サイドウォールスペーサ２３を設けることによって、ダイオード８３および８４をＬＤＤ構造として、接合耐圧をさらに高くすることができる。
【００７２】
【発明の効果】
以上説明したように、本発明によれば、ＳＯＩ基板の入力保護回路部にゲート状構造を形成することによって、セルフアライメントにてダイオードの接合面を規定することができる。また、最終的にゲート電極を除去することにより、ＳＯＩ基板に、従来よりも微細化が可能で、ゲート絶縁膜の耐圧に依存せずに高耐圧なダイオードを作製することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態である半導体装置の構成を示す断面図である。
【図２】実施形態の半導体装置における入力保護回路部の構成を示す回路図である。
【図３Ａ】（ａ）〜（ｃ）は、それぞれ、本発明の一実施形態である半導体装置の製造工程を示す断面図である。
【図３Ｂ】（ｄ）〜（ｆ）は、それぞれ、本発明の一実施形態である半導体装置の製造工程を示す断面図である。
【図３Ｃ】（ｇ）〜（ｉ）は、それぞれ、本発明の一実施形態である半導体装置の製造工程を示す断面図である。
【図３Ｄ】（ｊ）〜（ｌ）は、それぞれ、本発明の一実施形態である半導体装置の製造工程を示す断面図である。
【図３Ｅ】（ｍ）および（ｎ）は、それぞれ、本発明の一実施形態である半導体装置の製造工程を示す断面図である。
【図４】本発明の他の実施形態である半導体装置の構成を示す断面図である。
【図５】従来の半導体装置の構成を示す断面図である。
【図６】従来の半導体装置における入力保護回路部の構成を示す回路図である。
【図７Ａ】（ａ）〜（ｃ）は、それぞれ、従来の半導体装置の製造工程を示す断面図である。
【図７Ｂ】（ｄ）〜（ｆ）は、それぞれ、従来の半導体装置の製造工程を示す断面図である。
【図７Ｃ】（ｇ）および（ｈ）は、それぞれ、従来の半導体装置の製造工程を示す断面図である。
【符号の説明】
１０、１１０ ＳＯＩ基板
１１、１１１ 支持基板
１２、１１２ 絶縁膜
１３、１１３ 半導体薄膜層
１３ａ、１１３ａ Ｎ型領域
１３ｂ、１１３ｂ Ｐ型領域
２１、１２１ 絶縁膜（ゲート酸化膜）
２２ａ ゲート状構造（ポリシリコン膜など）
２２ｂ、１２２ ゲート電極（ポリシリコン膜など）
２３、１２３ サイドウォールスペーサ
３１、１３１ Ｎ−型領域
３２、１３２ Ｐ−型領域
３３、１３３ Ｎ＋型領域
３４、１３４ Ｐ＋型領域
４１〜４７、１４３〜１４６ レジストパターン
５１、５１ａ、１５１ 層間絶縁膜
５２ 溝
６１、１６１ コンタクトプラグ
６２、１６２ メタル配線
７１、１７１ 入力パッド
７２、７３、１７２、１７３ ダイオード
７４、１７４ 保護抵抗
８１、８２、１８１、１８２ ＭＯＳトランジスタ
８３、８４、１８３、１８４ ダイオード
１００、２００ 半導体装置
Claims (11)
- ＳＯＩ基板に、内部回路部と、該内部回路部への電源供給ラインに分岐して接続され、該内部回路部を大電流から保護する入力保護回路部とを備えた半導体装置であって、
該入力保護回路部は、ＳＯＩ基板の半導体領域に設けられた低濃度第１導電型半導体領域と、ＳＯＩ基板の半導体領域に該低濃度第１導電型半導体領域を挟んで一方側に設けられた高濃度第１導電型半導体領域と他方側に設けられた高濃度第２導電型半導体領域とを含む第１ダイオード、および、ＳＯＩ基板の半導体領域に設けられた低濃度第２導電型半導体領域と、ＳＯＩ基板の半導体領域に該低濃度第２導電型半導体領域を挟んで一方側に設けられた高濃度第１導電型半導体領域と他方側に設けられた高濃度第２導電型半導体領域とを含む第２ダイオードの少なくとも一方を含んで構成され、
該入力保護回路部に設けられた低濃度第１導電型半導体領域と高濃度第１導電型半導体領域との接合面および低濃度第１導電型半導体領域と高濃度第２導電型半導体領域との接合面の位置が、該低濃度第１導電型半導体領域上に絶縁膜を介して設けられたゲート状構造によって自己整合的に配置されると共に、低濃度第２導電型半導体領域と高濃度第１導電型半導体領域との接合面および低濃度第２導電型半導体領域と高濃度第２導電型半導体領域との接合面の位置が、該低濃度第２導電型半導体領域上に絶縁膜を介して設けられたゲート状構造によって自己整合的に配置されて、該ゲート状構造が除去されている半導体装置。 - 前記内部回路部は、ＳＯＩ基板の半導体領域に設けられた低濃度第１導電型半導体領域と、ＳＯＩ基板の半導体領域に該低濃度第１導電型半導体領域を挟んで両側に設けられた高濃度第２導電型半導体領域と、該低濃度第１導電型半導体領域上に絶縁膜を介して設けられたゲート電極とを含む第１トランジスタ、および、ＳＯＩ基板の半導体領域に設けられた低濃度第２導電型半導体領域と、ＳＯＩ基板の半導体領域に該低濃度第２導電型半導体領域を挟んで両側に設けられた高濃度第１導電型半導体領域と、該低濃度第２導電型半導体領域上に絶縁膜を介して設けられたゲート電極とを含む第２トランジスタによって構成され、
該内部回路部に設けられた低濃度第１導電型半導体領域と高濃度第２導電型半導体領域との接合面および低濃度第２導電型半導体領域と高濃度第１導電型半導体領域との接合面の位置がゲート電極によって自己整合的に配置されている請求項１に記載の半導体装置。 - ＳＯＩ基板に、内部回路部と、該内部回路部への電源供給ラインに分岐して接続され、該内部回路部を大電流から保護する入力保護回路部とを備えた半導体装置であって、
該入力保護回路部は、ＳＯＩ基板の半導体領域に設けられた低濃度第１導電型半導体領域と、該低濃度第１導電型半導体領域の一方側端上部に設けられたＬＤＤ第１導電型半導体領域と他方側端上部に設けられたＬＤＤ第２導電型半導体領域と、ＳＯＩ基板の半導体領域に該低濃度第１導電型半導体領域を挟んでＬＤＤ第１導電型半導体領域側に設けられた高濃度第１導電型半導体領域とＬＤＤ第２導電型半導体領域側に設けられた高濃度第２導電型半導体領域と、該ＬＤＤ第１導電型半導体領域上および該ＬＤＤ第２導電型半導体領域上に設けられた側壁絶縁膜とを含む第１ダイオード、並びに、ＳＯＩ基板の半導体領域に設けられた低濃度第２導電型半導体領域と、該低濃度第２導電型半導体領域の一方側端上部に設けられたＬＤＤ第１導電型半導体領域と他方側端上部に設けられたＬＤＤ第２導電型半導体領域と、ＳＯＩ基板の半導体領域に該低濃度第２導電型半導体領域を挟んでＬＤＤ第１導電型半導体領域側に設けられた高濃度第１導電型半導体領域とＬＤＤ第２導電型半導体領域側に設けられた高濃度第２導電型半導体領域と、該ＬＤＤ第１導電型半導体領域上および該ＬＤＤ第２導電型半導体領域上に設けられた側壁絶縁膜とを含む第２ダイオードの少なくとも一方を含んで構成され、
該入力保護回路部に設けられた低濃度第１導電型半導体領域とＬＤＤ第１導電型半導体領域との接合面、および低濃度第１導電型半導体領域とＬＤＤ第２導電型半導体領域との接合面の位置が、該低濃度第１導電型半導体領域上に絶縁膜を介して設けられたゲート状構造によって自己整合的に配置されると共に、低濃度第２導電型半導体領域とＬＤＤ第１導電型半導体領域との接合面、および低濃度第２導電型半導体領域とＬＤＤ第２導電型半導体領域との接合面の位置が、該低濃度第２導電型半導体領域上に絶縁膜を介して設けられたゲート状構造によって自己整合的に配置されて、該ゲート状構造が除去されており、
該入力保護回路部に設けられた低濃度第１導電型半導体領域と高濃度第１導電型半導体領域との接合面、低濃度第１導電型半導体領域と高濃度第２導電型半導体領域との接合面、ＬＤＤ第１導電型半導体領域と高濃度第１導電型半導体領域との接合面、ＬＤＤ第２導電型半導体領域と高濃度第２導電型半導体領域との接合面、低濃度第２導電型半導体領域と高濃度第１導電型半導体領域との接合面および低濃度第２導電型半導体領域と高濃度第２導電型半導体領域との接合面の位置が側壁絶縁膜によって自己整合的に配置されている半導体装置。 - 前記内部回路部は、ＳＯＩ基板の半導体領域に設けられた低濃度第１導電型半導体領域と、該第１導電型半導体領域の両端上部に設けられたＬＤＤ第２導電型半導体領域と、ＳＯＩ基板の半導体領域に該低濃度第１導電型半導体領域および該ＬＤＤ第２導電型半導体領域を挟んで両側に設けられた高濃度第２導電型半導体領域と、該低濃度第１導電型半導体領域上に絶縁膜を介して設けられたゲート電極と、該ＬＤＤ第２導電型半導体領域上に設けられた側壁絶縁膜とを含む第１トランジスタ、並びに、ＳＯＩ基板の半導体領域に設けられた低濃度第２導電型半導体領域と、該低濃度第２導電型半導体領域の両端上部に設けられたＬＤＤ第１導電型半導体領域と、ＳＯＩ基板の半導体領域に該低濃度第２導電型半導体領域および該ＬＤＤ第１導電型半導体領域を挟んで両側に設けられた高濃度第１導電型半導体領域と、該低濃度第２導電型半導体領域上に絶縁膜を介して設けられたゲート電極と、該ＬＤＤ第１導電型半導体領域上に設けられた側壁絶縁膜とを含む第２トランジスタによって構成され、
該内部回路部に設けられた低濃度第１導電型半導体領域とＬＤＤ第２導電型半導体領域との接合面および低濃度第２導電型半導体領域とＬＤＤ第１導電型半導体領域との接合面の位置がゲート電極によって自己整合的に配置され、
該内部回路部に設けられた低濃度第１導電型半導体領域と高濃度第２導電型半導体領域との接合面、ＬＤＤ第２導電型半導体領域と高濃度第２導電型半導体領域との接合面、低濃度第２導電型半導体領域と高濃度第１導電型半導体領域との接合面、およびＬＤＤ第１導電型半導体領域と高濃度第１導電型半導体領域との接合面の位置が側壁絶縁膜によって自己整合的に配置されている請求項３に記載の、半導体装置。 - 前記内部回路部の第１導電型半導体領域は、前記入力保護回路部の第１導電型半導体領域と同じイオン注入条件で形成され、前記内部回路部の第２導電型半導体領域は、前記入力保護回路部の第２導電型半導体領域と同じイオン注入条件で形成され、前記内部回路部の高濃度第１導電型半導体領域は、前記入力保護回路部の高濃度第１導電型半導体領域と同じイオン注入条件で形成され、前記内部回路部の高濃度第２導電型半導体領域は、前記入力保護回路部の高濃度第２導電型半導体領域と同じイオン注入条件で形成されている請求項２〜請求項４のいずれかに記載の半導体装置。
- 前記内部回路部のＬＤＤ第１導電型半導体領域は、前記入力保護回路部のＬＤＤ第１導電型半導体領域と同じイオン注入条件で形成され、前記内部回路部のＬＤＤ第２導電型半導体領域は、前記入力保護回路部のＬＤＤ第２導電型半導体領域と同じイオン注入条件で形成されている請求項４に記載の半導体装置。
- 前記第１導電型はＮ型またはＰ型であり、前記第２導電型は前記第１導電型と反対の導電型である請求項１〜請求項６のいずれかに記載の半導体装置。
- ＳＯＩ基板に、内部回路部と、該内部回路部への電源供給ラインに分岐して接続され、該内部回路部を大電流から保護する入力保護回路部とを備えた半導体装置を製造する方法であって、
該内部回路形成部の半導体領域に低濃度第１導電型半導体領域および低濃度第２導電型半導体領域を形成し、該低濃度第１導電型半導体領域および該低濃度第２導電型半導体領域上に絶縁膜を介してゲート電極を形成すると共に、該入力保護回路形成部の半導体領域に低濃度第１導電型半導体領域および低濃度第２導電型半導体領域を形成し、該低濃度第１導電型半導体領域および該低濃度第２導電型半導体領域上に絶縁膜を介してゲート状構造を形成する工程と、
該ゲート電極およびレジストパターンをマスクとして、該内部回路部を構成する第１トランジスタのソース・ドレイン形成領域にイオン注入して、高濃度第２導電型不純物領域を形成すると共に、該ゲート状構造およびレジストパターンをマスクとして、該入力保護回路部を構成するダイオードのアノード電極およびカソード電極の一方の電極形成部にイオン注入して、高濃度第２導電型不純物領域を形成する工程と、
該ゲート電極およびレジストパターンをマスクとして、該内部回路部を構成する第２トランジスタのソース・ドレイン形成領域にイオン注入して、高濃度第１導電型不純物領域を形成すると共に、該ゲート状構造およびレジストパターンをマスクとして、該入力保護回路部を構成するダイオードのアノード電極およびカソード電極の他方の電極形成部にイオン注入して、高濃度第１導電型不純物領域を形成する工程と、
第１層間絶縁膜にてＳＯＩ基板を覆う工程と、
該第１層間絶縁膜の表面部を除去して、該ゲート電極および該ゲート状構造の上面を露出させる工程と、
該ゲート状構造を選択的に除去して、該入力保護回路部に第１層間絶縁膜に挟まれた溝を形成する工程と、
第２層間絶縁膜にてＳＯＩ基板を覆い、該溝を埋める工程とを含む半導体装置の製造方法。 - ＳＯＩ基板に、内部回路部と、該内部回路部への電源供給ラインに分岐して接続され、該内部回路部を大電流から保護する入力保護回路部とを備えた半導体装置を製造する方法であって、
該内部回路形成部の半導体領域に低濃度第１導電型半導体領域および低濃度第２導電型半導体領域を形成し、該低濃度第１導電型半導体領域および該低濃度第２導電型半導体領域上に絶縁膜を介してゲート電極を形成すると共に、該入力保護回路形成部の半導体領域に低濃度第１導電型半導体領域および低濃度第２導電型半導体領域を形成し、該低濃度第１導電型半導体領域および該低濃度第２導電型半導体領域上に絶縁膜を介してゲート状構造を形成する工程と、
該ゲート電極およびレジストパターンをマスクとして、該内部回路部を構成する第１トランジスタのソース・ドレイン形成領域にイオン注入して、ＬＤＤ第２導電型半導体領域を形成すると共に、該ゲート状構造およびレジストパターンをマスクとして、該入力保護回路部を構成するダイオードのアノード電極およびカソード電極の一方の電極形成部にイオン注入して、ＬＤＤ第２導電型半導体領域を形成する工程と、
該ゲート電極およびレジストパターンをマスクとして、該内部回路部を構成する第２トランジスタのソース・ドレイン形成領域にイオン注入して、ＬＤＤ第１導電型半導体領域を形成すると共に、該ゲート状構造およびレジストパターンをマスクとして、該入力保護回路部を構成するダイオードのアノード電極およびカソード電極の他方の電極形成部にイオン注入して、ＬＤＤ第１導電型半導体領域を形成する工程と、
該ゲート電極および該ゲート状構造の側壁に側壁絶縁膜を形成する工程と、
該ゲート電極、該側壁絶縁膜およびレジストパターンをマスクとして、該内部回路部を構成する第１トランジスタのソース・ドレイン形成領域にイオン注入して、高濃度第２導電型不純物領域を形成すると共に、該ゲート状構造、該側壁絶縁膜およびレジストパターンをマスクとして、該入力保護回路部を構成するダイオードのアノード電極およびカソード電極の一方の電極形成部にイオン注入して、高濃度第２導電型不純物領域を形成する工程と、
該ゲート電極、該側壁絶縁膜およびレジストパターンをマスクとして、該内部回路部を構成する第２トランジスタのソース・ドレイン形成領域にイオン注入して、高濃度第１導電型不純物領域を形成すると共に、該ゲート状構造、該側壁絶縁膜およびレジストパターンをマスクとして、該入力保護回路部を構成するダイオードのアノード電極およびカソード電極の他方の電極形成部にイオン注入して、高濃度第１導電型不純物領域を形成する工程と、
第１層間絶縁膜にてＳＯＩ基板を覆う工程と、
該第１層間絶縁膜の表面部を除去して、該ゲート電極および該ゲート状構造の上面を露出させる工程と、
該ゲート状構造を選択的に除去して、該入力保護回路部に側壁絶縁膜に挟まれた溝を形成する工程と、
第２層間絶縁膜にてＳＯＩ基板を覆い、該溝を埋める工程とを含む半導体装置の製造方法。 - 前記第１導電型はＮ型またはＰ型であり、前記第２導電型は前記第１導電型と反対の導電型である請求項８または請求項９に記載の半導体装置の製造方法。
- 前記溝を形成する工程において、フォトリソグラフィ技術にて前記内部回路形成部のゲート電極上面およびダイオード形成部を除く入力保護回路形成部のゲート電極上面をレジストパターンで覆い、ダイオード形成部のゲート電極のみを選択的にエッチングする請求項８または請求項９に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002263429A JP4172628B2 (ja) | 2002-09-09 | 2002-09-09 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002263429A JP4172628B2 (ja) | 2002-09-09 | 2002-09-09 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004103812A JP2004103812A (ja) | 2004-04-02 |
| JP4172628B2 true JP4172628B2 (ja) | 2008-10-29 |
Family
ID=32263149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002263429A Expired - Fee Related JP4172628B2 (ja) | 2002-09-09 | 2002-09-09 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4172628B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102668095B (zh) * | 2009-10-30 | 2016-08-03 | 株式会社半导体能源研究所 | 晶体管 |
-
2002
- 2002-09-09 JP JP2002263429A patent/JP4172628B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004103812A (ja) | 2004-04-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3545583B2 (ja) | 半導体装置およびその製造方法 | |
| KR100344220B1 (ko) | 에스·오·아이(ｓｏｉ) 구조를 갖는 반도체 소자 및 그 제조방법 | |
| JP4213395B2 (ja) | Ｓｏｉ型半導体装置及びその形成方法 | |
| US8466026B2 (en) | Semiconductor device and method for manufacturing the same | |
| US6709950B2 (en) | Semiconductor device and method of manufacturing the same | |
| JP3307489B2 (ja) | 半導体装置およびその製造方法 | |
| JP2870635B2 (ja) | 半導体装置 | |
| US6642130B2 (en) | Method for fabricating highly integrated transistor | |
| TWI387094B (zh) | 具備汲極電壓保護之功率半導體元件及其製作方法 | |
| JP3103159B2 (ja) | 半導体装置 | |
| US7531880B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP4091304B2 (ja) | 半導体集積回路の製造方法及び半導体集積回路 | |
| JP2004193535A (ja) | 半導体装置およびその製造方法 | |
| JP3906032B2 (ja) | 半導体装置 | |
| JP4172628B2 (ja) | 半導体装置およびその製造方法 | |
| JP3502509B2 (ja) | Ｃｍｏｓ構造を備えた集積回路及びその製造方法 | |
| JPH1174530A (ja) | 半導体集積回路装置及びその製造方法 | |
| KR100259593B1 (ko) | 반도체장치의 제조 방법 | |
| JP2007053399A (ja) | 半導体装置 | |
| KR100642649B1 (ko) | 웰 바이어스 전압을 인가할 수 있는 반도체 소자 및 그제조방법 | |
| KR20040066024A (ko) | 반도체 장치와 그 제조 방법 | |
| JP2519541B2 (ja) | 半導体装置 | |
| JP2002076337A (ja) | 半導体装置及び半導体装置の製造方法 | |
| US9530900B1 (en) | Schottky diode and method for manufacturing the same | |
| JP2008211155A (ja) | 半導体集積回路及び製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050615 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080515 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080519 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080717 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080807 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080807 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110822 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110822 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120822 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120822 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130822 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |