TWI387094B - 具備汲極電壓保護之功率半導體元件及其製作方法 - Google Patents
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Description
本發明係關於一種功率半導體元件及其製作方法，尤指一種具備汲極電壓保護之功率半導體元件及其製作方法。
功率金氧半導體電晶體(Power MOS transistor)元件由於具有高電壓高電流的導通特性，因此特別容易受到靜電放電脈衝(ESD pulse)的傷害。特別是由於現今的積體電路製程中為了獲得較低起始電壓，功率金氧半導體電晶體元件的閘極氧化層的厚度必須加以薄化，在此要求下，功率金氧半導體電晶體元件極易受到因摩擦或其它無法控制的因素所產生的靜電放電脈衝的傷害而受損。因此，在功率金氧半導體電晶體元件的應用上，必須搭配靜電防護電路的使用以避免功率金氧半導體電晶體元件受損。在現行的功率金氧半導體電晶體元件技術中，通常是在功率金氧半導體電晶體元件製作完成後，再進行靜電防護電路的製作，然而此作法會增加額外的製程與成本。
請參考第1圖，第1圖為習知功率半導體元件之剖面示意圖。如第1圖所示，習知功率半導體元件10係於半導體基底12上形成包含複數個溝渠式閘極電晶體元件14以及複數個靜電防護元件16。形成靜電防護元件16之方式係先形成一多晶矽層18，並且對多晶矽層18依序進行一P型離子佈植製程以及一N型離子佈植製程，以形成複數個P型摻雜區20與複數個N型摻雜區22呈彼此交錯且依序接合在一起，其中任一P型摻雜區20與其相鄰之N型摻雜區22係構成一具有PN接面之靜電防護元件16，且各靜電防護元件16係串聯於溝渠式閘極電晶體元件之閘極與汲極之間。
然而，為了將靜電防護元件整合於溝渠式閘極電晶體元件中，製作功率半導體元件之製程需額外增加一道光罩來定義多晶矽層的圖案，因此會造成製程複雜度與成本的增加。
本發明之主要目的之一在於提供一種具備汲極電壓保護之功率半導體元件及其製作方法，以解決習知技術之製程複雜與高成本之缺點。
為達上述目的，本發明提供一種製作具備汲極電壓保護之功率半導體元件之方法。首先，提供一半導體基底，其具有一第一導電類型，且半導體基底上定義有一汲極連接區、一第一元件區以及一設置於汲極連接區與第一元件區間之第二元件區。位於第一元件區中之半導體基底之一上表面包含至少一第一溝渠，且位於第二元件區中之半導體基底之上表面包含一第二溝渠。接著，於第一溝渠與第二溝渠之表面形成一第一絕緣層。然後，於第一溝渠中形成一閘極導電層以及於第二溝渠中形成一第一摻雜區。之後，於第一摻雜區中形成一第二摻雜區與一第三摻雜區，其中第一摻雜區、第二摻雜區以及第三摻雜區係構成一溝渠式靜電防護元件，且第一摻雜區係位於第二摻雜區與第三摻雜區之間。接著，覆蓋一第二絕緣層於半導體基底之上表面。然後，於第二絕緣層上形成一源極金屬層、一閘極金屬層以及一汲極連接電極，其中第二摻雜區電性連接至汲極連接電極，且第三摻雜區電性連接至閘極金屬層，而閘極金屬層電性連接至閘極導電層。
為達上述目的，本發明另提供一種具備汲極電壓保護之功率半導體元件。上述功率半導體元件包含有一半導體基底、至少一溝渠式閘極電晶體元件、一溝渠式靜電防護元件、一源極金屬層、一閘極金屬層以及一汲極金屬層。半導體基底具有一第一導電類型，且定義有一第一元件區與一第二元件區，而半導體基底之一上表面包含一第一溝渠與一第二溝渠，其中第一溝渠位於第一元件區中，且第二溝渠位於第二元件區中。溝渠式閘極電晶體元件設置於第一元件區中，且溝渠式閘極電晶體元件包含一設置於第一溝渠之表面之第一絕緣層、一設置於第一溝渠中之閘極導電層、一設置於第一溝渠之一側之半導體基底中之基體(base)摻雜區以及一設置於第一元件區之基體摻雜區上之源極摻雜區。基體摻雜區具有第一導電類型，而源極摻雜區具有一第二導電類型，且電性連接基體摻雜區。溝渠式靜電防護元件設置於第二元件區之第二溝渠中，且溝渠式靜電防護元件包含一第一摻雜區、一第二摻雜區以及一第三摻雜區，其中第一摻雜區係設置於第二摻雜區與第三摻雜區之間，且第二摻雜區係電性連接至汲極金屬層，而第三摻雜區係電性連接至閘極金屬層。源極金屬層設置於半導體基底之該上表面，且電性連接源極摻雜區。閘極金屬層設置於半導體基底之上表面，且電性連接閘極導電層。汲極金屬層設置於半導體基底之一下表面。
本發明係將溝渠式靜電防護元件的製作整合於溝渠式閘極電晶體元件之製作過程中，因此不需額外的光罩來定義溝渠式靜電防護元件之摻雜區的位置，故有簡化製程與成本低廉之優勢。並且，本發明之具備汲極電壓保護之功率半導體元件包括溝渠式閘極電晶體元件與溝渠式靜電防護元件，且溝渠式靜電防護元件係電性連接於溝渠式閘極電晶體元件之閘極與汲極之間，藉此提供優良的靜電防護能力。
請參考2圖至第6圖，第2圖至第6圖係為本發明一第一實施例之製作具備汲極電壓保護之功率半導體元件之方法示意圖。如第2圖所示，首先，提供一半導體基底102，半導體基底102具有一上表面104與一相對之下表面106，並且半導體基底102上定義有一第一元件區108、一第二元件區110以及一汲極連接區112。並且，第一元件區108係用於製作溝渠式閘極電晶體元件，且第二元件區110係用於製作溝渠式靜電防護元件。此外，半導體基底102包含一基材114以及一設置於基材114上之磊晶層116。基材114可為一矽基材，且基材114與磊晶層116皆具有一第一導電類型。然後，利用第一道光罩配合微影暨蝕刻製程，於半導體基底102之上表面104形成複數個第一溝渠118與複數個第二溝渠120，且各第一溝渠118係位於第一元件區108中，而各第二溝渠120係位於第二元件區110中。接著，於各第一溝渠118與各第二溝渠120之表面形成一第一絕緣層122，以及於各第一溝渠118中與各第二溝渠120中分別形成一未摻雜(un-doped)半導體層124，例如：未摻雜多晶矽(un-doped poly-silicon)材料。
接著，如第3圖所示，利用一遮罩125遮蔽汲極連接區112之半導體基底102，並進行一第二導電類型之一第一離子佈植(ion implantation)製程，將摻雜離子植入於半導體基底102之上表面104以及各未摻雜半導體層124中。於本實施例中，進行完第一離子佈植製程之後，接著移除遮罩125，並進行一第一驅入(drive-in)製程，使植入第一元件區108與第二元件區110之各未摻雜半導體層124中之摻雜離子得以擴散而分別形成具有第二導電類型之一閘極導電層126與一第一摻雜區128，其中閘極導電層126係作為溝渠式閘極電晶體元件之閘極。並且，驅入製程亦使植入於各第一溝渠118之兩側與各第二溝渠120之兩側之半導體基底102中之摻雜離子擴散而形成複數個具有第二導電類型之基體摻雜區130，作為溝渠式閘極電晶體元件之通道(channel)。此外，本實施例之第一導電類型係為N型，而第二導電類型係為P型，但本發明不限於此，第一導電類型與第二導電類型亦可互換。
然後，如第4圖所示，利用第二道光罩配合微影暨蝕刻製程於N型半導體基底102之上表面104形成一遮罩圖案132，例如光阻圖案，使遮罩圖案132覆蓋於N型半導體基底102上。遮罩圖案132暴露出各P型第一摻雜區128之一部分、位於汲極連接區112之N型半導體基底102之一部分以及第一元件區108之P型基體摻雜區130。接著，進行N型之第二離子佈植製程，將N型之高劑量摻雜離子植入已暴露出之P型基體摻雜區130、各P型第一摻雜區128以及汲極連接區112之N型半導體基底102中。然後，移除遮罩圖案132之後，進行第二驅入製程，以於各P型第一摻雜區128中分別形成一N型第二摻雜區134以及一N型第三摻雜區136、於第一元件區108之各P型基體摻雜區130中形成一N型源極摻雜區138以及於汲極連接區112之N型半導體基底102中形成一N型汲極摻雜區140。
此外，本發明之N型第二摻雜區134以及N型第三摻雜區136可與N型源極摻雜區138以及N型汲極摻雜區140分開依序形成，以形成不同深度之摻雜區域，例如：先遮蓋N型第二摻雜區134以及N型第三摻雜區136，而對N型源極摻雜區138以及N型汲極摻雜區138進行離子佈植，然後遮蓋N型源極摻雜區138以及N型汲極摻雜區140，再對N型第二摻雜區134以及N型第三摻雜區136進行離子佈植，或者，反之亦可。於本實施例中，N型源極摻雜區138、第一絕緣層122、各閘極導電層126、各P型基體摻雜區130、各N型源極摻雜區138以及N型半導體基底102係構成一N型金氧半導體(NMOS)電晶體元件142，作為本發明之溝渠式閘極電晶體元件142。另外，本發明並不限於上述P型之離子佈植製程之後需進行一驅入製程，亦可將P型之離子佈植製程後之驅入製程合併於N型之離子佈植製程後之驅入製程，以同時擴散植入於N型半導體基底102與未摻雜半導體層124中之P型摻雜離子以及植入於P型基體摻雜區130、各P型第一摻雜區128以及汲極連接區112之N型半導體基底102中之N型摻雜離子。
值得注意的是，每一組相對應之P型第一摻雜區128、N型第二摻雜區134以及N型第三摻雜區136分別構成一NPN結構之雙向二極體元件，以作為本較佳實施例之一溝渠式靜電防護元件144a、144b、144c，其中每一組相對應之N型第二摻雜區134與N型第三摻雜區136係分別位於各P型第一摻雜區128上，且各N型第二摻雜區134與N型第三摻雜區136之間具有P型第一摻雜區128。亦即在各溝渠式靜電防護元件144a、144b、144c中，P型第一摻雜區128與N型第二摻雜區134構成一具有PN接面之二極體元件，例如：齊納二極體(Zener diode)，而P型第一摻雜區128與N型第三摻雜區136亦構成另一具有PN接面之二極體元件，並且由於此兩二極體元件之P接面係屬同一摻雜區，因此對於本實施例之NMOS電晶體元件142來說，溝渠式靜電防護元件144a、144b、144c可提供雙向不導通之功效。藉此，本發明即將溝渠式靜電防護元件144a、144b、144c串聯於溝渠式閘極電晶體元件142之汲極與閘極間，以有效避免汲極與閘極於溝渠式閘極電晶體元件142運作時產生導通而影響溝渠式閘極電晶體元件142之操作。並且，為了保護溝渠式閘極電晶體元件142之閘極與汲極，串聯後之溝渠式靜電防護元件144a、144b、144c之導通電壓與電流需小於溝渠式閘極電晶體元件142之閘極與汲極所能承受之靜電電壓與靜電電流。或者，可根據溝渠式閘極電晶體元件142所欲承受之靜電電壓與靜電電流來決定串聯溝渠式靜電防護元件之數量。
此外，本發明之遮罩圖案132並不限於覆蓋閘極導電層126，遮罩圖案132亦可暴露出各閘極導電層126，進而利用N型離子佈植製程以及驅入製程，以將閘極導電層126之P型導電類型轉為N型。因此，可根據所欲導電類型之閘極導電層126來決定遮罩圖案132是否暴露出閘極導電層126。
接著，如第5圖所示，利用一沈積製程，於N型半導體基底102之上表面104覆蓋一第二絕緣層146。第二絕緣層146可為例如硼磷矽玻璃(BPSG)或其他材質之介電層。然後，利用第三道光罩配合微影暨蝕刻製程，於第一元件區108之第二絕緣層146中形成複數個源極接觸洞148與一閘極連接洞150，使各源極接觸洞148暴露出各P型基體摻雜區130，並且同時於第二元件區110之第二絕緣層146中形成複數個連接接觸洞152。接著，利用遮罩來進行P型離子佈植製程以及驅入製程，以選擇性地於所暴露出之各P型基體摻雜區130中形成一P型源極接觸摻雜區156。然後，再進行一沈積製程與一回蝕刻製程，以於各源極接觸洞148中形成一源極接觸插塞158，且於閘極連接洞150中形成一閘極接觸插塞160，並且同時於各連接接觸洞152中形成一接觸插塞162。於本實施例中，源極接觸插塞158係貫穿第二絕緣層146與N型源極摻雜區138，以電性連接於P型源極接觸摻雜區156，並且藉由各P型源極接觸摻雜區156之摻雜濃度高於P型基體摻雜區130之摻雜濃度，可降低N型源極摻雜區138與源極接觸插塞158間之電阻值。閘極接觸插塞160係貫穿第二絕緣層146，以電性連接於P型閘極導電層126。此外，各接觸插塞162係貫穿第二絕緣層146，分別電性連接於各N型第二摻雜區134或各N型第三摻雜區136。
接著，如第6圖所示，進行第四道光罩配合微影暨蝕刻製程，以於汲極連接區112之第二絕緣層146形成一汲極開口154，而暴露出N型汲極摻雜區140。然後，進行第五道光罩配合微影暨蝕刻製程，於第二絕緣層146上形成一源極金屬層166、一閘極金屬層168、二連接電極170a、170b以及一汲極連接電極172。其中，源極金屬層166係電性連接源極接觸插塞158，用以將源極訊號傳遞至N型源極摻雜區138。而閘極金屬層168電性連接閘極接觸插塞160，用以將閘極訊號傳遞至閘極導電層126，並且閘極金屬層168另電性連接至一最鄰近之接觸插塞162，藉以電性連接至溝渠式靜電防護元件144c之N型第三摻雜區136。汲極連接電極172係填入汲極開口154，以連接至汲極摻雜區140，並且汲極連接電極172電性連接至一最鄰近之接觸插塞162，以電性連接溝渠式靜電防護元件144a之N型第二摻雜區134以及做為NMOS電晶體元件142之汲極之N型半導體基底102。而連接電極170a則電性連接溝渠式靜電防護元件144a之N型第三摻雜區136以及溝渠式靜電防護元件144b之N型第二摻雜區134，且連接電極170b電性連接溝渠式靜電防護元件144b之N型第三摻雜區136以及溝渠式靜電防護元件144c之N型第二摻雜區134，藉此將具有雙向靜電防護能力之溝渠式靜電防護元件144a、144b、144c串聯於NMOS電晶體元件142之閘極與汲極之間。
之後，本發明另於N型半導體基底102之下表面106形成一汲極金屬層174，至此即已完成本發明具備汲極電壓保護之功率半導體元件100。其中汲極金屬層174電性連接N型半導體基底102，進而電性連接至汲極連接電極172，使串聯在一起之溝渠式靜電防護元件144a、144b、144c的一端可電性連接至NMOS電晶體元件142之汲極。值得注意的是，由於汲極金屬層174係形成於N型半導體基底102之下表面106，因此其步驟進行的時間並不限定於此，而可於其他適當之時間點進行，例如於進行N型半導體基底102之上表面104製程之前或之後進行。
由上述可知，本實施例係藉由於形成NMOS電晶體元件之閘極與源極時，同時形成溝渠式靜電防護元件，因此與原本製作溝渠式閘極電晶體元件所使用之光罩數相同，而省掉習知用來定義多晶矽層所額外增加的一道光罩，所以可節省製程與製作成本。
另外，本發明之第一溝渠與第二溝渠並不限具有複數個，亦即溝渠式靜電防護元件並不限於具有複數個，而本發明之半導體基底可具有至少一第一溝渠以及具有至少一第二溝渠，亦即於僅有一第二溝渠之情況下，功率半導體元件僅包含一溝渠式靜電防護元件，並不需連接電極來加以串聯。此外，本發明之連接電極亦不限於二個，可根據所需溝渠式靜電防護元件之數量，亦即所需之靜電防護能力，來決定形成第二溝渠與連接電極之數量。並且，可根據所需之溝渠式閘極電晶體元件之數量來決定第一溝渠之數量。
此外，為了更清楚說明本發明之功率半導體元件之結構以及電性連接方式，請參考第7圖至第8圖，且一併參考第6圖。第7圖為本發明第一實施例之功率半導體元件之一實施態樣之上視示意圖。第8圖為第一實施例之功率半導體元件於第7圖區域A中之上視示意圖。第6圖為第一實施例之功率半導體元件沿著第8圖AA’線之剖面示意圖。如第7圖所示，於本實施態樣中，汲極連接電極172係圍繞閘極金屬層168、源極金屬層166以及連接電極170a、170b，且連接電極170a、170b亦圍繞閘極金屬層168與源極金屬層166，而閘極金屬層168亦圍繞源極金屬層166。並且，連接電極170a、170b之圈數可依據不同耐壓程度之閘極來決定。此外，如第6圖與第8圖所示，本實施態樣之溝渠式半導體元件包含複數個溝渠式靜電防護元件144a、144b、144c。各溝渠式靜電防護元件144a並聯於汲極連接電極172與連接電極170a之間，各溝渠式靜電防護元件144b並聯於連接電極170a與連接電極170b之間，各溝渠式靜電防護元件144c並聯於連接電極170b與閘極金屬層168之間。
本發明具備汲極電壓保護之功率半導體元件之連接電極的配置方式並不限於上述實施態樣，請參考第9圖，且一併參考第8圖，第9圖為本發明第一實施例之具備汲極電壓保護之功率半導體元件之另一實施態樣之上視示意圖。如第8圖與第9圖所示，本實施態樣之連接電極170a、170b係設置於閘極金屬層168之一外側邊與汲極連接電極172之一內側邊之間。並且，於第10圖之區域A中，本實施態樣溝渠式閘極半導體元件的剖面圖亦可如第8圖所示。
另外，本發明具備汲極電壓保護之功率半導體元件之第二摻雜區與第三摻雜區並不限於位於第一摻雜區上方，請參考第10圖，第10圖為本發明第二實施例之具備汲極電壓保護之功率半導體元件之剖面示意圖。如第10圖所示，相較於第一實施例，本實施例功率半導體元件200之第二摻雜區134以及第三摻雜區136係延伸至第二溝渠120底部，而與位於第二溝渠120底部之第一絕緣層122相接觸，並且第一摻雜區128僅位於第二摻雜區134與第三摻雜區136之間。
為了清楚說明本發明具備汲極電壓保護之功率半導體元件之電路結構，請參考第11圖。第11圖為本發明具備汲極電壓保護之功率半導體元件之電路示意圖。如第11圖所示，本發明之功率半導體元件係於溝渠式閘極電晶體元件142之汲極D與閘極G之間電性連接溝渠式靜電防護元件144a、144b、144c，由於各溝渠式靜電防護元件144a、144b、144c包含二雙向不導通之齊納二極體，因此功率半導體元件可具有一定耐壓程度之靜電防護功能。
縱上所述，本發明係將溝渠式靜電防護元件的製作整合於溝渠式閘極電晶體元件之製作過程中，因此不需額外的光罩來定義溝渠式靜電防護元件之摻雜區的位置，故有簡化製程與成本低廉之優勢。並且，本發明具備汲極電壓保護之功率半導體元件包括溝渠式閘極電晶體元件與溝渠式靜電防護元件，且溝渠式靜電防護元件係電性連接於溝渠式閘極電晶體元件之閘極與汲極之間，藉此提供優良的靜電防護能力。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10．．．功率半導體元件
12．．．半導體基底
14．．．溝渠式閘極電晶體元件
16．．．靜電防護元件
18．．．多晶矽層
20．．．P型摻雜區
22．．．N型摻雜區
100．．．功率半導體元件
102．．．半導體基底
104．．．上表面
106．．．下表面
108．．．第一元件區
110．．．第二元件區
112．．．汲極連接區
114．．．基材
116．．．磊晶層
118‧‧‧第一溝渠
120‧‧‧第二溝渠
122‧‧‧第一絕緣層
124‧‧‧未摻雜半導體層
125‧‧‧遮罩
126‧‧‧閘極導電層
128‧‧‧第一摻雜區
130‧‧‧基體摻雜區
134‧‧‧第二摻雜區
136‧‧‧第三摻雜區
138‧‧‧源極摻雜區
140‧‧‧汲極摻雜區
142‧‧‧溝渠式閘極電晶體元件
144a、144b、144c‧‧‧溝渠式靜電防護元件
146‧‧‧第二絕緣層
148‧‧‧源極接觸洞
150‧‧‧閘極接觸洞
152‧‧‧連接接觸洞
154‧‧‧汲極開口
156‧‧‧源極接觸摻雜區
158‧‧‧源極接觸插塞
160‧‧‧閘極接觸插塞
162‧‧‧接觸插塞
166‧‧‧源極金屬層
168‧‧‧閘極金屬層
170a、170b‧‧‧連接電極
172‧‧‧汲極連接電極
174‧‧‧汲極金屬層
100‧‧‧功率半導體元件
102‧‧‧半導體基底
104‧‧‧上表面
106‧‧‧下表面
108‧‧‧第一元件區
110‧‧‧第二元件區
112‧‧‧汲極連接區
114‧‧‧基材
116‧‧‧磊晶層
118‧‧‧第一溝渠
120‧‧‧第二溝渠
122‧‧‧第一絕緣層
126‧‧‧閘極導電層
128‧‧‧第一摻雜區
130‧‧‧基體摻雜區
134‧‧‧第二摻雜區
136‧‧‧第三摻雜區
138‧‧‧源極摻雜區
140‧‧‧汲極摻雜區
142‧‧‧溝渠式閘極電晶體元件
144a、144b、144c‧‧‧溝渠式靜電防護元件
146‧‧‧第二絕緣層
148‧‧‧源極接觸洞
150‧‧‧閘極接觸洞
152‧‧‧連接接觸洞
154‧‧‧汲極開口
156‧‧‧源極接觸摻雜區
158‧‧‧源極接觸插塞
160‧‧‧閘極接觸插塞
162‧‧‧接觸插塞
166‧‧‧源極金屬層
168‧‧‧閘極金屬層
170a、170b‧‧‧連接電極
172‧‧‧汲極連接電極
174‧‧‧汲極金屬層
Claims (21)
- 一種製作具備汲極電壓保護之功率半導體元件之方法，包含：提供一半導體基底，其具有一第一導電類型，該半導體基底上定義有一汲極連接區、一第一元件區以及一設置於該汲極連接區與該第一元件區間之第二元件區，位於該第一元件區中之該半導體基底中具有至少一第一溝渠，且位於該第二元件區中之該半導體基底中具有一第二溝渠；於該第一溝渠與該第二溝渠之表面形成一第一絕緣層；於該第一溝渠中形成一閘極導電層以及於該第二溝渠中形成一第一摻雜區，其中該第一摻雜區具有一第二導電類型；於該第一摻雜區中形成一具有該第一導電類型之第二摻雜區與一第三摻雜區，其中該第一摻雜區、該第二摻雜區以及該第三摻雜區係構成一溝渠式靜電防護元件；覆蓋一第二絕緣層於該半導體基底上；以及於該第二絕緣層上形成一源極金屬層、一閘極金屬層以及一汲極連接電極，其中該第二摻雜區電性連接至該汲極連接電極，且該第三摻雜區電性連接至該閘極金屬層，而該閘極金屬層電性連接至該閘極導電層。
- 如申請專利範圍第1項所述之方法，其中於形成該閘極導電層與該第一摻雜區之步驟中，該方法另包含形成複數個具有該第二導電類型之基體摻雜區於該第一溝渠之兩側與該第二溝渠之兩側 之該半導體基底中。
- 如申請專利範圍第2項所述之方法，其中於形成該第二摻雜區與該第三摻雜區之步驟中，該方法另包含形成具有該第一導電類型之一源極摻雜區於該第一元件區之各該基體摻雜區中以及形成一具有該第一導電類型之汲極摻雜區於該汲極連接區之該半導體基底中。
- 如申請專利範圍第3項所述之方法，另包含於該第二絕緣層中形成複數個源極接觸插塞，其中該等源極接觸插塞分別電性連接各該源極摻雜區與該源極金屬層。
- 如申請專利範圍第4項所述之方法，其中於形成該等源極接觸插塞之步驟與形成該汲極連接電極之步驟之間，該方法另包含於該汲極連接區之該第二絕緣層中形成一汲極開口，使該汲極連接電極填入該汲極開口與該汲極摻雜區相接觸。
- 如申請專利範圍第1項所述之方法，其中於形成該源極金屬層、該閘極金屬層以及該汲極連接電極之步驟前，該方法另包含形成至少二接觸插塞於該第二絕緣層中，其中該等接觸插塞之其中之一者電性連接該第二摻雜區與該汲極連接電極，且該等接觸插塞之其中另一者電性連接該第三摻雜區與該閘極金屬層。
- 如申請專利範圍第1項所述之方法，其中形成該第一摻雜區之步驟包含：於該第二溝渠中形成一未摻雜半導體層；以及進行一第一離子佈植製程以及一第一驅入製程，將該第二溝渠中之該未摻雜半導體層轉變為該第一摻雜區。
- 如申請專利範圍第1項所述之方法，其中形成該第二摻雜區與該第三摻雜區之步驟包含：於半導體基底上覆蓋一遮罩圖案，其中該遮罩圖案暴露出部分該第一摻雜區；以及進行一第二離子佈植製程以及一第二驅入製程，將暴露出之部分該第一摻雜區轉變為該第二摻雜區與該第三摻雜區。
- 如申請專利範圍第1項所述之方法，其中該半導體基底具有一上表面以及一相對之下表面，且該溝渠式靜電防護元件係形成於該上表面，該方法另包含於該半導體基底之該下表面形成一汲極金屬層。
- 如申請專利範圍第1項所述之方法，其中該第二元件區係另包含至少另一第二溝渠，且該方法包含：於另該第二溝渠中形成另一溝渠式靜電防護元件；以及於該半導體基底上形成至少一連接電極，其中該連接電極以串聯方式將該等溝渠式靜電防護元件電性連接於該閘極金屬層 與該汲極連接電極之間。
- 如申請專利範圍第10項所述之方法，其中該連接電極電性連接該溝渠式靜電防護元件之該第三摻雜區與另該溝渠式靜電防護元件之一第二摻雜區，且另該溝渠式靜電防護元件之一第三摻雜區電性連接至該閘極金屬層。
- 如申請專利範圍第1項所述之方法，其中該第一導電類型係為N型，且該第二導電類型係為P型。
- 一種具備汲極電壓保護之功率半導體元件，包含有：一半導體基底，其具有一第一導電類型，該半導體基底定義有一第一元件區與一第二元件區，該半導體基底之一上表面包含至少一第一溝渠與至少一第二溝渠，該第一溝渠位於該第一元件區中，且該第二溝渠位於該第二元件區中；至少一溝渠式閘極電晶體元件，設置於該第一元件區中，其中該溝渠式閘極電晶體元件包含：一第一絕緣層，設置於該第一溝渠之表面；一閘極導電層，設置於該第一溝渠中；一基體(base)摻雜區，其具有一第二導電類型，該基體摻雜區設置於該第一溝渠之一側之該半導體基底中；以及一源極摻雜區，其具有該第一導電類型，該源極摻雜區設置於該第一元件區之該基體摻雜區中； 一源極金屬層，設置於該半導體基底之該上表面，且電性連接該源極摻雜區；一閘極金屬層，設置於該半導體基底之該上表面，且電性連接該閘極導電層；一汲極金屬層，設置於該半導體基底之一下表面；以及至少一溝渠式靜電防護元件，設置於該第二元件區之該第二溝渠中，該溝渠式靜電防護元件包含一第一摻雜區、一第二摻雜區以及一第三摻雜區，且該第一摻雜區、該第二摻雜區與該第三摻雜區設置於同一半導體層中，其中該第一摻雜區係設置於該第二摻雜區與該第三摻雜區之間，且該第二摻雜區係電性連接至該汲極金屬層，而該第三摻雜區係電性連接至該閘極金屬層。
- 如申請專利範圍第13項所述之功率半導體元件，另包含一汲極連接電極，設置於該半導體基底之該上表面，且該溝渠式靜電防護元件係藉由該汲極連接電極電性連接至該汲極金屬層。
- 如申請專利範圍第14項所述之功率半導體元件，其中該汲極連接電極係圍繞該閘極金屬層與該源極金屬層，且該閘極金屬層圍繞該源極金屬層。
- 如申請專利範圍第14項所述之功率半導體元件，另包含至少另一第二溝渠、至少另一設置於另該第二溝渠中之溝渠式靜電防護 元件以及至少一連接電極，該連接電極係設置於該半導體基底之該上表面，其中該等溝渠式靜電防護元件係藉由該連接電極以串聯方式電性連接於該閘極金屬層與該汲極連接電極之間。
- 如申請專利範圍第16項所述之功率半導體元件，其中該連接電極設置於該汲極連接電極與該閘極金屬層之間。
- 如申請專利範圍第17項所述之功率半導體元件，其中該汲極連接電極圍繞該連接電極，且該連接電極係圍繞該閘極金屬層。
- 如申請專利範圍第16項所述之功率半導體元件，其中該連接電極電性連接該溝渠式靜電防護元件之第三摻雜區與另該溝渠式靜電防護元件之一第二摻雜區，且另該溝渠式靜電防護元件之一第三摻雜區電性連接至該閘極金屬層。
- 如申請專利範圍第14項所述之功率半導體元件，另包含一汲極摻雜區，其具有該第一導電類型，該汲極摻雜區設置於該半導體基底之該上表面，且直接接觸於該汲極連接電極。
- 如申請專利範圍第13項所述之功率半導體元件，其中該第一導電類型係為N型，且該第二導電類型係為P型。
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