TWI441335B - 溝渠式半導體元件及其製作方法 - Google Patents

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Description

溝渠式半導體元件及其製作方法
本發明係關於一種溝渠式半導體元件及其製作方法，尤指一種具有溝渠式金氧半導體電晶體元件與溝渠式靜電防護元件之溝渠式半導體元件及其製作方法。
功率金氧半導體電晶體(Power MOS transistor)元件由於具有高電壓高電流的導通特性，因此特別容易受到靜電放電脈衝(ESD pulse)的傷害。特別是由於現今的積體電路製程中為了獲得較低起始電壓，功率金氧半導體電晶體元件的閘極氧化層的厚度必須加以薄化，在此要求下，功率金氧半導體電晶體元件極易受到因摩擦或其它無法控制的因素所產生的靜電放電脈衝的傷害而受損。因此，在功率金氧半導體電晶體元件的應用上，必須搭配靜電防護電路的使用以避免功率金氧半導體電晶體元件受損。在現行的功率金氧半導體電晶體元件技術中，通常是在功率金氧半導體電晶體元件製作完成後，再進行靜電防護電路的製作，然而此作法會增加額外的製程與成本。
另外，美國專利第7,205,196號專利，揭示了一種製作功率金氧半導體電晶體元件與靜電防護元件的方法，根據其教導，靜電防護元件的製作係整合於功率金氧半導體電晶體元件的製程中，然而其必須利用一道額外光罩定義多晶矽層的圖案，因此會造成製程複雜度與成本的增加。
本發明之目的之一在於提供一種溝渠式半導體元件及其製作方法，以解決習知技術之製程複雜與高成本之缺點。
為達上述目的，本發明提供一種溝渠式半導體元件。上述溝渠式半導體元件，包括：
一半導體基底，其包括一上表面與一下表面，該半導體基底上定義有一第一元件區與一第二元件區，且該半導體基底之該上表面包括至少一第一溝渠位於該第一元件區之內，以及至少一第二溝渠位於該第二元件區之內；
至少一溝渠式金氧半導體電晶體元件，設置於該第一元件區內，其中該溝渠式金氧半導體電晶體元件包括：一介電層，位於該第一溝渠之側壁；一閘極，位於該第一溝渠之內；一基體摻雜區，位於該第一溝渠之一側的該半導體基底內；一源極，位於該半導體基底之該上表面並與該基體摻雜區電性連接；以及一汲極，位於該半導體基底之該下表面；
一溝渠式靜電防護元件，設置於該第二元件區之該第二溝渠之內，該溝渠式靜電防護元件包括一第一摻雜區與一第二摻雜區，其中該第一摻雜區具有一第一摻雜型式，該第二摻雜區具有一第二摻雜型式，且該第一摻雜區與該第二摻雜區具有不同摻雜類型：以及
一閘極導線，設置於該半導體基底之該上表面，其中該閘極導線分別與該溝渠式金氧半導體電晶體元件之該閘極，以及該溝渠式靜電防護元件之該第二摻雜區電性連接。
為達上述目的，本發明另提供一種製作溝渠式半導體元件之方法。上述方法包括下列步驟：
提供一半導體基底，該半導體基底上定義有一第一元件區與一第二元件區，且該半導體基底之一上表面具有至少一第一溝渠位於該第一元件區之內，以及至少一第二溝渠位於該第二元件區之內；以及
於該第一元件區之該第一溝渠內形成一溝渠式金氧半導體電晶體元件，以及於該第二元件區之該第二溝渠內形成一溝渠式靜電防護元件，其中該溝渠式金氧半導體電晶體元件包括一閘極，位於該第一溝渠之內，以及一基體摻雜區，位於該第一溝渠之一側的該半導體基底內，而該溝渠式靜電防護元件包括一第一摻雜區與一第二摻雜區，該第一摻雜區與該第二摻雜區具有不同摻雜類型；以及
於該半導體基底之該上表面形成一閘極導線與一源極，其中該閘極導線分別與該溝渠式靜電防護元件之該第二摻雜區以及該溝渠式金氧半導體電晶體元件之該閘極電性連接，且該源極與該基體摻雜區電性連接。
為達上述目的，本發明更提供一種製作溝渠式半導體元件之方法。上述方法包括下列步驟：
提供一半導體基底，該半導體基底上定義有一第一元件區與一第二元件區，且該半導體基底之一上表面具有至少一第一溝渠位於該第一元件區之內，以及至少一第二溝渠位於該第二元件區之內；
於該第一溝渠與該第二溝渠之內壁形成一介電層；
於該第一溝渠與該第二溝渠之內形成一摻雜半導體層，其中該摻雜半導體層具有一第一摻雜型式；
於該第一元件區之該半導體基底中形成一基體摻雜區，其中該基體摻雜區具有該第一摻雜型式；
於該半導體基底與該摻雜半導體層之表面形成一遮罩圖案，其中該遮罩圖案部分覆蓋該第二溝渠內之該摻雜半導體層；
進行一離子佈植，改變被該遮罩圖案覆蓋之該第二溝渠內之該摻雜半導體層的摻雜類型，以使被該遮罩圖案覆蓋之該摻雜半導體層形成一第一摻雜區，以及使位於該第一摻雜區二側未被該遮罩圖案覆蓋之該摻雜半導體層分別形成一第二摻雜區與一第三摻雜區，其中該第二摻雜區與該第三摻雜區具有一第二摻雜型式；
於該半導體基底之表面形成一絕緣層，其中該絕緣層曝露出該第二溝渠內之該第二摻雜區與該第三摻雜區；以及
於該半導體基底上形成一閘極導線與一源極，其中該閘極導線分別與該第二溝渠內之該第二摻雜區，以及與該第一溝渠內之該摻雜半導體層電性連接，而該源極與該基體摻雜區電性連接。
本發明之溝渠式靜電防護元件的製作係整合於溝渠式金氧半導體電晶體元件之內，因此不需利用額外的光罩，故具有製程簡化與成本低廉之優勢。
請參考第1圖至10圖。第1圖至第10圖繪示了本發明一較佳實施例製作溝渠式半導體元件的方法示意圖，其中第1圖為一上視圖，第2圖至第10圖為剖面示意圖。如第1圖與第2圖所示，提供一半導體基底10。半導體基底10包括一上表面101與一下表面102，且半導體基底10上定義有一第一元件區10A與一第二元件區10B，其中第一元件區10A係用以製作溝渠式金氧半導體電晶體元件，而第二元件區10B則係用以製作溝渠式靜電防護元件。在本實施例中，半導體基底10包括一矽基材103，以及一磊晶矽層104位於矽基材103上，但半導體基底10之材料並以此為限，而可為其它適合之半導體材質所構成之單層或複合半導體基底。
如第3圖所示，接著於半導體基底10之上表面101上形成一介電層12，並利用第一道光罩配合微影製程於介電層12上形成一光阻圖案14，再藉由蝕刻製程圖案化介電層12。介電層12的作用在隔絕半導體基底10與後續製作之閘極導線。介電層12可為一氧化矽層，並藉由沉積或熱氧化等製程加以形成，但並不以此為限而亦可由其它介電材質所構成。
如第4圖所示，去除光阻圖案14。接著利用第二道光罩配合微影製程於半導體基底10之上表面101形成另一光阻圖案16，並藉由蝕刻製程例如非等向性蝕刻製程去除未被光阻圖案16覆蓋之半導體基底10，藉此由半導體基底10之上表面101於第一元件區10A內形成至少一第一溝渠181，以及於第二元件區10B內形成至少一第二溝渠182。接著，在光阻圖案16未去除之前，於第一溝渠181與第二溝渠182之內壁形成一介電層20，例如利用熱氧化製程形成一氧化層，其中位於第一溝渠181之內壁的介電層20係作為後續形成之溝渠式金氧半導體電晶體元件的閘極絕緣層之用，而位於第二溝渠182之內壁的介電層20則用來隔絕後續形成之溝渠式靜電防護元件與半導體基底10。在本實施例中，為了提升靜電防護效果將製作複數個彼此串接之溝渠式靜電防護元件，因此在第二元件區10B內形成了複數個第二溝渠182，且第二溝渠182之數目並無限制而可視靜電防護效果的需求加以變更。
如第5圖所示，去除光阻圖案16。隨後，於半導體基底10之上表面101形成一半導體層，並使半導體層填入第一溝渠181與第二溝渠182。接著再進行離子佈植製程使半導體層形成摻雜半導體層22，並利用熱製程以驅入摻質，其中第一溝渠181內的摻雜半導體層22係作為後續形成之溝渠式金氧半導體電晶體元件的閘極之用，而第二溝渠182內的摻雜半導體層22則係作為後續形成之溝渠式靜電防護元件之材料。在本實施例中，摻雜半導體層22之材質係選用多晶矽，但不以此為限而可為其它適合之半導體材質。另外，摻雜半導體層22係為重度摻雜且具有第一摻雜類型。
如第6圖所示，進行一回蝕刻(etch-back)製程全面性地蝕除半導體基底10之上表面101的摻雜半導體層22，而保留位於第一溝渠181與第二溝渠182之內的摻雜半導體層22，其中第一溝渠181內的摻雜半導體層22形成溝渠式金氧半導體電晶體元件的閘極23。此外，對半導體基底10及摻雜半導體層22進行離子佈植製程例如全面性(blanket)離子佈植，其中在本次離子佈植中係植入低劑量的第一摻雜類型的摻質，因此未被介電層12覆蓋之半導體基底10會形成輕度摻雜之摻雜區24，且位於第一溝渠181相對於第二溝渠182另一側之半導體基底10會形成一基體摻雜區26，而位於第一溝渠181內之閘極23與位於第二溝渠182內的摻雜半導體層22由於具有重度摻雜因此並不會受到影響。
如第7圖所示，利用第三道光罩配合微影製程於半導體基底10之上表面101形成另一光阻圖案28，使光阻圖案28覆蓋摻雜區24、部分覆蓋各第二溝渠182內之摻雜半導體層22，以及部分覆蓋基體摻雜區26。接著進行離子佈植製程，將具有第二摻雜類型的高劑量摻質植入未被光阻圖案28覆蓋之摻雜半導體層22與基體摻雜區26。藉此於各第二溝渠182之內形成一第二摻雜區302與一第三摻雜區303。另一方面，被光阻圖案28覆蓋之摻雜半導體層22則未受到摻雜而於第二摻雜區302與第三摻雜區303之間形成第一摻雜區301。由於第一摻雜區301與第二摻雜區302具有不同摻雜類型，因此會形成一具有PN接面之二極體元件，而第一摻雜區301與第三摻雜區303亦會形成另一具有PN接面的二極體元件，藉此第一摻雜區301、第二摻雜區302與第三摻雜區303可形成一具有雙向靜電防護能力的二極體元件，例如雙向齊納二極體元件。另外，未被光阻圖案28覆蓋之基體摻雜區26內則形成二個摻雜區34。
如第8圖所示，去除光阻圖案28。隨後，利用第四道光罩配合微影暨蝕刻製程於半導體基底10之上表面101形成一絕緣層36。絕緣層36可為例如硼磷矽玻璃(BPSG)或其它材質所形成之介電層，且絕緣層36曝露出第二溝渠182內之第二摻雜區302與第三摻雜區303，以及基體摻雜區26。接著，進行離子佈植製程，將具有第二摻雜類型的高劑量摻質植入絕緣層36曝露出之基體摻雜區26、第二摻雜區302與第三摻雜區303，藉此在基體摻雜區26、第二摻雜區302與第三摻雜區303之表面形成重度摻雜且具有第二摻雜類型之接觸區38。
如第9圖所示，利用第五道光罩配合微影暨蝕刻製程於半導體基底10之上表面101形成一閘極導線40、一源極42與連接電極44。閘極導線40分別與第二溝渠182內之第二摻雜區302的連接區38，以及與第一溝渠181內之閘極23電性連接；源極42與基體摻雜區26之連接區38電性連接；另外，連接電極44則將一第二溝渠182內之第三摻雜區303的連接區38與相鄰之另一第二溝渠182內之第二摻雜區302的連接區38電性連接，藉此使溝渠式靜電防護元件以串聯方式電性連接。
如第10圖所示，接著第六道光罩配合微影暨蝕刻製程於半導體基底10上形成一保護層46，其中保護層46曝露出部分閘極導線40與源極42，以進一步供後續形成內連線層作電性連接之用。另外，於半導體基底10之下表面102形成一汲極48。值得說明的是汲極48係形成於半導體基底10之下表面102，因此其步驟進行的時間點並不限定於此，而可於其它適當之時間點進行，例如於半導體基板10之正面製程進行之前或之後進行。
請參考第11圖與第12圖。第11圖與第12圖繪示了本實施例之溝渠式靜電防護元件的示意圖，其中第12圖為第11圖之局部放大示意圖。如第11圖與第12圖所示，複數個溝渠式靜電防護元件分別形成於各第二溝渠182之內，且閘極導線40與一溝渠式靜電防護元件之第二摻雜區302之連接區38電性連接，而連接電極44則分別與一溝渠式靜電防護元件之第三摻雜區303之連接區38以及另一相鄰溝渠式靜電防護元件之第二摻雜區302之連接區38連接，藉此將溝渠式靜電防護元件以串聯方式加以連接。另一方面，源極42則與相對於閘極導線40另一側之溝渠式靜電防護元件的第三摻雜區303之連接區38電性連接。在本實施例中，第二溝渠182由上視方向觀之係為開放之方形圈，且其尺寸由內圈向外圈遞增，並配合具有類似形狀之連接電極44，然而第二溝渠182之形狀並不以此為限而可為其它形狀。
請參考第13圖。第13圖繪示了本發明另一實施例之溝渠式靜電防護元件的上視圖。如第13圖所示，與上述實施例不同之處在於本實施例之第二溝渠182之尺寸較前述實施例為小，且本實施例利用多個小尺寸的第二溝渠182形成類似前述實施例的同心圈圖案，但位於同一圈之第二溝渠182內部的第三摻雜區303之間並未互相連接，而係與位於相鄰圈且相對應之第二溝渠182內部的第二摻雜區302電性連接。換言之，閘極導線40與源極42之間且有多條並聯之通道，且各通道分別由以串聯方式連接之溝渠式靜電防護元件所構成。
在本發明之說明描述中，第一摻雜類型與第二摻雜類型係意指兩種不同之摻雜類型，例如P型與N型，其可視所欲製作之溝渠式金氧半導體電晶體元件的種類加以選擇。例如若溝渠式金氧半導體電晶體元件為N型金氧半導體電晶體(NMOS)元件，則第一摻雜類型為P型且第二摻雜類型為N型，但若溝渠式金氧半導體電晶體元件為P型金氧半導體電晶體(PMOS)元件，則第一摻雜類型為N型且第二摻雜類型為P型。另外，溝渠式金氧半導體電晶體元件係為功率溝渠式金氧半導體電晶體元件，但不以此為限；溝渠式靜電防護元件則用以提供靜電防護，並可以串聯方式連接以增加靜電防護效果。
請參考第14圖，並請配合參考第10圖。第14圖繪示了本發明之半導體元件的電路示意圖。如第10圖與第14圖所示，溝渠式靜電防護元件60係以串聯方式彼此連接，且溝渠式靜電防護元件60係電性連接於溝渠式金氧半導體電晶體元件50的閘極23與源極42之間，藉此當閘極導線40因摩擦或其它無法控制的因素產生的靜電放電脈衝時，此具有高電壓的靜電放電脈衝會流向溝渠式靜電防護元件60再經由源極42流出，而不會直接傳遞至溝渠式金氧半導體電晶體元件50的閘極，因此可避免溝渠式金氧半導體電晶體元件50受損。此外，由於本實施例之溝渠式靜電防護元件60具有雙向靜電防護能力，因此不論靜電放電脈衝為正電壓或負電壓，均可有效提供靜電防護功用。
綜上所述，本發明之溝渠式半導體元件包括溝渠式金氧半導體電晶體元件與溝渠式靜電防護元件，且溝渠式靜電防護元件係電性連接於溝渠式金氧半導體電晶體元件之閘極與源極之間，藉此提供優良的靜電防護能力。由於溝渠式靜電防護元件的製作係整合於溝渠式金氧半導體電晶體元件之內，因此不需利用額外的光罩定義溝渠式靜電防護元件之摻雜區的位置，故具有製程簡化與成本低廉之優勢。再者，溝渠式靜電防護元件的數目亦可視靜電防護能力需求而加以調整，而可應用於各式半導體元件上。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10．．．半導體基底
101．．．上表面
102．．．下表面
103．．．矽基材
104．．．磊晶矽層
10A．．．第一元件區
10B．．．第二元件區
12．．．介電層
14．．．光阻圖案
16．．．光阻圖案
181．．．第一溝渠
182．．．第二溝渠
20．．．介電層
22．．．摻雜半導體層
23．．．閘極
24．．．摻雜區
26．．．基體摻雜區
28．．．光阻圖案
301．．．第一摻雜區
302．．．第二摻雜區
303．．．第三摻雜區
34．．．摻雜區
36．．．絕緣層
38．．．接觸區
40．．．閘極導線
42．．．源極
44．．．連接電極
46．．．保護層
48．．．汲極
50．．．溝渠式金氧半導體電晶體元件
60．．．溝渠式靜電防護元件
第1圖至第10圖繪示了本發明一較佳實施例製作溝渠式半導體元件的方法示意圖。
第11圖與第12圖繪示了本實施例之溝渠式靜電防護元件的示意圖。
第13圖繪示了本發明另一實施例之溝渠式靜電防護元件的上視圖。
第14圖繪示了本發明之半導體元件的電路示意圖。
10．．．半導體基底
103．．．矽基材
104．．．磊晶矽層
10A．．．第一元件區
10B．．．第二元件區
12．．．介電層
181．．．第一溝渠
182．．．第二溝渠
20．．．介電層
23．．．閘極
24．．．摻雜區
26．．．基體摻雜區
301．．．第一摻雜區
302．．．第二摻雜區
303．．．第三摻雜區
34．．．摻雜區
36．．．絕緣層
38．．．接觸區
40．．．閘極導線
42．．．源極
44．．．連接電極
46．．．保護層
48．．．汲極

Claims (13)

  1. 一種溝渠式半導體元件，包括：一半導體基底，其包括一上表面與一下表面，該半導體基底上定義有一第一元件區與一第二元件區，且該半導體基底之該上表面包括至少一第一溝渠位於該第一元件區之內，以及至少一第二溝渠位於該第二元件區之內；至少一溝渠式金氧半導體電晶體元件，設置於該第一元件區內，其中該溝渠式金氧半導體電晶體元件包括：一介電層，位於該第一溝渠之側壁；一閘極，位於該第一溝渠之內；一基體摻雜區(body)，位於該第一溝渠之一側的該半導體基底內；一源極，位於該半導體基底之該上表面並與該基體摻雜區電性連接；以及一汲極，位於該半導體基底之該下表面；一溝渠式靜電防護元件，設置於該第二元件區之該第二溝渠之內，該溝渠式靜電防護元件包括一第一摻雜區、一第二摻雜區以及一第三摻雜區，其中該第一摻雜區具有一第一摻雜型式，該第二摻雜區與該第三摻雜區具有一第二摻雜型式，該第一摻雜區、該第二摻雜區與該第三摻雜區係設置於同一個該第二溝渠之內，該第一摻雜區係位於該第二摻雜區與該第三摻雜區之間，且該第一摻雜區與該第二摻雜區以及該第一 摻雜區與該第三摻雜區之間分別形成一垂直方向的PN接面：以及一閘極導線，設置於該半導體基底之該上表面，其中該閘極導線分別與該溝渠式金氧半導體電晶體元件之該閘極，以及該溝渠式靜電防護元件之該第二摻雜區電性連接；其中該溝渠式靜電防護元件係與該溝渠式金氧半導體電晶體元件之該閘極與該源極電性連接。
  2. 如請求項1所述之溝渠式半導體元件，其中該溝渠式金氧半導體電晶體元件之該閘極係為一摻雜半導體層。
  3. 如請求項2所述之溝渠式半導體元件，其中該摻雜半導體層係為一摻雜多晶矽層。
  4. 如請求項2所述之溝渠式半導體元件，其中該摻雜半導體層具有該第二摻雜類型。
  5. 如請求項1所述之溝渠式半導體元件，其中該溝渠式金氧半導體電晶體元件之該基體摻雜區具有該第一摻雜類型。
  6. 如請求項1所述之溝渠式半導體元件，其中該第三摻雜區與該溝渠式金氧半導體電晶體元件之該源極電性連接。
  7. 如請求項1所述之溝渠式半導體元件，另包括另一溝渠式靜電防護元件設置於另一第二溝渠之內，以及一連接電極設置於該半導體基底之該上表面，其中該等溝渠式靜電防護元件藉由該連接電極而以串聯方式電性連接。
  8. 如請求項1所述之溝渠式半導體元件，其中該半導體基底包括一矽基材，以及一磊晶矽層位於該矽基材上，且該第一溝渠與該第二溝渠係位於該磊晶矽層之內。
  9. 如請求項1所述之溝渠式半導體元件，其中該溝渠式金氧半導體電晶體元件包括一溝渠式功率金氧半導體電晶體元件。
  10. 如請求項1所述之溝渠式半導體元件，其中溝渠式靜電防護元件包括一二極體元件。
  11. 一種製作溝渠式半導體元件之方法，包括：提供一半導體基底，該半導體基底上定義有一第一元件區與一第二元件區，且該半導體基底之一上表面具有至少一第一溝渠位於該第一元件區之內，以及至少一第二溝渠位於該第二元件區之內；以及於該第一元件區之該第一溝渠內形成一溝渠式金氧半導體電晶體元件，以及於該第二元件區之該第二溝渠內形成一溝渠式靜電防護元件，其中該溝渠式金氧半導體電晶體元件包括一 閘極，位於該第一溝渠之內，以及一基體摻雜區(body)，位於該第一溝渠之一側的該半導體基底內，而該溝渠式靜電防護元件包括一第一摻雜區、一第二摻雜區以及一第三摻雜區，該第一摻雜區具有一第一摻雜型式，該第二摻雜區與該第三摻雜區具有一第二摻雜型式，該第一摻雜區、該第二摻雜區與該第三摻雜區係設置於同一個該第二溝渠之內，該第一摻雜區係位於該第二摻雜區與該第三摻雜區之間，且該第一摻雜區與該第二摻雜區以及該第一摻雜區與該第三摻雜區之間分別形成一垂直方向的PN接面；以及於該半導體基底之該上表面形成一閘極導線與一源極，其中該閘極導線分別與該溝渠式靜電防護元件之該第二摻雜區以及該溝渠式金氧半導體電晶體元件之該閘極電性連接，且該源極與該基體摻雜區電性連接，該溝渠式靜電防護元件係與該溝渠式金氧半導體電晶體元件之該閘極與該源極電性連接。
  12. 如請求項11所述之製作溝渠式半導體元件之方法，另包括於該第二元件區之另一第二溝渠內形成另一溝渠式靜電防護元件，以及於該半導體基底之該上表面形成一連接電極以串聯方式電性連接該等溝渠式靜電防護元件。
  13. 如請求項11所述之製作溝渠式半導體元件之方法，另包括於該半導體基底之一下表面形成一汲極。
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