DE102017108048A1 - Halbleitervorrichtung mit einer grabenstruktur - Google Patents

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Joachim Weyers
Franz Hirler
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Infineon Technologies Austria AG
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Abstract

Eine Halbleitervorrichtung umfasst eine Grabenstruktur, die sich von einer ersten Oberfläche aus in einen Halbleiterkörper erstreckt. Die Grabenstruktur weist eine Abschirmelektrode, eine dielektrische Struktur und eine Diodenstruktur auf. Die Diodenstruktur ist zumindest teilweise zwischen der ersten Oberfläche und einem ersten Teil der dielektrischen Struktur angeordnet. Die Abschirmelektrode ist zwischen dem ersten Teil der dielektrischen Struktur und einem Boden der Grabenstruktur angeordnet.

Description

  • HINTERGRUND
  • Eine Schlüsselkomponente in Halbleiteranwendungen ist ein Halbleiter- bzw. Festkörperschalter. Als ein Beispiel schalten Schalter Lasten von kraftfahrzeugtechnischen Anwendungen oder industriellen Anwendungen ein und aus. Typischerweise umfassen Festkörperschalter zum Beispiel Feldeffekttransistoren (FETs) wie etwa Metall-Oxid-Halbleiter-FETs (MOSFETs) oder Bipolartransistoren mit isoliertem Gate (IGBTs).
  • In diesen Anwendungen kann durch ein elektrostatisches Entladungsereignis zwischen einem Gate-Kontaktbereich und einem Source-Kontaktbereich der Halbleitervorrichtung eine Schädigung eines Gatedielektrikums zwischen Gate und Source der Transistoren hervorgerufen werden. Um das Gatedielektrikum vor einem elektrostatischen Entladungsereignis zu schützen, werden Strukturen zum Schutz gegen elektrostatische Entladung (ESD) vorgesehen, welche die Transistoren zum Beispiel während einer Montage oder eines Betriebs vor einer elektrostatischen Entladung schützen. Diese ESD-Schtuzstrukturen erfordern eine nicht vernachlässigbare Fläche innerhalb der integrierten Halbleitervorrichtung.
  • Ferner ist es vorteilhaft, den thermoelektrischen sicheren Arbeitsbereich einer ESD-Struktur zu vergrößern, um eine vorbestimmte Widerstandsfähigkeit bzw. Robustheit gegen elektrostatische Entladung zu erzielen, während man zur gleichen Zeit einen reduzierten Flächen- bzw. Bereichsverbrauch der ESD-Schutzstruktur hat.
  • Folglich ist es wünschenswert, eine Halbleitervorrichtungsstruktur mit verbesserten ESD-Schutz- und thermischen Eigenschaften vorzusehen, die zur gleichen Zeit eine optimierte Flächen- bzw. Bereichseffizienz und weniger Topologie aufweist.
  • ZUSAMMENFASSUNG
  • Die vorliegende Offenbarung bezieht sich auf eine Halbleitervorrichtung mit einer Grabenstruktur. Die Grabenstruktur erstreckt sich von einer ersten Oberfläche in einen Halbleiterkörper. Die Grabenstruktur umfasst eine Abschirmelektrode, eine dielektrische Struktur und eine Diodenstruktur. Die Diodenstruktur ist zumindest teilweise zwischen der ersten Oberfläche und einem ersten Teil der dielektrischen Struktur angeordnet. Die Abschirmelektrode ist zwischen dem ersten Teil der dielektrischen Struktur und einem Boden der Grabenstruktur angeordnet.
  • Ferner bezieht sich die vorliegende Offenbarung auf ein Verfahren zum Herstellen einer Halbleitervorrichtung. Das Verfahren umfasst ein Ausbilden einer Grabenstruktur, die sich von einer ersten Oberfläche in einen Halbleiterkörper erstreckt, und ein Ausbilden, in der Grabenstruktur, einer Abschirmelektrode, einer dielektrischen Struktur und einer Diodenstruktur. Die Diodenstruktur ist zumindest teilweise zwischen der ersten Oberfläche und einem ersten Teil der dielektrischen Struktur angeordnet. Die Abschirmelektrode ist zwischen dem ersten Teil der dielektrischen Struktur und einem Boden der Grabenstruktur angeordnet.
  • Der Fachmann wird zusätzliche Merkmale und Vorteile nach Lesen der folgenden Detailbeschreibung und Betrachten der begleitenden Zeichnungen erkennen.
  • Figurenliste
  • Die beigefügten Zeichnungen sind beigeschlossen, um ein weiteres Verständnis der Erfindung zu liefern, und sie sind in diese Beschreibung einbezogen und bilden einen Teil von ihr. Die Zeichnungen veranschaulichen die Ausführungsformen der vorliegenden Erfindung und dienen zusammen mit der Beschreibung zum Erläutern der Prinzipien der Erfindung. Andere Ausführungsformen der Erfindung und beabsichtigte Vorteile werden sofort gewürdigt, da sie unter Hinweis auf die folgende Detailbeschreibung besser verstanden werden.
    • 1 ist eine schematische Querschnittsansicht eines Bereichs einer Halbleitervorrichtung gemäß einer Ausführungsform.
    • 2A und 2B sind schematische Draufsichten eines Bereichs einer Halbleitervorrichtung gemäß verschiedenen Ausführungsformen.
    • 3A ist eine schematische Querschnittsansicht eines Bereichs einer Halbleitervorrichtung, genommen entlang einer Schnittebene A-A' von 2A oder 2B, gemäß einer Ausführungsform.
    • 3B ist eine schematische Querschnittsansicht eines Bereichs einer Halbleitervorrichtung, genommen entlang einer Schnittebene A-A' von 2A oder 2B, gemäß einer Ausführungsform.
    • 3C ist eine schematische Querschnittsansicht eines Bereichs einer Halbleitervorrichtung gemäß einer anderen Ausführungsform.
    • 4 ist eine Draufsicht eines Bereichs einer Halbleitervorrichtung gemäß einer Ausführungsform.
    • 5 ist eine detaillierte Draufsicht eines Bereichs einer Halbleitervorrichtung von 4.
    • 6 veranschaulicht ein schematisches Ablaufdiagramm eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform.
    • 7A bis 7G sind Querschnittsansichten, die ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform veranschaulichen.
  • DETAILBESCHREIBUNG
  • In der folgenden Detailbeschreibung wird Bezug genommen auf die begleitenden Zeichnungen, die einen Teil hiervon bilden und in denen für Veranschaulichungszwecke spezifische Ausführungsformen gezeigt sind. Es ist zu verstehen, dass andere Ausführungsformen verwendet und strukturelle und logische Änderungen vorgenommen werden können, ohne von dem Umfang der Ausführungsformen abzuweichen. Beispielsweise können Merkmale, die für eine Ausführungsform veranschaulicht oder beschrieben sind, bei oder im Zusammenhang mit anderen Ausführungsformen verwendet werden, um zu noch einer weiteren Ausführungsform zu gelangen. Es ist beabsichtigt, dass die Ausführungsformen derartige Modifikationen und Veränderungen umfassen. Die Beispiele sind mittels einer spezifischen Sprache beschrieben, die nicht als den Umfang der beigefügten Patentansprüche begrenzend aufgefasst werden sollte. Die Zeichnungen sind nicht maßstabsgetreu und dienen lediglich für Veranschaulichungszwecke. Zur Klarheit sind gleiche Elemente mit gleichen Bezugszeichen in den verschiedenen Zeichnungen versehen, falls nicht etwas anderes festgestellt wird.
  • Die Begriffe „haben“, „enthalten“, „umfassen“, „aufweisen“ und ähnliche Begriffe sind offene Begriffe, und diese Begriffe geben das Vorhandensein der festgestellten Strukturen, Elemente oder Merkmale an, schließen jedoch das Vorhandensein von zusätzlichen Elementen oder Merkmalen nicht aus.
  • Die Begriffe „einer nach dem anderen“, „sukzessiv“ und dergleichen geben eine lose Reihenfolge von Elementen an, wobei zwischen den geordneten Elementen platzierte zusätzliche Elemente nicht ausgeschlossen sind.
  • Die unbestimmten Artikel und die bestimmten Artikel sollen sowohl den Plural als auch den Singular umfassen, falls sich aus dem Zusammenhang nicht klar etwas anderes ergibt.
  • In dieser Beschreibung bezieht sich n-Typ oder n-dotiert auf einen ersten Leitfähigkeitstyp, während p-Typ oder p-dotiert auf einen zweiten Leitfähigkeitstyp bezogen ist. Halbleitervorrichtungen können mit entgegengesetzten Dotierungsbeziehungen gebildet werden, so dass der erste Leitfähigkeitstyp p-dotiert sein kann und der zweite Leitfähigkeitstyp n-dotiert sein kann. Überdies veranschaulichen einige Figuren relative Dotierungskonzentrationen durch Angabe von „-“ oder „+“ neben dem Dotierungstyp. Beispielsweise bedeutet „n-“ eine Dotierungskonzentration, die niedriger als die Dotierungskonzentration eines „n“-Dotierungsgebiets ist, während ein „n+“-Dotierungsgebiet eine höhere Dotierungskonzentration hat als ein „n“-Dotierungsgebiet. Eine Angabe der relativen Dotierungskonzentration bedeutet jedoch nicht, dass Dotierungsgebiete der gleichen relativen Dotierungskonzentration die gleiche absolute Dotierungskonzentration aufweisen, falls nicht etwas anderes festgestellt wird. Beispielsweise können zwei verschiedene n+-Gebiete verschiedene absolute Dotierungskonzentrationen aufweisen. Das Gleiche gilt zum Beispiel für ein n+- und ein p+-Gebiet.
  • Der erste Leitfähigkeitstyp kann ein n- oder p-Typ sein, vorausgesetzt dass der zweite Leitfähigkeitstyp komplementär ist.
  • Der Begriff „elektrisch verbunden“ beschreibt eine permanente niederohmige Verbindung zwischen elektrisch verbundenen Elementen, beispielsweise einen direkten Kontakt zwischen den betreffenden Elementen oder eine niederohmige Verbindung über ein Metall und/oder einen hochdotierten Halbleiter.
  • Die Begriffe „Wafer“, „Substrat“, „Halbleiterkörper“ oder „Halbleitersubstrat“, die in der folgenden Beschreibung verwendet sind, können jegliche auf Halbleiter beruhende Struktur umfassen, die eine Halbleiteroberfläche hat. Wafer und Struktur sind so zu verstehen, dass sie Silizium (Si), Silizium-auf-Isolator (SOI), Silizium-auf-Saphir (SOS), dotierte und undotierte Halbleiter, epitaktische Schichten von Silizium, getragen durch eine Basishalbleiterunterlage, und andere Halbleiterstrukturen einschließen. Der Halbleiter braucht nicht auf Silizium zu beruhen. Der Halbleiter könnte ebenso Silizium-Germanium (SiGe), Germanium (Ge) oder Galliumarsenid (GaAs) sein. Gemäß anderen Ausführungsformen können Siliziumcarbid (SiC) oder Galliumnitrid (GaN) das Halbleitersubstratmaterial bilden.
  • Der Begriff „lateral“, wie er in dieser Beschreibung verwendet ist, soll eine Orientierung im Wesentlichen parallel zu einer ersten oder Hauptoberfläche eines Halbleitersubstrats oder - körpers beschreiben. Dies kann beispielsweise die Oberfläche des Wafers oder eines Die bzw. eines Chips sein.
  • Der Begriff „vertikal“, wie er in dieser Beschreibung verwendet ist, soll eine Orientierung beschreiben, die im Wesentlichen senkrecht zu der ersten Oberfläche, d.h. parallel zur Normalenrichtung der ersten Oberfläche, des Halbleitersubstrats oder -körpers angeordnet ist.
  • Ein Prozessieren eines Halbleiterwafers kann Halbleitervorrichtungen mit Anschlusskontakten, wie etwa Kontaktkissen/pads (oder Elektroden) ergeben, die die Herstellung eines elektrischen Kontaktes mit den integrierten Schaltungen oder in dem Halbleiterkörper enthaltener getrennter Halbleitervorrichtungen erlauben. Die Elektroden können eine oder mehrere Elektrodenmetallschichten umfassen, die auf das Halbleitermaterial der Halbleiterchips aufgebracht sind. Die Elektrodenmetallschichten können mit jeder beliebigen gewünschten geometrischen Gestalt und jeder beliebigen gewünschten Materialzusammensetzung hergestellt sein. Die Elektrodenmetallschichten können beispielsweise in der Form einer Schicht vorliegen, die ein Gebiet bedeckt. Irgendein gewünschtes Metall, beispielsweise Cu, Ni, Sn, Au, Ag, Pt, Pd und eine Legierung von einem oder mehrerer dieser Metalle kann als das Material verwendet werden. Die Elektrodenmetallschicht bzw. die Elektrodenmetallschichten müssen nicht homogen oder aus genau einem Material hergestellt sein, das heißt verschiedene Zusammensetzungen und Konzentrationen der Materialien, die in den Elektrodenmetallschichten enthalten sind, sind möglich. Als ein Beispiel können die Elektrodenschichten groß genug dimensioniert sein, um mit einem Draht gebondet bzw. verbunden zu werden.
  • In Ausführungsformen, die hier offenbart sind, werden eine oder mehrere leitende Schichten, insbesondere elektrisch leitende Schichten, verwendet. Es soll betont werden, dass jegliche derartige Ausdrücke wie „gebildet“ oder „verwendet bzw. aufgebracht“ so zu verstehen sind, dass sie alle Arten und Techniken eines Aufbringens von Schichten abdecken. Insbesondere bedeuten sie, dass sie Techniken umfassen, in welchen Schichten auf einmal beispielsweise als ein Ganzes aufgebracht werden, z.B. Laminattechniken, sowie Techniken, in welchen Schichten in einer sequentiellen Weise aufgebracht werden, wie beispielsweise durch Sputtern bzw. Zerstäuben, Galvanisieren bzw. Plattieren, Formen, CVD (chemische Gasphasenabscheidung), PVD (physikalische Gasphasenabscheidung), Verdampfung, hybride physikalisch-chemische Gasphasenabscheidung (HPCVD) und so weiter.
  • Die aufgebrachte leitende Schicht kann unter anderem eine oder mehrere Schichten aus einem Metall, wie z.B. Cu oder Sn oder einer Legierung hiervon, eine Schicht einer leitenden Paste und eine Schicht eines Bondmaterials umfassen. Die Schicht aus einem Metall kann eine homogene Schicht sein. Die leitende Paste kann Metallpartikel umfassen, die in einem verdampfbaren oder härtbaren Polymermaterial verteilt sind, wobei die Paste ein Fluid, viskos oder wachsförmig sein kann. Das Bond- bzw. Verbindungsmaterial kann aufgebracht werden, um den Halbleiterchip, beispielsweise an einem Träger oder beispielsweise einem Kontaktclip elektrisch und mechanisch festmachen bzw. damit verbinden. Ein weiches Lotmaterial oder insbesondere ein Lotmaterial, das in der Lage ist, Diffusionslotbindungen bzw. -bonds zu bilden, kann verwendet werden; beispielsweise ein Lotmaterial, das einen oder mehrere Stoffe aus Sn, SnAg, SnAu, SnCu, In, InAg, InCu und InAu umfasst.
  • Ein Vereinzelungsprozess kann verwendet werden, um den Halbleiterwafer in einzelne Chips zu teilen. Eine beliebige Technik zum Zerteilen kann angewandt werden, beispielsweise Messer-Zerteilen (Sägen), Laser-Zerteilen, Ätzen und so weiter. Der Halbleiterkörper, zum Beispiel ein Halbleiterwafer, kann zerteilt werden, indem der Halbleiterwafer auf ein Band, insbesondere ein Vereinzelungsband, aufgebracht wird, das Zerteilungsmuster, insbesondere ein rechtwinkeliges Muster, auf den Halbleiterwafer z.B. gemäß einer oder mehreren der oben erwähnten Techniken aufgebracht wird und das Band, z.B. entlang vier orthogonalen Richtungen in der Ebene des Bandes, gezogen wird. Durch Ziehen des Bandes wird der Halbleiterwafer in eine Vielzahl von Halbleiterdies (Chips) geteilt.
  • Es versteht sich, dass die Merkmale der verschiedenen, hierin beschriebenen Ausführungsformen miteinander kombiniert werden können, falls nicht speziell etwas anderes angemerkt wird.
  • 1 ist eine schematische Querschnittsansicht eines Bereichs einer Halbleitervorrichtung 10 gemäß einer Ausführungsform. Die Halbleitervorrichtung 10 umfasst eine Grabenstruktur T, welche sich von einer ersten Oberfläche 101 in einen Halbleiterkörper 100 erstreckt. Die Grabenstruktur T umfasst eine Abschirmelektrode 330, eine dielektrische Struktur 200 und eine Diodenstruktur 310. Die Diodenstruktur 310 ist zumindest teilweise zwischen der ersten Oberfläche 101 und einem ersten Teil 210 der dielektrischen Struktur 200 angeordnet. Die Abschirmelektrode 330 ist zwischen dem ersten Teil 210 der dielektrischen Struktur 200 und einem Boden der Grabenstruktur T angeordnet.
  • Durch Vorsehen der Diodenstruktur 310, die in der Grabenstruktur T untergebracht ist, wobei die Abschirmelektrode 330 zwischen dem Boden der Grabenstruktur T und der Diodenstruktur 310 angeordnet ist, kann eine Halbleitervorrichtung mit weniger Oberflächentopologie vorgesehen werden, wobei die Diodenstruktur 310 über die Abschirmelektrode 330 von dem Halbleiterkörper 100 der Halbleitervorrichtung 10 ferner elektrisch abgeschirmt sein kann. Überdies kann aufgrund der Anordnung der Diodenstruktur 310 innerhalb der Grabenstruktur T eine niedrigere thermische Impedanz der Diodenstruktur 310 erreicht werden, ohne auf einer Felddielektrikumschicht auf der ersten Oberfläche 101 des Halbleiterkörper 100 angeordnet zu werden. Die Diodenstruktur 310 kann eine Struktur zum Schutz gegen elektrostatische Entladung sein. Die Diodenstruktur 310 kann in diesem Fall eine antiserielle (back-to-back) Diodenkette sein, die die Struktur zum Schutz gegen elektrostatische Entladung bildet. Die Diodenstruktur 310 wird im Folgenden als eine Struktur zum Schutz gegen elektrostatische Entladung beschrieben, wobei sie eine Ausführungsform der Diodenstruktur 310 ist. Die Diodenstruktur 310 soll jedoch nicht als auf eine Struktur zum Schutz gegen elektrostatische Entladung beschränkt betrachtet werden. Wie aus 3C ersehen werden kann, kann die Diodenstruktur 310 auch eine einzige Diode sein, die zum Beispiel als Temperatursensor dient.
  • 2A und 2B sind schematische Draufsichten von Bereichen einer Halbleitervorrichtung 10 mit einer Transistorstruktur 1000 gemäß verschiedenen Ausführungsformen.
  • Wie in 2A dargestellt ist, ist eine Gate-Kontaktstruktur 600 der Transistorstruktur 1000 in einem Eckbereich der Halbleitervorrichtung 10 und kann als Gate-Pad dienen. Das Gate-Pad kann genutzt werden, um einen Bonding- oder Lötkontakt vorzusehen, der mit einer externen Vorrichtung oder Element verbunden werden soll. Eine Source-Kontaktstruktur 500 der Transistorstruktur 1000 ist neben der Gate-Kontaktstruktur 600 vorgesehen und kann als Source-Pad dienen. Das Source-Pad kann auch genutzt werden, um einen Bonding- oder einen Lötkontakt mit einer externen Vorrichtung oder Element vorzusehen.
  • Wenn die Halbleitervorrichtung 10 als ein Leistungshalbleiterelement ausgebildet wird, kann eine resultierende Dicke der Metallisierung der Source-Kontaktstruktur 500 und der Gate-Kontaktstruktur 600 in einem Bereich von 1 µm bis 10 µm oder von 3 µm bis 7 µm liegen, und die Source-Kontaktstruktur 500 und die Gate-Kontaktstruktur 600 können durch eine minimale Distanz B1 in einem Bereich von 5 µm bis 20 µm oder von 10 µm bis 15 µm lateral beabstandet sein. Wenn anisotrope Ätzprozesse angewendet werden, kann die Distanz beispielsweise in dem Bereich von 2 µm bis 5 µm eingestellt werden. Wie man aus 2B ersehen kann, kann die Gate-Kontaktstruktur 600 auch in einem Mittelteil der Halbleitervorrichtung 10 angeordnet sein, wobei die Source-Kontaktstruktur 500 die Gate-Kontaktstruktur 600 umgibt. Mögliche Stellen der Grabenstruktur T und der jeweiligen Diodenstruktur 310 sowie der Abschirmelektrode 330, die in der Grabenstruktur T untergebracht sind, sind durch gestrichelte Linien angegeben, wobei die angegebenen Plätze nur beispielhaft sind und nicht als beschränkend aufgefasst verstanden werden sollen.
  • In den Draufsichten der 2A und 2B erstreckt sich ein lateraler Spalt G zwischen einem Randbereich der Source-Kontaktstruktur 500 und einem Randbereich der Gate-Kontaktstruktur 600. Die Normale zu den ersten und zweiten Oberflächen 101, 102 definiert eine vertikale Richtung, und Richtungen orthogonal zur normalen Richtung sind laterale Richtungen innerhalb einer lateralen Ebene. Der laterale Spalt G kann ein longitudinaler Spalt sein, der sich entlang einer Längenrichtung L erstreckt, wobei die Längenrichtung L des lateralen Spalts G als eine Richtung parallel zu einer geraden Linie zu verstehen ist, welche Teile der Source-Kontaktstruktur 500 und/oder der Gate-Kontaktstruktur 600 in einer lateralen Ebene nicht schneidet. Mit anderen Worten hat der laterale Spalt G eine größere Ausdehnung in einer lateralen Ebene parallel zu Randbereichen des Source-Kontaktstruktur 500 und der Gate-Kontaktstruktur 600 verglichen mit seiner Ausdehnung entlang einer Richtung orthogonal zu den Randbereichen der Source-Kontaktstruktur 500 und der Gate-Kontaktstruktur 600 oder diesen zugewandt. Es ist besonders zu erwähnen, dass die Längenrichtung L von der Lage innerhalb des lateralen Spalts G abhängt und nicht als eine einzige Richtung zu verstehen ist.
  • Die Halbleitervorrichtung 10 kann Leistungshalbleiterelemente wie etwa IGBTs (Bipolartransistoren mit isoliertem Gate), z.B. RC-IGBTs (rückwärts leitende IGBTs), RB-IGBT (rückwärts sperrende IGBTs) und IGFETs (Feldeffekttransistoren mit isoliertem Gate) einschließlich MOSFETs (Metall-Oxid-Halbleiter-Feldeffekttransistoren) umfassen. Die Halbleitervorrichtung 10 kann auch einen Superjunction-Transistor, einen Graben-Feldeffekttransistor oder eine beliebige Transistorvorrichtung aufweisen, die einen Laststrom über einen Gateanschluss steuert.
  • 3A ist eine schematische Querschnittsansicht eines Bereichs einer Halbleitervorrichtung 10, genommen entlang einer Schnittebene A-A' von 2A oder 2B, gemäß einer Ausführungsform.
  • Die Halbleiterkörper 100 kann aus einem einkristallinen Halbleitermaterial, zum Beispiel Silizium Si, Siliziumcarbid SiC, Germanium Ge, einem Silizium-Germanium-Kristall SiGe, Galliumnitrid GaN oder Galliumarsenid GaAs, geschaffen sein. Eine Distanz zwischen der ersten und zweiten Oberfläche 101, 102 wird ausgewählt, um ein bestimmtes Spannungssperrvermögen zu erzielen, und kann beispielsweise zumindest 2 µm betragen oder kann zumindest 5 µm betragen oder kann zumindest 20 µm betragen oder kann zumindest 50 µm betragen. Andere Ausführungsformen können einen Halbleiterkörper 100 mit einer Dicke von mehreren 100 µm vorsehen. Der Halbleiterkörper 100 kann eine viereckige Form mit einer Kantenlänge in dem Bereich von 500 µm bis mehrere Millimeter aufweisen.
  • Bezug nehmend auf 3A erstreckt sich die Grabenstruktur T von der ersten Oberfläche 101 aus in den Halbleiterkörper 100. Die Grabenstruktur T umfasst die Abschirmelektrode 330, die dielektrische Struktur 200 und die Diodenstruktur 310. Die Diodenstruktur 310 ist zwischen der ersten Oberfläche 101 und dem ersten Teil 210 der dielektrischen Struktur 200 angeordnet. Die Abschirmelektrode 330 ist zwischen dem ersten Teil 210 der dielektrischen Struktur 200 und einem Boden der Grabenstruktur T angeordnet. Ferner kann die dielektrische Struktur 200 einen zweiten Teil 220 umfassen, der eine innere Oberfläche der Grabenstruktur T auskleidet. Somit weist die Grabenstruktur T eine gestapelte Struktur der Abschirmelektrode 330, des ersten Teils 210 der dielektrischen Struktur 200 und der Diodenstruktur 310 auf, die entlang einer vertikalen Richtung vom Boden zur Oberseite der Grabenstruktur T sequentiell angeordnet sind. Die gestapelte Schichtstruktur der Abschirmelektrode 330, des ersten Teils 210 der dielektrischen Struktur 200 und der Diodenstruktur 310 ist ferner innerhalb des zweiten Teils 220 der dielektrischen Struktur 200 eingebettet, welcher die innere Oberfläche oder die Innenwände der Grabenstruktur T auskleidet und welcher ferner auf der Oberseite der Diodenstruktur 310 ist. Folglich sind die Abschirmelektrode 330 und die Diodenstruktur 310 innerhalb der dielektrischen Struktur 200 eingebettet, wobei der erste Teil 210 der dielektrischen Struktur 200 zwischen der Abschirmelektrode 330 und der Diodenstruktur 310 eingebettet ist, um die Abschirmelektrode 330 von der Diodenstruktur 310 elektrisch zu isolieren. Die Abschirmelektrode 330 kann ein polykristallines Siliziummaterial umfassen. Eine Netto-Dotierstoffkonzentration der Abschirmelektrode 350 kann beispielsweise höher als 1 × 1019 cm-3 sein.
  • Die Diodenstruktur 310 kann ein erstes Anschlussgebiet 312 und ein zweites Anschlussgebiet 314 umfassen, um mit der Source-Kontaktstruktur 500 bzw. der Gate-Kontaktstruktur 600 elektrisch verbunden zu werden. Das erste Anschlussgebiet 312 und das zweite Anschlussgebiet 314 können von einem ersten Leitfähigkeitstyp, wie beispielsweise einem n-Typ, sein. Die Diodenstruktur 310 kann eine polykristalline Siliziumschicht 300 mit ersten Gebieten 316 und zumindest einem zweiten Gebiet 318 eines entgegengesetzten Leitfähigkeitstyps aufweisen, die abwechselnd angeordnet sind, um eine antiserielle Diodenkette zu bilden. Folglich kann die Diodenstruktur 310 zumindest eine Polysiliziumdiode mit den in Reihe verbundenen ersten und zweiten Gebieten 316, 318 enthalten. Hierin kann die resultierende Diode bidirektional sein, mit einer ungeraden Anzahl erster und zweiter Gebiete 316, 318, z.B. eine Struktur n-p-n-...-p-n. Die resultierende Diode kann auch asymmetrisch sein, mit einer geraden Anzahl erster und zweiter Gebiete 316, 318, z.B. eine Struktur n-p-n-...-p.
  • In einer oder mehreren Ausführungsformen kann die Diodenstruktur 310 hergestellt werden, indem eine polykristalline Siliziumschicht eines ersten Leitfähigkeitstyps innerhalb der Grabenstruktur T ausgebildet wird, wie im Folgenden beschrieben werden wird. Nach Ausbilden der polykristallinen Siliziumschicht wird eine (nicht dargestellte) Maskenschicht, z.B. eine Hartmaskenschicht oder eine Resistschicht, auf der polykristallinen Siliziumschicht gebildet und durch einen lithografischen Prozess so strukturiert, dass die zweiten Gebiete 318 durch die Maskenschicht nicht bedeckt sind. In einem nachfolgenden Implantationsprozess werden Dotierstoffe eines zweiten Leitfähigkeitstyps in die freigelegten zweiten Gebiete 318 eingebracht, die von der Maskenschicht auf der polykristallinen Siliziumschicht nicht abgedeckt werden, um die zweiten Gebiete 318 des zweiten Leitfähigkeitstyps auszubilden. Folglich umfasst jedes der ersten Gebiete 316 und zweiten Gebiete 318 erste Dotierstoffe des ersten Leitfähigkeitstyps, und die zweiten Gebiete 318 umfassen ferner zweite Dotierstoffe des zweiten Leitfähigkeitstyps, die die ersten Dotierstoffe des ersten Leitfähigkeitstyps überkompensieren. In einer anderen Ausführungsform kann jedes der ersten Gebiete 316 erste Dotierstoffe des ersten Leitfähigkeitstyps aufweisen, und die zweiten Gebiete 318 können nur zweite Dotierstoffe des zweiten Leitfähigkeitstyps aufweisen, ohne die ersten Dotierstoffe des ersten Leitfähigkeitstyps überzukompensieren. Die ersten Dotierstoffe werden hierin in die ersten Gebiete 316 eingebracht, und die zweiten Dotierstoffe werden in die zweiten Gebiete 318 jeweils in einem separaten Prozess eingebracht, z.B. durch Ionenimplantation und/oder Diffusion, wobei überlappende Gebiete zwischen den ersten und zweiten Gebieten 316, 318 aufgrund einer Diffusion der Dotierstoffe erste und zweite Dotierstoffe aufweisen können.
  • Als Ergebnis wird eine Polysilizium-Diodenkette oder -Reihe gebildet, die in einer lateralen Richtung mit abwechselnden pn-Übergängen (Dioden) an den Gebietsbegrenzungen der ersten und zweiten Gebiete 316, 318 in der polykristallinen Siliziumschicht 300 angeordnet ist. In einer Ausführungsform sind die Dotierungskonzentrationen der ersten und zweiten Gebiete 316, 318 so eingerichtet, dass eine Reihenschaltung von Zenerdioden innerhalb der polykristallinen Siliziumschicht ausgebildet wird. Durch die Anzahl aufeinanderfolgender Dioden, die jeweils ein erstes Gebiet 316 und ein zweites Gebiet 318 umfassen, kann die Durchbruchspannung der Struktur 310 eingestellt werden. Somit kann die Diodenstruktur 310 eine polykristalline Siliziumschicht 300 mit ersten Gebieten 316 und zumindest einem zweiten Gebiet 318 eines entgegengesetzten Leitfähigkeitstyps aufweisen, die abwechselnd angeordnet sind, um eine antiserielle Diodenkette zu bilden. Die Diodenstruktur 310 kann entlang einer Richtung angeordnet sein, die zur ersten Oberfläche 101 parallel ist. Folglich sind das erste Anschlussgebiet 312 und das zweite Anschlussgebiet 314 bei einer gleichen Tiefe innerhalb der Grabenstruktur T angeordnet, wobei die ersten und zweiten Gebiete 316, 318 abwechselnd angeordnet sind, um entlang einer Richtung, die zur ersten Oberfläche 101 parallel ist, eine antiserielle Diodenkette zu bilden.
  • Wie in Bezug auf das Verfahren zum Herstellen der Halbleitervorrichtung 10 im Folgenden diskutiert werden wird, wird die Grabenstruktur T, nachdem die Abschirmelektrode 330 und der erste Teil 210 der dielektrischen Struktur 200 gebildet worden sind, mit polykristallinem Silizium gefüllt, wobei das polykristalline Silizium eine planare Oberseite hat, die mit der ersten Oberfläche 101 des Halbleiterkörpers 100 bündig ist. Somit kann die weitere Struktur der Halbleitervorrichtung 10 auf der ersten Oberfläche 101 auf einer planaren Oberfläche gebildet werden, was somit die Topologie der Halbleitervorrichtung 10 signifikant reduziert.
  • Um die Diodenstruktur 310 und die Abschirmelektrode 330 in der Grabenstruktur T von dem Halbleiterkörper 100 elektrisch zu isolieren, wird der zweite Teil 220 der dielektrischen Struktur 200 gebildet, um eine Seitenwand der Grabenstruktur T auszukleiden. Der zweite Teil 220 der dielektrischen Struktur 200 kann beispielsweise eines oder eine beliebige Kombination eines Oxids, Nitrids und Oxinitrids, eines Hoch-k-Materials, eines Imids, eines isolierenden Harzes oder Glases umfassen. Der zweite Teil 220 der dielektrischen Struktur 200 kann ein Feldoxid oder ein Gateoxide umfassen, das z.B. durch thermische Oxidation oder Abscheidung gebildet wird.
  • Der zweite Teil 220 der dielektrischen Struktur 200 kann eine Felddielektrikumschicht 220a umfassen, die zum Beispiel eine Feldoxidschicht ist, welche eine innere Oberfläche der Grabenstruktur T auskleidet und welche an die Abschirmelektrode 330 grenzt. Der zweite Teil 220 der dielektrischen Struktur 200 kann ferner eine Gatedielektrikumsschicht 220b umfassen, die zum Beispiel eine Gateoxidschicht ist, welche eine innere Oberfläche der Grabenstruktur T auskleidet und welche an die Diodenstruktur 310 oder eine Gateelektrode 320 grenzt.
  • Die Dicke der Felddielektrikumschicht 220a des zweiten Teils 220 der dielektrischen Struktur 200 kann in einem Bereich zwischen 50 nm bis 2000 nm oder in einem Bereich zwischen 50 nm bis 1000 nm liegen. Die Dicke der Gatedielektrikumsschicht 220b des zweiten Teils 220 der dielektrischen Struktur 200 kann in einem Bereich typischer Gateoxiddicken von Graben-Metall-Oxid-Halbleiter-(MOS-)Vorrichtungen liegen. Die Dicke der Gatedielektrikumsschicht 220b des zweiten Teils 220 der dielektrischen Struktur 200 kann somit in einem Bereich zwischen 5 nm bis 200 nm oder in einem Bereich zwischen 40 nm bis 120 nm oder in einem Bereich zwischen 60 nm bis 100 nm liegen. Die Dicke des ersten Teils 210 der dielektrischen Struktur 200, des Isolators 210, kann in einem Bereich zwischen 50 nm bis 2000 nm oder in einem Bereich zwischen 50 nm bis 1000 nm liegen.
  • Die Diodenstruktur 310 ist ferner auf ihrer planaren Oberseite, die mit der ersten Oberfläche 101 des Halbleiterkörpers 100 bündig ist, von einer Isolierungsschicht 400 bedeckt, die auf der ersten Oberfläche 101 des Halbleiterkörpers 100 ausgebildet ist. Die Isolierungsschicht 400 kann eine einzige dielektrische Schicht sein oder kann einen Stapel dielektrischer Schichten umfassen. Hierin kann eine erste dielektrische Schicht der Isolierungsschicht 400 einen Film aus Tetraethylorthosilikat (TEOS)/undotiertem Silikatglas (USG) enthalten. Die Dicke der ersten dielektrischen Schicht der Isolierungsschicht 400 kann in einem Bereich von 50 nm bis 500 nm liegen. Eine zweite dielektrische Schicht der Isolierungsschicht 400 kann ein Phosphorsilikatglas (PSG) oder ein Borphosphosorsilikatglas (BPSG) enthalten. Die Dicke der zweiten dielektrischen Schicht der Isolierungsschicht 400 kann in einem Bereich von 200 nm bis 2 µm liegen.
  • Die Source-Kontaktstruktur 500 kann auf der Isolierungsschicht 400 ausgebildet sein. Auf der Isolierungsschicht 400 kann die Gate-Kontaktstruktur 600, welche durch den lateralen Spalt von einem Teil der Source-Kontaktstruktur 500 beabstandet ist, ausgebildet sein. Auf der Source-Kontaktstruktur 500 und der Gate-Kontaktstruktur 600 kann eine weitere Passivierungsschicht 700 ausgebildet sein, welche beispielsweise eines oder eine beliebige Kombination eines Imids, eines Nitrids, eines Oxids oder eines Oxidnitrids enthalten kann.
  • Bezug nehmend auf 3A kann die Source-Kontaktstruktur 500 über eine erste elektrische Kontaktstruktur 510 mit dem ersten Anschlussgebiet 312 der Diodenstruktur 310 elektrisch gekoppelt sein, wobei die Gate-Kontaktstruktur 600 über eine zweite Kontaktstruktur 610 mit dem zweiten Anschlussgebiet 314 der Diodenstruktur 310 elektrisch gekoppelt sein kann. Die ersten und zweiten elektrischen Kontaktstrukturen 510 und 610 können entlang einer vertikalen Richtung durch die Isolierungsschicht 400 ausgedehnt sein. Wie aus 3A ferner ersehen werden kann, kann die erste elektrische Kontaktstruktur 510 vorgesehen werden, um die Source-Kontaktstruktur 500 mit den Sourcegebieten 150 der Transistorstruktur 1000 zu verbinden.
  • Die ersten und zweiten elektrischen Kontaktstrukturen 510, 610 sind in 3A als Durchgangslöcher bzw. Durchkontaktierungen dargestellt, die sich entlang einer vertikalen Richtung durch die Isolierungsschicht 400 erstrecken, wobei die Abmessung entlang der vertikalen Richtung größer als die Abmessung entlang einer lateralen Richtung sein kann. In solch einem Fall können die ersten und zweiten elektrischen Kontaktstrukturen 510, 610 separat zu der Source-Kontaktstruktur 500 und der Gate-Kontaktstruktur 600 gebildet werden. Falls die Isolierungsschicht 400 eine Abmessung entlang der vertikalen Richtung aufweist, die mit derjenigen der Öffnungen zum Kontaktieren der Source-Kontaktstruktur 500 und der Gate-Kontaktstruktur 600 mit den Strukturen in dem Halbleiterkörper 100 vergleichbar ist, können die erste und zweite elektrische Kontaktstruktur 510, 610 auch gleichzeitig mit der Source-Kontaktstruktur 500 bzw. der Gate-Kontaktstruktur 600 gebildet werden, um eine planare Kontaktstruktur auszubilden.
  • Die Gate-Kontaktstruktur 600 kann ein Metall aufweisen. Außerdem kann die Source-Kontaktstruktur 500 ein Metall aufweisen. Die Source-Kontaktstruktur 500 und die Gate-Kontaktstruktur 600 können strukturierte Teile einer gleichen leitfähigen Materialschicht einer gleichen Verdrahtungsebene, z.B. einer einzigen leitfähigen Materialschicht oder eines einzigen leitfähigen Materialstapels, sein. Die Gate-Kontaktstruktur 600 und die Source-Kontaktstruktur 500 können z.B. aufgrund einer lithografischen Strukturierung separate Teile einer gemeinsamen Metallverdrahtungsschicht oder einer gestapelten Schicht sein. Die Gate-Kontaktstruktur 600 und die Source-Kontaktstruktur 500 können als eine Metallschichtstruktur ausgebildet sein, die die ersten und zweiten elektrischen Kontaktstrukturen 510 bzw. 610 enthält. Solch eine Metallschichtstruktur kann als Hauptbestandteil (e) Aluminium Al, Kupfer Cu oder Legierungen aus Aluminium oder Kupfer, zum Beispiel AlSi, AlCu, oder AlSiCu, enthalten. Gemäß anderen Ausführungsformen können die Gate-Kontaktstruktur 600 und die Source-Kontaktstruktur 500 eine, zwei, drei oder mehr Teilschichten umfassen, wobei jede Teilschicht als einen Hauptbestandteil zumindest eines von Nickel Ni, Titan Ti, Silber Ag, Gold Au, Wolfram W, Platin Pt und Palladium Pd enthält. Beispielsweise kann eine Teilschicht ein Metallnitrid oder eine Metalllegierung enthalten, die Ni, Ti, Ag, Au, W, Pt, Pd und/oder Co enthält.
  • Bezug nehmend auf 3A ist neben der in der Grabenstruktur T untergebrachten Diodenstruktur 310 die Transistorstruktur 1000 in dem Halbleiterkörper 100 vorgesehen. Einige der Merkmale, wie sie im Folgenden beschrieben werden, können spezifische Merkmale einer Ausführungsform sein, in welcher der Halbleiterkörper 100 ein Siliziumhalbleiterkörper ist. Die Transistorstruktur 1000 und die Ausführungsform, wie sie in Bezug auf 3A beschrieben werden, sollen jedoch nicht als beschränkend betrachtet werden, da einige der Merkmale in einer unterschiedlichen Art und Weise vorgesehen werden können, wenn ein Halbleiterkörper vorgesehen wird, der kein Siliziumhalbleiterkörper ist.
  • Die Transistorstruktur 1000 umfasst Transistorzellen 1100, die in einem überlappenden Gebiet zwischen der Source-Kontaktstruktur 500 und dem Halbleiterkörper 100 angeordnet sind. Der Einfachheit halber sind nur zwei Transistorzellen 1100 dargestellt. Die Transistorstruktur 1000 umfasst eine Gate-Grabenstruktur GT, die sich von der ersten Oberfläche 101 in den Halbleiterkörper 100 erstreckt. Der Gategraben GT weist die Abschirmelektrode 330, die dielektrische Struktur 200 und eine Gateelektrode 320 der Transistorstruktur 1000 auf. Die Gateelektrode 320 ist zwischen der ersten Oberfläche 101 und dem ersten Teil 210 der dielektrischen Struktur 200 angeordnet. Die Abschirmelektrode 330 ist zwischen dem ersten Teil 210 der dielektrischen Struktur 200 und einem Boden der Gate-Grabenstruktur GT angeordnet. Die Gate-Grabenstruktur GT beherbergt die Gateelektrode 320 der Transistorstruktur 1000 und die Abschirmelektrode 330.
  • Der zweite Teil 220 der dielektrischen Struktur 200 kann ein Gatedielektrikum der Transistorstruktur 1000 bildend eine innere Oberfläche der Gate-Grabenstruktur GT auskleiden. Folglich weist die Gate-Grabenstruktur GT eine gestapelte Struktur der Abschirmelektrode 330, des ersten Teils 210 der dielektrischen Struktur 200 und der Gateelektrode 320 auf, die entlang einer vertikalen Richtung vom Boden zur Oberseite der Gate-Grabenstruktur GT sequentiell angeordnet sind. Die gestapelte Schichtstruktur der Abschirmelektrode 330, des ersten Teils 210 der dielektrischen Struktur 200 und der Gateelektrode 320 ist ferner innerhalb des zweiten Teils 220 der dielektrischen Struktur 200 eingebettet, welche die innere Oberfläche oder die Innenwände der Gate-Grabenstruktur GT auskleidet. Folglich sind die Abschirmelektrode 330 und die Gateelektrode 320 innerhalb der dielektrischen Struktur 200 und 400 eingebettet, wobei der erste Teil 210 der dielektrischen Struktur 200 zwischen der Abschirmelektrode 330 und der Gateelektrode 320 ist, um die Abschirmelektrode 330 und die Gateelektrode 320 elektrisch voneinander zu isolieren. Die Gateelektrode 320 kann ein polykristallines Siliziummaterial aufweisen. Eine Netto-Dotierstoffkonzentration der Gateelektrode 320 kann größer als 1 × 1019 cm-3 sein.
  • Aufgrund der unterschiedlichen elektrischen Charakteristik der Gateelektrode 320 und der Diodenstruktur 310 kann die Netto-Dotierstoffkonzentration von polykristallinem Silizium der Gateelektrode 320 oder der Abschirmelektrode 310 10-mal größer als die Netto-Dotierstoffkonzentration von polykristallinem Silizium des ersten Gebiets 316 der Diodenstruktur 310 in der Grabenstruktur T sein. Jede der Transistorzellen 1100 umfasst ferner die Sourcegebiete 150, die mit der ersten Oberfläche 101 des Halbleiterkörpers 100 in Kontakt sind und sich in den Halbleiterkörper 100 erstrecken, und Bodygebiete 140, in welchen die Sourcegebiete 150 eingebettet sind. Die Sourcegebiete 150 sind vom ersten Leitfähigkeitstyp, und die Bodygebiete sind vom zweiten Leitfähigkeitstyp.
  • Überdies ist an der zweiten Oberfläche 120 des Halbleiterkörpers 100 ein Draingebiet 120 des ersten Leitfähigkeitstyps. Auf dem Draingebiet 120 kann eine Drain-Kontaktstruktur 110 ausgebildet sein, welche eine Metallisierungsschicht mit vergleichbaren Charakteristiken und Eigenschaften wie die Source-Kontaktstruktur 500 oder die Gate-Kontaktstruktur 600 sein kann.
  • Die Source-Kontaktstruktur 500 an der ersten Oberfläche 101 ist mit den Sourcegebieten 150 und mit dem ersten Anschlussgebiet 312 der Diodenstruktur 310 elektrisch verbunden. Die Gate-Kontaktstruktur 600 an der ersten Oberfläche 101 ist mit der Gateelektrode 320 der Transistorstruktur 1000 und mit dem zweiten Anschlussgebiet 314 der Diodenstruktur 310 elektrisch verbunden. Die Abschirmelektrode 330 ist mit den Sourcegebieten 150 der Transistorstruktur 1000 elektrisch verbunden. Die Abschirmelektrode 330 schafft eine elektrische Abschirmung der Diodenstruktur 310 und der Gateelektrode 320 gegen elektrische Potentiale im Halbleiterkörper 100, zum Beispiel ein Drainpotential bei dem Draingebiet 120 an der zweiten Oberfläche 102 des Halbleiterkörpers 100.
  • Ein Driftgebiet 130 ist zwischen dem Draingebiet 120 und den Bodygebieten 140 ausgebildet und von einem ersten Leitfähigkeitstyp. Im Fall einer Superjunction-Vorrichtung können Halbleitergebiete des ersten Leitfähigkeitstyps und des zweiten Leitfähigkeitstyps entlang einer lateralen Richtung abwechselnd angeordnet und zwischen dem Draingebiet 120 und den Bodygebieten 140 angeordnet sein. Die Halbleitergebiete des ersten Leitfähigkeitstyps können als Driftgebiete dienen, und die Halbleitergebiete des zweiten Leitfähigkeitstyps können zum Beispiel als Ladungskompensationsgebiete dienen.
  • Wie aus der in 3B dargestellten Ausführungsform ferner ersehen werden kann, kann die Grabenstruktur T von einem Wannengebiet 160 im Halbleiterkörper 100 innerhalb einer lateralen Ebene umgeben sein. Das Wannengebiet 160 kann eine Wannenimplantation des zweiten Leitfähigkeitstyps sein. Das Wannengebiet 160 kann ein Junction-Abschlussausdehnungsgebiet sein. Um das Potential des Wannengebiets 160 so zu definieren, dass es gleich dem Sourcepotential ist, ist das Wannengebiet 160 über die erste elektrische Kontaktstruktur 510 mit der Source-Kontaktstruktur 500 elektrisch gekoppelt. Das Wannengebiet 160 kann sich von der ersten Oberfläche 101 aus in den Halbleiterkörper 100 erstrecken.
  • Das Wannengebiet 160 kann für die die Diodenstruktur 310 beherbergende Grabenstruktur T für die Reduzierung des elektrischen Feldes als eine vergrabene Abschirmung des zweiten Leitfähigkeitstyps genutzt werden. Hierin kann die Diodenstruktur 310 oder die antiserielle Diodenkette oder antiserielle Zenerdiodenkette von dem Drainpotential elektrisch isoliert sein durch sowohl die dielektrische Isolierung der dielektrischen Struktur 200 (wahlweise ein Gateoxid bildend, das eine Dicke in einem Bereich zwischen 5 nm bis 500 nm oder in einem Bereich zwischen 20 nm bis 500 nm oder in einem Bereich zwischen 20 nm bis 200 nm aufweist) als auch die Übergangs-Isolierung des zwischen dem Driftgebiet 130 und dem Wannengebiet 160 ausgebildeten vertikalen pn-Übergangs.
  • Um eine elektrische Abschirmung zu verbessern, kann folglich die Diodenstruktur 310 mit einem mit dem Feldplatten-(Source-)Potential der Abschirmelektrode 330 verbundenen Wannengebiet 160 eines zweiten Leitfähigkeitstyps, zum Beispiel eines p-Typs, kombiniert werden, welches tiefer als die Diodenstruktur 310 reicht, wodurch zusätzlich zur Feldplattenabschirmung vom Boden aus eine Abschirmung von der Seite vorgesehen wird. Eine zusätzliche elektrische Abschirmung der Diodenstruktur 310 mittels der Bodygebiete 140 eines zweiten Leitfähigkeitstyps, zum Beispiel eines p-Typs, und optional durch das Wannengebiet 160, welches aus einer Dotierung vom p-Typ besteht, kann erzielt werden. Die Junction-Abschlussausdehnung (JTE) 160 kann ein Teil einer Randabschlussstruktur eines Graben-Metall-Oxid-Halbleiter-Feldeffekttransistors (MOSFET) oder eines Graben-Bipolartransistors mit isoliertem Gate (IGBT) sein. Folglich kann das Wannengebiet 160 tiefer in den Halbleiterkörper 100 als die Diodenstruktur 310 oder die Abschirmelektrode 330 reichen. Die Diodenstruktur 310 in der Grabenstruktur T und das Wannengebiet 160 in dem Halbleiterkörper 100 können entlang einer vertikalen Richtung einander überlappen. Die Diodenstruktur 310 in der Grabenstruktur T und das Wannengebiet 160 in dem Halbleiterkörper 100 können sich ebenfalls in den Halbleiterkörper 100 entlang der vertikalen Richtung mit einer Distanz von der ersten Oberfläche 101 erstrecken, die größer als die Ausdehnung der Diodenstruktur 310 oder der Abschirmelektrode 330 in den Halbleiterkörper 100 ist.
  • Die Diodenstruktur 310 in der Grabenstruktur T und das Wannengebiet 160 in dem Halbleiterkörper 100 können entlang einer vertikalen Richtung einander überlappen. Die Gateelektrode 320 in der Gate-Grabenstruktur GT und das Wannengebiet 160 in dem Halbleiterkörper 100 können entlang einer vertikalen Richtung einander überlappen. Die Abschirmelektrode 330 in der Grabenstruktur T und das Wannengebiet 160 in dem Halbleiterkörper 100 können entlang einer vertikalen Richtung einander überlappen. Das Wannengebiet 160 in dem Halbleiterkörper 100 kann über die erste elektrische Kontaktstruktur 510 mit der Source-Kontaktstruktur 500 und den Sourcegebieten 150 elektrisch verbunden sein. Folglich ist das Wannengebiet 160 eines zweiten Leitfähigkeitstyps, wie etwa beispielsweise eines p-Typs, auf dem gleichen Potential wie die Bodygebiete 140, die Sourcegebiete 150 und die Source-Kontaktstruktur 500. Aufgrund der Überlappung entlang der vertikalen Richtung zwischen der Abschirmelektrode 330 und dem Wannengebiet 160 wird die Diodenstruktur 310 nicht nur die Abschirmelektrode 330 gegen das Drainpotential des Draingebiets 120 abgeschirmt, sondern wird auch durch die Bodygebiete 140 und das Wannengebiet 160 an einem Seitenbereich der Grabenstruktur T, die die Diodenstruktur 310 beherbergt, abgeschirmt.
  • Folglich kann durch Vorsehen des Wannengebiets 160, das das elektrische Feld von der Begrenzungsfläche zusätzlich abschirmt, an der die dielektrischen Struktur 200 vorgesehen ist, der zweite Teil 220 der dielektrischen Struktur 200 mit einer geringen Dicke in einem Bereich zwischen 5 nm bis 200 nm oder in einem Bereich zwischen 20 nm bis 200 nm die Gate-Grabenstruktur GT und die Grabenstruktur T auskleidend gebildet werden, ohne eine Felddielektrikumschicht zusätzlich vorzusehen, um die Grabenstruktur T oder die Gate-Grabenstruktur GT abzuschirmen.
  • Bezug nehmend auf 3A und 3B zeigt die Schichtstruktur der Ausführungsform der Halbleitervorrichtung 10 eine signifikant geringere Oberflächentopologie aufgrund der planaren ersten Oberfläche 101 und eine niedrigere thermische Impedanz der Diodenstruktur 310 aufgrund der dielektrischen Struktur 200, die eine dünne Gatedielektrikumsschicht mit einer Dicke in einem Bereich zwischen 5 nm bis 200 nm oder in einem Bereich zwischen 20 nm bis 200 nm oder in einem Bereich zwischen 40 nm bis 100 nm liegt, verglichen mit Polysiliziumdioden auf einer Oberseite von Feldoxiden mit einer Dicke beispielsweise in einem Bereich zwischen 1 µm bis 5 µm oder in einem Bereich zwischen 1 µm bis 2 µm. Im Gegensatz zu bekannten Herstellungsprozessen für Bipolartransistoren mit isoliertem Gate mit einer planaren Zellentopologie kann die Diode zum Schutz gegen elektrostatische Entladung (ESD) der Diodenstruktur 310 in der Siliziumdriftschicht des Driftgebiets 130 integriert werden. Dies wird durch das Graben-Gatekonzept in Kombination mit einer vergrabenen p-Abschirmung mittels einer tiefen p-Wanne des Wannengebiets 160 erreicht. Um eine ausreichende Planarisierung der mit polykristallinem Silizium gefüllten Gräben der Diode zum Schutz gegen elektrostatische Entladung (ESD) der Diodenstruktur 310 zu erhalten, kann die Breite von jeder der Zenerdioden auf 0,5 µm bis zu 2 µm reduziert werden. Bezug nehmend auf die Querschnittsansicht von 3A kann ein vertikaler Leistungs-MOSFET aus Silizium für hohe Spannung mit einer monolithisch integrierten antiseriellen Diodenkaskade aus Polysilizium zum Schutz gegen elektrostatische Entladung (ESD) für einen Gate/Source-Schutz nach dem Human-Body-Modell (HBM) gegen elektrostatische Entladung (ESD) vorgesehen werden.
  • 3C ist eine schematische Querschnittsansicht eines Bereichs einer Halbleitervorrichtung gemäß einer anderen Ausführungsform.
  • Die Diodenstruktur 310 kann gemäß einer Ausführungsform anstelle einer Struktur zum Schutz gegen elektrostatische Entladung auch eine einzige Diode sein, um ein Abtastsignal bereitzustellen. Die Diodenstruktur 310 kann zum Beispiel als Temperatursensor dienen. Anstelle einer Diodenstruktur 310 kann auch ein integrierter Polysiliziumwiderstand vorgesehen werden. Die Dotierungskonzentration der Diodenstruktur 310 kann in einem Bereich zwischen 1 × 1013 cm-3 bis 1 × 1020 cm-3 oder in einem Bereich zwischen 1 × 1014 cm-3 bis 1 × 1016 cm-3 liegen. Wie man aus 3C ersehen kann, umfasst die einzige Diode der Diodenstruktur 310 ein erstes Gebiet 316 und ein zweites Gebiet 318, welche mit dem ersten Gebiet 316 und dem zweiten Gebiet 318, wie oben diskutiert, vergleichbar sind. In Abhängigkeit vom Zweck der einzigen Diode können jedoch die Netto-Dotierstoffkonzentrationen des ersten Gebiets 316 und des zweiten Gebiets 318 im Vergleich zur Nutzung innerhalb einer Struktur zum Schutz gegen elektrostatische Entladung variieren. Die einzige Diode ist mit einer ersten Verdrahtungsstruktur 800 und einer zweiten Verdrahtungsstruktur 900 mittels einer dritten elektrischen Kontaktstruktur 810 bzw. einer vierten elektrischen Kontaktstruktur 910 kontaktiert. Die erste und zweite Verdrahtungsstruktur 800, 900 können die gleiche Struktur und Zusammensetzung wie die Source-Kontaktstruktur 500 und die Gate-Kontaktstruktur 600 aufweisen. Die erste und zweite Verdrahtungsstruktur 800, 900 können auch als eine dazwischenliegende Verdrahtungsschicht in einer Mehrschicht-Metallisierungsstruktur vorgesehen sein. Die dritte und vierte elektrische Kontaktstruktur können die gleiche Struktur und Zusammensetzung wie die erste und zweite elektrische Kontaktstruktur 510, 610 aufweisen.
  • Besonders im Fall niedrigerer Dotierungskonzentrationen wird eine effektive elektrische Abschirmung benötigt, um Seitenwand- oder Backgate-Effekte zu verhindern, die ein Verarmungs-, Anreicherungs- oder Inversionsgebiet innerhalb der Diodenstruktur 310 beeinflussen können. Daher sollten diese Diodenstrukturen 310 gegen statische oder sich ständig ändernde elektrische Potentiale innerhalb der Umgebung der Struktur 310 innerhalb des Halbleiterkörpers 100 elektrisch abgeschirmt sein. Diese elektrische Abschirmung kann durch die dielektrischen Struktur 200 zusammen mit der Abschirmelektrode 330 und dem Wannengebiet 160 (3B) vorgesehen werden. Obgleich in 3C nicht dargestellt, kann ein weiteres Wannengebiet 160, wie in 3B gezeigt, ebenfalls vorgesehen sein.
  • 4 ist eine Draufsicht eines Bereichs der Halbleitervorrichtung 10 gemäß einer Ausführungsform, wobei 5 eine detaillierte Draufsicht eines Bereichs der Halbleitervorrichtung 10 von 4 ist.
  • Wie oben diskutiert wurde, ist die Grabenstruktur T mit polykristallinem Silizium gefüllt, wobei das polykristalline Silizium eine planare Oberseite aufweist, die mit der ersten Oberfläche 101 des Halbleiterkörpers 100 bündig ist. Wie im Folgenden in Bezug auf das Verfahren zum Herstellen der Halbleitervorrichtung 10 beschrieben werden wird, kann solch eine Struktur der Diodenstruktur 310, die mit der ersten Oberfläche 101 bündig ist, erreicht werden, indem vor einem Abscheiden der Isolierungsschicht 400 ein chemisch-mechanischer Polier-(CMP-)Prozess genutzt wird. Anstelle eines chemisch-mechanischen Polierprozesses kann auch ein Plasmaätzprozess durchgeführt werden. Um Buchten, Vertiefungen oder Kerben aufgrund einer zu großen Polierfläche des polykristallinen Siliziums innerhalb der Grabenstruktur T zu vermeiden, ist eine Mesastruktur der Grabenstruktur T vorgesehen, die in 4 dargestellt und in 5 detaillierter dargestellt ist. Die Grabenstruktur T umfasst hier eine Vielzahl longitudinaler Gräben LT, die jeweils eine antiserielle Diodenkette beherbergen. Bezug nehmend auf 4 und 5 überbrücken die longitudinalen Gräben LT jeweils den lateralen Spalt G, wobei die Source-Kontaktstruktur 500 und die Gate-Kontaktstruktur 600 innerhalb einer gleichen Verbindungsschicht ausgebildet und durch den lateralen Spalt G voneinander beabstandet sind. Die longitudinalen Gräben LT weisen jeweils eine Länge L1 entlang einer longitudinalen Richtung der longitudinalen Gräben LT innerhalb einer lateralen Ebene auf, die in einem Bereich zwischen 2 µm bis 100 µm oder zwischen 5 µm bis 50 µm oder zwischen 10 µm bis 30 µm liegt. Die longitudinalen Gräben LT weisen ferner jeweils eine zu einer longitudinalen Richtung der longitudinalen Gräben LT innerhalb einer lateralen Ebene senkrechte Breite L2 auf, die in einem Bereich zwischen 100 nm bis 10 µm oder zwischen 200 nm bis 5 µm oder zwischen 500 nm bis 2 µm liegt. Die longitudinalen Gräben LT können innerhalb einer lateralen Ebene mit einer mittleren Distanz L3 voneinander in einem Bereich 100 nm bis 10 µm oder zwischen 200 nm bis 5 µm oder zwischen 500 nm bis 2 µm parallel angeordnet sein. Die longitudinalen Gräben LT können in einem regelmäßigen Muster longitudinaler Gräben LT angeordnet sein, die jeweils die gleiche Distanz L3 voneinander aufweisen.
  • Die longitudinalen Gräben LT können jeweils eine Länge L1 entlang einer longitudinalen Richtung der longitudinalen Gräben LT innerhalb einer lateralen Ebene aufweisen und jeweils eine Breite L2 senkrecht zu einer longitudinalen Richtung der longitudinalen Gräben LT innerhalb einer lateralen Ebene aufweisen, wobei das Verhältnis zwischen der Länge L1 und der Breite L2 in einem Bereich zwischen 5 bis 100 oder zwischen 5 bis 50 oder zwischen 2 bis 50 oder zwischen 5 bis 50 liegen kann.
  • Die longitudinalen Gräben LT können parallel mit einer mittleren Distanz L3 voneinander und jeweils mit einer Breite L2 senkrecht zu einer longitudinalen Richtung der longitudinalen Gräben LT innerhalb einer lateralen Ebene angeordnet sein, wobei das Verhältnis zwischen der mittleren Distanz L3 und der Breite L2 in einem Bereich zwischen 0,1 bis 10 oder zwischen 0,2 bis 5 oder zwischen 0,5 bis 2 liegen kann. Gemäß einer Ausführungsform kann die mittlere Distanz L3 die gleiche wie die Breite L2 sein.
  • Wie man ferner aus 4 ersehen kann, kann die Abmessung der Gate-Kontaktstruktur 600 in einer ersten lateralen Richtung x in einem Bereich zwischen 100 µm bis 1000 µm oder zwischen 200 µm bis 600 µm oder zwischen 300 µm bis 400 µm liegen. Überdies kann die Abmessung B3 der Gate-Kontaktstruktur 600 in einer zweiten lateralen Richtung y in einem Bereich zwischen 100 µm bis 1000 µm oder zwischen 200 µm bis 600 µm oder zwischen 250 µm bis 350 µm liegen. Eine beispielhafte Länge L1 eines longitudinalen Grabens LT kann zum Beispiel 20 µm betragen. Nimmt man beispielsweise eine Breite L2 eines longitudinalen Grabens LT und eine mittlere Distanz L3 von 1 µm, was zu einem Abstand von 2 µm führt, kann die Gesamtzahl an antiseriellen Diodenketten, die in den als Linien in 4 veranschaulichten longitudinalen Gräben LT untergebracht sind, die den lateralen Spalt G zwischen der Source-Kontaktstruktur 500 und der Gate-Kontaktstruktur 600 überbrücken, in einem Bereich zwischen 300 bis 700 oder zwischen 400 bis 600 oder zwischen 450 bis 500 liegen.
  • Folglich kann die Gesamtbreite der Diodenketten innerhalb der longitudinalen Gräben LT bis zu 500 µm oder bis zu 700 µm oder bis zu 1000 µm betragen. Unter Bezugnahme auf das Layout-Prinzip der in 4 und 5 dargestellten Ausführungsform kann somit die Durchbruchspannung der antiseriellen Diodenkaskaden zum Schutz gegen elektrostatische Entladung (ESD) kleiner als die Tunnelschwellenspannung eines Gateoxids (GOX) im Hinblick auf eine gewünschte Gateoxid-Zuverlässigkeit eingestellt werden. Um den Schutz gegen elektrostatische Entladung (ESD) nach dem Human-Body-Modell (HBM) bei der Dioden-Durchbruchspannung VBS = k*VDB0 (k = Anzahl elektrischer sperrender pn-Übergänge innerhalb der Z-Diodenkette, VDB0 = elektrische Durchbruchspannung jedes sperrenden pn-Übergangs) zu erfüllen, kann die ESD-Diode einen niedrigen differentiellen Widerstand im Durchbruchmodus aufweisen. Die Draufsicht der monolithisch integrierten Zenerdiode von 4 zeigt beispielsweise eine Matrix von antiserielle Diodenketten mit einer kumulierten Breite von 500 µm, welche eine Tauglichkeit für elektrostatische Entladung nach dem Human-Body-Modell (ESD-HBM) von mehr 1 kV ermöglicht.
  • Bezug nehmend auf 5 weisen die longitudinalen Gräben LT für die Polysiliziumdioden Querschnitte wie etwa die Gate-Grabenstruktur GT der Transistorstruktur 1000 auf, was eine geringe Breite für jede Diode zur Folge hat. In jedem der longitudinalen Gräben LT gibt es eine Diodenkette aus pnpolykristallinem Silizium. Die Enden der Diodenketten aus polykristallinem Silizium sind elektrisch parallel verbunden, um eine ausreichende Gesamtquerschnittsfläche für den elektrostatischen Entladungsstrom sicherzustellen. Die Enden der Diodenketten aus polykristallinem Silizium sind mit Gate- und Sourceanschlüssen mittels des zweiten Anschlussgebiets 314 bzw. des ersten Anschlussgebiets 312 verbunden.
  • Bezug nehmend auf 4 sind gemäß einem Beispiel die longitudinalen Gräben LT mit jeweils einer Breite von 1 µm, einem Abstand von 1 µm und einer Länge von 25 µm für eine gute Planarisierung vorgesehen. Bezug nehmend auf die Draufsicht von 4 ist eine monolithisch integrierte Diodenmatrix zum Schutz gegen elektrostatische Entladung (ESD) mit der kumulierten Breite von 500 µm vorgesehen, was beispielsweise eine Tauglichkeit für elektrostatische Entladung (ESD) nach dem Human-Body-Modell (HBM) von mehr als 1 kV ermöglicht. Die Grabenbreite für die Gate-Grabenstruktur GT und die longitudinalen Gräben LT sind ähnlich eingestellt. Die Breite L2 ist kleiner als ein 2-faches der Abscheidungsdicke von polykristallinem Silizium eingestellt, wodurch ermöglicht wird, dass die longitudinalen Gräben LT während einer Abscheidung von polykristallinem Silizium vollständig gefüllt werden, und eine unmaskierte Rückätzung von polykristallinem Silizium ohne Entfernen des polykristallinen Siliziums aus der Gate-Grabenstruktur GT ermöglicht wird. Obgleich keine Metallisierung mit mehreren Ebenen dargestellt ist, kann die oben beschriebene Diodenstruktur auch in diskreten oder integrierten Schaltungen mit einer Mehrschicht-Metallisierung genutzt werden.
  • 6 ist ein schematisches Flussdiagramm, um ein Verfahren 2000 zum Herstellen einer Halbleitervorrichtung zu veranschaulichen.
  • Man wird erkennen, dass, obgleich das Verfahren 2000 im Folgenden als eine Reihe von Handlungen oder Ereignissen veranschaulicht und beschrieben wird, die veranschaulichte Reihenfolge derartiger Handlungen oder Ereignisse nicht in einem beschränkenden Sinn interpretiert werden soll. Beispielsweise können einige Handlungen in verschiedenen Reihenfolgen und/oder gleichzeitig mit anderen Handlungen oder Ereignissen abgesehen von jenen stattfinden, die hierin veranschaulicht und/oder beschrieben sind. Außerdem mögen nicht alle veranschaulichten Handlungen erforderlich sein, um einen oder mehrere Aspekte von Ausführungsformen der Offenbarung hierin zu verwirklichen. Eine oder mehrere der Handlungen, die hierin dargestellt sind, können auch in einer oder mehreren separaten Handlungen und/oder Phasen ausgeführt werden.
  • Ein schematisches Flussdiagramm zum Veranschaulichen eines Verfahrens 2000 zum Herstellen einer Halbleitervorrichtung ist in 6 dargestellt.
  • Prozessmerkmal S100 umfasst ein Ausbilden einer Grabenstruktur, die sich von einer ersten Oberfläche in einen Halbleiterkörper erstreckt.
  • Prozessmerkmal S110 umfasst ein Ausbilden, in der Grabenstruktur, einer Abschirmelektrode, einer dielektrischen Struktur und einer Diodenstruktur, wobei die Diodenstruktur zwischen der ersten Oberfläche und einem ersten Teil der dielektrischen Struktur angeordnet ist und die Abschirmelektrode zwischen dem ersten Teil der dielektrischen Struktur und einem Boden der Grabenstruktur angeordnet ist.
  • In 7A bis 7F wird ein Verfahren zum Herstellen der Halbleitervorrichtung 10 gemäß einer Ausführungsform unter Bezugnahme auf Querschnittsansichten beschrieben, um ausgewählte Prozesse zu veranschaulichen.
  • Wie man aus dem in 7A bis 7F veranschaulichten Verfahren zum Herstellen der Halbleitervorrichtung 10 ersehen kann, können die Grabenstruktur T und die Gate-Grabenstruktur GT gleichzeitig so gebildet werden, dass sie sich von der ersten Oberfläche 101 aus in den Halbleiterkörper 100 erstrecken. Danach wird ein zweiter Teil 220 der dielektrischen Struktur 200 gebildet. Nachdem der zweite Teil 220 der dielektrischen Struktur 200, der die Grabenstruktur T und die Gate-Grabenstruktur GT auskleidet, ausgebildet ist, kann danach polykristallines Silizium auf der Oberfläche des Halbleiterkörpers 100 aufgebracht werden, bis die Grabenstruktur T und die Gate-Grabenstruktur GT gefüllt sind. Das polykristalline Silizium kann dann bis zu einer vorbestimmten Grabentiefe entfernt werden, um die Abschirmelektrode 330 in der Grabenstruktur T und der Gate-Grabenstruktur GT auszubilden. Der erste Teil 210 einer dielektrischen Struktur 200 kann auf der Abschirmelektrode 330 in der Grabenstruktur T und der Gate-Grabenstruktur GT gebildet werden. Polykristallines Silizium kann dann auf dem ersten Teil 210 der dielektrischen Struktur 200 aufgebracht werden, bis die Grabenstruktur T und die Gate-Grabenstruktur GT gefüllt sind. Danach kann ein chemisch-mechanischer Polierprozess ausgeführt werden, um polykristallines Silizium zu entfernen, das oberhalb der Grabenstruktur T und der Gate-Grabenstruktur GT vorhanden ist, so dass das polykristalline Silizium in der Gate-Grabenstruktur GT und das polykristalline Silizium in der Grabenstruktur T voneinander getrennt sind. Anstelle eines chemisch-mechanischen Polierprozesses kann auch ein Plasmaätzprozess durchgeführt werden.
  • Ein Aufbringen von polykristallinem Silizium auf dem ersten Teil 210 der dielektrischen Struktur 200 kann ein Füllen der Grabenstruktur T mit polykristallinem Silizium mit einer ersten Netto-Dotierstoffkonzentration und ein Füllen der Gate-Grabenstruktur GT mit polykristallinem Silizium mit einer zweiten Netto-Dotierstoffkonzentration einschließen, die zumindest zehnmal höher als die erste Netto-Dotierstoffkonzentration ist.
  • Im Folgenden werden die in 7A bis 7F veranschaulichten Prozesse detaillierter beschrieben.
  • Bezug nehmend auf 7A ist ein Halbleiterkörper mit dem Draingebiet 120 und dem Driftgebiet 130 wie oben beschrieben vorgesehen.
  • Bezug nehmend auf 7B werden die Grabenstruktur T und die Gate-Grabenstruktur GT in dem Halbleiterkörper 100 gleichzeitig so ausgebildet, dass sie sich von der ersten Oberfläche 101 in den Halbleiterkörper 100 erstrecken. Die Grabenstruktur T und die Gate-Grabenstruktur GT können sich vertikal bis zu einer Distanz in einem Bereich zwischen 0,5 µm bis 10 µm oder in einem Bereich zwischen 1 µm bis 5 µm in den Halbleiterkörper 100 erstrecken. Die Grabenstruktur T und die Gate-Grabenstruktur GT können durch einen geeigneten Prozess, z.B. durch Trocken- und/oder Nassätzen, gebildet werden. Als ein Beispiel können die Grabenstruktur T und die Gate-Grabenstruktur GT durch einen anisotropen Plasmaätzprozess, z.B. reaktives Ionenätzen (RIE) unter Verwendung eines geeigneten Ätzgases, z.B. zumindest eines von Cl2, Br2, CCl4, CHCl3, CHBr3, BCl3, HBr gebildet werden. Gemäß einer Ausführungsform können Grabenseitenwände der Gräben geringfügig, z.B. einen Verjüngungswinkel zwischen 80° bis 90° einschließend, angeschrägt sein. Geringfügig angeschrägte Grabenseitenwände können im Hinblick auf eine Vermeidung von Grabenhohlräumen, wenn Gräben aufgefüllt werden, vorteilhaft sein.
  • Die Grabenstruktur T und der Gategraben GT können im Halbleiterkörper 100 gleichzeitig ausgebildet werden und können eine gleiche Tiefe entlang der vertikalen Richtung von der ersten Oberfläche 101 bis zum Boden der jeweiligen Grabenstrukturen T, GT aufweisen. Eine den zweiten Teil 220 der dielektrischen Struktur 200 bildende dielektrischen Schicht wird auf den Seitenwänden der Grabenstruktur T und der Gate-Grabenstruktur GT gebildet. Die Isolierungsschicht kann durch thermische Oxidations- und/oder Oxidabscheidungsprozesse gebildet werden.
  • Bezug nehmend auf 7C wird polykristallines Silizium auf der dielektrischen Oberfläche des Halbleiterkörpers 100 aufgebracht, bis die Grabenstruktur T und die Gate-Grabenstruktur GT gefüllt sind. Danach wird das polykristalline Silizium bis zu einer vorbestimmten Grabentiefe entfernt, um die Abschirmelektrode 330 in der Grabenstruktur T und der Gate-Grabenstruktur GT auszubilden. Die Abschirmelektrode 330, die eine tiefe Source-Feldplattenstruktur aus polykristallinem Silizium bildet, wird geschaffen, indem polykristallines Silizium innerhalb der Grabenstruktur T und der Gate-Grabenstruktur GT abgeschieden wird, bis die jeweiligen Grabenstrukturen T, GT gefüllt sind. Danach kann das polykristalline Silizium durch einen chemisch-mechanischen Polier-Planarisierungsprozess entfernt werden. Anstelle eines chemisch-mechanischen Polierprozesses kann auch ein Plasmaätzprozess durchgeführt werden. Das polykristalline Silizium und Teile der zweiten dielektrischen Schicht 220 werden dann bis zu einer vorbestimmten Grabentiefe, zum Beispiel bis zur halben Grabentiefe, zurückgeätzt, um die Abschirmelektrode 330 zu bilden. Nach Ausbilden der Abschirmelektrode 330 wird eine dielektrischen Schicht, die den ersten Teil 210 der dielektrischen Struktur 200 bildet, auf der Abschirmelektrode 330 und der Seitenwand der Grabenstruktur T und der Gate-Grabenstruktur GT gebildet. Die abgeschiedene dielektrische Schicht des ersten Teils 210 der dielektrischen Struktur 200, die beispielsweise ein Oxid sein kann, kann ein Opferoxid für die Gatedielektrikumsschicht 220b des zweiten Teils 200 der dielektrischen Struktur 200 bilden, welche das Gatedielektrikum der Transistorstruktur 1000 und das finale Seitenwandoxid der Diodenstruktur 310 bildet.
  • Die Felddielektrikumschicht 220a, die den zweiten Teil 220 der dielektrischen Struktur 200 an einem Seitenwandteil der Abschirmelektrode 330 und dem Bodenwandteil zwischen dem Boden der Grabenstruktur T oder der Gate-Grabenstruktur GT und der Abschirmelektrode 330 bildet, kann durch einen thermischen Oxidationsprozess gebildet werden. Die untere Feldoxiddicke des zweiten Teils 220 der dielektrischen Struktur 200 zwischen dem Boden der Grabenstruktur T und der Gate-Grabenstruktur GT und der Abschirmelektrode 330 kann in einem Bereich zwischen 100 nm bis 1000 nm liegen. Die Oxidschicht des ersten Teils 210 der dielektrischen Struktur 200 kann durch einen Gateoxidations- oder Abscheidungsprozess gebildet werden. Die Oxidschicht des zweiten Teils 220 der dielektrischen Struktur 200 kann als eine Feldoxidschicht beispielsweise durch einen thermischen Oxidations- oder Abscheidungsprozess gebildet werden.
  • Bezug nehmend auf 7D wird auf der Oberfläche des Halbleiterkörpers 100 polykristallines Silizium abgeschieden, bis die Grabenstruktur T und die Gate-Grabenstruktur GT gefüllt sind. Danach wird polykristallines Silizium über der Grabenstruktur T und der Gate-Grabenstruktur GT entfernt, so dass das polykristalline Silizium in der Gate-Grabenstruktur GT und das polykristalline Silizium in der Grabenstruktur T voneinander getrennt sind. Eine Entfernung des polykristallinen Siliziums wird durch einen chemisch-mechanischen Polierprozess ausgeführt. Anstelle eines chemisch-mechanischen Polierprozesses kann auch ein Plasmaätzprozess durchgeführt werden. Die Abmessung entlang einer vertikalen Richtung des polykristallinem Siliziums der Diodenstruktur 310 und der Gateelektrode 320 kann in einem Bereich zwischen 200 nm bis 1000 nm oder 200 nm bis 600 nm liegen.
  • Überdies wird die Gatedielektrikumsschicht 220b des zweiten Teils 220 der dielektrischen Struktur 200 gebildet. Die Dicke der Gatedielektrikumsschicht 220b des zweiten Teils 220 der dielektrischen Struktur 200, die das Gatedielektrikum bildet, kann in einem Bereich zwischen 5 nm bis 200 nm oder 40 nm bis 120 nm oder in einem Bereich zwischen 60 oder 100 nm liegen. Die Seitenwanddicke des zweiten Teils 220 der dielektrischen Struktur 200, der zwischen der Seitenwand der Diodenstruktur 310 in der Grabenstruktur T angeordnet ist, kann in einem Bereich zwischen 5 nm bis 200 nm oder 40 nm bis 120 nm oder in einem Bereich zwischen 60 nm bis 100 nm liegen.
  • Danach wird eine maskierte Implantation angewendet, um das polykristalline Silizium in der Gate-Grabenstruktur GT, das die Gateelektrode 320 bildet, hoch zu dotieren, um einen niedrigen Netzwiderstand der Gateelektrode zu erlangen, gefolgt von einem thermischen Aktivierungsprozess.
  • Bezug nehmend auf 7E wird innerhalb einer in der Grabenstruktur T verbleibenden polykristallinen Siliziumschicht 300 eine antiserielle Diodenkette gebildet. Bezüglich der in 7B bis 7E dargestellten Prozesse können andere optionale Prozesse ausgeführt werden.
  • Gemäß einer ersten Option können die Grabenstruktur T und die Gate-Grabenstruktur GT in verschiedenen Ätzprozessen und nicht gleichzeitig, wie in 7C veranschaulicht ist, gebildet werden. Überdies können auch die Abscheidung oder Erzeugung der dielektrischen Struktur 200 und die Abscheidung des polykristallinen Siliziums für die Transistorstruktur 1000 und die Diodenstruktur 310, die in der Grabenstruktur T untergebracht ist, separat durchgeführt werden.
  • Gemäß einer zweiten Option kann die Abscheidung des polykristallinen Siliziums, dargestellt in 7D, für die Gate-Grabenstruktur GT und die Grabenstruktur T separat durchgeführt werden. Falls eine derartige separate Polysiliziumabscheidung durchgeführt wird, wird in einem ersten Prozess ein in-situ-hochdotiertes polykristallines Gate-Silizium abgeschieden, und in einem zweiten Prozess kann undotiertes polykristallines Zener-Silizium, gefolgt von P- und B-Implantationen für die monolithisch integrierte Zenerdiode, ausgeführt werden.
  • Gemäß einer dritten Option wird nur eine polykristalline Siliziumschicht 300 für sowohl die Gate-Grabenstruktur GT als auch die Grabenstruktur T abgeschieden. Gemäß dieser Option kann eine undotierte oder schwach n-dotierte polykristalline Siliziumschicht 300 auf der Oberfläche des Halbleiterkörpers 100 abgeschieden werden, um die Grabenstruktur T und die Gate-Grabenstruktur GT zu füllen. Danach können P- oder As-Ionen verwendet werden, um die undotierte oder schwach n-dotierte polykristalline Siliziumschicht 300 in einem Ionenimplantationsprozess zu dotieren. Die Dotierstoffkonzentration in der Gateelektrode 320 innerhalb der Gate-Grabenstruktur GT kann hierin zumindest zehnmal größer als die Netto-Dotierstoffkonzentration der n-dotierten ersten Gebiete 316 der antiserielle Diodenkette innerhalb der Grabenstruktur T sein.
  • Die Netto-Dotierstoffkonzentration der polykristallinen Siliziumschicht 300 des ersten Leitfähigkeitstyps, zum Beispiel eines n-Typs, kann in einem Bereich von 5 × 1016 cm-3 bis 5 × 1019 cm-3 oder in einem Bereich von 5 × 1016 cm-3 bis 5 × 1018 cm-3 oder in einem Bereich von 1 × 1017 cm-3 bis 1 × 1018 cm-3 liegen. Die Netto-Dotierstoffkonzentration des ersten Leitfähigkeitstyps in der Gateelektrode 320 innerhalb der Gate-Grabenstruktur GT kann größer als 1 × 1019 cm-3 oder höher als 5 × 1019 cm-3 oder größer als 1 × 1020 cm-3 sein. Die Netto-Dotierstoffkonzentration des ersten Leitfähigkeitstyps im Polysiliziummaterial in der Gate-Grabenstruktur GT kann größer als 5 × 1020 cm-3 sein. Gemäß einer Ausführungsform kann das n+-dotierte polykristalline Siliziummaterial mit Phosphor oder Arsen dotiert werden. Danach können Borionen verwendet werden, um die höher p-dotierten polykristallinen Siliziumschichtgebiete 318 in einem Ionenimplantationsprozess zu dotieren (7E). Die Netto-Dotierstoffkonzentration der zweiten Gebiete 318 des zweiten Leitfähigkeitstyps, zum Beispiel eines p-Typs, kann in einem Bereich von 1 × 1018 cm-3 bis 1 × 1021 cm-3 oder in einem Bereich 1 × 1019 cm-3 bis 1 × 1020 cm-3 liegen.
  • Bezug nehmend auf 7F werden die Sourcegebiete 150 sowie das Body-Kontaktgebiet 170 mittels Implantation durch die erste Oberfläche 101 des Halbleiterkörpers 100 gebildet. Bezug nehmend auf 7F werden weitere Prozesse, zum Beispiel eine Abscheidung der Isolierungsschicht 400 und eine Ausbildung der Gate-Kontaktstruktur 600 und der Source-Kontaktstruktur 500, ausgeführt. Außerdem wird auf der Rückseite oder auf der zweiten Oberfläche 102 des Halbleiterkörpers 100 eine Drain-Kontaktstruktur 110 gebildet.
  • Bezug nehmend auf 7G kann gemäß einer anderen Ausführungsform die planare Oberseite der Gateelektrode 320 und der Diodenstruktur 310 nicht mit der ersten Oberfläche 101 des Halbleiterkörpers 100 fluchten, sondern kann von der ersten Oberfläche 101 aus vorstehen und kann mit einer dielektrischen Zwischenschicht 230 bündig sein, wobei die dielektrische Zwischenschicht 230 die erste Oberfläche 101 des Halbleiterkörpers 100 verkleidet. Folglich kann die Diodenstruktur 310 eine planare Oberseite aufweisen, die zur ersten Oberfläche 101 parallel ist. Die Gateanschluss 320 kann ferner eine planare Oberseite aufweisen, die mit der ersten Oberfläche 101 parallel ist.
  • Für die monolithische Integration von Elementen zum Schutz gegen elektrostatische Entladung in Superjunction-Metall-Oxid-Halbleiter-(MOS-)Transistoren, Graben-Feldeffekttransistoren (FET) oder Bipolartransistoren mit isoliertem Gate (IGBT) ist eine effiziente Ausnutzung der Chipfläche wichtig. Insbesondere benötigen kleine Chips mit kleinen Kapazitäten Ciss, Crss, Coss und dünnen Gateoxiden (zum Beispiel 20 nm - 120 nm) zusätzliche Schutzelemente gegen Ereignisse einer elektrostatische Entladung nach dem Human-Body-Modell (HBM-ESD).
  • Für niedrigere Durchbruchspannungen (zum Beispiel 20 V - 300 V) werden gewöhnlich Graben-MOS-Vorrichtungen genutzt. Aufgrund der Reduzierung des Junction-Feldeffekts (JFET-Effekts) ist eine höhere Integrationsdichte möglich. Demzufolge nehmen die Anforderungen an eine fotolithografische Genauigkeit zu. Somit werden typischerweise Planarisierungstechniken wie chemisch-mechanisches Polieren (CMP) genutzt. Anstelle eines chemisch-mechanischen Polierprozesses kann auch ein Plasmaätzprozess durchgeführt werden.
  • Für die Reduzierung der Miller-Kapazität (CGD) wird ein dickes Oxid am Boden des Gate-Grabens implementiert. Durch zusätzliche Einführung einer Source-Polysilizium-Abschirmplatte unterhalb der Gateelektrode wird eine weitere Reduzierung der Miller-Kapazität erhalten.
  • Die monolithische Integration von Dioden zum Schutz gegen elektrostatische Entladung (ESD) nach dem Human-Body-Modell (HBM) für Gate/Source in auf Graben-Gates basierenden Leistungs-Feldeffekttransistoren (FET) wird berücksichtigt. Die Prozesstechnologie ist mit einer chemisch-mechanischen Polier-(CMP-)Bearbeitung kompatibel. Überdies wird die Diodenstruktur zum Schutz gegen für elektrische Entladung gegen ein elektrisches vertikales oder laterales Drainpotential abgeschirmt.
  • Eine monolithische Integration lateraler antiserielle Diodenketten aus polykristallinem Silizium in mit einem dielektrischen Material ausgekleideten Gate-Gräben wurde beschrieben, welche durch eine vergrabene, hochdotierte „Source“-Feldplatte aus Polysilizium von rückseitigen Drainpotentialen elektrisch abgeschirmt sind.
  • Um eine elektrische Abschirmung zu verbessern, kann die Diode mit einem mit dem Feldplatten-(Source-)Potential verbundenen p-Gebiet kombiniert werden, welches tiefer als die Polysiliziumelektrode einer ESD-Schutzdiode reicht, wodurch zusätzlich zu der Feldplattenabschirmung vom Boden eine Abschirmung von den seitlichen Gebieten vorgesehen wird.
  • Diese abgeschirmten Dioden ermöglichen eine Tauglichkeit für elektrostatische Entladung nach dem Human-Body-Modell (ESD-HBM) und eine nahezu planare Oberfläche von Graben-Gate-Silizium-Leistungstechnologien für eine Prozesskompatiblität mit chemisch-mechanischen Polier-(CMP-)Techniken.
  • Alternativ dazu oder zusätzlich können Polysilizium-Graben-Gatewiderstände zwischen Gate-Pad und Metall-Gate-Runner integriert werden. Dieses Prinzip ist auch für Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFET) oder Bipolartransistoren mit isoliertem Gate (IGBT) mit Grabenzellen in einer Silizium- und Siliziumcarbidtechnologie anwendbar.
  • Aufgrund der monolithischen Integration einer bidirektionalen Struktur zum Schutz gegen elektrostatische Entladung (ESD) in die Gategräben von Graben-Leistungsvorrichtungen können eine Tauglichkeit für elektrostatische Entladung (ESD) nach dem Human-Body-Modell (HBM), eine elektrische Abschirmung der Diode gegen rückseitiges und laterales Drainpotential ohne zusätzliche Bearbeitung und eine mit chemisch-mechanischem Polieren kompatible planare Oberflächentopologie erhalten werden. Anstelle eines chemisch-mechanischen Polierprozesses kann auch ein Plasmaätzprozess durchgeführt werden.
  • Die Implementierung der ESD-Schutzdiode für einen Schutz gegen elektrostatische Entladung (ESD) für Gate/Source kann in den oberen Gategraben im Innern der Gate-Polysiliziumschicht oder einer zusätzlichen Polysiliziumschicht einer ESD-Schutzdiode vorgenommen werden, welche in-situ-dotiert oder durch Implantation mit einer niedrigeren Dotierungskonzentration als die gewöhnliche Gate-Polysiliziumschicht dotiert ist.
  • Obwohl spezifische Ausführungsformen hier veranschaulicht und beschrieben sind, ist es für den Fachmann selbstverständlich, dass eine Vielzahl von alternativen und/oder äquivalenten Gestaltungen für die gezeigten und beschriebenen spezifischen Ausführungsformen herangezogen werden kann, ohne von dem Umfang der vorliegenden Erfindung abzuweichen. Diese Anmeldung soll daher jegliche Anpassungen oder Veränderungen der hier diskutierten spezifischen Ausführungsformen abdecken. Daher ist beabsichtigt, dass diese Erfindung lediglich durch die Patentansprüche und deren Äquivalente begrenzt ist.

Claims (20)

  1. Halbleitervorrichtung, umfassend: eine Grabenstruktur, die sich von einer ersten Oberfläche aus in einen Halbleiterkörper erstreckt, wobei die Grabenstruktur umfasst: eine Abschirmelektrode, eine dielektrische Struktur und eine Diodenstruktur, wobei die Diodenstruktur zumindest teilweise zwischen der ersten Oberfläche und einem ersten Teil der dielektrischen Struktur angeordnet ist und die Abschirmelektrode zwischen dem ersten Teil der dielektrischen Struktur und einem Boden der Grabenstruktur angeordnet ist.
  2. Halbleitervorrichtung nach Anspruch 1, ferner umfassend eine Gate-Grabenstruktur, die sich von der ersten Oberfläche aus in den Halbleiterkörper erstreckt, wobei die Gate-Grabenstruktur umfasst: die Abschirmelektrode, die dielektrische Struktur und eine Gateelektrode einer Transistorstruktur, wobei die Gateelektrode zwischen der ersten Oberfläche und einem ersten Teil der dielektrischen Struktur angeordnet ist und die Abschirmelektrode zwischen dem ersten Teil der dielektrischen Struktur und einem Boden der Gate-Grabenstruktur angeordnet ist.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, ferner umfassend einen zweiten Teil der dielektrischen Struktur, der eine innere Oberfläche der Grabenstruktur auskleidet.
  4. Halbleitervorrichtung nach Anspruch 2 oder 3, ferner umfassend einen eine innere Oberfläche der Gate-Grabenstruktur auskleidenden zweiten Teil der dielektrischen Struktur, der das Gatedielektrikum der Transistorstruktur bildet.
  5. Halbleitervorrichtung nach einem der Ansprüche 2 bis 4, wobei die Grabenstruktur und die Gate-Grabenstruktur eine gleiche Tiefe aufweisen.
  6. Halbleitervorrichtung nach einem der Ansprüche 2 bis 5, wobei die Abschirmelektrode mit Sourcegebieten der Transistorstruktur elektrisch verbunden ist.
  7. Halbleitervorrichtung nach Anspruch 6, ferner umfassend eine Source-Kontaktstruktur an der ersten Oberfläche, wobei die Source-Kontaktstruktur mit den Sourcegebieten und mit einem ersten Anschlussgebiet der Diodenstruktur elektrisch verbunden ist; und eine Gate-Kontaktstruktur an der ersten Oberfläche, wobei die Gate-Kontaktstruktur mit einer Gateelektrode der Transistorstruktur und mit einem zweiten Anschlussgebiet der Diodenstruktur elektrisch verbunden ist.
  8. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei die Grabenstruktur eine Vielzahl longitudinaler Gräben umfasst, die jeweils eine antiserielle Diodenkette aufnehmen.
  9. Halbleitervorrichtung nach Ansprüchen 7 und 8, wobei die Source-Kontaktstruktur und die Gate-Kontaktstruktur innerhalb einer gleichen Verbindungsschicht ausgebildet sind und durch einen lateralen Spalt voneinander beabstandet sind, wobei die longitudinalen Gräben den lateralen Spalt überbrücken.
  10. Halbleitervorrichtung nach Anspruch 7 oder 8, wobei die longitudinalen Gräben jeweils eine Länge entlang einer longitudinalen Richtung der longitudinalen Gräben innerhalb einer lateralen Ebene aufweisen und jeweils eine Breite senkrecht zu einer longitudinalen Richtung der longitudinalen Gräben innerhalb einer lateralen Ebene aufweisen, wobei das Verhältnis zwischen der Länge und der Breite in einem Bereich zwischen 5 bis 50 liegt.
  11. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei die Abschirmelektrode ein polykristallines Siliziummaterial aufweist.
  12. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei eine Netto-Dotierstoffkonzentration der Abschirmelektrode größer als 1 × 1019 cm-3 ist.
  13. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei die Diodenstruktur eine polykristalline Siliziumschicht mit ersten Gebieten und zumindest einem zweiten Gebiet eines entgegengesetzten Leitfähigkeitstyps umfasst, die abwechselnd angeordnet sind, um eine antiserielle Diodenkette auszubilden.
  14. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei die Diodenstruktur entlang einer Richtung angeordnet ist, die zur ersten Oberfläche parallel ist.
  15. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei die Diodenstruktur eine planare Oberseite aufweist, die mit der ersten Oberfläche parallel ist.
  16. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei die Grabenstruktur von einem Wannengebiet in dem Halbleiterkörper umgeben ist.
  17. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei das Wannengebiet tiefer in den Halbleiterkörper als die Diodenstruktur reicht.
  18. Verfahren zum Herstellen einer Halbleitervorrichtung, umfassend: Ausbilden einer Grabenstruktur, die sich von einer ersten Oberfläche aus in einen Halbleiterkörper erstreckt, Ausbilden, in der Grabenstruktur, einer Abschirmelektrode, einer dielektrischen Struktur und einer Diodenstruktur, wobei die Diodenstruktur zumindest teilweise zwischen der ersten Oberfläche und einem ersten Teil der dielektrischen Struktur angeordnet ist und die Abschirmelektrode zwischen dem ersten Teil der dielektrischen Struktur und einem Boden der Grabenstruktur angeordnet ist.
  19. Verfahren nach Anspruch 18, ferner umfassend: gleichzeitiges Ausbilden der Grabenstruktur und einer Gate-Grabenstruktur, die sich von der ersten Oberfläche aus in den Halbleiterkörper erstrecken, Aufbringen von polykristallinem Silizium auf der Oberfläche des Halbleiterkörpers, bis die Grabenstruktur und die Gate-Grabenstruktur gefüllt sind, Entfernen des polykristallinen Siliziums bis zu einer vorbestimmten Grabentiefe, um die Abschirmelektrode in der Grabenstruktur und der Gate-Grabenstruktur zu bilden; Ausbilden eines ersten Teils einer dielektrischen Struktur auf der Abschirmelektrode in der Grabenstruktur und der Gate-Grabenstruktur; Aufbringen von polykristallinem Silizium auf dem ersten Teil der dielektrischen Struktur, bis die Grabenstruktur und die Gate-Grabenstruktur gefüllt sind, Ausführen eines chemisch-mechanischen Polierprozesses oder eines Plasmaätzprozesses, um polykristallines Silizium zu entfernen, das über der Grabenstruktur und der Gate-Grabenstruktur vorhanden ist, so dass das polykristalline Silizium in der Gate-Grabenstruktur und das polykristalline Silizium in der Grabenstruktur voneinander getrennt sind.
  20. Verfahren nach Anspruch 19, wobei ein Aufbringen von polykristallinem Silizium auf dem ersten Teil der dielektrischen Struktur ein Füllen der Grabenstruktur mit polykristallinem Silizium mit einer ersten Netto-Dotierstoffkonzentration und ein Füllen der Gate-Grabenstruktur mit polykristallinem Silizium mit einer zweiten Netto-Dotierstoffkonzentration umfasst, die zumindest zehnmal höher als die erste Netto-Dotierstoffkonzentration ist.
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