DE102016115822A1 - Halbleitervorrichtung mit einer struktur zum schutz gegen elektrostatische entladung - Google Patents

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    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT

Abstract

Eine Halbleitervorrichtung (10) umfasst einen Halbleiterkörper (100) mit einer ersten Oberfläche (101) und einer zweiten Oberfläche (102), die der ersten Oberfläche (101) gegenüberliegt. Eine erste Isolierungsschicht (200) ist über der ersten Oberfläche (101) des Halbleiterkörpers (100) bereitgestellt. Die Halbleitervorrichtung (10) umfasst ferner eine Struktur (310) zum Schutz gegen elektrostatische Entladung über der ersten Isolierungsschicht (200). Die Struktur (310) zum Schutz gegen elektrostatische Entladung weist ein erstes Anschlussgebiet (312) eines ersten Leitfähigkeitstyps und ein zweites Anschlussgebiet (314) eines dem ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyps auf.

Description

  • HINTERGRUND
  • Eine Schlüsselkomponente in Halbleiteranwendungen ist ein Festkörperschalter. Als ein Beispiel schalten Schalter Lasten von kraftfahrzeugtechnischen Anwendungen oder industriellen Anwendungen ein und aus. Festkörperschalter umfassen typischerweise zum Beispiel Feldeffekttransistoren (FETs) wie Metall-Oxid-Halbleiter-FETs (MOSFETs) oder Bipolartransistoren mit isoliertem Gate (IGBTs).
  • In diesen Anwendungen kann eine Schädigung eines Gatedielektrikums zwischen Gate und Source der Transistoren durch ein elektrostatisches Entladungsereignis zwischen einem Gate-Kontaktbereich und einem Source-Kontaktbereich der Halbleitervorrichtung hervorgerufen werden. Um das Gatedielektrikum vor einem elektrostatischen Entladungsereignis zu schützen, werden Strukturen zum Schutz gegen elektrostatische Entladung (ESD) bereitgestellt, welche die Transistoren beispielsweise während einer Montage oder eines Betriebs vor elektrostatischer Entladung schützen. Diese ESD-Schutzstrukturen benötigen einen nicht vernachlässigbaren Bereich innerhalb der integrierten Halbleitervorrichtung.
  • Wenn überdies eine symmetrische Struktur zum Schutz gegen elektrostatische Entladung (ESD) zwischen einer Gate- und Source-Kontaktstruktur bereitgestellt wird, führt eine asymmetrische Widerstandsfähigkeit bzw. Robustheit der Vorrichtung im Hinblick auf die ESD-Polarität zwischen Gate und Source zu Einschränkungen in Tests der Halbleitervorrichtungen.
  • Folglich ist es wünschenswert, eine Halbleitervorrichtungsstruktur mit verbesserten ESD-Schutz- und thermischen Eigenschaften vorzusehen, die gleichzeitig eine optimierte Flächen- bzw. Bereichseffizienz aufweist.
  • ZUSAMMENFASSUNG
  • Das obige Problem wird durch die Lehren der unabhängigen Ansprüche gelöst. Weitere Ausführungsformen sind in den abhängigen Ansprüchen definiert.
  • Gemäß einer Ausführungsform einer Halbleitervorrichtung umfasst eine Halbleitervorrichtung einen Halbleiterkörper mit einer ersten Oberfläche und einer zweiten Oberfläche, die der ersten Oberfläche gegenüberliegt. Eine erste Isolierungsschicht ist über der ersten Oberfläche des Halbleiterkörpers bereitgestellt. Die Halbleitervorrichtung umfasst ferner eine Struktur zum Schutz gegen elektrostatische Entladung über der ersten Isolierungsschicht. Die Struktur zum Schutz gegen elektrostatische Entladung weist ein erstes Anschlussgebiet eines ersten Leitfähigkeitstyps und ein zweites Anschlussgebiet eines dem ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyps auf.
  • Gemäß einer Ausführungsform eines Verfahrens zum Herstellen einer Halbleitervorrichtung umfasst das Verfahren ein Bereitstellen eines Halbleiterkörpers mit einer ersten Oberfläche und einer zweiten Oberfläche, die der ersten Oberfläche gegenüberliegt. Eine erste Isolierungsschicht wird über der ersten Oberfläche des Halbleiterkörpers ausgebildet. Eine Struktur zum Schutz gegen elektrostatische Entladung wird über der ersten Isolierungsschicht gebildet. Die Struktur zum Schutz gegen elektrostatische Entladung hat ein erstes Anschlussgebiet eines ersten Leitfähigkeitstyps und ein zweites Anschlussgebiet eines dem ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyps.
  • Der Fachmann wird zusätzliche Merkmale und Vorteile nach Lesen der folgenden Detailbeschreibung und Betrachten der begleitenden Zeichnungen erkennen.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Die beigefügten Zeichnungen sind beigeschlossen, um ein weiteres Verständnis der Erfindung zu liefern, und sie sind in diese Offenbarung einbezogen und bilden einen Teil von ihr. Die Zeichnungen veranschaulichen die Ausführungsformen der vorliegenden Erfindung und dienen zusammen mit der Beschreibung zum Erläutern der Prinzipien. Andere Ausführungsformen der Erfindung und beabsichtigte Vorteile werden sofort gewürdigt, da sie unter Hinweis auf die folgende Detailbeschreibung besser verstanden werden.
  • 1A ist eine schematische Querschnittsansicht eines Bereichs einer Halbleitervorrichtung gemäß einer Ausführungsform.
  • 1B ist eine schematische Querschnittsansicht eines Bereichs einer Halbleitervorrichtung gemäß einer Ausführungsform.
  • 2A und 2B sind schematische Draufsichten eines Bereichs einer Halbleitervorrichtung gemäß verschiedenen Ausführungsformen.
  • 3 ist eine schematische Querschnittsansicht eines Bereichs einer Halbleitervorrichtung, gelegt entlang einer Schnittebene A-A' von 2A oder 2B, gemäß einer Ausführungsform.
  • 4 ist eine detaillierte Ansicht eines Bereichs einer Halbleitervorrichtung von 3.
  • 5 ist eine schematische Draufsicht eines Bereichs einer Halbleitervorrichtung gemäß einer Ausführungsform.
  • 6 ist eine schematische Querschnittsansicht eines Bereichs einer Halbleitervorrichtung, gelegt entlang einer Schnittebene B-B' von 5.
  • 7A ist eine schematische Draufsicht eines Bereichs einer Halbleitervorrichtung gemäß einer anderen Ausführungsform.
  • 7B ist eine schematische Querschnittsansicht eines Bereichs einer Halbleitervorrichtung, gelegt entlang einer Schnittebene C-C' von 7A.
  • 8A ist eine schematische Draufsicht eines Bereichs einer Halbleitervorrichtung gemäß einer anderen Ausführungsform.
  • 8B ist eine schematische Querschnittsansicht eines Bereichs einer Halbleitervorrichtung, gelegt entlang einer Schnittebene D-D' von 8A.
  • 9 ist eine schematische Querschnittsansicht eines Bereichs einer Halbleitervorrichtung, gelegt entlang einer Schnittebene A'-A von 2A oder 2B, gemäß einer Ausführungsform.
  • 10 veranschaulicht ein schematisches Arbeitsablaufdiagramm eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform.
  • 11A bis 11J sind Querschnittsansichten, die ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform veranschaulichen.
  • DETAILBESCHREIBUNG
  • In der folgenden Detailbeschreibung wird Bezug genommen auf die begleitenden Zeichnungen, die einen Teil der Offenbarung bilden und in denen für Veranschaulichungszwecke spezifische Ausführungsformen gezeigt sind, in denen die Erfindung ausgestaltet werden kann. Es ist zu verstehen, dass andere Ausführungsformen verwendet und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Umfang der vorliegenden Erfindung abzuweichen. Beispielsweise können Merkmale, die für eine Ausführungsform veranschaulicht oder beschrieben sind, bei oder im Zusammenhang mit anderen Ausführungsformen verwendet werden, um zu noch einer weiteren Ausführungsform zu gelangen. Es ist beabsichtigt, dass die vorliegende Erfindung derartige Modifikationen und Veränderungen umfasst. Die Beispiele sind mittels einer spezifischen Sprache beschrieben, die nicht als den Umfang der beigefügten Patentansprüche begrenzend aufgefasst werden sollte. Die Zeichnungen sind nicht maßstabsgetreu und dienen lediglich für Veranschaulichungszwecke. Zur Klarheit sind die gleichen Elemente mit entsprechenden Bezugszeichen in den verschiedenen Zeichnungen versehen, falls nicht etwas anderes festgestellt wird.
  • Die Begriffe ”haben”, ”enthalten”, ”umfassen”, ”aufweisen” und ähnliche Begriffe sind offene Begriffe, und diese Begriffe geben das Vorhandensein der festgestellten Strukturen, Elemente oder Merkmale an, schließen jedoch das Vorhandensein von zusätzlichen Elementen oder Merkmalen nicht aus.
  • Die Begriffe ”einer nach dem anderen”, ”sukzessiv” und dergleichen geben eine lose Reihenfolge von Elementen an, wobei zwischen den geordneten Elementen platzierte zusätzliche Elemente nicht ausgeschlossen sind.
  • Die unbestimmten Artikel und die bestimmten Artikel sollen sowohl den Plural als auch den Singular umfassen, falls sich aus dem Zusammenhang nicht klar etwas anderes ergibt.
  • In dieser Beschreibung bezieht sich n-Typ oder n-dotiert auf einen ersten Leitfähigkeitstyp, während p-Typ oder p-dotiert auf einen zweiten Leitfähigkeitstyp bezogen ist. Halbleitervorrichtungen können mit entgegengesetzten Dotierungsbeziehungen gebildet werden, so dass der erste Leitfähigkeitstyp p-dotiert sein kann und der zweite Leitfähigkeitstyp n-dotiert sein kann. Überdies veranschaulichen einige Figuren relative Dotierungskonzentrationen durch Angabe von ”–” oder ”+” neben dem Dotierungstyp. Beispielsweise bedeutet ”n–” eine Dotierungskonzentration, die niedriger als die Dotierungskonzentration eines ”n”-Dotierungsgebiets ist, während ein ”n+”-Dotierungsgebiet eine höhere Dotierungskonzentration hat als ein ”n”-Dotierungsgebiet. Eine Angabe der relativen Dotierungskonzentration bedeutet jedoch nicht, dass Dotierungsgebiete der gleichen relativen Dotierungskonzentration die gleiche absolute Dotierungskonzentration aufweisen, falls nicht etwas anderes festgestellt wird. Beispielsweise können zwei verschiedene n+-Gebiete verschiedene absolute Dotierungskonzentrationen aufweisen. Das Gleiche gilt zum Beispiel für ein n+- und ein p+-Gebiet.
  • Der erste Leitfähigkeitstyp kann ein n- oder p-Typ sein, vorausgesetzt dass der zweite Leitfähigkeitstyp komplementär ist.
  • Der Begriff ”elektrisch verbunden” beschreibt eine permanente niederohmige Verbindung zwischen elektrisch verbundenen Elementen, beispielsweise einen direkten Kontakt zwischen den betreffenden Elementen oder eine niederohmige Verbindung über ein Metall und/oder einen hochdotierten Halbleiter.
  • Die Begriffe ”Wafer”, ”Substrat”, ”Halbleiterkörper” oder ”Halbleitersubstrat”, die in der folgenden Beschreibung verwendet sind, können jegliche auf Halbleiter beruhende Struktur umfassen, die eine Halbleiteroberfläche hat. Wafer und Struktur sind so zu verstehen, dass sie Silizium (Si), Silizium-auf-Isolator (SOI), Silizium-auf-Saphir (SOS), dotierte und undotierte Halbleiter, epitaktische Schichten von Silizium, getragen durch eine Basishalbleiterunterlage, und andere Halbleiterstrukturen einschließen. Der Halbleiter braucht nicht auf Silizium zu beruhen. Der Halbleiter könnte ebenso Silizium-Germanium (SiGe), Germanium (Ge) oder Galliumarsenid (GaAs). Gemäß anderen Ausführungsbeispielen können Siliziumcarbid (SiC) oder Galliumnitrid (GaN) das Halbleitersubstratmaterial bilden.
  • Der Begriff ”horizontal”, wie er in dieser Beschreibung verwendet ist, soll eine Orientierung im Wesentlichen parallel zu einer ersten oder Hauptoberfläche eines Halbleitersubstrats oder -körpers beschreiben. Dies kann beispielsweise die Oberfläche des Wafers oder eines Die bzw. eines Chips sein.
  • Der Begriff ”vertikal”, wie er in dieser Beschreibung verwendet ist, soll eine Orientierung beschreiben, die im Wesentlichen senkrecht zu der ersten Oberfläche, d. h. parallel zur Normalenrichtung der ersten Oberfläche des Halbleitersubstrats oder Halbleiterkörpers angeordnet ist.
  • Ein Prozessieren eines Halbleiterwafers kann Halbleitervorrichtungen mit Anschlusskontakten, wie etwa Kontaktkissen/pads (oder Elektroden) ergeben, die die Herstellung eines elektrischen Kontaktes mit den integrierten Schaltungen oder einer in dem Halbleiterkörper enthaltenen getrennten Halbleitervorrichtung erlauben. Die Elektroden können eine oder mehrere Elektrodenmetallschichten umfassen, die auf das Halbleitermaterial der Halbleiterchips aufgebracht sind. Die Elektrodenmetallschichten können mit irgendeiner gewünschten geometrischen Gestalt und irgendeiner gewünschten Materialzusammensetzung hergestellt sein. Die Elektrodenmetallschichten können beispielsweise in der Form einer Schicht vorliegen, die ein Gebiet bedeckt. Irgendein gewünschtes Metall, beispielsweise Cu, Ni, Sn, Au, Ag, Pt, Pd und eine Legierung von einem oder mehrerer dieser Metalle kann als das Material verwendet werden. Die Elektrodenmetallschicht bzw. die Elektrodenmetallschichten müssen nicht homogen aus gerade einem Material hergestellt sein, das heißt verschiedene Zusammensetzungen und Konzentrationen der Materialien sind möglich, die in den Elektrodenmetallschichten enthalten sind. Als ein Beispiel können die Elektrodenschichten groß genug dimensioniert sein, um mit einem Draht gebondet bzw. verbunden zu werden.
  • In Ausführungsformen, die hier offenbart sind, werden eine oder mehrere leitende Schichten, insbesondere elektrisch leitende Schichten, angewandt. Es soll betont werden, dass derartige Ausdrücke wie ”gebildet” oder ”angewandt bzw. aufgebracht” so zu verstehen sind, dass alle Arten und Techniken eines Aufbringens von Schichten abgedeckt werden. Insbesondere bedeuten sie, dass sie Techniken umfassen, in welchen Schichten auf einmal beispielsweise als ein Ganzes angewandt werden, z. B. Laminattechniken, sowie Techniken, in welchen Schichten in einer sequentiellen Weise aufgetragen werden, wie beispielsweise durch Sputtern bzw. Zerstäuben, Galvanisieren bzw. Plattieren, Formen, CVD (chemische Gasphasenabscheidung), PVD (physikalische Gasphasenabscheidung), Verdampfung, hybride physikalisch-chemische Gasphasenabscheidung (HPCVD) und so weiter.
  • Die aufgebrachte leitende Schicht kann unter anderem eine oder mehrere Schichten aus Metall, wie z. B. Cu oder Sn oder einer Legierung hiervon, eine Schicht einer leitenden Paste und eine Schicht eines Bondmaterials umfassen. Die Schicht aus Metall kann eine homogene Schicht sein. Die leitende Paste kann Metallpartikel umfassen, die in einem verdampfbaren oder härtbaren Polymermaterial verteilt sind, wobei die Paste ein Fluid, viskos oder wachsförmig sein kann. Das Bond- bzw. Verbindungsmaterial kann elektrisch und mechanisch den Halbleiterchip, beispielsweise an einem Träger oder beispielsweise einem Kontaktclip festmachen bzw. damit verbinden. Ein weiches Lotmaterial oder insbesondere ein Lotmaterial, das in der Lage ist, Diffusionslotbindungen bzw. -bonds zu bilden, kann verwendet werden, beispielsweise Lotmaterial, das einen oder mehrere Stoffe aus Sn, SnAg, SnAu, SnCu, In, InAg, InCu und InAu umfasst.
  • Ein Vereinzelungsprozess kann verwendet werden, um den Wafer in einzelne Chips zu teilen. Eine beliebige Technik zum Zerteilen kann angewandt werden, beispielsweise Messer-Zerteilen (Sägen), Laser-Zerteilen, Ätzen und so weiter. Der Halbleiterkörper, zum Beispiel ein Halbleiterwafer, kann zerteilt werden, indem der Halbleiterwafer auf ein Band, insbesondere ein Vereinzelungsband, aufgebracht wird, das Zerteilungsmuster, insbesondere ein rechtwinkeliges Muster, auf den Halbleiterwafer z. B. gemäß einer oder mehreren der oben erwähnten Techniken aufgebracht wird und das Band, z. B. entlang vier orthogonalen Richtungen in der Ebene des Bandes, gezogen wird. Durch Ziehen des Bandes wird der Halbleiterwafer in eine Vielzahl von Halbleiterdies (Chips) geteilt.
  • Es versteht sich, dass die Merkmale der verschiedenen, hierin beschriebenen Ausführungsformen miteinander kombiniert werden können, falls nicht speziell etwas anderes angemerkt wird.
  • 1A ist eine schematische Querschnittsansicht eines Bereichs einer Halbleitervorrichtung 10 gemäß einer Ausführungsform. Die Halbleitervorrichtung 10 umfasst einen Halbleiterkörper 100 mit einer ersten Oberfläche 101 und einer zweiten Oberfläche 102, die der ersten Oberfläche 101 gegenüberliegt. Die Halbleitervorrichtung 10 umfasst ferner eine erste Isolierungsschicht 200 auf oder über der ersten Oberfläche 101 des Halbleiterkörpers 100 und eine Struktur 310 zum Schutz gegen elektrostatische Entladung auf oder über der ersten Isolierungsschicht 200. Die Struktur 310 zum Schutz gegen elektrostatische Entladung umfasst ein erstes Anschlussgebiet 312 eines ersten Leitfähigkeitstyps und ein zweites Anschlussgebiet 314 eines zweiten Leitfähigkeitstyps, der dem ersten Leitfähigkeitstyp entgegengesetzt ist.
  • 1B ist eine schematische Querschnittsansicht eines Bereichs einer Halbleitervorrichtung 10 gemäß einer Ausführungsform. Eine zweite Isolierungsschicht 400 ist auf oder über der Struktur 310 zum Schutz gegen elektrostatische Entladung bereitgestellt. Auf oder über der zweiten Isolierungsschicht 400 sind eine erste Elektrode 500 und eine zweite Elektrode 600 ausgebildet. Die erste Elektrode 500 ist mit dem ersten Anschlussgebiet 312 über ein erstes Kontaktelement 810 elektrisch gekoppelt, und die zweite Elektrode 600 ist über ein zweites Kontaktelement 910 mit dem zweiten Anschlussgebiet 314 elektrisch gekoppelt. Das zweite Kontaktelement 910 ist von einem ersten Leitfähigkeitstyp, und das zweite Anschlussgebiet 314 ist von einem dem ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyp. Eine Nebenschluss- bzw. Shunting-Struktur 920 des Anschlusses verbindet einen pn-Übergang zwischen dem zweiten Anschlussgebiet 314 und dem zweiten Kontaktelement 910 elektrisch parallel bzw. im Nebenschluss.
  • Aufgrund des Bereitstellens der Anschluss-Shunting-Struktur 920, die einen pn-Übergang zwischen dem zweiten Anschlussgebiet 314 und dem zweiten Kontaktelement 910 elektrisch im Nebenschluss verbindet, kann eine bidirektionale, asymmetrische Struktur zum Schutz gegen elektrostatische Entladung bereitgestellt werden, welche in Abhängigkeit von der Polarität der zwischen den ersten und zweiten Anschlussgebieten 312, 314 angelegten Spannung verschiedene Durchbruchspannungen aufweist.
  • Die Halbleitervorrichtung 10 kann Leistungshalbleiterelemente wie etwa IGBTs (Bipolartransistoren mit isoliertem Gate), z. B. RC-IGBTs (rückwärts leitende IGBTs), RB-IGBT (rückwärts sperrende IGBTs), und IGFETs (Feldeffekttransistoren mit isoliertem Gate) einschließlich MOSFETs (Metall-Oxid-Halbleiter-Feldeffekttransistoren) umfassen. Die Halbleitervorrichtung 10 kann auch einen Superjunction-Transistor, einen Graben-Feldeffekttransistor oder eine beliebige weitere Transistorvorrichtung aufweisen, die einen Laststrom über einen Steueranschluss steuert.
  • Wenn man die Chipgröße der Halbleitervorrichtung 10 reduziert, hat eine kleinere Eingangskapazität ein erhöhtes Risiko einer Schädigung zur Folge, die durch ein elektrostatisches Entladungsereignis zwischen dem Gate und der Source der Halbleitervorrichtung 10 hervorgerufen wird. Folglich kann die Struktur 310 zum Schutz gegen elektrostatische Entladung in einem Leistungshalbleiterelement verwendet werden, um ein Gatedielektrikum zwischen einem Gate und einer Source eines Transistors vor einer Schädigung durch Dissipieren von Energie zu schützen, die durch ein elektrostatisches Entladungsereignis zwischen einem Gate-Kontaktbereich und einem Source-Kontaktbereich rezeugt wird. Gewöhnlich sind monolithisch integrierte Zenerdioden-Kaskaden aus Polysilizium inhärent bidirektionale symmetrische Vorrichtungen. Für negative Gateimpulse einer elektrostatischen Entladung ist das Fenster einer elektrostatischer Entladung zu klein. Eine ESD-HBM-(elektrostatische Entladung – Human-Body-Model)Zerstörung tritt hauptsächlich für negative ESD-HBM-Beanspruchung auf.
  • 2A und 2B sind schematische Draufsichten von Bereichen einer Halbleitervorrichtung 10 gemäß verschiedenen Ausführungsformen. Wie in 2A gezeigt ist, ist die erste Elektrode 500 in einem Eckbereich der Halbleitervorrichtung 10 bereitgestellt und kann als eine Gate-Kontaktstruktur 510 dienen (vgl. 9), welche ein Gate-Pad enthalten kann. Das Gate-Pad kann genutzt werden, um einen Bonding- oder Lötkontakt mit der ersten Elektrode 500 vorzusehen, die mit einer externen Vorrichtung oder einem externen Element verbunden werden soll. Die zweite Elektrode 600 ist neben der ersten Elektrode 500 angeordnet und kann als eine Source-Kontaktstruktur 610 dienen (vgl. 9), durch welche Sourcezonen 150 von Transistorzellen 20 im Halbleiterkörper 100 kontaktiert werden.
  • Wenn die Halbleitervorrichtung 10 als ein Leistungshalbleiterelement ausgebildet wird, kann eine resultierende Dicke der Metallisierung der ersten Elektrode 500 und der zweiten Elektrode 600 in einem Bereich von 1 μm bis 10 μm oder 3 μm bis 7 μm liegen, und die erste Elektrode 500 und die zweite Elektrode 600 können durch eine minimale Distanz B in einem Bereich von 5 μm bis 20 μm oder 10 μm bis 15 μm beabstandet sein. Wie in 2B gezeigt ist, kann die erste Elektrode 500 auch in einem Mittelteil der Halbleitervorrichtung 10 angeordnet sein, wobei die zweite Elektrode 600 die erste Elektrode 500 umgibt. Mögliche Stellen der Struktur 310 zum Schutz gegen elektrostatische Entladung sind durch gestrichelte Linien angegeben, wobei die angegebenen Plätze nur beispielhaft sind und nicht als beschränkend verstanden werden sollen.
  • 3 ist eine schematische Querschnittsansicht eines Bereichs der Halbleitervorrichtung 10, gelegt entlang einer Schnittebene A-A' von 2A oder 2B, gemäß einer Ausführungsform.
  • Der Halbleiterkörper 100 kann aus einem einkristallinen Halbleitermaterial, zum Beispiel Silizium Si, Siliziumcarbid SiC, Germanium Ge, einem Silizium-Germanium-Kristall SiGe, Galliumnitrid GaN oder Galliumarsenid GaAs, geschaffen sein. Eine Distanz zwischen der ersten und zweiten Oberfläche 101, 102 wird ausgewählt, um ein bestimmtes Spannungssperrvermögen zu erzielen, und kann zumindest 3 μm oder zumindest 10 μm oder zumindest 20 μm, zum Beispiel mindestens 50 μm, betragen. Falls insbesondere ein SiC-Halbleiterkörper bereitgestellt wird, kann die Distanz zwischen den ersten und zweiten Oberflächen 101, 102 in einem Bereich von 5 μm bis 20 μm oder in einem Bereich von 3 μm bis 10 μm liegen. Andere Ausführungsformen können Halbleiterkörper 100 mit einer Dicke von mehreren 100 μm vorsehen. Der Halbleiterkörper 100 kann eine viereckige Form mit einer Kantenlänge im Bereich von mehreren Millimetern aufweisen.
  • Die Normale zu den ersten und zweiten Oberflächen 101, 102 definiert eine vertikale Richtung z, und Richtungen orthogonal zur Normalenrichtung sind laterale Richtungen. Wie man zum Beispiel aus 2A und 2B ersehen kann, ist die laterale Richtung x so definiert, dass sie zwischen dem ersten Anschlussgebiet 312 und dem zweiten Anschlussgebiet 314 verläuft. Folglich ist die laterale Richtung x effektiv parallel zur Richtung eines Durchbruchstroms innerhalb der Struktur 310 zum Schutz gegen elektrostatische Entladung. Für ein eindeutiges Verständnis der Erfindung kann die laterale Richtung x so definiert sein, dass sie entlang der Schnittebene A-A' von 2A oder 2B verläuft. Ein Fachmann versteht jedoch ohne weiteres, dass innerhalb einer Struktur 310' zum Schutz gegen elektrostatische Entladung, wie in 2A gezeigt, die laterale Richtung x als eine Richtung definiert werden muss, die zu der oben definierten lateralen Richtung x orthogonal ist. Wie überdies aus 9 ersehen werden kann, kann man die laterale Richtung x sogar in entgegengesetzte Richtungen verlaufen lassen.
  • Die erste Isolierungsschicht 200 wird auf der ersten Oberfläche 101 des Halbleiterkörpers 100 gebildet. Die erste Isolierungsschicht 200 kann ein beliebiges Dielektrikum oder eine Kombination von Dielektrika umfassen, die dafür geeignet sind, den Halbleiterkörper 100 von der Struktur 310 zum Schutz gegen elektrostatische Entladung auf der ersten Isolierungsschicht 200 zu isolieren. Die erste Isolierungsschicht 200 kann beispielsweise eines oder eine beliebige Kombination eines Oxids, Nitrids, Oxinitrids, eines Hoch-k-Materials, eines Imids, eines isolierenden Harzes oder Glases umfassen. Die erste Isolierungsschicht 200 kann ein Felddielektrikum wie etwa ein Feldoxid und/oder ein Gatedielektrikum wie etwa ein Gateoxid umfassen. Die erste Isolierungsschicht 200 kann ein Feldoxid, das z. B. durch einen Prozess einer lokalen Oxidation von Silizium (LOCOS) gebildet wird, abgeschiedenes Oxid oder STI (flache Grabenisolierung) umfassen. Die Dicke des Felddielektrikums der ersten Isolierungsschicht 200 kann in einem Bereich von 0,5 μm bis 5 μm oder 1 μm bis 3 μm liegen, die Dicke des Gatedielektrikums der ersten Isolierungsschicht 200 kann in einem Bereich von 5 nm bis 200 nm oder 40 nm bis 120 nm liegen.
  • Die zweite Isolierungsschicht 400 wird auf der Struktur 310 zum Schutz gegen elektrostatische Entladung und der ersten Isolierungsschicht 200 ausgebildet. Die zweite Isolierungsschicht kann Siliziumnitrid umfassen. Die zweite Isolierungsschicht 400 kann einen Stapel einer ersten und einer zweiten dielektrischen Schicht 410 und 420 umfassen. Gemäß einer Ausführungsform kann die erste dielektrische Schicht 410 einen Film aus Tetraethylorthosilikat (TEOS)/undotiertem Silikatglas (USG) enthalten. Die Dicke der ersten dielektrischen Schicht der zweiten Isolierungsschicht 400 kann in einem Bereich von 50 nm bis 500 nm liegen. Die zweite dielektrische Schicht 420 kann ein Phosphorsilikatglas (PSG) oder ein Borphosphorsilikat (BPSG) umfassen. Die Dicke der zweiten dielektrischen Schicht der zweiten Isolierungsschicht 400 kann in einem Bereich von 200 nm bis 2 μm liegen.
  • Die erste Elektrode 500 wird auf der zweiten Isolierungsschicht 400 gebildet. Neben der ersten Elektrode 500 wird auf der zweiten Isolierungsschicht 400 die zweite Elektrode 600 gebildet, welche von der ersten Elektrode 500 um die Distanz B (vgl. auch 2A und 2B) beabstandet sein kann. Auf der ersten Elektrode 500 und der zweiten Elektrode 600 wird eine Passivierungsschicht 1000 ausgebildet, welche beispielsweise eines oder eine beliebige Kombination eines Imids, eines Nitrids, eines Oxids oder eines Oxinitrids umfassen kann.
  • Die erste Elektrode 500 und die zweite Elektrode 600 können separate Teile sein, z. B. aufgrund einer lithografischen Strukturierung einer gemeinsamen Metallverdrahtungsschicht eines gleichen Verdrahtungsniveaus, wobei die Halbleitervorrichtung 10 nur eine einzige Metallverdrahtungsschicht aufweist. Die erste Elektrode 500 und die zweite Elektrode 600 können als eine Metallschichtstruktur ausgebildet sein, welche als Hauptbestandteil(e) aus Aluminium Al, Kupfer Cu oder Legierungen von Aluminium oder Kupfer, zum Beispiel AlSi, AlCu oder AlSiCu, bestehen oder diese enthalten kann. Gemäß anderen Ausführungsformen können die erste Elektrode 500 und die zweite Elektrode 600 eine, zwei, drei oder mehr Teilschichten enthalten, wobei jede Teilschicht als einen Hauptbestandteil zumindest eines von Nickel Ni, Titan Ti, Silber Ag, Gold Au, Wolfram W, Platin Pt, Tantal Ta und Palladium Pd enthält. Beispielsweise kann eine Teilschicht ein Metallnitrid oder eine Metalllegierung enthalten, die Ni, Ti, Ag, Au, W, Pt, Co und/oder Pd enthält.
  • Die Struktur 310 zum Schutz gegen elektrostatische Entladung kann eine Reihenschaltung zumindest einer Polysiliziumdiode enthalten. Wie in 3 gezeigt ist, kann die Struktur 310 zum Schutz gegen elektrostatische Entladung eine Polysiliziumschicht 300 auf der ersten Isolierungsschicht 200 mit ersten Gebieten 316 und zweiten Gebieten 318 eines entgegengesetzten Leitfähigkeitstyps aufweisen, die entlang der lateralen Richtung x abwechselnd angeordnet sind. Gemäß der Ausführungsform, wie in 3 gezeigt, sind das erste Anschlussgebiet 312 und das zweite Anschlussgebiet 314 in einem Gebiet innerhalb der Polysiliziumschicht 300 gelegen, welches durch die ersten und zweiten Kontaktelemente 810 bzw. 910 elektrisch kontaktiert ist. Folglich muss der Begriff ”Anschlussgebiet” als ein Teil der Polysiliziumschicht 300 verstanden werden, die die Struktur 310 zum Schutz gegen elektrostatische Entladung bildet. Ein Anschlussgebiet 312 oder 314 kann somit Teil eines ersten Gebiets 316 oder des zweiten Gebiets 318 innerhalb der Polysiliziumschicht 300 sein, die die Struktur 310 zum Schutz gegen elektrostatische Entladung bildet. Folglich hat, falls das erste Anschlussgebiet 312 Teil eines ersten Gebiets 316 ist, das erste Anschlussgebiet 312 den gleichen Leitfähigkeitstyp wie die ersten Gebiete 316. Falls das erste Anschlussgebiet 312 Teil eines zweiten Gebiets 318 ist, hat das erste Anschlussgebiet 312 den gleichen Leitfähigkeitstyp wie die zweiten Gebiete 318. Falls das zweite Anschlussgebiet 314 Teil eines ersten Gebiets 316 ist, hat das zweite Anschlussgebiet 314 den gleichen Leitfähigkeitstyp wie die ersten Gebiete 316. Falls das zweite Anschlussgebiet 314 Teil eines zweiten Gebiets 318 ist, hat das zweite Anschlussgebiet 314 den gleichen Leitfähigkeitstyp wie die zweiten Gebiete 318.
  • Im Einzelnen kann die Struktur 310 zum Schutz gegen elektrostatische Entladung hergestellt werden, indem die Polysiliziumschicht 300 eines ersten Leitfähigkeitstyps auf der ersten Isolierungsschicht 200 gebildet wird. Nach Ausbilden der Polysiliziumschicht 300 kann eine (nicht dargestellte) Maskenschicht, z. B. eine Hartmaskenschicht oder eine Resistschicht, auf der Polysiliziumschicht 300 gebildet werden und wird durch einen lithografischen Prozess strukturiert, so dass die zweiten Gebiete 318 nicht durch die Maskenschicht bedeckt sind. In einem nachfolgenden Implantationsprozess werden Dotierstoffe eines zweiten Leitfähigkeitstyps in die freigelegten zweiten Gebiete 318 eingeführt, die nicht durch die Maskenschicht auf der Polysiliziumschicht 300 bedeckt sind, um die zweiten Gebiete 318 des zweiten Leitfähigkeitstyp auszubilden. Folglich umfasst jedes der ersten Gebiete 316 und zweiten Gebiete 318 erste Dotierstoffe des ersten Leitfähigkeitstyps, und die zweiten Gebiete 318 weisen ferner zweite Dotierstoffe des zweiten Leitfähigkeitstyps auf, die die ersten Dotierstoffe des ersten Leitfähigkeitstyps überkompensieren. In einer anderen Ausführungsform kann jedes der ersten Gebiete 316 erste Dotierstoffe des ersten Leitfähigkeitstyps aufweisen, und die zweiten Gebiete 318 können nur zweite Dotierstoffe des zweiten Leitfähigkeitstyps aufweisen, ohne die ersten Dotierstoffe des ersten Leitfähigkeitstyps überzukompensieren. Hierin werden jeweils die ersten Dotierstoffe in die ersten Gebiete 316 eingeführt, und die zweiten Dotierstoffe werden in einem separaten Prozess, z. B. durch Ionenimplantation und/oder Diffusion, in die zweiten Gebiete 318 eingeführt, wobei überlappende Gebiete zwischen den ersten und zweiten Gebieten 316, 318 aufgrund der Diffusion der Dotierstoffe erste und zweite Dotierstoffe aufweisen können.
  • Als Ergebnis wird eine in einer lateralen Richtung x angeordnete Polysilizium-Diodenkette oder -Reihe mit abwechselnden pn-Übergängen (Dioden) an den Gebietsbegrenzungen der ersten und zweiten Gebiete 316, 318 in der Polysiliziumschicht 300 gebildet. In einer Ausführungsform sind die Dotierungskonzentrationen der Gebiete so angepasst, dass innerhalb der Polysiliziumschicht 300 eine Reihenschaltung von Zenerdioden ausgebildet wird. Durch die Anzahl aufeinanderfolgender Dioden, die jeweils ein erstes Gebiet 316 und ein zweites Gebiet 318 umfassen, kann die Durchbruchspannung der Struktur 310 zum Schutz gegen elektrostatische Entladung eingestellt werden.
  • Eine Reduzierung des Spannungsfensters für elektrostatische Entladung für positive und negative Spannungen ist wichtig für eine optimale Anpassung der Struktur 310 zum Schutz gegen elektrostatische Entladung an Tests einer Metall-Oxid-Halbleitervorrichtung unter Last mit einer integrierten Diode für elektrostatische Entladung. Je kleiner die Varianz der Vorrichtungsparameter ist, desto näher kann man die Durchbruchspannung einer antiseriellen Diodenkette an einen gewünschten Wert wie etwa eine maximale zulässige Spannung zwischen Gate und Source (VGS-Wert) bringen.
  • Falls das elektrische Durchbruchverhalten des Gateoxids der Metall-Oxid-Halbleitervorrichtung unter Last asymmetrisch ist, kann das elektrische Verhalten einer ESD-Schutzdiode auf die Metall-Oxid-Halbleitervorrichtung unter Last eingestellt werden.
  • Dies bedeutet, falls die Metall-Oxid-Halbleitervorrichtung unter Last eine niedrigere Gateoxid-Durchbruchspannung für eine Richtung aufweist, kann das Spannungsfenster für elektrostatische Entladung für positive und negative Spannungen der Diode für elektrostatische Entladung (ESD) asymmetrisch gewählt werden, um eine erhöhte ESD-HBM-Fähigkeit (elektrostatische Entladung – Human-Body-Model) der Metall-Oxid-Halbleitervorrichtung unter Last zu erreichen.
  • Die auf der ersten Isolierungsschicht 200 abgeschiedene Polysiliziumschicht 300 kann eine große Korngröße von Polysilizium aufweisen. Folglich kann die laterale Abmessung der Struktur 310 zum Schutz gegen elektrostatische Entladung mit einer Poly-Zenerdioden-Kette z. B. in einem Bereich von 1 μm bis 10 μm oder 3 μm bis 5 μm liegen. Durch Ausdehnen der Struktur 310 zum Schutz gegen elektrostatische Entladung über eine Vielzahl von Kornbegrenzungen der Polysiliziumschicht 300 wird eine stabile Durchbruchcharakteristik der Struktur 310 zum Schutz gegen elektrostatische Entladung geschaffen. In einigen Ausführungsformen kann eine Vielzahl von Kornbegrenzungen innerhalb der Polysiliziumschicht 300 zu einer Elektronenbeweglichkeit in einem Bereich von 1 cm2/Vs bis 5 cm2/Vs führen. Falls die körnige Struktur der Polysiliziumschicht 300 verbessert wird, kann die Elektronenbeweglichkeit aufgrund weniger Kornbegrenzungen innerhalb der Polysiliziumschicht 300 auf 50 cm2/Vs erhöht werden. Eine weitere Verbesserung kann erzielt werden, indem amorphes Silizium abgeschieden wird, gefolgt von einem Laserschmelzprozess. Solch ein polykristallines Silizium wird Niedertemperatur-Polysilizium (LTPS) genannt. Die Elektronenbeweglichkeit eines Niedertemperatur-Polysiliziums liegt in einem Bereich von 100 cm2/Vs bis 700 cm2/Vs.
  • Noch höhere Werte einer Elektronenbeweglichkeit können durch polykristallines Silizium mit noch größeren Kornbegrenzungsgrößen erzielt werden. Ein Beispiel solch eines polykristallinen Siliziums ist ein Silizium mit einheitlicher Korngröße (CGS) (engl. continuous-grain-silicon), was zu einer Elektronenbeweglichkeit in einem Bereich von 500 cm2/Vs bis 700 cm2/Vs führt. Durch Bereitstellen eines Siliziums mit einheitlicher Korngröße innerhalb der Polysiliziumschicht 300 können Werte einer Elektronenbeweglichkeit erreicht werden, welche mit denjenigen innerhalb des Massegebiets des Halbleiterkörpers 100 vergleichbar sind.
  • Die Polysiliziumschicht 300 kann folglich ein Niedertemperatur-Polysilizium (LTPS) und/oder ein Silizium mit einheitlicher Korngröße (CGS) aufweisen.
  • Die Länge der Struktur 310 zum Schutz gegen elektrostatische Entladung zwischen dem ersten Anschlussgebiet 312 und dem zweiten Anschlussgebiet 314 kann jeweils in einem Bereich von 5 μm bis 150 μm oder 15 μm bis 50 μm liegen. Ein Bereich bzw. eine Fläche der Struktur 310 zum Schutz gegen elektrostatische Entladung gemäß 2A und 2B oder 3 und 8 kann in einem Bereich von 100 μm × 50 μm × 2 = 10000 μm2 liegen, indem eine kleine Gate-Padlänge von 100 μm bereitgestellt wird, wobei eine Struktur 310 zum Schutz gegen elektrostatische Entladung auf zwei orthogonalen Seiten (2A) oder symmetrisch auf zwei gegenüberliegenden Seiten (2B) des Gate-Pads liegt. Die Fläche der Struktur 310 zum Schutz gegen elektrostatische Entladung kann bis zu 500 μm × 50 μm × 2 = 50000 μm2 oder bis zu 2000 μm × 50 μm × 2 = 200.000 μm2 betragen, indem eine große Gate-Padlänge von 1000 μm bereitgestellt wird. Die Fläche der Struktur 310 zum Schutz gegen elektrostatische Entladung vergrößert nicht die gesamte Chipfläche, da die Diode zwischen dem Metall und teilweise unterhalb davon aufgebaut ist.
  • Eine Struktur 310 zum Schutz gegen elektrostatische Entladung mit einer Diodenbreite in einem Bereich zwischen 1000 μm und 2000 μm kann entlang der Gate-Kontaktstruktur 510 oder ferner innerhalb einer Randabschlussstruktur der Halbleitervorrichtung 10 integriert werden, wobei die Halbleitervorrichtung 10 eine Vorrichtung mit Superjunction-Feldeffekttransistor eines Metall-Oxid-Halbleiters oder eine Vorrichtung mit Bipolartransistor mit isoliertem Gate (IGBT) sein kann. Solch eine Ausführungsform kann vorteilhaft sein, falls eine Halbleitervorrichtung 10 mit einer kleinen Die-Fläche (kleiner als 1 mm2) bereitgestellt wird, wobei eine Robustheit der Struktur 310 zum Schutz gegen elektrostatische Entladung bezüglich HBM-(Human-Body-Model)Tests in einem Bereich von 1 kV bis 4 kV liegen kann. Nimmt man einen Durchbruchstrom von 1 mA pro μm Diodenbreite an, kann eine Robustheit der Struktur 310 zum Schutz gegen elektrostatische Entladung bezüglich HBM-(Human Body Model-)Tests in einem Bereich von 300 V bis 4 kV liegen.
  • Der Bereich bzw. die Fläche der Struktur 310 zum Schutz gegen elektrostatische Entladung kann zum Dissipieren von Energie, die durch ein elektrostatisches Entladungsereignis (ESD-Ereignis) zwischen der ersten Elektrode 500 und der zweiten Elektrode 600 erzeugt wird, geeignet gewählt werden.
  • Die erste Elektrode 500 kann mit dem ersten Anschlussgebiet 312 der Struktur 310 zum Schutz gegen elektrostatische Entladung über eine erste Kontaktstruktur 800 mit dem ersten Kontaktelement 810 elektrisch gekoppelt sein, und die zweite Elektrode 600 kann mit dem zweiten Anschlussgebiet 314 der Struktur 310 zum Schutz gegen elektrostatische Entladung über eine zweite Kontaktstruktur 900 mit dem zweiten Kontaktelement 910 elektrisch gekoppelt sein. Die Nebenschluss- bzw. Shunting-Struktur 700 erstreckt sich durch die zweite Isolierungsschicht 400, wobei das erste Ende 701 in direktem Kontakt mit der Struktur 310 zum Schutz gegen elektrostatische Entladung steht und das zweite Ende 702 mit keinem Leitungsgebiet wie etwa der ersten Elektrode 500 oder der zweiten Elektrode 600 in direktem elektrischem Kontakt steht. Folglich ist eine erste Elektrode 500 über der zweiten Isolierungsschicht 400 ausgebildet, wobei die erste Elektrode 500 mit dem ersten Anschlussgebiet 312 elektrisch gekoppelt ist. Außerdem ist eine zweite Elektrode 600 über der zweiten Isolierungsschicht 400 bereitgestellt, wobei die zweite Elektrode 600 mit dem zweiten Anschlussgebiet 314 elektrisch gekoppelt ist. Wie schon oben diskutiert wurde, kann die erste Elektrode 500 eine Gate-Kontaktstruktur 510 oder ein Gate-Pad umfassen, und die zweite Elektrode 600 kann eine Source-Kontaktstruktur 610 oder ein Source-Pad von Transistorzellen 20 aufweisen, wie im Detail mit 9 weiter diskutiert wird.
  • Wie in 3 gezeigt ist, steht das zweite Ende 702 in direktem Kontakt mit einem elektrisch isolierenden Gebiet, welches durch die die zweite Isolierungsschicht 400 bedeckende Passivierungsschicht 1000 gebildet wird. Das zweite Ende 702 ist somit von dem ersten Anschlussgebiet 312 und dem zweiten Anschlussgebiet 314 elektrisch isoliert, vorausgesetzt dass die Verbindung des zweiten Endes 702 mit den ersten und zweiten Anschlussgebieten 312, 314 über das erste Ende 701 der Shunting-Struktur 700 und die Struktur 310 zum Schutz gegen elektrostatische Entladung nicht berücksichtigt wird. Mit anderen Worten gibt es keinen weiteren leitfähigen Pfad vom zweiten Ende 702 zu den ersten und zweiten Anschlussgebieten 312, 314, mit Ausnahme des leitenden Pfades über das erste Ende 701 und die Struktur 310 zum Schutz gegen elektrostatische Entladung. Gemäß einer Ausführungsform kann die Shunting-Struktur 700 innerhalb eines elektrisch isolierenden Gebiets eingebettet sein, das durch die zweite Isolierungsschicht 400 und die Passivierungsschicht 1000 gebildet wird, wobei nur das erste Ende 701 der Shunting-Struktur 700 mit der Struktur 310 zum Schutz gegen elektrostatische Entladung in direktem elektrischen Kontakt steht.
  • Die Shunting-Struktur 700 kann gleichzeitig mit den ersten und zweiten Kontaktstrukturen 800 und 900 durch Ausbilden von Gräben 450, 450a, 450b durch die zweite Isolierungsschicht 400 und die Polysiliziumschicht 300 gebildet werden, wie im Folgenden diskutiert wird. Die gleichzeitige Ausbildung der ersten und zweiten Kontaktstrukturen 800 und 900 zusammen mit der Shunting-Struktur 700 führt zu einem vorteilhaften Herstellungsprozess. Wenn die erste Elektrode 500 und die zweite Elektrode 600 auf der zweiten Isolierungsschicht 400 so gebildet werden, dass sie mit der ersten Kontaktstruktur 800 bzw. der zweiten Kontaktstruktur 900 elektrisch gekoppelt sind, sind die Unterseite 501 (3) der ersten Elektrode 500 und die Unterseite 601 der zweiten Elektrode 600 bei einem gleichen vertikalen Niveau wie das zweite Ende 702 der Shunting-Struktur 700. Das zweite Ende 702 der Shunting-Struktur 700 kann mit der oberen Oberfläche 402 der zweiten Isolierungsschicht 400 bündig sein bzw. fluchten, falls die zweite Isolierungsschicht 400 eine planarisierte obere Oberfläche 402 aufweist.
  • Folglich können eine Unterseite 501 der ersten Elektrode 500 und das zweite Ende 702 der Shunting-Struktur 700 bei einem gleichen vertikalen Niveau liegen. Überdies können die Shunting-Struktur 700 und die erste Kontaktstruktur 800 ein gleiches Material aufweisen. Außerdem können die Shunting-Struktur 700 und die zweite Kontaktstruktur 900 ein gleiches Material aufweisen. Darüber hinaus können sich die Shunting-Struktur 700 und die erste Kontaktstruktur 800, die mit dem ersten Anschlussgebiet 312 elektrisch gekoppelt ist, durch die zweite Isolierungsschicht 400 erstrecken oder sie durchdringen.
  • Gemäß der Ausführungsform von 3 ist das zweite Anschlussgebiet 314 von einem zweiten Leitfähigkeitstyp, wobei das erste Kontaktelement 810, das zweite Kontaktelement 910 und das erste Anschlussgebiet 312 von einem ersten Leitfähigkeitstyp sind. Die zweite Kontaktstruktur 900 umfasst die Anschluss-Shunting-Struktur 920, welche bereitgestellt ist, um den pn-Übergang zwischen dem zweiten Kontaktelement 910 und dem zweiten Anschlussgebiet 314 parallel bzw. im Nebenschluss zu verbinden, wie im Folgenden detaillierter diskutiert werden wird.
  • Die Struktur 310 zum Schutz gegen elektrostatische Entladung, die zwischen der ersten Isolierungsschicht 200 und der zweiten Isolierungsschicht 400 eingebettet ist, weist aufgrund der thermischen Isolierung durch Materialien wie PSG, TEOS, Polyoxid oder Feldoxide eine hohe thermische Impedanz auf. Die Dicke der Struktur 310 zum Schutz gegen elektrostatische Entladung kann beispielsweise in einem Bereich von 100 nm bis 1000 nm oder in einem Bereich von 200 nm bis 600 nm liegen oder kann in einem Bereich zwischen 200 nm bis 500 nm liegen. Aufgrund der geringen Dicke der Struktur 310 zum Schutz gegen elektrostatische Entladung im Vergleich zu ihren lateralen Abmessungen ist die transiente Wärmekapazität, d. h. die Wärmekapazität, welche kurze thermische Dissipationsspitzen Puffern kann, niedrig, was zu einer Verschlechterung der Struktur 310 zum Schutz gegen elektrostatische Entladung oder weiteren Schädigungen der Halbleitervorrichtung 10 führen kann.
  • Wegen des Bereitstellens der Shunting-Struktur 700 wird die Wärmekapazität der Struktur 310 zum Schutz gegen elektrostatische Entladung erhöht. Eine Dicke der Shunting-Struktur 700 entlang einer lateralen Richtung (die sich von dem ersten Anschlussgebiet 312 zum zweiten Anschlussgebiet 314 der Struktur 310 zum Schutz gegen elektrostatische Entladung erstreckt) kann in einem Bereich von 100 nm bis 3000 nm liegen, und eine Dicke der Shunting-Struktur 700 entlang einer vertikalen Richtung kann in einem Bereich von 1000 nm bis 2000 nm oder 350 nm bis 3500 nm liegen.
  • Folglich kann ein Verhältnis einer Dicke der Shunting-Struktur 700 entlang der vertikalen Richtung z und einer Dicke der Struktur 310 zum Schutz gegen elektrostatische Entladung entlang der vertikalen Richtung z größer als 1, größer als 2, größer als 3 oder größer als 10 sein. Indem man die Shunting-Struktur 700 vorsieht, wird die für die Wärmekapazität relevante effektive Dicke erhöht, was zu einer verbesserten Struktur 310 zum Schutz gegen elektrostatische Entladung mit einer erhöhten thermischen Widerstandsfähigkeit bzw. Robustheit führt.
  • Wie man aus 3 ersehen kann, ist das erste Ende 701 der Shunting-Struktur 700 in Kontakt mit einem pn-Übergang zwischen einem der ersten Gebiete 316 und einem der zweiten Gebiete 318 der Struktur 310 zum Schutz gegen elektrostatische Entladung, so dass der pn-Übergang zwischen den jeweiligen ersten und zweiten Gebieten 316, 318 elektrisch parallel bzw. im Nebenschluss verbunden ist.
  • Eine detaillierte Ansicht eines Bereichs der Halbleitervorrichtung 10 von 3 ist in 4 dargestellt. Die Shunting-Struktur 700 umfasst ein Shunting-Element 710, welches so ausgerichtet ist, dass ein erstes Ende 711 des Shunting-Elements 710 mit sowohl einem der ersten Gebiete 316 als auch einem der zweiten Gebiete 318 in elektrischem Kontakt steht, wobei ein zweites Ende 712 des Shunting-Elements 710 in direktem Kontakt mit einem elektrisch isolierenden Gebiet steht. Wie man aus 4 ersehen kann, kann die Shunting-Struktur 700 ferner ein Zwischengebiet 320 aufweisen. Das Zwischengebiet 320 ist zwischen einem der ersten Gebiete 316 und einem der zweiten Gebiete 318 entlang der lateralen Richtung x angeordnet. Das Zwischengebiet 320 ist ferner zwischen der ersten Isolierungsschicht 200 und dem ersten Ende 711 des Shunting-Elements 710 entlang der vertikalen Richtung z angeordnet. Folglich umfasst die Shunting-Struktur 700 ein Shunting-Element 710 und ein Zwischengebiet 320, wobei das Zwischengebiet 320 sich entlang einer vertikalen Richtung z in die Struktur 310 zum Schutz gegen elektrostatische Entladung erstreckt. Das Zwischengebiet 320 kann ferner zwischen einem der ersten Gebiete 316 und einem der zweiten Gebiete 318 entlang der lateralen Richtung x angeordnet sein. Folglich kann die Shunting-Struktur 700 ein Shunting-Element 710 mit einem ersten Ende 711 in elektrischem Kontakt mit sowohl einem der ersten Gebiete 316 als auch einem der zweiten Gebiete 317 und ein zweites Ende 712 in direktem Kontakt mit einem elektrisch isolierenden Gebiet aufweisen.
  • Das erste Ende 711 des Shunting-Elements 710 ist eine plane Fläche des Shunting-Elements 710, die der Begrenzungsfläche zwischen der Struktur 310 zum Schutz gegen elektrostatische Entladung und der zweiten Isolierungsschicht 400 zugewandt ist. Das erste Ende 711 des Shunting-Elements 710 ist eine plane Begrenzungsfläche zwischen dem Shunting-Element 710 und dem Zwischengebiet 320. Wie man aus 4 ersehen kann, ist das erste Ende 711 eine plane Fläche, welche mit der Begrenzungsfläche zwischen der Struktur 310 zum Schutz gegen elektrostatische Entladung auf der Polysiliziumschicht 300 und der zweiten Isolierungsschicht 400 bündig ist.
  • Wie im Folgenden erläutert werden wird, wird das Zwischengebiet 320 gebildet, indem ein Graben geschaffen wird, der die zweite Isolierungsschicht 400 und die Polysiliziumschicht 300 durchdringt, wobei der Graben mit einem Polysilizium oder Metallmaterial gefüllt wird. Folglich ist das erste Ende 711 keine Begrenzungsfläche zwischen Gebieten verschiedener Materialzusammensetzung. Vielmehr kann die Materialzusammensetzung des Zwischengebiets 320 und des Shunting-Elements 710 die gleiche sein. Somit können das Zwischengebiet 320 und das Shunting-Element 710 ein gleiches Material aufweisen. Das Zwischengebiet 320 kann Polysilizium mit einer Netto-Dotierstoffkonzentration, die höher als 1 × 1019 cm–3 ist, aufweisen. Das Zwischengebiet 320 kann ebenfalls ein Metallmaterial wie beispielsweise etwa Wolfram aufweisen.
  • Wie man aus 4 ersehen kann, kann das Zwischengebiet 320 eine vertikal gestapelte Schichtstruktur einer ersten Polysiliziumschicht 322 und einer zweiten Polysiliziumschicht 326 eines verschiedenen Leitfähigkeitstyps aufweisen. Hierin kann das Zwischengebiet 320 eine Metallsilizidschicht 324 aufweisen, die zwischen den ersten und zweiten Polysiliziumschichten 322, 326 in einer vertikalen Richtung z angeordnet ist. Folglich kann die Shunting-Struktur 700 die Metallsilizidschicht 324 enthalten, die mit der Struktur 310 zum Schutz gegen elektrostatische Entladung in Kontakt steht. Aufgrund des Bereitstellens der Shunting-Struktur 700 mit dem Shunting-Element 710 und dem Zwischengebiet 320 wird ein pn-Übergang zwischen einem der zweiten Gebiete 318 und einem der ersten Gebiete 316 im Nebenschluss verbunden. Folglich gibt es keinen weiteren pn-Übergang oder Diffusionsübergang, der zwischen zwei benachbarten ersten und zweiten Gebieten 316, 318 ausgebildet ist, falls eine Shunting-Struktur 700 an der Stelle eines vormals geschaffenen pn-Übergangs zwischen den jeweiligen ersten und zweiten Gebieten 316, 318 ausgebildet ist.
  • Im Einzelnen kann die erste Polysiliziumschicht 322 von einem zweiten Leitfähigkeitstyp sein und eine Netto-Dotierstoffkonzentration aufweisen, die höher als 1 × 1019 cm–3 ist. Folglich wird ein elektrischer Kontakt zwischen der ersten Polysiliziumschicht 322 und dem zweiten Gebiet 318 mit dem gleichen Leitfähigkeitstyp geschaffen. Auf die gleiche Weise kann die zweite Polysiliziumschicht 326 von einem ersten Leitfähigkeitstyp sein und kann eine Netto-Dotierstoffkonzentration aufweisen, die höher als 1 × 1019 cm–3 ist. Ein elektrischer Kontakt wird so zwischen der zweiten Polysiliziumschicht 326 und dem ersten Gebiet 316 mit dem gleichen Leitfähigkeitstyp geschaffen. Indem man die Metallsilizidschicht 324 vorsieht, die zwischen der ersten und zweiten Polysiliziumschicht 322, 326 angeordnet ist, wird ein elektrischer Kontakt zwischen der Polysiliziumschicht 322 und der zweiten Polysiliziumschicht 326 geschaffen, da aufgrund der hohen Dotierungskonzentration der ersten und zweiten Polysiliziumschicht 322, 326 ein Schottky-Kontakt zwischen den ersten und zweiten Polysiliziumschichten 322, 326 und der Metallsilizidschicht 324 verhindert wird.
  • Wegen des Bereitstellens der gestapelten Schicht der ersten Polysiliziumschicht 322 eines zweiten Leitfähigkeitstyps auf der ersten Isolierungsschicht 200, der direkt auf der ersten Polysiliziumschicht 322 eines zweiten Leitfähigkeitstyps gebildeten Metallsilizidschicht 324 und der zweiten Polysiliziumschicht 326 eines ersten Leitfähigkeitstyps, die direkt auf der Metallsilizidschicht 324 ausgebildet wird, kann ein pn-Übergang zwischen benachbarten ersten und zweiten Gebieten 316, 318 im Nebenschluss verbunden oder verhindert werden. Die zweite Polysiliziumschicht 326 und das Shunting-Element 710 der Shunting-Struktur 700 weisen das gleiche Material wie etwa Polysilizium eines ersten Leitfähigkeitstyps auf. Aufgrund des Bereitstellens des Shunting-Elements 710 der Shunting-Struktur 700 kann überdies Wärme dissipiert werden. Folglich kann die Shunting-Struktur 700 auch als eine Wärmedissipationsstruktur dienen. Das Verhältnis einer Dicke der Shunting-Struktur 700 entlang einer vertikalen Richtung z und einer Dicke der Struktur 310 zum Schutz gegen elektrostatische Entladung entlang einer vertikalen Richtung z kann hierin größer als 1 sein oder kann größer als 5 sein oder kann größer als 10 sein oder kann größer als 20 sein. Die Dicke der Polysiliziumschicht 300 in einer vertikalen Richtung z kann in einem Bereich von 100 nm bis 1000 nm liegen. Die Dicke der zweiten Isolierungsschicht 400 kann in einem Bereich von 350 nm bis 3500 nm liegen.
  • Gemäß einer Ausführungsform kann das Shunting-Element 710 ein Metallmaterial wie beispielsweise Wolfram aufweisen. Außerdem können die ersten und zweiten Kontaktelemente 810, 910 ebenfalls ein Metallmaterial wie beispielsweise Wolfram aufweisen. Im Gegensatz zu dem Fall, in dem ein Shunting-Element 710 oder erste und zweite Kontaktelemente 810, 910 mit einem hochdotierten Polysiliziummaterial eines ersten Leitfähigkeitstyps bereitgestellt sind, kann, wenn ein Shunting-Element 710 oder erste und zweite Kontaktelemente 810, 910 mit einem Metallmaterial wie etwa Wolfram (mit einer TiSi2- und einer TiN-Barriere) bereitgestellt sind, eine zusätzliche Kontaktimplantation von Ionen eines ersten Leitfähigkeitstyps wie etwa P- oder As-Ionen durchgeführt werden, um das erste Anschlussgebiet 312 eines ersten Leitfähigkeitstyps (mit einer Netto-Dotierstoffkonzentration von etwa 1·1017 to 1·1019 cm–3) elektrisch zu kontaktieren. Eine zusätzliche Kontaktimplantation von Ionen eines zweiten Leitfähigkeitstyps wie etwa B-Ionen mag nicht notwendig sein, um das zweite Anschlussgebiet 314 eines zweiten Leitfähigkeitstyps elektrisch zu kontaktieren, falls es eine Netto-Dotierstoffkonzentration von etwa 1·1019 to 1·1021 cm–3 aufweist. Falls zweite Gebiete eines zweiten Leitfähigkeitstyps mit geringeren Netto-Dotierstoffkonzentrationen bereitgestellt sind, kann eine zusätzliche Kontaktimplantation von Ionen eines zweiten Leitfähigkeitstyps wie etwa B-Ionen mit einer höheren Dosis als 1·1015 cm–2 durchgeführt werden. Wie man aus 4 ersehen kann, kann sich folglich das Shunting-Element 710 (und dementsprechend das erste und zweite Kontaktelement 810, 910) in die Polysiliziumschicht 300 zur ersten Polysiliziumschicht 322 (oder dementsprechend 822 und 922) erstrecken, wobei die Kontaktimplantation mit der ersten Polysiliziumschicht 322, 822 oder 922 durchgeführt wird. Mit anderen Worten weist folglich das Zwischengebiet 320, 820 und 920 eine Sandwich-Struktur aus der ersten Polysiliziumschicht 322, 822, 922 und einem Metallmaterial des Shunting-Elements 710 oder den ersten und zweiten Kontaktelementen 810, 910 auf.
  • 5 ist eine schematische Draufsicht eines Bereichs einer Halbleitervorrichtung 10 gemäß einer Ausführungsform, wobei 6 eine schematische Querschnittsansicht eines Bereichs einer Halbleitervorrichtung 10 ist, gelegt entlang einer Schnittebene B-B' von 5. Die in 5 und 6 gezeigte Ausführungsform unterscheidet sich von der Ausführungsform wie in 3 und 4 gezeigt insofern, als die Shunting-Struktur 700 zwei Shunting-Elemente 710 mit ersten Enden 711 in elektrischem Kontakt mit einem der ersten Gebiete 316 bzw. einem der zweiten Gebiete 318 und zweiten Enden 712 aufweist, die durch ein Shunting-Element 720 elektrisch zusammengeschaltet sind.
  • Wie man aus 6 ferner ersehen kann, werden die erste Elektrode 500 und die zweite Elektrode 600 gleichzeitig zusammen mit dem Shunting-Element 720 zum Beispiel durch Strukturieren einer gleichen Metallschicht gebildet. Die Ausführungsform, wie in 5 und 6 gezeigt, kann verwendet werden, falls die erste Elektrode 500 und die zweite Elektrode 600 eine Metallschicht mit einer Ausdehnung entlang der vertikalen Richtung z von unter 2 μm aufweisen. Die innere Struktur der Shunting-Struktur 700 und jeweiligen Zwischengebiete 320, die in die Struktur 310 zum Schutz gegen elektrostatische Entladung ausgedehnt sind, kann die gleiche wie oben in Bezug auf 3 und 4 beschrieben sein.
  • Wie man aus 6 ersehen kann, existiert jedoch aufgrund des Bereitstellens von zwei Shunting-Elementen 710, die eines der ersten Gebiete 316 und eines der zweiten Gebiete 318 separat kontaktieren, noch ein pn-Übergang zwischen benachbarten ersten und zweiten Gebieten 316 und 318, ist aber über das erste Shunting-Element 710, das Shunting-Element 720 und das zweite Shunting-Element 710 im Nebenschluss verbunden. In der Ausführungsform, wie in 5 und 6 gezeigt, ist eine pn-Dioden-Kaskade mit sieben Zellen dargestellt. Die Polysiliziumschicht 300 kann eine Dicke von etwa 100 bis 1000 nm oder 300 bis 600 nm aufweisen. Der Zellenabstand jeder Diode, die durch jeweilige erste und zweite Gebiete 316, 318 gebildet wird, kann in einem Bereich zwischen 1 μm (im Fall einer Polysiliziumschicht 300 mit einer Dicke in einer vertikalen Richtung z von etwa 100 nm) bis 6 μm oder 3 μm bis 5 μm liegen. Die Ausdehnung in lateraler Richtung x der Shunting-Struktur 700, die mit Polysilizium gefüllte Kontaktgräben aufweist, kann in einem Bereich zwischen 100 nm bis 3000 nm oder 150 nm bis 1000 nm liegen. Die entsprechenden pn-Übergänge werden wie oben beschrieben durch die Metall/n++-Poly-Stöpsel/Silizid/p++-Stöpsel kurzgeschlossen.
  • Gemäß einer Ausführungsform kann die Struktur 310 zum Schutz gegen elektrostatische Entladung zumindest 2 oder 3 erste Gebiete 316 und zumindest 2 oder 3 zweite Gebiete 318 aufweisen oder kann zumindest 5 erste Gebiete 316 und zumindest 5 zweite Gebiete 318 aufweisen oder kann zumindest 7 erste Gebiete 316 und zumindest 7 zweite Gebiete 318 aufweisen.
  • 7A ist eine schematische Draufsicht eines Bereichs einer Halbleitervorrichtung 10 gemäß einer anderen Ausführungsform, und 7B ist eine schematische Querschnittsansicht eines Bereichs einer Halbleitervorrichtung 10, gelegt entlang einer zweiten Ebene C-C' von 7A.
  • Wie man aus 7A und 7B ersehen kann, ist die Halbleitervorrichtung 10 der 7A und 7B ähnlich der Halbleitervorrichtung 10, wie sie in 3 und 4 dargestellt ist, vorbehaltlich des Bereitstellens einer höheren Anzahl erster und zweiter Gebiete 316, 318. Die Ausführungsform, wie in 3 und 4 und in 7A und 7B gezeigt, kann verwendet werden, falls die erste Elektrode 500 und die zweite Elektrode 600 eine Metallschicht mit einer Ausdehnung entlang der vertikalen Richtung z von mindestens 3–5 μm aufweisen. Ein Beispiel einer ersten Elektrode 500 und einer zweiten Elektrode 600 mit solch einer Dicke einer Metallisierung ist die Schaffung der ersten Elektrode 500 als eine Gate-Kontaktstruktur 510 oder ein Gate-Pad und die Schaffung der zweiten Elektrode 600 als eine Source-Kontaktstruktur 610 oder ein Source-Pad, wie im Folgenden mit Verweis auf 9 diskutiert wird. Aufgrund der verschiedenen Metallgestaltungsregeln können die Shunting-Elemente 720, wie in 5 und 6 gezeigt, nicht zwischen der ersten Elektrode 500 und der zweiten Elektrode 600 in dem gleichen Metallisierungs-Strukturierungsprozess gebildet werden. Folglich wird der pn-Übergang zwischen einem der ersten Gebiete 316 und einem der zweiten Gebiete 318 nur durch ein Shunting-Element 710 im Nebenschluss verbunden, ohne ein Shunting-Element 720 vorzusehen. Die Struktur der Shunting-Struktur 700 ist die gleiche wie im Detail oben in Bezug auf 3 und 4 beschrieben.
  • Wie man aus 7B weiter ersehen kann, sind die Strukturen der ersten Kontaktstruktur 800, der zweiten Kontaktstruktur 900 mit dem zweiten Kontaktelement 910 und der Anschluss-Shunting-Struktur 920 und der Shunting-Struktur 700 die gleichen. Folglich können die erste Kontaktstruktur 800, die zweite Kontaktstruktur 900 und die Shunting-Struktur 700 gleichzeitig gebildet werden. Wie man aus 7A und 7B ersehen kann, ist eine pn-Dioden-Kaskade mit sieben Zellen geschaffen. Die Dicke der Polysiliziumschicht 300 liegt in einem Bereich zwischen 100 nm–1000 nm oder 200 bis 600 nm oder 300 bis 500 nm, der Zellenabstand jeder Diode liegt in einem Bereich zwischen 1 μm bis 6 μm oder 3 bis 5 μm, wohingegen die Länge der mit Polysilizium gefüllten Kontaktgräben der Shunting-Struktur 700 in einer lateralen Richtung x in einem Bereich zwischen 100 nm bis 3 μm oder 250 nm bis 1000 nm liegt, wobei die entsprechenden pn-Übergänge zwischen einem jeweiligen ersten und zweiten Gebiet 316, 318 signifikant überlappt werden.
  • Wie man aus der Ausführungsform, wie in 7A und 7B gezeigt, ersehen kann, können die Polysilizium-Stöpsel in zwei pn-Übergänge lokal eingebettet positioniert werden. Überdies sind bezüglich der von 400 auf 1000 nm erhöhten Dicke der Polysiliziumschicht 300 eine implantierte p++-Kontaktzone eines p-Body zusammen mit dem Silizid TiSi2 relevant, da sie nicht in dem Feldoxid der ersten Isolierungsschicht 200 verschwinden.
  • Folglich kann eine bidirektionale asymmetrische Struktur für elektrostatische Entladung mit k pn-Sperrübergängen für positive Gate-Source-Spannung und nur z. B. (k – 1) pn-Sperrübergängen für negative Gate-Source-Spannung bereitgestellt werden. In früheren Vorrichtungen betrug die ESD-HBM-Fähigkeit etwa 2,3 kV für positive Impulse, aber nur etwa 1,7 kV für negative Gate-Impulse. Daher war die gesamte ESD-Fähigkeit auf 1,7 kV beschränkt. Es besteht eine gewisse Freiheit bei der Auswahl der negativen Durchbruchspannung der ESD-Schutzdiode. Allgemein wird die ESD-Fähigkeit einer ESD-Dioden-Kaskade besser, wenn die Durchbruchspannung der Diode reduziert wird; zum Beispiel ein Hochspannungstransistor, der eine ESD-Diode mit (k – 2) Streifen enthält, hat eine ESD-HBM-(elektrostatische Entladung – Human-Body-Model)Fähigkeit, die höher als 3 kV ist, und ein Hochspannungstransistor, der eine ESD-Diode mit k Streifen enthält, weist eine ESD-HBM-Fähigkeit von 2,3 kV auf. Durch Bereitstellen der oben beschriebenen Ausführungsform können folglich die obigen Einschränkungen überwunden werden.
  • 8A ist eine schematische Draufsicht eines Bereichs einer Halbleitervorrichtung 10 gemäß einer anderen Ausführungsform, und 8B ist eine schematische Querschnittsansicht eines Bereichs einer Halbleitervorrichtung 10, gelegt entlang einer zweiten Ebene D-D' von 8A.
  • Wie man aus 8A und 8B ersehen kann, wurde die Shunting-Struktur 700 der 7A und 7B weggelassen, wobei eine bidirektionale asymmetrische Struktur für elektrostatische Entladung mit k pn-Sperrübergängen für eine positive Gate-Source-Spannung und nur z. B. (k – 1) pn-Sperrübergängen für negative Gate-Source-Spannung bereitgestellt wird durch die spezifische Struktur der zweiten Kontaktstruktur 900 mit dem zweiten Kontaktelement 910 und der Anschluss-Shunting-Struktur 920. Hierin verbindet die Anschluss-Shunting-Struktur 920 im Nebenschluss einen pn-Übergang zwischen dem zweiten Anschlussgebiet 314 eines zweiten Leitfähigkeitstyps und dem zweiten Kontaktelement 910 des ersten Leitfähigkeitstyps. Für eine Transistorvorrichtung kann folglich die Durchbruchspannung einer Diode für elektrostatische Entladung (ESD) auf etwa VDB = k·VDB0 (= k pn-Übergänge mit jeweils VDB0) eingestellt werden. Die negative Durchbruchspannung einer Diode für elektrostatische Entladung (ESD) ist auf etwa (k – 1)·VDB0 (= (k – 1) pn-Übergänge mit jeweils VDB0) eingestellt. Konkret bedeutet dies, dass zwei pn-Übergänge der monolithisch integrierten Zenerdioden-Kaskade aus Polysilizium mit 2·k pn-Übergängen mit komplementären Kontaktzonen oder Anschlüssen entworfen werden. 9 ist eine schematische Querschnittsansicht eines Bereichs einer Halbleitervorrichtung 10, gelegt entlang einer Schnittebene A'-A von 2A oder 2B, gemäß einer Ausführungsform.
  • Wie man aus 9 ersehen kann, kann die erste Isolierungsschicht 200 ein Gatedielektrikum sein. Die erste Isolierungsschicht 200 kann folglich eine eines Gatedielektrikums und eines Felddielektrikums umfassen, die erste Isolierungsschicht 200 kann eine Dicke in einer vertikalen Richtung z in einem Bereich von 5 nm bis 3000 nm aufweisen. Die Struktur 310 zum Schutz gegen elektrostatische Entladung kann auf der ersten Isolierungsschicht 200 ausgebildet sein, was aufgrund der erhöhten thermischen Kopplung zwischen der Struktur 310 zum Schutz gegen elektrostatische Entladung und dem Halbleiterkörper 100 zu einer reduzierten thermischen transienten Impedanz führt. Das Gatedielektrikum kann ein Siliziumoxid mit einer Dicke in einem Bereich von 5 nm bis 200 nm oder in einem Bereich von 40 nm bis 120 nm sein. Ferner umfasst die Halbleitervorrichtung 10 Transistorzellen 20, die in einem Überlappungsgebiet zwischen der Source-Kontaktstruktur 610 und dem Halbleiterkörper 100 angeordnet sind. Jede der Transistorzellen 20 umfasst eine auf der ersten Isolierungsschicht 200 ausgebildete Gateelektrode 330, Sourcezonen 150, die mit der ersten Oberfläche 101 des Halbleiterkörpers 100 in Kontakt stehen und sich in den Halbleiterkörper 100 erstrecken, und Bodyzonen 160, in welchen die Sourcezonen 150 eingebettet sind. Die Sourcezonen 150 sind vom ersten Leitfähigkeitstyps, und die Bodyzonen 160 sind vom zweiten Leitfähigkeitstyp. Überdies ist an der zweiten Oberfläche 102 des Halbleiterkörpers 100 das Draingebiet 110 des ersten Leitfähigkeitstyps bereitgestellt. Das Driftgebiet 120 ist zwischen dem Draingebiet 110 und den Bodyzonen 160 ausgebildet und ist von einem ersten Leitfähigkeitstyp. Im Fall einer Superjunction-Vorrichtung können Säulen oder Blasen des ersten Leitfähigkeitstyps und des zweiten Leitfähigkeitstyps sowohl unterhalb des Halbleiter-Wannengebiets 140 als auch des Feldes aktiver Transistorzellen implementiert werden. Überdies können Säulen oder Blasen des zweiten Leitfähigkeitstyps mit dem Halbleiter-Wannengebiet 140 überlappen. Das Wannengebiet 140 ist von einem zweiten Leitfähigkeitstyp und wird als eine elektrische Abschirmung genutzt. Überdies sind Body-Kontaktzonen 160a bereitgestellt, um einen elektrischen Kontakt zwischen der zweiten Kontaktstruktur 900, die mit der Source-Kontaktstruktur 610 verbunden ist, und den jeweiligen Bodyzonen 160 zu schaffen. Die Body-Kontaktzonen 160a werden beispielsweise durch einen Ionenimplantationsprozess von Dotierstoffen eines zweiten Leitfähigkeitstyps gebildet, wie im Folgenden in allen Einzelheiten diskutiert wird.
  • Gemäß einer Ausführungsform wird die Gateelektrode 330 gleichzeitig mit der Struktur 310 zum Schutz gegen elektrostatische Entladung geschaffen und kann Teil der Polysiliziumschicht 300 sein. Die zweite Kontaktstruktur 900 ist bereitgestellt, um die Source-Kontaktstruktur 610 mit dem zweiten Anschlussgebiet 314 der Struktur 310 zum Schutz gegen elektrostatische Entladung elektrisch zu verbinden. Die zweite Kontaktstruktur 900 kann ferner dafür bereitgestellt sein, die Source-Kontaktstruktur 610 mit den Sourcezonen 150 der Transistorzellen 20 zu verbinden. Folglich kann die erste Elektrode 500 eine Gate-Kontaktstruktur 510 aufweisen, und die zweite Elektrode 600 kann eine Source-Kontaktstruktur 610 von Transistorzellen 20 aufweisen.
  • Obgleich keine mehrlagige Metallisierungsstruktur dargestellt ist, kann die Struktur 310 zum Schutz gegen elektrostatische Entladung wie oben beschrieben in diskreten Halbleitervorrichtungen oder integrierten Schaltungen mit mehrlagigen Verdrahtungssystemen genutzt werden, wenn Polysilizium-Stöpsel verwendet werden.
  • 10 ist ein schematisches Flussdiagramm, um ein Verfahren 2000 zum Herstellen einer Halbleitervorrichtung 10 zu veranschaulichen.
  • Man erkennt, dass, obwohl Verfahren 2000 im Folgenden als eine Reihe von Vorgängen oder Ereignissen veranschaulicht und beschrieben wird, die veranschaulichte Reihenfolge derartiger Vorgänge oder Ereignisse nicht in einem beschränkenden Sinn zu interpretieren ist. Beispielsweise können einige Vorgänge in verschiedenen Reihenfolgen und/oder gleichzeitig mit anderen Vorgängen oder Ereignissen, abgesehen von jenen, die hierin veranschaulicht und/oder beschrieben sind, stattfinden. Außerdem mögen nicht alle veranschaulichten Vorgänge erforderlich sein, um einen oder mehrere Aspekte von Ausführungsformen der Offenbarung hierin zu verwirklichen. Auch kann einer oder können mehrere der darin dargestellten Vorgänge in einem oder mehreren separaten Vorgängen und/oder Phasen ausgeführt werden.
  • In 10 ist ein schematisches Flussdiagramm zum Veranschaulichen eines Verfahrens 2000 zum Herstellen einer Halbleitervorrichtung dargestellt.
  • Prozessmerkmal S100 umfasst ein Bereitstellen eines Halbleiterkörpers mit einer ersten Oberfläche und einer zweiten Oberfläche, die der ersten Oberfläche gegenüberliegt.
  • Prozessmerkmal S110 umfasst ein Ausbilden einer ersten Isolierungsschicht über der ersten Oberfläche des Halbleiterkörpers.
  • Prozessmerkmal S120 umfasst ein Ausbilden einer Struktur zum Schutz gegen elektrostatische Entladung über der ersten Isolierungsschicht, wobei die Struktur zum Schutz gegen elektrostatische Entladung ein erstes Anschlussgebiet eines ersten Leitfähigkeitstyps und ein zweites Anschlussgebiet eines dem ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyps aufweist.
  • Wie man aus 11A bis 11J ersehen kann, wird ein Verfahren zum Herstellen der Halbleitervorrichtung 10 gemäß einer Ausführungsform mit Verweis auf Querschnittsansichten zur Veranschaulichung ausgewählter Prozesse beschrieben.
  • In 11A ist ein Halbleiterkörper 100 wie oben beschrieben bereitgestellt.
  • Wie in 11B dargestellt ist, wird die erste Isolierungsschicht 200 wie etwa eine Siliziumoxidschicht auf dem Halbleiterkörper 100 gebildet. Die Oxidschicht der ersten Isolierungsschicht 200 kann durch einen Feldoxidations- oder Abscheidungsprozess geschaffen werden oder kann als eine Gate-Oxidschicht ausgebildet werden. Die Oxidschicht der ersten Isolierungsschicht 200 kann auch eine lokale Oxidation von Silizium (LOCOS) oder eine flache Grabenisolierung (STI) sein.
  • Wie in 11C gezeigt ist, wird eine Polysiliziumschicht 300 eines ersten Leitfähigkeitstyps auf der ersten Isolierungsschicht 200 gebildet. Die Polysiliziumschicht 300 kann strukturiert werden, so dass sie eine Struktur innerhalb der lateralen Ebene wie in 2A oder 2B gezeigt aufweist (vgl. die Strukturen in 2A und 2B, definiert durch die gestrichelten Linien). Die Dicke der Polysiliziumschicht 300 in einer vertikalen Richtung z kann in einem Bereich von 100 nm bis 1000 nm oder 200 nm bis 600 nm oder 200 nm bis 500 nm liegen. Die Dicke der Polysiliziumschicht 300 kann durch die Eindringtiefe der Dotierstoffe des ersten Leitfähigkeitstyps in einem Ionenimplantations- und Diffusionsprozess begrenzt sein.
  • Wie in 11D gezeigt ist, kann die Struktur 310 zum Schutz gegen elektrostatische Entladung durch einen Implantationsprozess auf der ersten Isolierungsschicht 200 gebildet werden, um erste Gebiete 316 und zweite Gebiete 318 wie oben beschrieben auszubilden.
  • Wie man aus 11E ersehen kann, wird die zweite Isolierungsschicht 400 auf der Polysiliziumschicht 300 ausgebildet. Wie oben diskutiert wurde, kann die zweite Isolierungsschicht 400 eine erste dielektrische Schicht 410 und eine zweite dielektrische Schicht 420 aufweisen, wobei die erste dielektrische Schicht 410 eine USG-Schicht mit einer Dicke in einer vertikalen Richtung z in einem Bereich zwischen 50 nm bis 500 nm oder 200 nm bis 400 nm aufweisen kann. Die zweite dielektrische Schicht 420 kann eine BPSG-Schicht mit einer Dicke in einem Bereich von 200 nm bis 2000 nm oder 1100 nm bis 1300 nm aufweisen. Die erste und zweite dielektrische Schicht 410 und 420 können ferner die Materialien oder eine Struktur wie oben beschrieben aufweisen.
  • In 11F wird ein Graben 450 ausgebildet, der die zweite Isolierungsschicht 400 und die Polysiliziumschicht 300 durchdringt. Der Graben 450 kann sich bis zu einer Distanz von 300 nm in die Polysiliziumschicht 300 erstrecken. Der Graben 450 kann die Polysiliziumschicht 300 vollständig durchdringen, um die erste Isolierungsschicht 200 zu erreichen, wie man aus 11F ersehen kann. Jedoch kann der Graben 450 sich auch nicht ganz zur ersten Isolierungsschicht 200 erstrecken, sondern nur die obere Oberfläche der verbleibenden Polysiliziumschicht 300 erreichen, welche die erste Polysiliziumschicht 322 nach einer Implantation von Dotierstoffen eines zweiten Leitfähigkeitstyps bildet, wie in 11G dargestellt ist. Der Graben 450 kann gleichzeitig zusammen mit den Gräben 450a und 450b gebildet werden, die mit der ersten Kontaktstruktur 800 bzw. der zweiten Kontaktstruktur 900 gefüllt werden sollen.
  • Wie aus 11G ersehen werden kann, ist die erste Polysiliziumschicht 322 im Graben 450 ausgebildet. Gleichzeitig können eine erste Polysiliziumschicht 822 und 922 in den Gräben 450a bzw. 450b gebildet werden. Die ersten Polysiliziumschichten 322, 822 und 922 können entweder gebildet werden, indem undotiertes Polysilizium oder Polysilizium mit einer intrinsischen Netto-Dotierstoffkonzentration abgeschieden wird, oder können gebildet werden, indem Gräben 450, 450a und 450b geschaffen werden, die nicht ganz zur ersten Isolierungsschicht 200 reichen, wobei die jeweiligen Polysiliziumschichten 322, 822 und 922 übrig bleiben. Die verbleibenden ersten Polysiliziumschichten 322, 822 und 922 können dann mittels Ionenimplantation behandelt werden, um die Netto-Dotierstoffkonzentration der jeweiligen ersten Polysiliziumschichten 322, 822 und 922 zu erhöhen. Wie oben diskutiert wurde, verhindert eine hohe Netto-Dotierstoffkonzentration der ersten Polysiliziumschichten 322, 822 und 922 ein Ausbilden eines Schottky-Kontakts zu einer Metallsilizidschicht 324, die auf den ersten Polysiliziumschichten 322, 822 und 922 gebildet werden soll. Folglich kann die Netto-Dotierstoffkonzentration der ersten Polysiliziumschicht 322, 822 und 922 höher als 1 × 1019 cm–3 sein. Gemäß der Ausführungsform von 9 kann die Implantation von Ionen eines zweiten Leitfähigkeitstyps, um die ersten Polysiliziumschichten 322, 822 und 922 auszubilden, gleichzeitig mit der Implantation von Ionen eines zweiten Leitfähigkeitstyps durchgeführt werden, um die Body-Kontaktzonen 160a im gleichen Prozess auszubilden.
  • Wie aus 11H ersehen werden kann, wird eine Metallsilizidschicht 324, 824 und 924 auf der ersten Polysiliziumschicht 322, 822 und 922 eines ersten Leitfähigkeitstyps in den Gräben 450, 450a bzw. 450b abgeschieden.
  • Wie man aus 11I ersehen kann, werden die Gräben 450, 450a und 450b mit einer Polysiliziumschicht eines ersten Leitfähigkeitstyps gefüllt, wobei somit die zweiten Polysiliziumschichten 326, 826 und 926 zusammen mit einem Shunting-Element 710, dem ersten Kontaktelement 810 bzw. dem zweiten Kontaktelement 910 geschaffen werden. Die Netto-Dotierstoffkonzentration der zweiten Polysiliziumschicht 326, 826 und 926 kann höher als 1 × 1019 cm–3 sein. Die Netto-Dotierstoffkonzentration des Shunting-Elements 710, des ersten Kontaktelements 810 und des zweiten Kontaktelements 910 kann höher als 1 × 1019 cm–3 sein. Obgleich die erste Kontaktstruktur 800, die zweite Kontaktstruktur 900 und die Shunting-Struktur 700 so beschrieben wurden, dass sie gleichzeitig geschaffen werden und die gleiche Struktur aufweisen, kann die Shunting-Struktur 700 auch weggelassen werden, wie man aus 8A und 8B ersehen kann. Es ist auch möglich, dass nur die zweite Kontaktstruktur 900 in einer Weise wie oben beschrieben geschaffen wird.
  • Wie aus 11J ersehen werden kann, kann nach einem Füllen der Gräben 450, 450a und 450b das Füllmaterial wie etwa Polysilizium der Gräben 450, 450a und 450b durch einen Planarisierungsprozess, z. B. durch einen chemisch-mechanischen Polier-(CMP-)Prozess, entfernt werden. Durch diesen Prozess kann eine planarisierte obere Oberfläche 402 der zweiten Isolierungsschicht 400 mit ersten und zweiten Kontaktstrukturen 800, 900 und der Shunting-Struktur 700 gebildet werden. Das zweite Ende 702 der Shunting-Struktur 700 kann in direktem Kontakt mit der Passivierungsschicht 1000 stehen, die die erste Elektrode 500, die zweite Isolierungsschicht 400 und die zweite Elektrode 600 bedeckt.
  • Wie man aus der obigen Beschreibung des Herstellungsverfahrens und der jeweiligen Ausführungsformen ersehen kann, können das erste Kontaktelement 810 und das zweite Kontaktelement 910 von einem gleichen Leitfähigkeitstyp sein. Ferner können das erste Anschlussgebiet 312 und das zweite Anschlussgebiet 314 von entgegengesetzten Leitfähigkeitstypen sein. Die erste Elektrode 500 kann eine Gate-Kontaktstruktur 510 aufweisen, und die zweite Elektrode 600 kann eine Source-Kontaktstruktur 610 von Transistorzellen 20 aufweisen. Die Gate-Kontaktstruktur 510 und die Source-Kontaktstruktur 610 umfassen eine Metallschicht mit einer Ausdehnung entlang der vertikalen Richtung z von zumindest 3 μm. Die Struktur 310 zum Schutz gegen elektrostatische Entladung kann eine Polysiliziumschicht 300 aufweisen. Das erste Kontaktelement 810 und das zweite Kontaktelement 910 können Polysilizium aufweisen. Die Anschluss-Shunting-Struktur 920 kann Polysilizium mit einer Netto-Dotierstoffkonzentration aufweisen, die höher als 1 × 1019 cm–3 ist. Die Anschluss-Shunting-Struktur 920 kann ein Metall aufweisen. Die Anschluss-Shunting-Struktur 920 kann eine vertikal gestapelte Schichtstruktur einer ersten Polysiliziumschicht 922 und einer zweiten Polysiliziumschicht 926 eines verschiedenen Leitfähigkeitstyps umfassen. Die Anschluss-Shunting-Struktur 920 kann ferner eine Metallsilizidschicht 924 aufweisen, die zwischen den ersten und zweiten Polysiliziumschichten 922, 926 angeordnet ist.
  • Wie oben beschrieben wurde, wird eine asymmetrische Struktur zum Schutz gegen elektrostatische Entladung geschaffen, um eine erhöhte ESD-HBM-Fähigkeit (elektrostatische Entladung – Human-Body-Model) für Leistungs-Metall-Oxid-Halbleitervorrichtungen zu erfüllen. Die ESD-Dioden-Durchbruchspannung kann auf etwa k·VDB0 eingestellt werden, was erreicht wird, indem k pn-Übergänge mit einer Durchbruchspannung von jeweils VDB0 bereitgestellt werden. Daher kann die negative ESD-Dioden-Durchbruchspannung auf etwa (k – 1) bis (k – 3)·VDB0 eingestellt werden, was erreicht wird, indem (k – 1) bis (k – 3) pn-Übergänge mit einer Durchbruchspannung von jeweils VDB0 bereitgestellt werden. Gemäß der Ausführungsform der 8A und 8B kann die negative ESD-Dioden-Durchbruchspannung auf etwa (k – 1)·VDB0 eingestellt werden, was erreicht wird, indem (k – 1) pn-Übergänge mit einer Durchbruchspannung von jeweils VDB0 bereitgestellt werden. Da ein oder zwei pn-Übergänge der monolithisch integrierten Zenerdioden-Kaskade aus Polysilizium mit insgesamt 2·k pn-Übergängen durch Einführung von Elektron-Loch-Wandlern elektrisch kurzgeschlossen werden, kann das asymmetrische ESD-Schutzverhalten erreicht werden. Dadurch werden ESD-Fenster für negative Impulse an dem Gate-Pin signifikant vergrößert.
  • Obwohl spezifische Ausführungsformen hier veranschaulicht und beschrieben sind, ist es für den Fachmann selbstverständlich, dass eine Vielzahl von alternativen und/oder äquivalenten Gestaltungen für die gezeigten und beschriebenen spezifischen Ausführungsformen herangezogen werden kann, ohne von dem Umfang der vorliegenden Erfindung abzuweichen. Diese Anmeldung soll daher jegliche Anpassungen oder Veränderungen der hier diskutierten spezifischen Ausführungsformen abdecken. Daher ist beabsichtigt, dass diese Erfindung lediglich durch die Patentansprüche und deren Äquivalente begrenzt ist.

Claims (20)

  1. Halbleitervorrichtung (10), umfassend: einen Halbleiterkörper (100) mit einer ersten Oberfläche (101) und einer zweiten Oberfläche (102), die der ersten Oberfläche (101) gegenüberliegt, eine erste Isolierungsschicht (200) über der ersten Oberfläche (101) des Halbleiterkörpers (100), und eine Struktur (310) zum Schutz gegen elektrostatische Entladung über der ersten Isolierungsschicht (200), wobei die Struktur (310) zum Schutz gegen elektrostatische Entladung ein erstes Anschlussgebiet (312) eines ersten Leitfähigkeitstyps und ein zweites Anschlussgebiet (314) eines dem ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyps aufweist.
  2. Halbleitervorrichtung (10) nach Anspruch 1, ferner umfassend: eine zweite Isolierungsschicht (400) über der Struktur (310) zum Schutz gegen elektrostatische Entladung, eine erste Elektrode (500) und eine zweite Elektrode (600) über der zweiten Isolierungsschicht (400), wobei die erste Elektrode (500) über ein erstes Kontaktelement (810) mit dem ersten Anschlussgebiet (312) elektrisch gekoppelt ist und die zweite Elektrode (600) über ein zweites Kontaktelement (910) mit dem zweiten Anschlussgebiet (314) elektrisch gekoppelt ist, und eine Anschluss-Shunting-Struktur (920), die einen Übergang zwischen dem zweiten Anschlussgebiet (314) und dem zweiten Kontaktelement (910) elektrisch parallel bzw. im Nebenschluss verbindet.
  3. Halbleitervorrichtung (10) nach Anspruch 2, wobei das zweite Kontaktelement (910) von einem ersten Leitfähigkeitstyp ist und die Anschluss-Shunting-Struktur (920) einen pn-Übergang zwischen dem zweiten Anschlussgebiet (314) und dem zweiten Kontaktelement (910) elektrisch im Nebenschluss verbindet.
  4. Halbleitervorrichtung (10) nach Anspruch 2, wobei ein erstes Kontaktelement (810) und das zweite Kontaktelement (910) ein Metallmaterial aufweisen.
  5. Halbleitervorrichtung (10) nach einem der Ansprüche 2 bis 4, wobei die erste Elektrode (500) eine Gate-Kontaktstruktur (510) umfasst und die zweite Elektrode (600) eine Source-Kontaktstruktur (610) von Transistorzellen (20) umfasst.
  6. Halbleitervorrichtung (10) nach einem der vorhergehenden Ansprüche, wobei die Struktur (310) zum Schutz gegen elektrostatische Entladung eine Polysiliziumschicht (300) umfasst.
  7. Halbleitervorrichtung (10) nach einem der Ansprüche 2 bis 6, wobei das erste Kontaktelement (810) und das zweite Kontaktelement (910) Polysilizium umfassen.
  8. Halbleitervorrichtung (10) nach einem der Ansprüche 2 bis 7, wobei die Anschluss-Shunting-Struktur (920) Polysilizium mit einer Netto-Dotierstoffkonzentration höher als 1 × 1019 cm–3 umfasst.
  9. Halbleitervorrichtung (10) nach einem der Ansprüche 2 bis 8, wobei die Anschluss-Shunting-Struktur (920) ein Metall aufweist.
  10. Halbleitervorrichtung (10) nach einem der Ansprüche 2 bis 9, wobei die Anschluss-Shunting-Struktur (920) eine vertikal gestapelte Schichtstruktur einer ersten Polysiliziumschicht (922) und einer zweiten Polysiliziumschicht (926) eines verschiedenen Leitfähigkeitstyps umfasst.
  11. Halbleitervorrichtung (10) nach Anspruch 10, wobei die Anschluss-Shunting-Struktur (920) ferner eine Metallsilizidschicht (924) umfasst, die zwischen den ersten und zweiten Polysiliziumschichten (922, 926) angeordnet ist.
  12. Halbleitervorrichtung (10) nach einem der vorhergehenden Ansprüche, wobei die ersten und zweiten Anschlussgebiete (312, 314) durch erste Gebiete (316) und zweite Gebiete (318) eines entgegengesetzten Leitfähigkeitstyps, die entlang einer lateralen Richtung (x) abwechselnd angeordnet sind, elektrisch zusammengeschaltet sind.
  13. Halbleitervorrichtung (10) nach Anspruch 12, wobei die Struktur (310) zum Schutz gegen elektrostatische Entladung zumindest 2 erste Gebiete (316) und zumindest 2 zweite Gebiete (318) umfasst.
  14. Halbleitervorrichtung (10) nach Anspruch 12 oder 13, ferner umfassend eine Shunting-Struktur (700), die einen pn-Übergang zwischen einem der ersten Gebiete (316) und einem der zweiten Gebiete (318) der Struktur (310) zum Schutz gegen elektrostatische Entladung elektrisch im Nebenschluss verbindet.
  15. Halbleitervorrichtung (10) nach Anspruch 14, wobei die Shunting-Struktur (700) ein Zwischengebiet (320) umfasst, wobei das Zwischengebiet (320) entlang einer vertikalen Richtung (z) in die Struktur (310) zum Schutz gegen elektrostatische Entladung ausgedehnt ist.
  16. Halbleitervorrichtung (10) nach Anspruch 15, wobei das Zwischengebiet (320) zwischen einem der ersten Gebiete (316) und einem der zweiten Gebiete (318) entlang der lateralen Richtung (x) angeordnet ist.
  17. Halbleitervorrichtung (10) nach Anspruch 15 oder 16, wobei das Zwischengebiet (320) eine gleiche Struktur wie die Anschluss-Shunting-Struktur (920) aufweist.
  18. Halbleitervorrichtung (10) nach einem der Ansprüche 12 bis 17, wobei ein Verhältnis einer Dicke der Shunting-Struktur (700) entlang einer vertikalen Richtung (z) und einer Dicke der Struktur (310) zum Schutz gegen elektrostatische Entladung entlang einer vertikalen Richtung (z) größer als 1 ist.
  19. Halbleitervorrichtung (10) nach einem der vorhergehenden Ansprüche, wobei die erste Isolierungsschicht (200) eine eines Gatedielektrikums oder eines Felddielektrikums aufweist, wobei die erste Isolierungsschicht (200) eine Dicke in einer vertikalen Richtung (z) in einem Bereich von 5 nm bis 3000 nm aufweist.
  20. Verfahren (2000) zum Herstellen einer Halbleitervorrichtung (10), umfassend: Bereitstellen eines Halbleiterkörpers (100) mit einer ersten Oberfläche (101) und einer der ersten Oberfläche (101) gegenüberliegenden zweiten Oberfläche (102), Ausbilden einer ersten Isolierungsschicht (200) über der ersten Oberfläche (101) des Halbleiterkörpers (100), Ausbilden einer Struktur (310) zum Schutz gegen elektrostatische Entladung über der ersten Isolierungsschicht (200), wobei die Struktur (310) zum Schutz gegen elektrostatische Entladung ein erstes Anschlussgebiet (312) eines ersten Leitfähigkeitstyps und ein zweites Anschlussgebiet (314) eines dem ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyps aufweist.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107046028A (zh) * 2016-02-05 2017-08-15 中芯国际集成电路制造(上海)有限公司 静电放电保护器件
CN110875303B (zh) * 2018-08-31 2022-05-06 无锡华润上华科技有限公司 一种瞬态电压抑制器件及其制造方法
US11527528B2 (en) * 2020-04-21 2022-12-13 Globalfoundries Singapore Pte. Ltd. Electrostatic discharge protection devices and methods of forming electrostatic discharge protection devices
US11695375B2 (en) 2020-12-03 2023-07-04 Nxp Usa, Inc. Power amplifier with a power transistor and an electrostatic discharge protection circuit on separate substrates
CN112802840A (zh) * 2021-04-08 2021-05-14 成都蓉矽半导体有限公司 一种具有过温关断功能的碳化硅mosfet
EP4138130A1 (de) * 2021-08-16 2023-02-22 Infineon Technologies Austria AG Schaltungsanordnung
US11967639B2 (en) * 2022-01-26 2024-04-23 Infineon Technologies Ag SCR structure for ESD protection in SOI technologies

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050077577A1 (en) 2003-10-09 2005-04-14 Chartered Semiconductor Manufacturing Ltd. Novel ESD protection device
DE102006023429A1 (de) 2006-05-18 2007-11-22 Infineon Technologies Ag ESD-Schutz-Element und ESD-Schutz-Einrichtung zur Verwendung in einem elektrischen Schaltkreis, Verfahren zum Herstellen eines ESD-Schutz-Elementes
DE202004021424U1 (de) 2003-12-30 2008-01-03 Fairchild Semiconductor Corp. Leistungshalbleitervorrichtungen
US7511357B2 (en) 2007-04-20 2009-03-31 Force-Mos Technology Corporation Trenched MOSFETs with improved gate-drain (GD) clamp diodes
US20130127063A1 (en) 2007-12-19 2013-05-23 International Business Machines Corporation Semiconductor device heat dissipation structure
DE102014105790A1 (de) 2014-04-24 2015-10-29 Infineon Technologies Dresden Gmbh Halbleitervorrichtung mit elektrostatischer Entladungsschutzstruktur

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3946278A (en) * 1973-12-19 1976-03-23 Westinghouse Air Brake Company Fail-safe four leaded zener diode arrangement
US8089134B2 (en) * 2008-02-06 2012-01-03 Fuji Electric Sytems Co., Ltd. Semiconductor device
JP2010272649A (ja) * 2009-05-20 2010-12-02 Panasonic Corp 半導体装置及びその製造方法
US9929140B2 (en) * 2014-05-22 2018-03-27 Texas Instruments Incorporated Isolation structure for IC with EPI regions sharing the same tank
JP2016171233A (ja) * 2015-03-13 2016-09-23 株式会社東芝 半導体装置
US9793208B2 (en) * 2015-09-29 2017-10-17 Globalfoundries Singapore Pte. Ltd. Plasma discharge path
US9679887B1 (en) * 2016-06-02 2017-06-13 Taiwan Semiconductor Manufacturing Co., Ltd. Over-voltage protection circuit
US10692863B2 (en) * 2016-09-30 2020-06-23 Rohm Co., Ltd. Semiconductor device and semiconductor package
US10741541B2 (en) * 2016-10-04 2020-08-11 Infineon Technologies Dresden Gmbh Method of manufacturing a semiconductor device
US10573637B2 (en) * 2016-11-21 2020-02-25 Nexperia B.V. Carrier bypass for electrostatic discharge
US10083911B2 (en) * 2017-02-08 2018-09-25 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
DE102017108047A1 (de) * 2017-04-13 2018-10-18 Infineon Technologies Ag Halbleitervorrichtung mit struktur zum schutz gegen elektrostatische entladung

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050077577A1 (en) 2003-10-09 2005-04-14 Chartered Semiconductor Manufacturing Ltd. Novel ESD protection device
DE202004021424U1 (de) 2003-12-30 2008-01-03 Fairchild Semiconductor Corp. Leistungshalbleitervorrichtungen
DE102006023429A1 (de) 2006-05-18 2007-11-22 Infineon Technologies Ag ESD-Schutz-Element und ESD-Schutz-Einrichtung zur Verwendung in einem elektrischen Schaltkreis, Verfahren zum Herstellen eines ESD-Schutz-Elementes
US7511357B2 (en) 2007-04-20 2009-03-31 Force-Mos Technology Corporation Trenched MOSFETs with improved gate-drain (GD) clamp diodes
US20130127063A1 (en) 2007-12-19 2013-05-23 International Business Machines Corporation Semiconductor device heat dissipation structure
DE102014105790A1 (de) 2014-04-24 2015-10-29 Infineon Technologies Dresden Gmbh Halbleitervorrichtung mit elektrostatischer Entladungsschutzstruktur

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