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Die
Erfindung betrifft ein ESD-Schutz-Element und eine ESD-Schutz-Einrichtung
zur Verwendung in einem elektrischen Schaltkreis sowie ein Verfahren
zum Herstellen eines ESD-Schutz-Elementes.
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Aufgrund
der begrenzten Skalierbarkeit in Bulk-CMOS-Technologien (CMOS: Complementary Metal
Oxide Semiconductor) wird erwartet, dass in der Zukunft FinFET-Devices
(FinFET: Fin Field Effect Transistor = Feldeffekttransistor mit
einer Finnen-Struktur bzw. Steg-Struktur) bzw. MuGFET-Devices (MuGFET:
Multi-Gate Field Effect Transistor = Feldeffekttransistor mit einer
Steg-Struktur, bei der ein Kanalbereich mit Hilfe mehrerer Gates
von mindestens zwei Seiten aus angesteuert wird) verwendet werden.
FinFET-Devices sind typischerweise ausgelegt für Hochgeschwindigkeits-Logik-Kern-Anwendungen
mit niedrigen Versorgungsspannungen (zum Beispiel 0.8 V bis 1.2
V).
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Multi-Gate-Devices
bzw. FinFET-Devices, wie sie in weit fortgeschrittenen Technologien
hergestellt werden, sind äußerst anfällig für Schädigungen durch
elektrostatische Entladungen (Electrostatic Discharge, ESD). Die
ESD-Empfindlichkeit
dieser Devices übertrifft
sogar die bekannte hohe ESD-Empfindlichkeit von herkömmlichen
Silizium-auf-Isolator (Silicon
On Insulator, SOI) Technologien. Die Hauptgründe hierfür sind zum einen die extrem
kleinen geometrischen Strukturen der schmalen Silizium-Finnen, sowie
zum anderen die hohe thermische Isolation der Finnen, welche als
nachteiliger Nebeneffekt der erwünschten
elektrischen Isolation der mittels einer dünnen leitfähigen Silizium-Schicht auf einer nicht-leitenden
vergrabenen Oxidschicht (Buried Oxide, BOX) gebildeten Transistor-Strukturen
resultiert.
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Ausgangstreiber
und jegliche andere Bestandteile (einschließlich mit Spannungsversorgungs-Leitungen
verbundene Bauteile) in derart hochentwickelten Technologien müssen vor
ESD-Ereignissen geschützt
werden. Aus diesem Grund werden ESD-Schutz-Devices benötigt, welche
die Energie eines ESD-Pulses
sicher nach Masse ableiten, ohne selbst dabei beschädigt zu
werden. Ein ESD-Schutz-Device sollte unter anderem eine niedrige
ESD-Einschalt-Spannung aufweisen.
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In
[1] ist ein herkömmlicher
Dioden-Stapel (Dioden-Stack) aus miteinander in Serie geschalteten
lateralen polykristallinen Silizium-Dioden (Polysilizium-Dioden)
beschrieben, welcher zum ESD-Schutz von Spannungsversorgungs-Verbindungen
dient. Bei dem beschriebenen Dioden-Stack ist eine Silizid-Blockierung erforderlich,
um zu verhindern, dass eine oder mehrere Dioden an der Oberfläche kurzgeschlossen
werden. Der beschriebene Dioden-Stack ist prinzipiell in SOI-Technologien
realisierbar, jedoch nicht mehr in aufkommenden Prozess-Flüssen, bei
denen Metalle als Gate-Material verwendet werden und daher kein
Polysilizium verfügbar
ist.
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In
[2] sind auf Bulk-Technologien bzw. SOI-Technologien basierende
Polysilizium-Dioden und Dioden-Stacks beschrieben zur Verwendung
als ESD-Schutz-Einrichtung in Niedrigrausch-Anwendungen. In Bulk-Technologien weisen
die Dioden eine Wanne auf, und für
SOI-Technologien einen Basis-Bereich. Der Wannen-Bereich bzw. Basis-Bereich erlaubt
nur ein kapazitives Koppeln mit einer Diode, wohingegen eine galvanische
Verbindung nicht existiert. Eine zu der in [2] beschriebenen Einrichtung ähnliche
Einrichtung ist in [3] für
eine SOI-Technologie
mit Substrat-Kontakten beschrieben.
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In
[4] ist eine Dual-Gate-gekoppelte Diode für ESD-Anwendungen offenbart, welche Diode
eine SOI-Struktur aufweist. Die beschriebene Diode kann nur in solchen
Technologien verwendet werden, welche die Möglichkeit zur elektrischen
Kontaktierung des Bodys bieten und/oder ein zweites Gate aufweisen,
welches in dem vergrabenen Oxid der SOI-Struktur angeordnet ist.
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Die
in [1] bis [4] beschriebenen herkömmlichen ESD-Schutz-Einrichtungen weisen
den Nachteil auf, dass sie in gegenwärtigen MuGFET-Technologien
bzw. FDSOI-Technologien (FDSOI: Fully Depleted SOI = vollständig an
Ladungsträgern
verarmte SOI-Struktur) nicht verwendet werden können. Die in [1] bis [4] beschriebenen
Lösungen
erfordern entweder Body-Kontakte
und/oder Polysilizium-Gates, und/oder ein zweites Gate im BOX-Bereich.
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Es
wird ein ESD-Schutz-Element zur Verwendung in einem elektrischen
Schaltkreis bereitgestellt. Das ESD-Schutz-Element weist eine Mehrzahl von miteinander
in Serie geschalteten Dioden auf, welche in einem zusammenhängenden
Aktivgebiet ausgebildet sind.
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Ferner
wird eine ESD-Schutz-Einrichtung zur Verwendung in einem elektrischen
Schaltkreis bereitgestellt. Die ESD-Schutz-Einrichtung weist mindestens
ein ESD-Schutz-Element auf, welches parallel geschaltet ist zu mindestens
einem vor einem ESD-Ereignis zu schützenden Element des elektrischen
Schaltkreises.
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Bei
einem Verfahren zum Herstellen eines ESD-Schutz-Elementes wird eine
Mehrzahl von miteinander in Serie geschalteten Dioden in einem zusammenhängenden
Aktivgebiet gebildet.
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Es
wird gemäß einem
Ausführungsbeispiel der
Erfindung ein auf Dioden bzw. Dioden-Stacks basierender ESD-Schutz
in einer MuGFET-Technologie bzw. einer SOI-Technologie bereitgestellt.
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Beispielhafte
Ausgestaltungen der Erfindung ergeben sich aus den abhängigen Patentansprüchen. Die
weiteren Ausgestaltungen der Erfindung, die im Zusammenhang mit
dem ESD-Schutz-Element beschrieben sind, gelten sinngemäß auch für die ESD-Schutz-Einrichtung und das
Verfahren zum Herstellen eines ESD-Schutz-Elementes.
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Gemäß einem
Ausführungsbeispiel
der Erfindung wird ein ESD-Schutz-Element
bereitgestellt, welches eine Mehrzahl von miteinander in Serie geschalteten
Dioden aufweist, wobei die Dioden in einem einzelnen zusammenhängenden
Aktivgebiet ausgebildet sind. Mit anderen Worten sind die Dioden des
ESD-Schutz-Elementes
in einem gemeinsamen Aktivgebiet ausgebildet, und nicht, wie beispielsweise
bei herkömmlichen
Dioden-Stacks, in mehreren separaten Aktivgebieten. Das Bilden der
Dioden in einem zusammenhängenden
Aktivgebiet ermöglicht eine
kompakte Layout-Implementierung. Ferner sind keine Metall-Verbindungen
zwischen den einzelnen Dioden des ESD-Schutz-Elementes erforderlich.
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Gemäß einer
Ausgestaltung der Erfindung weist das Aktivgebiet Silizium auf.
Das Aktivgebiet kann in einer Silizium-Schicht ausgebildet sein.
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Gemäß einer
anderen Ausgestaltung der Erfindung ist das Aktivgebiet auf einer
elektrisch isolierenden Schicht ausgebildet, beispielsweise auf
einer in einem Substrat vergrabenen Oxidschicht (Buried Oxide, BOX),
zum Beispiel auf einer Siliziumdioxid-Schicht.
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Gemäß einer
anderen Ausgestaltung der Erfindung weist das ESD-Schutz-Element
eine Silizium-auf-Isolator (Silicon On Insulator, SOI) Struktur auf.
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Gemäß einer
anderen Ausgestaltung der Erfindung weist das ESD-Schutz-Element
eine Fin-Struktur (Finne) bzw. Steg-Struktur auf. Gemäß dieser Ausgestaltung ist
das Aktivgebiet in der Finne ausgebildet. Die Fin-Struktur bzw.
Finne kann auf einer elektrisch isolierenden Schicht, z.B. auf einer
in einem Substrat ausgebildeten vergrabenen Oxidschicht (Buried
Oxide, BOX) ausgebildet sein.
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Gemäß einer
anderen Ausgestaltung der Erfindung weist das ESD-Schutz-Element
eine Mehrzahl von ersten dotierten Bereichen auf, wobei die Mehrzahl
von ersten dotierten Bereichen einen ersten Leitfähigkeitstyp
aufweisen. Gemäß dieser
Ausgestaltung weist das ESD-Schutz-Element ferner eine Mehrzahl
von zweiten dotierten Bereichen auf, wobei die Mehrzahl von zweiten
dotierten Bereichen einen zu dem ersten Leitfähigkeitstyp entgegengesetzten
zweiten Leitfähigkeitstyp
aufweisen. Ferner weist gemäß dieser
Ausgestaltung jede Diode jeweils einen ersten dotierten Bereich
und einen zu dem ersten dotierten Bereich benachbarten zweiten dotierten Bereich
auf.
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Gemäß einer
anderen Ausgestaltung der Erfindung ist die Mehrzahl von ersten
dotierten Bereichen p-dotiert (beispielsweise p+-dotiert),
und die Mehrzahl von zweiten dotierten Bereichen ist gemäß dieser
Ausgestaltung n-dotiert (beispielsweise n+-dotiert).
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Gemäß einer
anderen Ausgestaltung der Erfindung weist mindestens eine Diode
mindestens einen intrinsischen Bereich auf, welcher zwischen dem ersten
dotierten Bereich und dem zweiten dotierten Bereich der mindestens
einen Diode ausgebildet ist. Alternativ kann mindestens ein schwach
dotierter Bereich zwischen dem ersten dotierten Bereich und dem
zweiten dotierten Bereich der mindestens einen Diode ausgebildet
sein. Der mindestens eine schwach dotierte Bereich kann als schwach
p-dotierter Bereich ausgebildet sein, alternativ als schwach n-dotierter
Bereich. Der mindestens eine schwach dotierte Bereich kann eine Dotierstoffkonzentration von
ungefähr
kleiner oder gleich 1018 cm–3 aufweisen.
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Die
nachfolgenden Ausgestaltungen der Erfindung, welche sich auf ein
ESD-Schutz-Element beziehen, welches mindestens einen intrinsischen Bereich
bzw. mindestens einen schwach dotierten Bereich aufweist, werden
der Übersichtlichkeit
halber nur im Zusammenhang mit dem mindestens einen intrinsischen
Bereich beschrieben. Die genannten Ausgestaltungen der Erfindung
gelten jedoch in analoger Weise auch für das ESD-Schutz-Element, welches mindestens
einen schwach dotierten Bereich aufweist.
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Gemäß einer
anderen Ausgestaltung der Erfindung weist das ESD-Schutz-Element
mindestens einen Gate-Bereich auf, welcher auf bzw. über dem mindestens
einen intrinsischen Bereich ausgebildet ist.
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Anschaulich
kann eine Diode mit einem intrinsischen Bereich, auf bzw. über welchem
ein Gate-Bereich ausgebildet ist, als gated Diode bezeichnet werden.
Umgekehrt kann eine Diode mit einem intrinsischen Bereich, auf bzw. über welchem kein
Gate-Bereich ausgebildet
ist, als non-gated Diode bezeichnet werden.
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Gemäß einer
anderen Ausgestaltung der Erfindung weist der mindestens eine Gate-Bereich
eine elektrisch isolierende Schicht bzw. ein Gate-Dielektrikum auf
(z.B. ein Gate-Oxid) sowie eine auf der elektrisch isolierenden
Schicht ausgebildete elektrisch leitfähige Gate-Schicht.
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Gemäß einer
anderen Ausgestaltung der Erfindung weist das ESD-Schutz-Element
n (n ∊ N, n ≥ 2)
miteinander in Serie geschaltete Dioden auf, wobei für alle k
(k ∊ N, 1 ≤ k ≤ n–1) gilt,
dass der zweite dotierte Bereich der k-ten Diode und der erste dotierte Bereich
der (k+1)-ten Diode eine gemeinsame Grenzfläche aufweisen. Anschaulich
ist, falls der zweite dotierte Bereich der k-ten Diode n-dotiert
ist und der erste dotierte Bereich der (k+1)-ten Diode p-dotiert
ist (oder umgekehrt), gemäß dieser
Ausgestaltung ein pn-Übergang
zwischen der k-ten Diode und der (k+1)-ten Diode ausgebildet.
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Gemäß einer
anderen Ausgestaltung der Erfindung weist das ESD-Schutz-Element
n intrinsische Bereiche (mit anderen Worten Bereiche mit intrinsischer
Leitfähigkeit)
auf, wobei der k-te (k ∊ N, 1 ≤ k ≤ n) intrinsische Bereich zwischen
dem ersten dotierten Bereich und dem zweiten dotierten Bereich der k-ten
Diode ausgebildet ist.
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Gemäß einer
anderen Ausgestaltung der Erfindung weist das ESD-Schutz-Element
n Gate-Bereiche auf, wobei für
alle k (k ∊ N, 1 ≤ k ≤ n) gilt,
dass der k-te Gate-Bereich auf bzw. über dem k-ten intrinsischen
Bereich ausgebildet ist.
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Gemäß einer
anderen Ausgestaltung der Erfindung gilt für alle k (k ∊ N, 1 ≤ k ≤ n), dass
der k-te Gate-Bereich mit dem ersten dotierten Bereich der k-ten
Diode und/oder mit dem zweiten dotierten Bereich der (k-1)-ten Diode
elektrisch gekoppelt ist.
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Gemäß einer
anderen Ausgestaltung der Erfindung gilt für alle k (k ∊ N, 1 ≤ k ≤ n), dass
der k-ten Gate-Bereich mit dem zweiten dotierten Bereich der k-ten
Diode und/oder mit dem ersten dotierten Bereich der (k+1)-ten Diode
elektrisch gekoppelt ist.
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Gemäß einer
anderen Ausgestaltung der Erfindung ist mindestens einer der Mehrzahl
von ersten dotierten Bereichen und/oder mindestens einer der Mehrzahl
von zweiten dotierten Bereichen silizidiert.
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Gemäß einer
anderen Ausgestaltung der Erfindung gilt für alle k (k ∊ N, 1 ≤ k ≤ n–1), dass
der zweite dotierte Bereich der k-ten Diode und der erste dotierte
Bereich der (k+1)-ten Diode eine gemeinsame Silizid-Schicht aufweisen.
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Anschaulich
können
mit Hilfe einer auf dem zweiten dotierten Bereich der k-ten Diode
und dem ersten dotierten Bereich der (k+1)-ten Diode ausgebildeten
Silizid-Schicht die k-te Diode und die zu der k-ten Diode benachbarte
(k+1)-te Diode elektrisch miteinander verbunden werden. Mit anderen
Worten kann beispielsweise ein zwischen der k-ten Diode und der
(k+1)-ten Diode (allgemein zwischen zwei benachbarten Dioden) des
ESD-Schutz-Elementes ausgebildeter pn-Übergang mit Hilfe des Silizids
bzw. der Silizid-Schicht überbrückt werden.
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Gemäß einer
anderen Ausgestaltung der Erfindung gilt für mindestens ein k (k ∊ N,
1 ≤ k ≤ n–1), dass
mindestens eine Dummy-Kontakt-Struktur auf bzw. über dem zweiten dotierten Bereich
der k-ten Diode und/oder auf bzw. über dem ersten dotierten Bereich
der (k+1)-ten Diode ausgebildet ist.
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Anschaulich
können
beispielsweise eine oder mehrere Reihen von Dummy-Kontakt-Strukturen
bzw. Dummy-Kontakten auf einem zwischen der k-ten Diode und der
(k+1)-ten Diode ausgebildeten silizidierten pn-Übergang (z.B. N+/P+-Übergang) ausgebildet
sein.
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Unter
einem Dummy-Kontakt kann ein Kontakt verstanden werden, welcher
eine ähnliche
Struktur aufweist wie ein elektrischer Kontakt, jedoch im Gegensatz
zu dem elektrischen Kontakt nicht zum elektrischen Kontaktieren
verwendet wird.
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Die
mindestens eine Dummy-Kontakt-Struktur bzw. der mindestens eine
Dummy-Kontakt kann ein Metall-Material (zum Beispiel Wolfram oder
Aluminium) aufweisen, bzw. als Metall-Kontakt ausgebildet sein.
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Gemäß einer
anderen Ausgestaltung der Erfindung ist auf der mindestens einen
Dummy-Kontakt-Struktur mindestens eine Schicht mit einer hohen thermischen
Leitfähigkeit
und/oder einer hohen spezifischen Wärmekapazität ausgebildet. Die mindestens
eine Schicht kann ein Metall-Material (z.B. Kupfer, Aluminium, Wolfram)
aufweisen bzw. kann als Metallschicht ausgebildet sein. Alternativ
kann die mindestens eine Schicht eine Metall-Legierung aufweisen
(z.B. eine Aluminium-Silizium-Kupfer-Legierung).
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Anschaulich
können
Dummy-Metallstreifen auf den Dummy-Kontakten ausgebildet werden.
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Mit
Hilfe der Dummy-Kontakte bzw. der auf den Dummy-Kontakten ausgebildeten
Dummy-Metallstreifen kann eine verbesserte Kühlung des ESD-Schutz-Elementes
während
eines ESD-Entladungs-Ereignisses
erreicht werden, da beispielsweise die durch einen hohen ESD-Strom
erzeugte Wärme
mittels der Dummy-Kontakte
besser abgeleitet werden kann.
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Gemäß einer
anderen Ausgestaltung der Erfindung ist bei einem ESD-Schutz-Element,
welches n (n ∊ N, n ≥ 2)
in Serie geschaltete Dioden aufweist, der erste dotierte Bereich
der ersten Diode mit einem hohen elektrischen Potential elektrisch
gekoppelt, und/oder der zweite dotierte Bereich der n-ten Diode ist
mit einem niedrigen elektrischen Potential elektrisch gekoppelt.
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Der
erste dotierte Bereich der ersten Diode kann beispielsweise mit
einer elektrischen Versorgungsspannung oder mit einem spannungsführenden
Knoten des elektrischen Schaltkreises elektrisch gekoppelt sein.
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Gemäß einer
anderen Ausgestaltung der Erfindung weist mindestens einer der ersten
dotierten Bereiche und/oder mindestens einer der zweiten dotierten
Bereiche eine Dotierstoffkonzentration von ungefähr größer als 1020 cm–3 auf.
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Gemäß einer
anderen Ausgestaltung der Erfindung ist es vorgesehen, dass die
elektrisch leitfähige
Gate-Schicht eines oder mehrere Metall-Materialien aufweist. Die
elektrisch leitfähige
Gate-Schicht kann als Metall-Schicht ausgebildet sein. Alternativ kann
die elektrisch leitfähige
Gate-Schicht eine Metall-Legierung aufweisen bzw. aus einer Metall-Legierung bestehen.
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Gemäß einer
anderen Ausgestaltung der Erfindung ist es vorgesehen, dass die
elektrisch leitfähige
Gate-Schicht ein Midgap-Material aufweist bzw. aus einem Midgap-Material
besteht.
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Unter
einem Midgap-Material kann ein Material verstanden werden, bei dem
der Wert der Austrittsarbeit (work function) von Elektronen Wa,e in etwa gleich dem negativen Wert der
Austrittsarbeit von Löchern
Wa,h ist. Mit anderen Worten gilt für ein Midgap-Material
Wa,e ≈ –Wa,h. Weiterhin gilt bei Verwendung ein und
desselben Midgap-Materials als Gate-Material eines NMOS-Feldeffekt-Transistors und
als Gate-Material
eines PMOS-Feldeffekt-Transistors, dass der Wert der Schwellenspannung
des NMOS-Transistors Vth,NMOS in etwa gleich
dem negativen Wert der Schwellenspannung des PMOS-Transistors Vth,PMOS ist, d.h. Vth,NMOS ≈ –Vth,PMOS.
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Die
elektrisch leitfähige
Gate-Schicht kann beispielsweise eines oder mehrere der folgenden Materialien
aufweisen bzw. daraus bestehen: Al, Hf, Ir, Mo, Ni, Pd, Pr, Pt,
Re, Rh, Ru, Ti, W, Y, Zr, ein Titanborid, HfN, HfSiN, LaN, LaSiN,
MoN, RuN, RuSiN, TaN, TaCN, TaSiN, TiN, TiAlN, TiCN, TiSiN, VN,
WN, WSiN, ZrN, ZrSiN, ein Titanphosphid, ein Titanantimonid, CoSix, NiSix, TiSix, WSi, RuTa, PtTi, TiW, ein teilweise silizidiertes
Material, FuSi, andere Metalle. In diesem Zusammenhang bedeutet "FuSi" vollständig silizidiert
(Fully Silizided). Mit anderen Worten ist in diesem Fall das Gate- Material anschaulich
als ein durchgängiges
Silizid bzw. ein vollständig
silizidiertes Material ausgebildet.
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Die
elektrisch leitfähige
Gate-Schicht kann eine oder mehrere Teilschichten aufweisen, wobei mindestens
eine der Teilschichten eines oder mehrere der oben genannten Gate-Materialien aufweisen kann.
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Gemäß einem
Ausführungsbeispiel
der Erfindung werden bei einem ESD-Schutz-Element, welches einen
oder mehrere Gate-Bereiche
aufweist, Metalle als Gate-Material (d.h. als Material für die elektrisch
leitfähige
Gate-Schicht) verwendet, so dass für die Herstellung des ESD-Schutz-Elementes beispielsweise
auch Prozesse verwendet werden können,
in welchen kein polykristallines Silizium (Polysilizium) verfügbar ist.
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Alternativ
kann Polysilizium als Material für die
elektrisch leitfähige
Gate-Schicht verwendet werden.
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Gemäß einer
anderen Ausgestaltung der Erfindung ist es vorgesehen, dass das ESD-Schutz-Element
als Dioden-Stapel bzw. Dioden-Stack (alternativ auch als Dioden-Kette
oder Dioden-String bezeichnet) eingerichtet ist.
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Gemäß einer
anderen Ausgestaltung der Erfindung weist die ESD-Schutz-Einrichtung
mindestens ein erstes ESD-Schutz-Element
auf, welches n (n ∊ N) gated Dioden aufweist, sowie mindestens
ein zweites ESD-Schutz-Element, welches ebenfalls n gated Dioden
aufweist, wobei für
alle k (k ∊ N, 1 ≤ k ≤ n) gilt,
dass der k-te Gate-Bereich des mindestens einen ersten ESD-Schutz-Elementes
mit dem ersten dotierten Bereich der k-ten Diode des mindestens einen zweiten
ESD-Schutz-Elementes und/oder mit dem zweiten dotierten Bereich
der (k–1)-ten
Diode des mindestens einen zweiten ESD-Schutz-Elementes elektrisch
gekoppelt ist.
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Gemäß einer
anderen Ausgestaltung der Erfindung weist die ESD-Schutz-Einrichtung
mindestens ein erstes ESD-Schutz-Element
auf, welches n (n ∊ N) gated Dioden aufweist, sowie mindestens
ein zweites ESD-Schutz-Element, welches ebenfalls n gated Dioden
aufweist, wobei für
alle k (k ∊ N, 1 ≤ k ≤ n) gilt,
dass der k-te Gate-Bereich des mindestens einen ersten ESD-Schutz-Elementes
mit dem zweiten dotierten Bereich der k-ten Diode des mindestens einen zweiten
ESD-Schutz-Elementes und/oder mit dem ersten dotierten Bereich der
(k+1)-ten Diode des mindestens einen zweiten ESD-Schutz-Elementes elektrisch
gekoppelt ist.
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Gemäß einer
anderen Ausgestaltung der Erfindung wird die ESD-Schutz-Einrichtung unter Verwendung
einer Silizium-auf-Isolator-Technologie (SOI-Technologie)
gebildet. Mit anderen Worten weisen gemäß dieser Ausgestaltung das
mindestens eine erste ESD-Schutz-Element der ESD-Schutz-Einrichtung
und das mindestens eine zweite ESD-Schutz-Element der ESD-Schutz-Einrichtung eine
Silizium-auf-Isolator-Struktur (SOI-Struktur) auf.
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Gemäß einer
anderen Ausgestaltung der Erfindung wird die ESD-Schutz-Einrichtung unter Verwendung
einer FinFET-Technologie bzw. einer MuGFET-Technologie gebildet.
Mit anderen Worten weisen gemäß dieser
Ausgestaltung das mindestens eine erste ESD-Schutz-Element der ESD-Schutz-Einrichtung
und das mindestens eine zweite ESD-Schutz-Element der ESD-Schutz-Einrichtung eine
Fin-Struktur auf.
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Gemäß einem
anderen Ausführungsbeispiel der
Erfindung kann bei Verwenden einer FinFET- bzw. MuGFET-Technologie,
in welcher Technologie keine planaren Devices verfügbar sind,
eine Segmentierung eines Dioden-Stacks bzw. einer Dioden-Kette in mehrere
parallele Dioden-Pfade erfolgen, wobei jeder Dioden-Pfad mittels
eines ESD-Schutz-Elementes, welches eine Fin-Struktur aufweist,
realisiert ist.
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Gemäß noch einem
anderen Ausführungsbeispiel
der Erfindung kann bei einer ESD-Schutz-Einrichtung, welche eine
Mehrzahl von parallel geschalteten ESD-Schutz-Elementen bzw. Dioden-Stacks mit gated
Dioden aufweist, mindestens ein erstes ESD-Schutz-Element als mindestens ein Entladungs-Pfad
der ESD-Schutz-Einrichtung ausgebildet
sein, und mindestens ein zweites ESD-Schutz-Element kann als zu
dem mindestens einen Entladungs-Pfad parallel geschalteter Bias-Pfad
der ESD-Schutz-Einrichtung
ausgebildet sein. Mit Hilfe des parallel geschalteten Bias-Pfades können anschaulich
die für
die Ansteuerung der Gate-Bereiche der ESD-Schutz-Elemente erforderlichen
Gate-Bias-Potentiale erzeugt bzw. bereitgestellt werden. Das mindestens
eine zweite ESD-Schutz-Element
kann als eine kleine einzelne Bias-Dioden-Kette ausgebildet sein,
welche elektrisch parallel angeordnet ist zu den Haupt-Dioden-Ketten-Elementen
(i.e. dem mindestens einen ersten ESD-Schutz-Element bzw. Entladungs-Pfad) der
ESD-Schutz-Einrichtung.
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Gemäß einer
anderen Ausgestaltung der Erfindung weist das mindestens eine zweite ESD-Schutz-Element
(genauer die Fin-Struktur
bzw. SOI-Struktur des mindestens einen zweiten ESD-Schutz-Elementes)
eine geringere Weite auf als das mindestens eine erste ESD-Schutz-Element
(genauer die Fin-Struktur bzw. SOI-Struktur des mindestens einen
ersten ESD-Schutz-Elementes).
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Mit
anderen Worten kann der mindestens eine Bias-Pfad schmaler sein
als der mindestens eine Entladungs-Pfad.
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Das
mindestens eine erste ESD-Schutz-Element kann eine Weite von ungefähr 5 nm
bis 100 μm aufweisen.
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Das
mindestens eine zweite ESD-Schutz-Element kann eine Weite von ungefähr 5 nm
bis 10 μm
aufweisen.
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Für das Verhältnis γ = Wbias/Wdis zwischen
der Weite des mindestens einen Bias-Pfades Wbias und der
Weite des mindestens einen Entladungspfades Wdis kann
beispielsweise ungefähr
gelten: 0.001 ≤ γ ≤ 0.1.
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Gemäß einer
anderen Ausgestaltung der Erfindung weist die ESD-Schutz-Einrichtung
eine Mehrzahl von ersten ESD-Schutz-Elementen auf, welche mindestens einen
gemeinsamen Gate-Bereich
aufweisen.
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Gemäß einer
anderen Ausgestaltung der Erfindung weist die ESD-Schutz-Einrichtung
n gemeinsame Gate-Bereiche auf, wobei für alle k (k ∊ N, 1 ≤ k ≤ n) gilt,
dass der k-te gemeinsame Gate-Bereich auf bzw. über den k-ten intrinsischen
Bereichen der Mehrzahl von ersten ESD-Schutz-Elementen ausgebildet
ist.
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Mit
anderen Worten ist der k-te gemeinsame Gate-Bereich auf bzw. über allen
k-ten intrinsischen Bereichen gemeinsam ausgebildet.
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Gemäß einer
anderen Ausgestaltung gilt für alle
k (k ∊ N, 1 ≤ k ≤ n), dass
der k-te gemeinsame Gate-Bereich zusätzlich auf bzw. über dem
k-ten intrinsischen Bereich des mindestens einen zweiten ESD-Schutz-Elementes
der ESD-Schutz-Einrichtung ausgebildet ist.
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Bei
dem Verfahren zum Herstellen eines ESD-Schutz-Elementes kann das
ESD-Schutz-Element so gebildet werden, dass es eine Silizium-auf-Isolator-Struktur
aufweist.
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Anschaulich
kann das ESD-Schutz-Element in einer SOI-Technologie bzw. unter Verwendung einer
SOI-Technologie (zum Beispiel einer FDSOI-Technologie (FDSOI: Fully
Depleted Silicon on Insulator = vollständig an Ladungsträgern verarmte
Silizium-auf-Isolator-Struktur)) hergestellt werden.
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Alternativ
kann das ESD-Schutz-Element so gebildet werden, dass es eine Fin-Struktur
aufweist.
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Anschaulich
kann das ESD-Schutz-Element in einer FinFET-Technologie bzw. einer MuGFET-Technologie
hergestellt werden.
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Gemäß einem
Ausführungsbeispiel
der Erfindung wird ein ESD-Schutz-Element
bereitgestellt, welches auf einem Dioden-Stack mit einer Mehrzahl von
miteinander in Serie geschalteten Dioden basiert, und welches ESD-Schutz-Element
in einer MuGFET-Technologie bzw. in einer SOI-Technologie verwendet
werden kann.
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Ein
Vorteil eines Ausführungsbeispiels
der Erfindung kann darin gesehen werden, dass der Dioden-Stack während eines
ESD-Entladungs-Ereignisses in Vorwärts-Leitung (forward conduction)
bzw. Durchlass-Richtung betrieben wird (und nicht in dem kritischeren
Durchbruchs-Modus), um die ESD-Spannung effektiv zu begrenzen und
den Strom abzuleiten. Aufgrund thermodynamischer Bedingungen weisen
die Dioden des Stacks, verglichen mit anderen ESD-Schutz-Elementen,
intrinsisch die – für eine gegebene
Technologie – höchstmögliche ESD-Robustheit auf.
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Das
ESD-Schutz-Element kann einen oder mehrere Gate-Bereiche (Gates)
aufweisen. Alternativ kann ein ESD-Schutz-Element ohne Gate-Bereich realisiert
werden, zum Beispiel in einer Prozess-Technologie, in der eine Silizid-Blockierung
verfügbar
ist. Ein Vorteil der Prozess-Option des Silizid-Blockierens kann darin gesehen werden,
dass in diesem Fall das Bilden von (ESD-empfindlichen) Gate-Oxiden
vermieden werden kann, und dass außerdem ein Bilden von Gate-Verbindungen nicht
notwendig ist.
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Ein
anderer Vorteil eines Ausführungsbeispiels
der Erfindung kann darin gesehen werden, dass bei dem ESD-Schutz-Element
im Gegensatz zu herkömmlichen
ESD-Lösungen
kein Substrat-Kontakt bzw. Body-Kontakt erforderlich ist.
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Ein
anderer Vorteil eines Ausführungsbeispiels
der Erfindung kann darin gesehen werden, dass das ESD-Schutz-Element
kompatibel ist zu anderen Elementen bzw. Devices einer MuGFET-Prozess-Technologie
und/oder einer SOI-Prozess-Technologie.
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Zum
Beispiel wird, im Gegensatz zu herkömmlichen Lösungen, kein Polysilizium als Gate-Material
benötigt.
Die in dem ESD-Schutz-Element
ausgebildeten Dioden sind vollständig
kompatibel mit Metall-Gate-Prozessen.
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Ein
anderer Vorteil eines als Dioden-Stack eingerichteten ESD-Schutz-Elementes
beispielsweise gegenüber
auf Bulk-Technologien
beruhenden Devices kann darin gesehen werden, dass bei dem ESD-Schutz-Element
die Anzahl der Dioden in dem Stack erhöht werden kann, ohne dass ein überproportional
erhöhter
Leckstrom auftritt, da in SOI kein parasitärer Darlington-Transistor gebildet
wird.
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Ein
ESD-Schutz-Element ohne Gate und mit einer Silizid-Blockierung ermöglicht das
Erzeugen eines oder mehrerer zusätzlicher
N+/P+-Übergänge, was
vorteilhaft sein kann wegen deren sehr geringen Durchbruchspannung
und/oder deren Widerstandscharakteristik. Diese N+/P+-Übergänge können automatisch
in den Dioden-Stack integriert werden.
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Ausführungsbeispiele
der Erfindung sind in den Figuren dargestellt und werden im Folgenden näher erläutert. In
den Figuren sind gleiche oder ähnliche
Elemente, soweit sinnvoll, mit gleichen oder identischen Bezugszeichen
versehen. Die in den Figuren gezeigten Darstellungen sind schematisch
und daher nicht maßstabsgetreu
gezeichnet.
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Es
zeigen
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1A ein
ESD-Schutz-Element gemäß einem
Ausführungsbeispiel
der Erfindung;
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1B ein
ESD-Schutz-Element gemäß einem
anderen Ausführungsbeispiel
der Erfindung;
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2 ein
ESD-Schutz-Element gemäß einem
anderen Ausführungsbeispiel
der Erfindung;
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3 ein
ESD-Schutz-Element gemäß einem
anderen Ausführungsbeispiel
der Erfindung;
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4 ein
ESD-Schutz-Element gemäß einem
anderen Ausführungsbeispiel
der Erfindung;
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5A eine
Layout-Darstellung einer ESD-Schutz-Einrichtung gemäß einem Ausführungsbeispiel
der Erfindung;
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5B ein
Schaltkreis-Schema zu der in 5A dargestellten
ESD-Schutz-Einrichtung.
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6 ein
ESD-Schutz-Element gemäß einem
anderen Ausführungsbeispiel
der Erfindung.
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1A zeigt
ein ESD-Schutz-Element 100 gemäß einem ersten Ausführungsbeispiel
der Erfindung. Das ESD-Schutz-Element 100 weist eine Mehrzahl,
genauer n ∊ N, von miteinander in Serie geschalteten Dioden
D1, D2, ..., Dn auf, welche in einem zusammenhängenden
Aktivgebiet 102 ("Active area") ausgebildet sind.
In dem in 1A gezeigten Ausführungsbeispiel
sind beispielhaft vier Dioden dargestellt (d.h, n = 4). Allgemein
kann eine beliebige Anzahl n (n ∊ N, n ≥ 2 ) von miteinander in Serie
geschalteten Dioden D1, D2,
..., Dn in dem Aktivgebiet 102 ausgebildet
sein, wobei die Anzahl der Dioden angepasst sein kann an die jeweiligen
Betriebsbedingungen (z.B. Betriebsspannungen), unter welchen das
ESD-Schutz-Element 100 bzw.
ein elektrischer Schaltkreis, in dem das ESD-Schutz-Element 100 verwendet
wird, betrieben wird.
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Anschaulich
ist das ESD-Schutz-Element 100 als Dioden-Stack (auch Dioden-Kette
genannt) aus n in Serie geschalteten Dioden D1,
D2, ..., Dn ausgebildet,
wobei die Dioden D1, D2,
..., Dn des Dioden-Stacks 100 in
einem gemeinsamen Aktivgebiet 102 ausgebildet sind bzw.
ein einziges Aktivgebiet 102 gemeinsam nutzen.
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Das
ESD-Schutz-Element 100 weist eine Silizium-auf-Isolator-Struktur 103 auf
mit einer vergrabenen Oxidschicht 104 (BOX: Buried Oxide)
und einer auf der vergrabenen Oxidschicht 104 ausgebildeten
Silizium-Schicht (nicht gezeigt im Ausgangszustand). Das Aktivgebiet 102 ist
in der Silizium-Schicht auf
der vergrabenen Oxidschicht 104 ausgebildet und ist lateral
mittels elektrisch isolierender Bereiche 105, welche als
flache Grabenisolations-Bereiche (STI: Shallow Trench Isolation)
ausgebildet sind, elektrisch isoliert.
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Das
ESD-Schutz-Element 100 weist eine Mehrzahl von ersten dotierten
Bereichen 106 auf, welche stark p-dotiert (P+) sind. Ferner
weist das ESD-Schutz-Element 100 eine Mehrzahl von zweiten dotierten
Bereichen 107 auf, welche stark n-dotiert (N+) sind. Jede der in dem Aktivgebiet 102 ausgebildeten
Dioden D1 bis Dn des
ESD-Schutz-Elementes 100 weist jeweils einen ersten dotierten
Bereich 106 und einen zweiten dotierten Bereich 107 auf,
wobei zwischen dem ersten dotierten Bereich 106 und dem zweiten
dotierten Bereich 107 jeder Diode jeweils ein intrinsischer
Bereich 108 ausgebildet ist. Alternativ können die
Bereiche 108 als schwach dotierte Bereiche ausgebildet
sein, zum Beispiel als schwach p-dotierte
oder als schwach n-dotierte Bereiche, beispielsweise eine Dotierstoffkonzentration
von ungefähr
kleiner als 1018 cm–3 aufweisend.
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Die
Dioden D1 bis Dn grenzen
aneinander, derart, dass für
alle k (k ∊, 1 ≤ k ≤ n–1) gilt,
dass der zweite dotierte Bereich 107 der k-ten Diode Dk und der erste dotierte Bereich 106 der
(k+1)-ten Diode Dk+1 eine gemeinsame Grenzfläche 167 aufweisen. Zum
Beispiel weisen der zweite dotierte Bereich 107 der ersten
Diode D1 und der erste dotierte Bereich 106 der
zweiten Diode D2 eine gemeinsame Grenzfläche 167 auf.
Anschaulich ist zwischen je zwei benachbarten Dioden Dk und
Dk+1 ein pn-Übergang 167 ausgebildet.
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Das
ESD-Schutz-Element 100 weist ferner n Gate-Bereiche G1, G2, ..., Gn auf, wobei auf bzw. über jedem der intrinsischen
Bereiche 108 jeweils ein Gate-Bereich ausgebildet ist.
Mit anderen Worten gilt für
alle k (k ∊ N, 1 ≤ k ≤ n), dass
der k-te Gate-Bereich Gk auf bzw. über dem
k-ten intrinsischen Bereich 108, d.h. dem intrinsischen
Bereich 108 der k-ten Diode Dk ausgebildet
ist. Jeder Gate-Bereich
weist jeweils eine elektrisch isolierende Schicht 109' (Gate-Dielektrikum)
auf, welche auf dem jeweiligen intrinsischen Bereich 108 ausgebildet
ist, sowie eine auf der elektrisch isolierenden Schicht 109' ausgebildete
elektrisch leitfähige
Gate-Schicht 109''. Die elektrisch
isolierende Schicht 109' kann
als Oxidschicht bzw. Gate-Oxid ausgebildet sein. Die elektrisch
leitfähige Gate-Schicht 109'' ist als Metall-Schicht ausgebildet. Anschaulich
sind die Dioden D1, D2 ...,
Dn des ESD-Schutz-Elementes 100 als
gated Dioden ausgebildet, wobei die Gates als Metall-Gates ausgebildet sind.
Alternativ können
die Gates als Polysilizium-Gates ausgebildet sein, vgl. 1B.
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Die
hoch dotierten Bereiche 106 und 107 sind silizidiert,
d.h. eine Silizid-Schicht 110 ist auf bzw. in einem oberen Teilbereich
jedes ersten dotierten Bereiches 106 und auf bzw. in einem
oberen Teilbereich jedes zweiten dotierten Bereiches 107 ausgebildet.
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Anschaulich
sind die hochdotierten Bereiche 106, 107 der Dioden
D1, D2 ..., Dn mit der Silizid-Schicht 110 bedeckt.
Insbesondere gilt für
alle k (k ∊ N, 1 ≤ k ≤ n–1), dass
der zweite dotierte Bereich 107 der k-ten Diode Dk und der erste dotierte Bereich 106 der
(k+1)-ten Diode Dk+1 eine gemeinsame Silizid-Schicht 110 aufweisen,
mittels derer anschaulich der pn-Übergang an der Grenzfläche 167 zwischen den
benachbarten Dioden Dk und Dk+1 elektrisch überbrückt wird.
Mit anderen Worten werden die einzelnen Dioden des Dioden-Stacks 100 mittels
der Silizid-Schicht 110 miteinander elektrisch verbunden.
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In
diesem Zusammenhang ist anzumerken, dass während der Herstellung des ESD-Schutz-Elementes 100 eine
Silizidierung der ersten dotierten Bereiche 106 und/oder
der zweiten dotierten Bereiche 107 so erfolgen kann, dass
ein elektrischer Kontakt der Silizid-Schicht 110 mit einem
oder mehreren intrinsischen Bereichen 108 vermieden wird
(zum Beispiel mittels Ausbildens von Gate-Spacern), vgl. auch die
Beschreibung des in 4 gezeigten Ausführungsbeispiels.
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Auf
dem ersten dotierten Bereich 106 der ersten Diode D1 bzw. auf der auf dem ersten dotierten Bereich 106 ausgebildeten
Silizid-Schicht 110 sowie auf dem zweiten dotierten Bereich 107 der
n-ten Diode Dn bzw. auf der auf dem zweiten
dotierten Bereich 107 ausgebildeten Silizid-Schicht 110 ist
jeweils ein elektrischer Kontakt 111 ausgebildet, und auf
dem elektrischen Kontakt 111 ist jeweils eine Metallschicht 111a ausgebildet.
Mittels des elektrischen Kontakts 111 und der Metallschicht 111a können der
erste dotierte Bereich 106 der ersten Diode D1 bzw.
der zweite dotierte Bereich 107 der n-ten Diode Dn elektrisch kontaktiert
werden, zum Beispiel mit einem hohen elektrischen Potential bzw.
mit einem niedrigen elektrischen Potential des Schaltkreises. Der
erste dotierte Bereich 106 der ersten Diode D1 bildet
anschaulich eine Anode (durch "Anode" in 1A gekennzeichnet)
des ESD-Schutz-Elementes 100,
und der zweite dotierte Bereich 107 der n-ten Diode Dn bildet anschaulich eine Kathode (durch "Cathode" in 1A gekennzeichnet)
des ESD-Schutz-Elementes 100.
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Allgemein
bilden der erste dotierte Bereich 106 und der zweite dotierte
Bereich 107 der k-ten Diode Dk (1 ≤ k ≤ n) einen
Anoden-Bereich bzw. einen Kathoden-Bereich der Diode Dk,
wobei für
1 ≤ k ≤ n–1 gilt,
dass die Kathode (N+-Bereich 107) der k-ten Diode Dk und die Anode (P+-Bereich 106)
der (k+1)-ten Diode Dk+1 einen pn-Übergang
bilden, und wobei weiterhin die Anode der ersten Diode D1 und die Kathode der n-ten Diode Dn anschaulich als Anschlussbereiche des ESD-Schutz-Elementes 100 dienen.
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Ferner
gilt für
alle k (1 ≤ k ≤ n), dass
der k-te Gate-Bereich
Gk mit dem ersten dotierten Bereich 106 (d.h.
der Anode) der k-ten Diode Dk und/oder mit dem
zweiten dotierten Bereich 107 (d.h. der Kathode) der (k–1)-ten
Diode Dk–1 elektrisch
gekoppelt ist. Dazu sind auf den entsprechenden ersten dotierten Bereichen 106 (P+-Bereichen 106)
und zweiten dotierten Bereichen 107 (N+-Bereichen 107)
bzw. auf der darauf ausgebildeten Silizid-Schicht 110 elektrische
Kontakte 111 ausgebildet, welche elektrischen Kontakte 111 mit
dem entsprechenden Gate-Bereich Gk elektrisch
gekoppelt sind (in 1A schematisch dargestellt durch
die elektrischen Kopplungslinien 112). Zum Beispiel ist
der zweite Gate-Bereich
G2 mit dem ersten dotierten Bereich 106,
d.h. dem P+-Anoden-Bereich 106 der
zweiten Diode D2 und dem zweiten dotierten
Bereich 107, d.h. dem N+-Kathoden-Bereich 107 der
ersten Diode D1 elektrisch gekoppelt.
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Anschaulich
wird bei dem in 1A gezeigten Ausführungsbeispiel
des ESD-Schutz-Elementes 100 mittels der elektrischen Kopplungen 112 erreicht, dass
ein Gate-Bias-Potential
des k-ten Gate-Bereiches Gk direkt von dem
entsprechenden Anoden-Anschluss (d.h. der P+-Implantation) der k-ten
Diode Dk abgegriffen werden kann. Unter
dieser Bias-Bedingung kann ein n-leitender Kanal in dem zwischen dem
ersten dotierten Bereich 106 und dem zweiten dotierten
Bereich 107 der Diode Dk ausgebildeten
intrinsischen Bereich 108, anders ausgedrückt in dem Body-Bereich
der Diode Dk, gebildet werden. Ein dadurch
in dem Body-Bereich 108 erzeugter MOS-Strom kann sich dem
Vorwärts-Dioden-Strom überlagern,
so dass bei einem ESD-Ereignis ein verbessertes Strom-Leitungs-Verhalten
erreicht werden kann.
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Bei
Verwendung eines Midgap-Gate-Materials kann der Gate-Bereich Gk einer Diode Dk alternativ
auch mit der entsprechenden Kathode der Diode Dk elektrisch
gekoppelt werden, so dass ein p-Kanal in dem Body-Bereich gebildet
werden kann, vgl. das im Folgenden im Zusammenhang mit 1B beschriebene
Ausführungsbeispiel.
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1B zeigt
ein ESD-Schutz-Element 150 gemäß einem anderen Ausführungsbeispiel
der Erfindung. Das ESD-Schutz-Element 150 unterscheidet
sich von dem in 1A gezeigten ESD-Schutz-Element 100 dadurch,
dass die elektrische leitfähige
Gate-Schicht 109'' jedes Gate-Bereichs Gk (1 ≤ k ≤ n) als Polysilizium-Schicht
ausgebildet ist. Ferner sind bei dem in 1B gezeigten ESD-Schutz-Element 150 sowohl
die hoch dotierten Bereiche 106, 107 als auch
die Gate-Bereiche G1, G2, ...,
Gn silizidiert, d.h. die Silizid-Schicht 110 ist
zusätzlich
auf bzw. in einem oberen Teilbereich jedes Gate-Bereiches G1,
G2, ..., Gn ausgebildet.
Anschaulich sind sowohl die Gates G1, G2, ..., Gn als auch
die hochdotierten Bereiche 106, 107 der Dioden
D1, D2 ..., Dn mit der Silizid- Schicht 110 bedeckt. Weiterhin sind
bei dem ESD-Schutz-Element 150 die
Gate-Bereiche G1, G2,
..., Gn jeweils mit dem zweiten dotierten Bereich 107 (N+-Kathoden-Bereich 107)
der entsprechenden Diode D1, D2,
..., Dn und/oder mit dem angrenzenden ersten
dotierten Bereich 106 (P+-Anoden-Bereich 106)
der benachbarten Diode elektrisch gekoppelt. Mit anderen Worten
gilt in diesem Fall für alle
k (1 ≤ k ≤ n), dass
der k-te Gate-Bereich Gk mit dem zweiten
dotierten Bereich 107 (d.h. der Kathode) der k-ten Diode
Dk und/oder mit dem ersten dotierten Bereich 106 (d.h.
der Anode) der (k+1)-ten Diode Dk+1 elektrisch
gekoppelt ist. Anschaulich kann das Bias-Potential des k-ten Gate-Bereiches Gk somit von dem entsprechenden Kathoden-Anschluss
(d.h. der N+-Implantation) der k-ten Diode Dk abgegriffen
werden. Unter dieser Bias-Bedingung
kann ein p-leitender Kanal in dem jeweiligen intrinsischen Bereich 108 (Body-Bereich)
der Diode Dk gebildet werden. Analog zu
dem im Zusammenhang mit 1A beschriebenen
ESD-Schutz-Element 100 kann auch bei dem ESD-Schutz-Element 150 während eines
ESD-Ereignisses ein MOS-Strom
dem Vorwärts-Dioden-Strom überlagert
werden, so dass wiederum ein verbessertes Strom-Leitungs-Verhalten
erreicht werden kann.
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Gemäß alternativen
Ausgestaltungen der Erfindung können
sowohl bei dem in 1A gezeigten ESD-Schutz-Element 100 als
auch bei dem in 1B gezeigten ESD-Schutz-Element 150 optional auf
einem oder mehreren der zwischen den Gate-Bereichen ausgebildeten Teilbereiche
der Silizid-Schicht 110 jeweils eine oder mehrere Dummy-Kontakt-Strukturen
bzw. Dummy-Kontakte ausgebildet sein, welche Dummy-Kontakte als
zusätzliche
Wärmesenke
dienen (nicht direkt gezeigt in 1A bzw. 1B,
vgl. 4 und zugehörige
Beschreibung). Die Dummy-Kontakte können beispielsweise so auf
einem Silizid-Teilbereich 110 ausgebildet
sein, dass sie in einer Linie mit einem in 1A bzw. 1B gezeigten
entsprechenden Kontakt 111 für den Gate-Bias-Abgriff liegen,
d.h. anschaulich auf einer Geraden, welche senkrecht zur Zeichenebene der 1A bzw. 1B durch
den entsprechenden Kontakt 111 verläuft.
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2 zeigt
ein ESD-Schutz-Element 200 gemäß einem anderen Ausführungsbeispiel
der Erfindung. Das ESD-Schutz-Element 200 unterscheidet
sich von den in 1A und 1B gezeigten ESD-Schutz-Elementen 100 bzw. 150 unter
anderem dadurch, dass bei dem ESD-Schutz-Element 200 eine
Silizidierung der Gate-Bereiche
(Gates) G1, G2, ...,
Gn sowie der Verbindungen zwischen den einzelnen
Dioden verhindert bzw. blockiert ist. Das Blockieren der Silizidierung
kann mit Hilfe einer Maske erfolgen. Der Umriss des Silizid-blockierten
Bereiches ist in 2 schematisch mittels der Umrisslinie 201 dargestellt.
Zwischen den hochdotierten N+-Bereichen 107 und P+-Bereichen 106 zweier
benachbarter Dioden ist jeweils ein pn-Übergang 167 ausgebildet.
Mit anderen Worten ist für
je zwei benachbarte Dioden Dk, Dk+1 ein pn-Übergang 167 zwischen
dem zweiten dotierten Bereich 107 (N+) der k-ten Diode
Dk und dem ersten dotierten Bereich 106 (P+)
der (k+1)-ten Diode Dk+1 ausgebildet.
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Mittels
der pn-Übergänge 167 kann
ein DC-Leckstrom des ESD-Schutz-Elementes
reduziert werden, und während
eines ESD-Entladungs-Ereignisses,
bei dem ein hoher ESD-Strom fließt, kann an den (in Sperrrichtung
betriebenen) pn-Übergängen 167 ein
zusätzlicher
Spannungsabfall erfolgen.
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Anschaulich
sind die Dioden D1, D2,
..., Dn des ESD-Schutz-Elementes 200 (wie bei den ESD-Schutz-Elementen 100 und 150)
als gated Dioden ausgebildet, jedoch nicht mittels der Silizid-Schicht 110 elektrisch
miteinander verbunden. Die pn-Übergänge 167 zwischen
den einzelnen Dioden sind somit im Unterschied zu den in 1A und 1B gezeigten
Ausführungsbeispielen
nicht elektrisch überbrückt.
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Gemäß dem in 2 gezeigten
Ausführungsbeispiel
sind die Gate-Bereiche G1, G2,
..., Gn des ESD-Schutz-Elementes 200 als
elektrisch freischwebende (floating) Gates ausgebildet. In alternativen
Ausgestaltungen der Erfindung können
die Gate-Bereiche G1, G2,
..., Gn des ESD-Schutz-Elementes 200 mit
einem Bias-Potential elektrisch gekoppelt werden, zum Beispiel in
analoger Weise wie im Zusammenhang mit 1A bzw. 1B beschrieben
wurde.
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3 zeigt
ein ESD-Schutz-Element 300 gemäß einem anderen Ausführungsbeispiel
der Erfindung. Das ESD-Schutz-Element 300 unterscheidet
sich von dem in 2 gezeigten ESD-Schutz-Element 200 anschaulich
dadurch, dass die Dioden D1, D2,
..., Dn des ESD-Schutz-Elementes 300 als
non-gated Dioden, d.h. als Dioden ohne Gate-Bereich bzw. Gate, ausgebildet
sind.
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Die
Dioden können
mittels Silizid-Blockierens realisiert werden. Der gesamte Dioden-Stack 300 (mit
Ausnahme der Silizid-Bereiche 110 unter den elektrischen
Kontakten 111) ist Silizid-blockiert, wobei der Silizid-blockierte
Bereich wiederum schematisch mittels der Umrisslinie 201 dargestellt
ist. Wie bei dem in 2 gezeigten ESD-Schutz-Element 200 sind
zwischen den einzelnen Dioden pn-Übergänge (N+/P+-Übergänge) 167 ausgebildet. Die
ersten dotierten Bereiche 106 (P+-Bereiche 106) und/oder
die zweiten dotierten Bereiche 107 (N+-Bereiche 107)
können
so stark dotiert sein, dass die pn-Übergänge 167 anschaulich
und näherungsweise als
ohmsche Übergänge wirken
wobei bestehende Potentialbarrieren von Vorteil sind (siehe nächster Absatz).
Die Dotierstoffkonzentration in den ersten dotierten Bereichen 106 und/oder
den zweiten dotierten Bereichen 107 kann beispielsweise
größer als 1020 cm–3 sein.
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Ein
Vorteil der in 3 gezeigten Ausführungsform
kann darin gesehen werden, dass für eine vorgegebene Betriebsspannung
eine geringere Anzahl n an Dioden D1, D2,..., Dn benötigt wird.
Mittels der zusätzlichen
pn-Übergänge 167 können beispielsweise
der Leckstrom des ESD-Schutz-Elementes 300 und die On-Spannung
während
eines ESD-Ereignisses beeinflusst werden.
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4 zeigt
ein ESD-Schutz-Element 400 gemäß einem anderen Ausführungsbeispiel
der Erfindung. Die Dioden D1, D2,
..., Dn des ESD-Schutz-Elementes 400 sind
wie bei dem in 3 gezeigten ESD-Schutz-Element 300 als non-gated
Dioden ausgebildet, wobei im Unterschied zu dort die N+/P+-Übergänge 167 des
hier gezeigten ESD-Schutz-Elementes 400 mittels Silizid-Bereichen 110 kurzgeschlossen
sind. Das Ausbilden der Silizid-Schicht 110 bzw. der Silizid-Bereiche 110 auf
den ersten dotierten Bereichen 106 und den zweiten dotierten
Bereichen 107 (bzw. in oberen Teilbereichen der hochdotierten
Bereiche 106, 107) kann unter Verwendung einer
geeigneten Maske erfolgen, derart, dass die intrinsischen Bereiche 108 von
der Silizidierung ausgenommen sind. Die Umrisse der Silizid-blockierten
Bereiche sind in 4 schematisch mittels der Umrisslinien 401 dargestellt.
Die Silizid-Bereiche 110 sind,
wie in 4 dargestellt, so ausgebildet, dass ein elektrischer
Kontakt zwischen der Silizid-Schicht 110 und einem intrinsischen
Bereich 108 vermieden ist.
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Bei
dem in 4 gezeigten ESD-Schutz-Element 400 kann
es aufgrund des Überbrückens (mit
anderen Worten Kurzschließens) der
pn-Übergänge 167 mittels
der Silizid-Bereiche 110 während eines ESD-Ereignisses
dazu kommen, dass ein nicht unwesentlicher Anteil des ESD-Entlade-Stromes
durch die flachen Silizid-Bereiche 110 fließt. Das
Einengen des hohen ESD-Stromes auf die schmalen Silizid-Bereiche 110 kann
zu einem Erwärmen
der Silizid-Bereiche 110 und damit des ESD-Schutz-Elementes 400 führen.
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Um
die entstehende Wärme
effektiver ableiten zu können,
können
auf bzw. über
einem oder mehreren der silizidierten pn-Übergänge 167, mit anderen
Worten auf einem oder mehreren der Silizid-Streifen 110,
welche benachbarte Dioden miteinander elektrisch verbinden, wahlweise
jeweils eine oder mehrere Dummy-Kontakt-Strukturen bzw. Dummy-Kontakte 411 ausgebildet
sein. Die Dummy-Kontakt-Strukturen 411 können typischerweise
in einer oder mehreren Reihen auf den Silizid-Bereichen 110 angeordnet sein.
Unter einem Dummy-Kontakt 411 ist in diesem Zusammenhang
ein Kontakt zu verstehen, welcher eine ähnliche Struktur aufweist wie
die elektrischen Kontakte 111, jedoch im Gegensatz zu diesen
nicht zum elektrischen Kontaktieren verwendet wird. Auf einem Dummy-Kontakt 411 kann
außerdem
optional eine Metallschicht 411a bzw. ein Metallstreifen 411a ausgebildet
sein.
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Ein
Vorteil des Ausbildens von einem oder mehreren Dummy-Kontakten 411 (und
wahlweise Dummy-Metallstreifen 411a) kann darin gesehen werden,
dass eine verbesserte Device-Kühlung,
mit anderen Worten eine verbesserte Kühlung des ESD-Schutz-Elementes 400,
erreicht werden kann, da die Wärme,
welche während
eines ESD-Ereignisses in den flachen Silizid-Bereichen 110 entsteht, mittels
der Kontakte 411 (und gegebenenfalls der auf den Kontakten
ausgebildeten Metallstreifen 411a) besser abgeleitet werden
kann. Anschaulich dienen die Kontakte 411 und die Metallstreifen 411a als
zusätzliche
Wärmesenke
des ESD-Schutz-Elementes 400.
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In
diesem Zusammenhang ist anzumerken, dass das Ausbilden von Dummy-Kontakten 411 bzw. Dummy-Metallstreifen 411a nicht
zu einem erhöhten Flächenbedarf
des Device-Layouts führt.
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Gemäß einer
alternativen (nicht gezeigten) Ausgestaltung der Erfindung können die
Dummy-Kontakte 411 auch direkt auf einem oder mehreren
der ersten dotierten Bereiche 106 bzw. zweiten dotierten
Bereiche 107 ausgebildet sein, d.h. auf einem oder mehreren
nicht-silizidierten Bereichen 106, 107.
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Die
in 1A bis 4 gezeigten ESD-Schutz-Elemente
weisen beispielhaft eine SOI-Struktur auf. Alternativ können die
im vorangegangenen beschriebenen ESD-Schutz-Elemente auch eine Fin-Struktur
aufweisen bzw. in einer FinFET- bzw. MuGFET-Technologie realisiert werden.
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5A zeigt
eine Layout-Darstellung einer ESD-Schutz-Einrichtung 500' gemäß einem Ausführungsbeispiel
der Erfindung, welche ESD-Schutz-Einrichtung 500' zur Verwendung
als ESD-Schutz in einem elektrischen Schaltkreis dient, und 5B zeigt
ein zu der Layout-Darstellung entsprechendes elektrisches Schaltschema 550.
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Die
ESD-Schutz-Einrichtung 500' weist
eine Mehrzahl (in dem gezeigten Ausführungsbeispiel drei, allgemein
m ∊ N ) von ersten ESD-Schutz-Elementen 500a auf,
sowie ein zweites ESD-Schutz-Element 500b.
Die ersten ESD-Schutz-Elemente 500a sind zueinander parallel geschaltet
und sind ferner zu dem zweiten ESD-Schutz-Element 500b parallel
geschaltet, vgl. das in 5B gezeigte
korrespondierende elektrische Schaltschema 550. Die ersten
ESD-Schutz-Elemente 500a und das zweite ESD-Schutz-Element 500b sind
ferner parallel geschaltet zu mindestens einem vor einem ESD-Ereignis
zu schützenden
Element des elektrischen Schaltkreises (nicht gezeigt). Die ersten
ESD-Schutz-Elemente 500a weisen jeweils n (n ∊ N,
n ≥ 2) miteinander
in Serie geschaltete Dioden Ddis,1, Ddis,2, ..., Ddis,n auf,
und das zweite ESD-Schutz-Element 500b weist n miteinander
in Serie geschaltete Dioden Dbias,1, Dbias,2, ..., Dbias,n auf.
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Anschaulich
weist die ESD-Schutz-Einrichtung 500' mehrere (in dem gezeigten Beispiel
drei) parallele Entladungs-Pfade 500a auf, wobei jeweils ein
erstes ESD-Schutz-Element 500a als ein Entladungs-Pfad 500a wirkt.
Die ersten ESD-Schutz-Elemente 500a weisen im Querschnitt
(entlang der in 5A eingezeichneten Querschnittslinie
A-A') eine ähnliche
Struktur auf wie das in 1A gezeigte ESD-Schutz-Element 100,
wobei jedoch gemäß dem in 5A gezeigten Ausführungsbeispiel
die Kontakte 111 für
den Gate-Potential-Abgriff
entfallen.
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Mit
anderen Worten sind die in einem ersten ESD-Schutz-Element 500a bzw.
Entladungs-Pfad (discharge path) ausgebildeten Dioden Ddis,1,
Ddis,n als gated Dioden ausgebildet, wobei
für alle
k (k ∊ N, 1 ≤ k ≤ n) gilt,
dass jeweils ein gemeinsamer Gate-Bereich Gc,k auf
bzw. über
den k-ten intrinsischen Bereichen (in der in 5A gezeigten
Layout-Darstellung sind die intrinsischen Bereiche von den Gate-Bereichen
verdeckt, vgl. 1A) aller ersten ESD-Schutz-Elemente 500a gemeinsam
ausgebildet ist. Zum Beispiel ist ein erster gemeinsamer Gate-Bereich
Gc,1 auf allen ersten intrinsischen Bereichen, d.h.
auf den in den jeweiligen ersten Dioden Ddis,1 ausgebildeten
intrinsischen Bereichen, gemeinsam ausgebildet.
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Es
gilt ferner für
alle k (k ∊ N, 1 ≤ k ≤ n), dass der
k-te gemeinsame Gate-Bereich Gc,k auf bzw. über dem
k-ten intrinsischen Bereich des zweiten ESD-Schutz-Elementes 500b ausgebildet
ist und mittels elektrischer Kontakte 111 und elektrischer Verbindungsleitungen 511a (zum
Beispiel metallischer Verbindungen) mit dem ersten dotierten Bereich 106 der
k-ten Diode Dbias,k des zweiten ESD-Schutz-Elementes 500b und/oder
mit dem zweiten dotierten Bereich 107 der (k–1)-ten
Diode Dbias,k–1 des
zweiten ESD-Schutz-Elementes 500b elektrisch gekoppelt
ist.
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Das
zweite ESD-Schutz-Element 500b dient anschaulich als ein
Bias-Pfad der ESD-Schutz-Einrichtung 500', in dem Sinne, dass mittels des
zweiten ESD-Schutz-Elementes 500b die für eine Ansteuerung der gemeinsamen
Gate-Bereiche Gc,1, Gc,2,
..., Gc,n erforderlichen Gate-Potentiale
bzw. Bias-Potentiale bereitgestellt werden können. Die Gate-Potentiale werden
anschaulich an den Anoden-Bereichen 106 des zweiten ESD- Schutz-Elementes 500b abgegriffen
und mittels der gemeinsamen Gate-Bereiche Gc,1,
Gc,2, ..., Gc,n dem
zweiten ESD-Schutz-Element 500b sowie
allen ersten ESD-Schutz-Elementen 500a gemeinsam bereitgestellt.
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In
einer alternativen Ausgestaltung der Erfindung können die Gate-Potentiale an
den Kathoden-Bereichen 107 des zweiten ESD-Schutz-Elementes 500b abgegriffen
werden (vgl. 1B). In diesem Fall gilt entsprechend
für alle
k (k ∊ N, 1 ≤ k ≤ n), dass
der k-te gemeinsame Gate-Bereich Gc,k mit dem
zweiten dotierten Bereich 107 der k-ten Diode Dbias,k des zweiten ESD-Schutz-Elementes 500b und/oder
mit dem ersten dotierten Bereich 106 der (k+1)-ten Diode
Dbias,k+1 des zweiten ESD-Schutz-Elementes 500b elektrisch
gekoppelt ist.
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Die
ESD-Schutz-Einrichtung 500' kann
in einer SOI-Technologie ausgebildet sein, alternativ in einer FinFET-Technologie
bzw. MuGFET-Technologie. Mit anderen Worten können die ersten ESD-Schutz-Elemente 500a bzw.
das zweite ESD-Schutz-Element 500b der ESD-Schutz-Einrichtung 500' eine SOI-Struktur
bzw. alternativ eine Fin-Struktur (Finne) aufweisen.
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Bei
einer in einer FinFET-Technologie bzw. MuGFET-Technologie ausgebildeten ESD-Schutz-Einrichtung 500' kann die Weite
Wdis der Entladungspfade 500a (d.h.
der als Finnen ausgebildeten ersten ESD-Schutz-Elemente 500a)
einen Wert aufweisen, welcher typisch ist für die verwendete FinFET- bzw.
MuGFET-Technologie,
zum Beispiel kann die Weite Wdis ungefähr 5 nm
bis 200 nm betragen.
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Bei
Verwendung einer SOI-Technologie kann die Weite Wdis der
ersten ESD-Schutz-Elemente 500a deutlich größer sein
als in einer FinFET/MuGFET-Technologie. Zum Beispiel kann bei Verwendung
einer SOI-Technologie die Weite Wdis ungefähr 200 nm
bis 100 μm
betragen.
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Ein
Aspekt der Erfindung kann darin gesehen werden, dass das Netzwerk
(anschaulich die in 5A gezeigten Kontakte 111 und
Verbindungen 511a), mit dessen Hilfe die Gate-Potentiale
für die
auf bzw. über
den intrinsischen Bereichen ausgebildeten Gate-Bereiche Gc,1, Gc,2, ..., Gc,n bereitgestellt werden, nur einmal erforderlich
ist, da die Bias-Potentiale für
die entsprechenden Gates der parallel geschalteten ESD-Schutz-Elemente 500a in
einer flächeneffizienten
Art und Weise mittels eines einzigen schmalen Bias-Pfades (i.e.
des zweiten ESD-Schutz-Elementes 500b) bereitgestellt werden
können.
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Somit
ist ein sehr flächeneffizientes
Layout geschaffen, da ein Abnehmen der Gate-Bias-Potentiale (anders
ausgedrückt
ein Gate-Bias Pick-Up) nur an einem einzigen ESD-Schutz-Element
erfolgt (i.e. dem zweiten ESD-Schutz-Element bzw. Bias-Pfad 500b),
und die an dem Bias-Pfad 500b abgenommenen Gate-Potentiale dem zweiten
ESD-Schutz-Element 500b und auch allen ersten ESD-Schutz-Elementen 500a gemeinsam
bereitgestellt werden. Das zweite ESD-Schutz-Element 500b bzw.
der Bias-Pfad 500b kann außerdem, wie gezeigt, in einem Randbereich
der ESD-Schutz-Einrichtung 500' ausgebildet sein.
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Das
zweite ESD-Schutz-Element (Bias-Pfad) 500b kann eine Weite
Wbias aufweisen, welche geringer ist als
die Weite Wdis der ersten ESD-Schutz-Elemente
(Entladungs-Pfade) 500a.
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Das
Verhältnis
Wbias/Wdis der Weite
Wbias des Bias-Pfades 500b zur
Weite Wdis der Entladungspfade kann ungefähr 0.001
bis 0.1 betragen.
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Ferner
können
die Entladungs-Pfade 500a eine Länge Ldis aufweisen,
welche geringer ist als die Länge
Lbias des Bias-Pfades 500b. Ldis kann
beispielsweise bis zu 50% kleiner sein als Lbias,
was zu einer deutlichen Platzersparnis im Layout führt.
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Gemäß einer
alternativen (nicht gezeigten) Ausgestaltung der Erfindung weist
die ESD-Schutz-Einrichtung 500' einen zweiten zu den Entladungs-Pfaden 500a parallel
geschalteten Bias-Pfad 500b auf, welcher anschaulich so
ausgebildet ist, dass die ESD-Schutz-Einrichtung 500' ein symmetrisches
Layout aufweist.
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Die
parallel geschalteten ESD-Schutz-Elemente 500a bzw. 500b sind
zu mindestens einem vor einem ESD-Puls zu schützenden Element des elektrischen
Schaltkreises parallel geschaltet, wobei die ersten dotierten Bereiche 106 der
ersten Dioden Ddis,1 bzw. Dbias,1 (anschaulich
die Anoden der ESD-Schutz-Elemente 500a bzw. 500b)
mit einem hohen elektrischen Potential (zum Beispiel einem spannungsführenden
Knoten des elektrischen Schaltkreises) elektrisch gekoppelt sein
können
(dargestellt durch den elektrischen Knoten 551 in 5B),
und wobei die zweiten dotierten Bereiche 107 der n-ten
Dioden Ddis,n bzw. Dbias,n (anschaulich die
Kathoden der ESD-Schutz-Elemente 500a bzw. 500b)
mit einem niedrigen elektrischen Potential (zum Beispiel mit dem
Masse-Potential) elektrisch gekoppelt sein können (dargestellt durch das
Masse-Symbol 552 in 5B).
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Gemäß einem
anderen Ausführungsbeispiel der
Erfindung wird ein ESD-Schutz-Element bereitgestellt, welches mindestens
zwei miteinander in Serie geschaltete Dioden aufweist, wobei die
mindestens zwei Dioden in mindestens zwei voneinander isolierten
Aktivgebieten ausgebildet sind, und wobei das ESD-Schutz-Element eine
Silizium-auf-Isolator-Struktur oder eine Fin-Struktur aufweist.
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6 zeigt
beispielhaft ein solches ESD-Schutz-Element 600. In einer
SOI-Struktur (alternativ in einer Fin-Struktur) sind n (n ∊ N,
n ≥ 2) voneinander
elektrisch isolierte Aktivgebiete 102 ("Active area") ausgebildet. Die miteinander in Serie
geschalteten Dioden D1, D2,
..., Dn des ESD-Schutz-Elementes 600 sind mittels
elektrischer Verbindungen 611a (zum Beispiel metallische
Verbindungsleitungen) miteinander in Serie geschaltet. Das ESD-Schutz-Element 600 kann
in einer SOI-Technologie hergestellt werden, alternativ in einer
FinFET-Technologie bzw. MuGFET-Technologie. Die Dioden D1, D2, ..., Dn sind als gated Dioden ausgebildet, wobei
die Gate-Bereiche G1, G2,
..., Gn der Dioden D 2, ..., Dn jeweils
mit einem der entsprechenden Anschluss-Bereiche der Diode (Anoden-Bereich 106 bzw.
Kathoden-Bereich 107) elektrisch gekoppelt sind (bei dem
in 6 gezeigten ESD-Schutz-Element 600 mit
dem p+-dotierten Anoden-Bereich 106 der entsprechenden
Diode). Das ESD-Schutz-Element 600 ist anschaulich als
Dioden-Stack in einer SOI- bzw. MuGFET-Technologie ausgebildet.
-
In
diesem Dokument sind folgende Veröffentlichungen zitiert:
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- D1, D2, Dn,
Dbias,1 Dbias2, Dbias,n, Ddis,1, Ddis,2, Ddis,n
- Dioden
- G1, G2, Gn
- Gate-Bereiche
- Gc,1, Gc,2, Gc,n
- gemeinsame
Gate-Bereich
- Lbias
- Länge eines
Bias-Pfades
- Ldis
- Länge eines
Entladungs-Pfades
- Wbias
- Weite
eines Bias-Pfades
- Wdis
- Weite
eines Entladungs-Pfades
- 100
- ESD-Schutz-Element
- 102
- Aktivgebiet
- 103
- Silizium-auf-Isolator-Struktur
- 104
- vergrabene
Oxidschicht
- 105
- elektrisch
isolierender Bereich
- 106
- erster
dotierter Bereich
- 107
- zweiter
dotierter Bereich
- 108
- intrinsischer
Bereich
- 109'
- elektrisch
isolierende Schicht
- 109''
- elektrisch
leitfähige Gate-Schicht
- 110
- Silizid-Schicht
- 111
- elektrischer
Kontakt
- 111a
- Metallschicht
- 112
- elektrische
Kopplung
- 150
- ESD-Schutz-Element
- 167
- Grenzfläche
- 200
- ESD-Schutz-Element
- 201
- Silizid-Blockierung
- 300
- ESD-Schutz-Element
-
- 400
- ESD-Schutz-Element
- 401
- Silizid-Blockierung
- 411
- Dummy-Kontakt-Struktur
- 411a
- Metallschicht
- 500'
- ESD-Schutz-Einrichtung
- 500a
- erstes
ESD-Schutz-Element
- 500b
- zweites
ESD-Schutz-Element
- 511a
- elektrische
Verbindung
- 550
- elektrisches
Schaltschema
- 551
- elektrischer
Knoten
- 552
- Masse-Potential
- 600
- ESD-Schutz-Element
- 611a
- elektrische
Verbindung