CN1181548C - 半导体集成电路 - Google Patents

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Abstract

本发明的一种半导体集成电路，具有在绝缘层上具有硅层的硅上绝缘体的衬底，和在上述硅上绝缘体的衬底上形成的静电保护电路，其特征在于：上述静电保护电路具有：被施加笫1电压的第1电源端子；被施加比上述第1电压低的第2电压的第2电源端子；在上述第1、第2电源端子之间反向连接的第1二极管；以及在上述第1、第2电源端子之间正向连接的第2二极管，将上述第2二极管的正向压降电压设定为比供给上述第1、笫2电源端子之间的驱动电压高。

Description

半导体集成电路
技术领域
本发明涉及半导体集成电路以及使用了该电路的半导体集成电路，特别是涉及使用了绝缘栅场效应型晶体管(以下简称为MOSFET)的集成电路的半导体集成电路。
背景技术
图9示出了有关使用了体衬底的MOS集成电路的一般信号端子1509和电源端子1，2的代表性的半导体集成电路。图9中，作为施加在信号端子1509和第1、2电源端子之间的静电的电荷吸收路径，有从信号端子1509经过二极管1503流到示出电位+VDD的第1电源端子1的路径和从示出电位-VSS的第2电源端子2经过二极管1504流到信号端子的路径。另外，还有从第2电源端子2经过二极管1501流到第1电源端子1的路径。更具体地讲，如图9所示，来自焊区端子1506的输入信号经过电阻1505和二极管1503、1504的一端供给形成内部电路的反相器的P型MOSFET1507和N型MOSFET1508的栅极。
图9中，如果把内部电路的P型MOSFET1507和N型MOSFET1508的栅极直接连接在焊区1506上，则在从焊区1506输入了静电的情况下，P型MOSFET1507和N型MOSFET1508的栅极易于被破坏。为了防止这一点，使用了起到阻碍静电冲击作用的电阻1505和吸收电荷作用的二极管1503、1504。另外，如后述那样，二极管1501构成为不仅对于加到第1、2电源端子之间的静电，而且对于加到上述信号端子的静电也起到电荷吸收路径的作用。
另外，在现有的半导体集成电路中，上述起到电荷吸收作用的二极管元件1503在第1电源端子1上流过电荷，二极管1504连接成从第2电源端子2到信号端子1509流过电荷。另外，第1电源端子1和第2电源端子2之间反向连接了二极管1501。这是因为，如果把二极管1501，1503，1504沿着正向连接以与图9相反地流过电荷，则在集成电路中连接电源实际进行工作时，将通过正向的二极管流过漏电流(漏泄电流)。
另外，在使用了硅上绝缘体的衬底的集成电路中(以下简单地记为SOI集成电路)中，通常不存在体衬底中的阱，而是用埋入氧化膜把下方绝缘，周围也由选择性的氧化膜(LOCOS)覆盖。因此，一般不存在相当于位于图9的第1、2电源端子之间的二极管1501。如果改画的话，则如图11所示，在第1、2电源端子之间完全不存在由现有衬底的P阱和N阱形成的二极管。但是，如后述那样，从半导体集成的观点出发，需要与此相当的二极管。从而即使在SOI集成电路中，也如图12那样在第1、2电源端子之间施加二极管1801，或者如图13那样把源极与栅极相互邻接的MOSFET1901连接在第1、2电源端子之间，使得起到与反向二极管相同的作用。或者，如图14那样，在电源之间把分别相互连接了源极和栅极的P型MOSFET2001和N型MOSFET2000进行并联连接以便起到与反向二极管相同的作用，进行与通常体衬底的集成电路相同原理的半导体集成。
进而，在电源端子之间或者信号端子上施加了静电的情况下，在集成电路内部有时引起静电破坏。首先，对于静电施加到信号端子的情况，如果没有用半导体集成电路迅速地吸收其电荷，则经常引起破坏信号端子前面的内部电路。在图9中，易于引起P型MOSFET1507或者N型MOSFET1508的栅极破坏。MOSFET的栅极膜厚与衬底之间用数百到数十埃的非常薄的膜做成，衬底或者源极最终连接到电源上。因此在薄硅氧化膜之间加上高电压而且强电场，导致栅极膜的破坏。从而，在加上了静电时，为了迅速吸收并消失其电荷，如上所述，使用与图9的半导体集成电路或者与其相当的装置。图9的电路中，在信号端子1509，第1电源端子1以及第2电源端子2各自之间的电荷流动考虑为以下4种。即，
(A)信号端子—正电荷，第1电源端子—负电荷
(B)信号端子—负电荷，第1电源端子—正电荷
(C)信号端子—正电荷，第2电源端子—负电荷
(D)信号端子—负电荷，第2电源端子—正电荷
这4种。在现有电路的图9的情况下，(A)和(D)的情况由于二极管1503，或者二极管1504对于电荷正向流过，因此迅速地吸收侵入的静电电荷，防止静电破坏。在(B)和C)的情况下，二极管1503和1504在各自的情况下，对于静电电荷的极性都成为反向。从而在(B)的情况下，负电荷即使是反向也强行地通过二极管1503。或者负电荷首先沿着二极管1504对于电荷以正向逸出，从第2电源端子2向第1电源端子1，通过从存在于衬底的P阱(P-well)到N阱(N-well)的反向二极管1501，逸出到第1电源端子1。在(C)的情况下，正电荷即使是反向也强行地通过二极管1504。或者正电荷首先沿着正向逸出二极管1503，从第1电源端子1到第2电源端子2，通过从存在于衬底的N阱到P阱的反向二极管1501向第2电源端子2逸出。从而(B)和(C)的情况下，由于电荷需要强行地通过反向二极管，因此抗静电能力弱，在比较低的电压下被破坏。另外，作为代表例，图10中示出(C)的情况下静电电荷逸出的状况。
以上说明了在信号端子上施加了静电时的处于电源之间的反向二极管的作用，而在电源端子之间施加了与电源相同极性的静电的情况下，电荷沿着反向从存在于电源端子之间的二极管逸出。另外，在SOI集成电路中由于没有该二极管因此不能够吸收静电电荷，在与电源布线有关的位置的最弱的位置上容易引起破坏。
其次，用图30，图31简单地说明为什么静电电荷通过二极管时沿着正向抗静电能力强，沿着反向抗静电能力弱的机理。图30中，P型扩散层131和N型扩散层132的边界面连接，形成PN二极管。图30示出P型扩散层131是正电位，N型扩散层132是负电位的情况。这种情况下电位的关系对于电荷起到二极管的正向作用，电流在PN边界面的任何地方由于顺畅流过因此电流遍布PN边界面的整个面，在任何位置都同样流动。从而作为二极管整体易于流过电流，而且吸收能力也高。另外，由于二极管自身电流平均地分散流过，因此不存在极度集中的位置，不产生因电流流动引起的二极管自身的破坏。
另一方面，图31的情况示出流过反向时的状况。图31中，P型扩散层141和N型扩散层142的边界面连接，形成PN二极管。图31示出P型扩散层141是负电位，N型扩散层142是正电位的情况。
这种情况下，由于电位的关系成为对于二极管的反向，因此通常不流过电流。然而，在其上强行地施加高电压沿着反向流过电流时，由于PN边界面的离散性，相对地耐压减弱，从易于流过的特定位置开始流动。从而即使超过耐压而电流流出，在PN边界面上当然也不会均匀地沿着反向流过电流，而具有在比较易于流动的位置集中的倾向。图31中示出该电流流动的状况。这样，电流在沿着反向流过二极管时不均匀地流动，具有在特定的位置集中的倾向，因此按二极管的PN边界面的大小的比例，流过电流的能力即吸收能力弱。而且在二极管中由于在特定的易于流动的位置电流集中，因此集中位置的电流密度极高，包含发热，非常容易引起二极管自身的破坏。
由以上所述，具有在二极管正向起作用时抗静电能力非常强而二极管反向起作用时抗静电能力非常弱的特性，按照静电施加情况，即使在低电压下也有可能产生破坏。
另外，在现有的半导体集成电路方式中，如上述那样，必定产生二极管对于电荷仅在反向起作用的情况。为了提高这时的静电耐压，需要增大二极管或者MOSFET的形状，通过增大二极管或者MOSFET的面积来对应反向起作用时的弱的能力。由此增大了添加在各焊区的半导体集成电路的占有芯片面积，存在成本提高或者焊区数或引脚数被限制为不能取得多的问题。
另外，如果加大二极管面积，则与此相伴随，存在增加了起到电容器作用的寄生静电电容，在需要进行高频工作的端子上导致与高频有关的各种特性的恶化或者增加了消耗电流这样的问题。
进而，在SOI集成电路的情况下，如上所述，具有在电源端子之间通常不存在基于PN阱的反向二极管、静电耐压非常弱这样的问题。另外，例如在电源端子之间得用新的二极管或者MOSFET等价地添加了与以往的基于通常体衬底的PN阱的反相二极管相当的二极管。但是，由于从占有面积问题出发，不能够形成与寄生地存在于以往的电源端子之间的P阱和N阱的面积大的二极管相当的二极管，因此仍然存在不能够确保充分的静电耐压的问题。
因而，本发明是鉴于这样的课题、问题而进行的，其目的在于提供在电源端子之间，或者电源端子、信号端子之间具有充分静电耐压的半导体集成电路及其使用了该电路的半导体集成电路。该发明的另一目的在于提供能够以比较小的面积而具有充分的静电耐压的半导体集成电路及其使用了该电路的静电耐压强且因添加了半导体集成电路而寄生静电电容小的、适用于高频工作的半导体集成电路。
发明内容
本发明一形态的一种半导体集成电路，具有在绝缘层上具有硅层的硅上绝缘体的衬底，和在上述硅上绝缘体的衬底上形成的静电保护电路，其特征在于：上述静电保护电路具有：被施加第1电压的第1电源端子；被施加比上述第1电压低的第2电压的第2电源端子；在上述第1、第2电源端子之间反向连接的第1二极管；以及在上述第1、第2电源端子之间正向连接的第2二极管，将上述第2二极管的正向压降电压设定为比供给上述第1、第2电源端子之间的驱动电压高。
如果依据本发明的一形态，则对于施加到第1、第2电源端子之间的静电，无论是正负哪种极性的电荷，对于该电荷，第1、第2二极管中的某一个一定成为正向。从而，起因于静电的电荷经过对于该电荷成为正向的二极管被迅速地吸收、消失。
这里，第2二极管由于在第1、第2电源端子之间正向连接，因此在通常工作时对于施加到第1、第2电源端子的驱动电压的电荷，第2晶体管起到正向作用。然而，把上述第2二极管的正向压降设定为高于供给第1、第2电源端子之间的驱动电压。由此，通常工作时在第2二极管中不流过正向漏电流。
第2二极管可以具有P型扩散层与N型扩散层接触的PN结的结构。这种情况下，第2二极管的正向压降以作为在P型扩散层与N型扩散层的边界面发生的电位差的接触电位(接触电位差)来定义。从而，如果第2二极管的正向压降设定为高于供给第1、第2电源端子之间的驱动电压，则能够防止通常工作时在第2二极管中流过正向漏电流。
上述第2二极管可用串联连接的多个二极管形成。这些多个二极管的每一个具有P型扩散层与N型扩散层接触的PN结构。如果这样做，则把串联连接的二极管的数目取为n个时，第2二极管的正向压降由于成为各个二极管的接触电位的n倍，因此能够使用更高的电源电压。
上述第2二极管可在第1P型扩散层与第1N型扩散层之间，使第2P型或者N型扩散层相互接触配置而形成。这种情况下，第1P型以及N型扩散层的扩散浓度最好设定为比第2P型或者N型扩散层的扩散浓度浓。可以提高第2二极管的接触电位，由此能够使用更高的电源电压。
上述第2二极管可用把漏极以及栅极连接了的MOS晶体管形成。这种情况下，第2二极管的正向压降用MOS晶体管的阈值电压来定义。
上述第2二极管使多个MOS晶体管串联连接而形成。这种情况下多个MOS晶体管的每一个都把漏极以及栅极连接。如果这样做，若把串联连接的MOS晶体管的数目取为n个，则第2二极管的正向压降成为各个MOS晶体管阈值电压的n倍。由此能够使用更高的电源电压。
上述第1二极管可构成为并联连接把源极和栅极连接到上述第1电源端子上的P型MOS晶体管以及把源极和栅极连接到上述第2电源端子上的N型MOS晶体管。如果这样做，则第1二极管可以得到更稳定的特性。
上述第1、第2二极管最好形成在SOI衬底上。如果这样做，则由于第1、第2二极管的周围用绝缘层覆盖，因此能够防止形成多余的寄生二极管。
本发明另一形态的一种半导体集成电路，具有在绝缘层上具有硅层的硅上绝缘体的衬底，和在上述硅上绝缘体的衬底上形成的静电保护电路，其特征在于：上述静电保护电路具有：被施加第1电压的第1电源端子；被施加比上述第1电压低的第2电压的第2电源端子；被施加在上述第1电压以下且在上述第2电压以上的高频信号电压的信号端子；在上述第1电源端子与上述信号端子之间正向连接的第1二极管；在上述信号端子与上述第2电源端子之间正向连接的第2二极管；在上述第1电源端子与上述信号端子之间反向连接的第3二极管；以及在上述信号端子与上述第2电源端子之间反向连接的第4二极管，将上述第1、第2二极管的各自的正向压降设定为比供给上述第1、第2电源端子之间的驱动电压高。
如果依据本发明的该形态，则对于施加到信号端子与第1或者第2电源端子之间的静电，无论是正负哪种极性的电荷，对于该电荷第1～第4二极管中的某一个一定成为正向。从而，起因于静电的电荷经过对于该电荷成为正向的二极管被迅速地吸收、消失。
这里，第1、第2二极管正向连接在信号端子与第1或者第2电源端子之间。因此，在通常工作时对于施加到信号端子与第1或者第2电源端子的驱动电压的电荷，第1、第2二极管起到正向作用。然而，由于上述第、第2二极管的正向压降设定为高于供给第1、第2电源端子之间的驱动电压。因此，通常工作时在第1、第2二极管中不流过正向漏电流。
另外，在本发明的另一形态中，也能够适用在本发明的一形态中所述的各种实施形态。
本发明又一个形态的半导体集成电路的特征在于：
具有：
把多个P型MOS晶体管以及多个N型MOS晶体管连接而构成的逻辑电路；以及
配置在上述逻辑电路周围的输入输出电路，
上述输入输出电路是对上述逻辑电路进行半导体集成的半导体集成电路，包括具备了本发明一形态结构的半导体集成电路。
如果依据本发明的又一形态，则由于上述的半导体集成电路的作用，能够对逻辑电路进行半导体集成。
这里，即使在本发明的半导体集成电路中，也能够适用在本发明的一形态中所述的半导体集成电路的各种实施形态。
特别是，可把具有第1二极管的P型以及N型扩散层至少一方的扩散浓度设定为相同或者高于逻辑电路内的上述多个P型以及N型MOS晶体管的源极中使用的扩散层的扩散浓度。即使把上述扩散层的浓度设定为相等，如果第2晶体管的正向压降(接触电位)设定为高于供给第1、第2电源端子之间的驱动电压，则通常工作时在第2晶体管中也不发生正向漏电流。如果把上述扩散浓度设定为较高，则由于第2二极管的接触电位升高，因此能够使用更高的电源电压。
把形成第2二极管的MOS晶体管的阈值电压设定为高于逻辑电路内的多个P型以及N型MOS晶体管的各自的阈值电压的情况下，同样也能够使用更高的电源电压。
本发明又一形态的半导体集成电路包括具备了本发明其它形态结构的半导体集成电路。
这里，即使在本发明的半导体集成电路中，也能够适用在本发明的其它形态中所述的半导体集成电路的各种实施形态。
附图说明
图1是示出本发明第1实施形态的电路图。
图2是示出更实际地使用了本发明的第1实施形态时的与第2实施形态有关的电路图。
图3是示出本发明第3实施形态的电路图。
图4是示出本发明第4实施形态的电路图。
图5是示出本发明第5实施形态的电路图。
图6是示出本发明第6实施形态的电路图。
图7是示出本发明第7实施形态的电路图。
图8是示出本发明第8实施形态的电路图。
图9是示出更实际地使用现有的半导体集成电路时的电路图。
图10是示出在现有的半导体集成电路中施加了静电时的电荷流动一例的示意图。
图11是示出现有的半导体集成电路一例的电路图。
图12是示出现有的半导体集成电路的又一例的电路图。
图13是示出现有的半导体集成电路的另一例的电路图。
图14是示出现有的半导体集成电路的再一例的电路图。
图15是示出本发明第9实施形态的电路图。
图16是示出更实际地使用本发明第10实施形态时的电路图
图17是示出本发明第11实施形态的电路图。
图18是示出本发明第12实施形态的电路图
图19是示出本发明第13实施形态的电路图。
图20是示出本发明中使用的PN二极管的一例的剖面图。
图21是示出本发明中使用的PN二极管的又一例的剖面图。
图22是示出本发明中使用的PN二极管的又一例的剖面图。
图23是示出本发明中使用的PN二极管的又一例的剖面图。
图24是示出本发明中使用的PN二极管的又一例的剖面图。
图25是示出本发明中使用的PN二极管的又一例的剖面图。
图26是示出本发明中使用的PN二极管的又一例的剖面图。
图27是示出本发明中使用的PN二极管的又一例的剖面图。
图28是示出本发明中使用的PN二极管的又一例的剖面图。
图29是示出本发明中使用的PN二极管的又一例的剖面图。
图30是示出本发明中使用的PN二极管的结面的电流沿着正向流动状态的示意图。
图31是示出本发明中使用的PN二极管结合面的电流沿着反向流动状态的示意图。
图32是示出一般的半导体集成电路的结构例的框图。
具体实施方式
图32示出半导体集成电路的一般结构例。在芯片3610内，密集地配置了基本单元。在逻辑电路区3630内，多个基本单元之间相互连接，形成多个逻辑电路。在该逻辑电路区3630的周围配置了输入输出电路区3620，在该输入输出电路区3620内配置了各个输入输出电路。另外虽然没有进行图示，在各个输入输出电路内分别设置了半导体集成电路。还有虽然没有进行图示，并不限定于图32所示的逻辑电路，也能够使用模拟电路或者存储器电路。本发明主要是涉及该半导体集成电路。
以下示出本发明的详细情况
第1实施形态
图1是示出本发明第1实施形态的电路图。图1中，二极管11、12的每一个由P型扩散层和N型扩散层构成。分别在第1电源端子1上施加电位+VDD，在第2电源端子2上施加电位-VSS。在该第1电源端子1与第2电源端子2之间连接了正向连接的二极管12和反向连接的二极管11。由于这样连接，因此在第1、2电源端子之间施加了静电的情况下，无论其静电的电荷极性是正负的那一种，二极管11、12的某一个对于电荷一定以正向起作用。从而，由于迅速地吸收电荷，而且如果是正向，则二极管自身也难以被破坏，因此可以得到高静电耐压。
进而，在图1中二极管11在使集成电路进行工作时与电源的关系中成为反向极性的二极管，因此没有问题，然而二极管12在集成电路工作时与电源的关系成为正向二极管。为此，如果第1、2电源端子之间的电压升高，则通过该正向二极管流过电流。从而图1所示的实施形态通常以比正向二极管的接触电位低的第1、2电源端子间电压使用。另外，在MOS集成电路中使用的P型扩散和N型扩散的扩散浓度方面，所形成的二极管的一般的接触电位为0.5V～0.8V左右。另一方面，近年来便携设备用的集成电路要求低功耗而且低电压工作，为了把太阳能电池作为电源进行工作增加了以0.5V以下的电源电压使集成电路进行工作的事例。另外在伴随微细化的发展过程中，越来越具有低电压电源化的倾向。另外，在SOI集成电路中，为了降低工作时的等价阈值电压以便进行低电压工作，也有采用把MOSFET的栅极与体(衬底)连接进行工作的动态阈值MOS(以下简称为DTMOS)方式。在这样的情况下，在上述的DTMOS的栅极上所连接的体与源极之间存在正向连接的二极管。从而使用了DTMOS的SOI集成电路能够以比二极管的接触电位低的电源电压使用。在以上例那样的0.5V以下或者以比二极管的接触电位更低的电源电压工作的集成电路的情况下，图1的本发明实施形态能够有效地用作为半导体集成电路。
第2实施形态
图1中仅示出了作为第1、2电源端子之间的半导体集成电路的吸收路径的二极管，而图2示出包括信号端子29在内的更实际的半导体集成电路的结构。图2中，具有在集成电路外部与信号进行存取时所需要的焊区26和用于在静电进入到内部时缓和其电冲击的电阻25。二极管23，24用于吸收侵入到信号端子29的电荷。用P型MOSFET27和N型MOSFET28构成反相器电路，在该反相器电路的输入端子的栅极上连接了信号端子29。信号端子29，第1、2电源端子之间的电流流动考虑为以下4种。即
(A)信号端子—正电荷，第1电源端子—负电荷
(B)信号端子—负电荷，第1电源端子—正电荷，
(C)信号端子—正电荷，第2电源端子—负电荷
(D)信号端子—负电荷，第2电源端子—正电荷
这4种。(A)和(D)的情况下，由于二极管23或者二极管24对于电荷起到正向作用，因此迅速地吸收侵入的静电电荷，防止静电破坏。在(B)的情况下负电荷首先以正向沿着二极管24向第2电源端子2逸出，接着从第2电源端子2到第1电源端子1正向通过二极管12向第1电源端子1逸出。以上电荷全部沿着正向流动，不存在强行沿着反向流动的路径。(C)的情况下施加到信号端子29的正电荷首先以正向沿着二极管23向第1电源端子1逸出，接着从第1电源端子1向第2电源端子2正向通过二极管12向第2电源端子2逸出。以上电荷全部沿着正向流动，没有强行沿着反向流动的路径。根据上述，通过在第1、2电源端子之间添加了二极管12，对于施加到信号端子29的静电存在着吸收路径全部为正向的路径，因此增强了静电耐压。
另外，对于第1、2电源端子之间，在施加了静电的情况下由于二极管11或者二极管12的某一方对于电荷一定成为正向，因此将提高第1、2电源端子之间的静电耐压。
第3实施形态
图3是示出本发明第3实施形态的电路图。图3中二极管11、32、33的每一个由P型扩散层和N型扩散层构成。图3中，相对于在图1中二极管12是一个二极管，采用把二极管32、33的每一个串联连接的结构。把2个二极管视为一个二极管的等价二极管。通过这样做，把接触电位取为2倍的值，即使在更高的第1、2电源端子间电压下也能够沿着正向起到二极管作用，使之能够在没有正向漏电流下来使用。根据以上所述，图3的电路图是采用了静电电压高且第1、2电源端子间电压也很充分、能够达到实用上的高的范围内使用的结构。另外，第3二极管11由于在第1、2电源端子之间在通常工作时成为电荷沿反向流动的二极管，因此可提高二极管11的接触电位，或者是不需要串联连接的如现有那样的一个二极管。
另外，图3中把2个二极管32、33进行串联，当然根据所使用的第1、2电源端子间电压的范围也可以把3个以上的二极管串联连接使用。
第4实施形态
图4是示出本发明第4实施例的电路图。图4中，采用了把图1的二极管12置换为二极管42的结构。二极管42改变了P型扩散层和N型扩散层的某一方或者双方的扩散浓度，加大了接触电位的值。二极管的接触电位VB如下表示。
VB＝-(kT/q)·Loge{(nN·nP)/ni 2}
这里，k是玻尔兹曼常数，T是绝对温度，q是一个电子的电荷量，nN是N型扩散层的杂质浓度，nP是P型扩散层的杂质浓度，ni是单晶硅中受热激励而存在于导带的电子密度，Loge是自然对数。从而，如果提高扩散浓度，则能够提高接触电位。图4的二极管42中，提高了P型扩散层、N型扩散层的某一方或者双方的扩散浓度，比二极管11提高了接触电位，采用了能够把第1、2电源端子间电压使用到更高程度的结构。
第5实施形态
图5是示出本发明第5实施形态的电路图。P型MOSFET51的栅极和源极连接到第1电源端子1，漏极连接到第2电源端子2。P型MOSFET52的源极连接到第1电源端子1，栅极和漏极相互连接到P型MOSFET53的源极。P型MOSFET53的栅极和漏极连接到第2电源端子2。
如上述那样，P型MOSFET51的栅极和源极连接到第1电源端子1，漏极连接到第2电源端子2。因而第2电源端子2如果与第1电源端子1相比是超过了P型MOSFET51的阈值电压的高电位，则P型MOSFET51导通(ON)。另外第2电源端子2如果是比第1电源端子1低的电位，则P型MOSFET51关断(OFF)。即P型MOSFET51通过源极和栅极连接，表现出二极管特性，起到与图3的二极管11相同的作用。另外，这时P型MOSFET51的阈值电压相当于二极管的接触电位。另外，P型MOSFET52、53由于分别把栅极与漏极相互连接因此也同样表现出二极管特性，起到与图3的2个串联连接了的二极管32、33相同的作用。从而对于与电源极性相同极性的电荷的静电，对于电荷沿正向工作，起到吸收电荷的作用。从而，由于把MOSFET52、53这2个元件串联连接，因此即使把第1、2电源端子间电压提高到P型MOSFET52、53的各个阈值电压的合计值，也不流过正向漏电流。
另外，为了在更高的第1、2电源端子间电压下进行工作，可以把3个以上的MOSFET串联连接。
第6实施形态
图6是示出本发明第6实施形态的电路。图6中，把图5中串联连接的2个P型MOSFET52、53置换为P型MOSFET62。图6的P型MOSFET62由于栅极和漏极相互连接，因此具有二极管特性，起到与图1的二极管12相同的作用。其中，P型MOSFET62一般在P型MOSFET61或者集成电路内部的端子区中使用阈值电压，设定为比P型MOSFET阈值电压高。由此，即使在比较高的第1、2电源端子间电压下P型MOSFET62也不导通，可以把没有漏电流而可使集成电路充分地进行工作第1、2电源端子间电压供给集成电路内的MOSFET。另外，作为提高P型MOSFET62的阈值电压的方法，有改变沟道掺杂的注入量的方法、加厚栅极膜厚的方法、改变栅极的材质或者改变杂质浓度的方法等。
第7实施形态
图7是示出本发明第7实施形态的电路图。图7中，在图6电路的P型MOSFET62的栅极上添加了电阻元件74，在图6电路的P型MOSFET51的栅极上添加了电阻元件73。由此事先防止经P型MOSFET71、72的栅极的静电破坏，能够期待更高的静电耐压。
第8实施形态
图8是示出本发明第8实施形态的电路图。图8中，在图5的第1、2电源端子之间并联连接了N型MOSFET80和串联连接的2个N型MOSFET84、85。另外，N型MOSFET80是用与P型MOSFET51相同作用的N型MOSFET构成的。另外，N型MOSFET84、85是用与P型MOSFET52、53相同作用的N型MOSFET构成的。从而，图8使用P型MOSFET和N型MOSFET这两种元件构成了与图5相同的电路结构。由于使用P型MOSFET和N型MOSFET 2种元件，因此可以期待更稳定的特性。
第9实施形态
图15是示出本发明第9实施形态的电路图。在第1电源端子1上施加电位+VDD，在第2电源端子2上施加电位-VSS。在该第1、2电源端子之间，串联连接了正向连接的二极管2111、2112。在该第1、2电源端子之间串联连接了反向连接的二极管2113、2114。对于施加到信号端子2115和第1、2电源端子之间的静电，无论是正负哪种极性的电荷，对于其电荷，4个二极管2111、2112、2113、2114中的某一个一定成为正向。从而，由于迅速地吸收电荷，而且如果是正向则二极管自身也难以被破坏，因此可以得到高静电耐压。
第10实施形态
图16是示出本发明第10实施形态的电路图。在图15中仅示出了作为电源之间的半导体集成电路的吸收路径的二极管，而图16是示出包括信号端子在内的更实际的半导体集成电路的结构。在图16中，具有与集成电路外部进行信号授受时所需要的焊区端子2220和用于缓和静电进入到内部时其电冲击的电阻2227。由P型MOSFET2228和N型MOSFET2229构成反相器电路。二极管2111、2112、2113、2114是用于吸收从焊区端子2220侵入的电荷的元件。由此，保护了P型MOSFET2228和N型MOSFET2229的栅极。另外，在图16中示出了电阻2227，而在重视输入信号的电特性的情况下，也可以没有该给电阻2227。另外，在图16中示出了连接到反相器电路的栅极的输入电路的例子，而也有连接到MOSFET的漏极的输出电路的情况。信号端子2115，第1电源端子1以及第2电源端子2之间电荷的流动考虑为以下4种。即，
(A)信号端子—正电荷，第1电源端子—负电荷
(B)信号端子—负电荷，第1电源端子—正电荷
(C)信号端子—正电荷，第2电源端子—负电荷
(D)信号端子—负电荷，第2电源端子—正电荷
这4种。(A)的情况下二极管2113对于电荷起到正向作用。(B)的情况下二极管2111对于电荷起到正向作用。(C)的情况下二极管2112对于电荷起到正向作用。(D)的情况下二极管2114对于电荷起到正向作用。在(A)～(D)的情况下，由于各个二极管2111～2114中的某一个对于电荷起到正向作用，因此迅速地吸收侵入的静电电荷，防止静电破坏。
第11实施形态
图17是示出本发明第11实施形态的电路图。为将图15的二极管2113替换为图17的P型MOSFET2333、图15的二极管2114置换为图17的N型MOSFET2334的结构。P型MOSFET2333的栅极和源极连接到第1电源端子1，漏极连接到信号端子2115。从而，如果信号端子2115的电位是比第1电源端子1的电位更高的电位，则P型MOSFET2333导通(ON)。另外，如果信号端子2115是比第1电源端子1的电位低的电位，则P型MOSFET2333关断(OFF)。即起到与图15的二极管2113相同的作用。另外，N型MOSFET2334的栅极和源极连接到第2电源端子2，漏极连接到信号端子2115。从而，如果信号端子2115的电位是比第2电源端子2的电位低的电位，则N型MOSFET2334导通(ON)，如果信号端子2115的电位是比第2电源端子的电位高的电位，则N型MOSFET2334关断(OFF)。即起到与图15的二极管2114相同的作用。从而，作为图17的吸收电路的半导体集成电路起到与图15的电路相同的作用，提供强静电耐压。另外成为适合于高频用信号端子的半导体集成电路。其中，与图15、图16相同，需要在比二极管2111、2112的各接触电位低的第1、2电源端子间电压下使用集成电路。
第12实施形态
图18是示出本发明第12实施形态的电路图。为将图15的二极管2111置换为图18的二极管2441、图15的二极管2112置换为图18的二极管2242的结构。改变二极管2441、2442的P型扩散层和N型扩散层的一方或者双方的扩散浓度提高了接触电位的值。由此能够提高第1、2电源端子间电压。
第13实施形态
图19是示出本发明第13实施形态的电路图。为将图15的二极管2111置换为串联连接了图18的2个二极管2551、2552、图15的二极管2112置换为串联连接了图18的2个二极管2553、2554的结构。图19中通过分别串联连接二极管2551和2552，二极管2253和2254，构成为把2个二极管视为一个二极管的等效二极管。由此，把接触电位取为2倍的值，即使对于更高的第1，2电源端子间电压，也能够在没有沿正向流过漏电流的情况下使用。从以上所述，适于静电耐压高的且寄生静电电容小的高频用端子，而且可使用到第1、2电源端子间电压充分的、在实用方面更高的范围。另外，图19的二极管2113、2114在第1、2电源端子之间反向连接。由此，由于在通常工作时对于电荷起到反向作用，因此可提高接触电位，或者可以是不需要串联连接如现有那样的1个二极管。
另外，在图19中，例如，在第1电源端子1与信号端子2555之间，串联连接了2个二极管2551、2552，而根据所使用的第1、2电源端子间电压的范围也可以串联连接3个以上的二极管来使用。
另外，在第9～第13的实施形态中，也可以代替PN结结构的二极管而使用P型MOSFET或者N型MOSFET。例如，可以把在第1、2电源端子和信号端子之间正向连接的二极管置换为图5的P型MOSFET51。
(关于二极管的结构)
以上，从电路的观点进行了说明，而以下在图20～图29中示出实施形态1～13中使用的形成在硅衬底上或者SOI衬底上的二极管的结构例。另外，图20～图26示出在SOI衬底，图27～图29示出在硅衬底上分别形成了二极管的图。
图20是构成基于P型扩散层和N型扩散层的二极管时的元件的剖面图。图20中，具有硅衬底90、由二氧化硅91构成的埋入氧化膜层、浓度低的P型扩散层92、P型扩散层93、N型扩散层94、铝布线95、96以及二氧化硅的绝缘膜97。在浓度低的P型扩散层92上，形成P型扩散层93与N型扩散层94的PN结。另外，说明了通过铝布线95、96连接扩散层的情况，但也可以使用铜等其它金属，另外还可以使用浓度低的N型扩散层92。还有根据需要可以在二氧化硅的膜97中混合其它物质，而每一种情况都能够根据图20的结构形成二极管。
图21是示出把2个图20所示的二极管串联连接时的元件的剖面图。图21中，在右侧的二极管中，在图20的符号上添加了下标A，在左侧的二极管中，在图20的符号上添加了下标B。2个二极管由铝布线106串联连接。另外，N型扩散层94A和P型扩散层93B由于用铝布线106连接，因此它们之间的PN二极管在电路上可以忽略。这样，串联连接了二极管的元件能够用作图3的2个串联二极管32、33。图21中由于使用SOI衬底，因此二极管的周围用绝缘层覆盖，具有不形成多余的寄生二极管的特征，能够纯粹地构成2个串联连接的二极管。
另外，在图21中示出了2个二极管串联连接的情况，而如果增加PN结则能够以几乎相同的结构形成3个以上串联连接的二极管。
图22是在图20所示的二极管的PN结之间，设置了浓度低的P型扩散层119的结构时的元件的剖面图。图22与图20相比较，其不同点在于进一步提高构成二极管的P型扩散层113和N型扩散层114的扩散浓度。由此，增加了构成二极管正向压降的接触电位，能够在集成电路中使用更高的第1、2电源端子间电压。其中，如果使高扩散浓度的P型扩散层113与N型扩散层114直接接触，则由于在隧道现象下产生漏电流，因此在其之间设置了作为浓度缓冲区的浓度低的P型扩散层119。
图23是在图22所示的二极管的PN结之间，进一步设置了浓度低的N型扩散层129的结构时的元件的剖面图。如果使高扩散浓度的P型扩散层113与N型扩散层114之间直接接触则在隧道现象下产生漏电流。图23与图22的区别在于在图23中以进一步避免漏电流发生为目的，沿浓度缓冲区，除浓度低的P型扩散层119以外还设置浓度低的N型扩散层129。由此进一步提高两端的PN的扩散浓度加大接触电位，能够扩展集成电路的使用电压范围。
图24是构成基于P型扩散层和N型扩散层的二极管时的元件的剖面图。图24中，具有P型扩散层2911，N型扩散层2912，基于SOI衬底上特有的二氧化硅的埋入氧化膜层2913，硅衬底2910，铝布线2914、2915，二氧化硅的绝缘膜2916、2917、2918。这时，从铝布线2914的端子到P型扩散层2911，N型扩散层2912，铝布线2915的端子之间形成PN二极管。另外，虽然说明使用了铝布线2914、2915的情况，然而也可以是铜等其它金属。还有，作为二氧化硅的绝缘膜2913，由于可以是绝缘膜，因此可以是蓝宝石(这时衬底成为硅上的蓝宝石SOS)或者金刚石等。在每一种情况下都能够利用图24的结构形成二极管。另外，如图24所示，在SOI的埋入氧化层的绝缘膜上形成的二极管由于用绝缘膜把周围隔离，因此具有能够防止附着作为原来目的的二极管以外的寄生二极管的特征。
图25是把2个基于P型扩散层和N型扩散层的二极管串联连接而构成时的元件的剖面图。在图25中，关于右侧的二极管在图24的符号上添加下标A，关于左侧的二极管在图24的符号上添加下标B。2个二极管用铝布线3026直接连接。由于从N型扩散层2912B到P型扩散层2911A用铝布线3026连接，因此在它们之间，PN二极管在电路上可以忽略。这样能够把串联连接二极管的元件作为图19的2个串联连接的二极管2551、2552使用，或者直接作为二极管2553、2554使用。图25中由于使用SOI衬底，因此二极管的周围用绝缘层覆盖，具有不形成多余的寄生二极管的特征，能够纯粹地构成2个串联连接的二极管。
另外，在图25中虽然示出了串联连接的2个二极管的情况，然而如果增加PN的横向排列，还能够以几乎相同的结构串联连接3个以上的二极管。
图26是把2个基于P型扩散层和N型扩散层的二极管串联连接结构时的元件的剖面同。图26中，关于右侧的二极管在图24的符号上添加下标C，关于左侧的二极管在图24的符号上添加下标D。这时，从铝布线3134的端子到P型扩散层2911D，N型扩散层2912D，P型扩散层2911C，N型扩散层2912C，铝布线3135的端子之间，串联连接地形成了2个PN二极管。另外，由于从N型扩散层2912D到P型扩散层2911C用铝布线3136连接，因此在它们之间在电路上可以忽略PN二极管。这样，把二极管串联连接的元件能够作为图19的2个串联二极管2551、2552使用，或者直接作为二极管2553、2554使用。图26中由于使用SOI衬底，因此二极管的周围用绝缘层覆盖，具有不形成多余的寄生二极管的特征，能够纯粹地构成2个串联连接的二极管。
如果使用SOI衬底，则通过把在图24或者图25或者图26形成的二极管进行组合，用铝布线层连接，能够容易地形成把3个以上的多个二极管串联连接的结构。
另外，以上的二极管结构以使用了具有埋入氧化膜层的SOI衬底的集成电路为例进行了说明。然而，由于只要是绝缘膜就可以具有相同的结构，因此也可以是使用了蓝宝石作为衬底的绝缘层(这时衬底成为硅上的蓝宝石SOS)或者金刚石的集成电路。
图27是构成基于P型扩散层和N型扩散层的二极管时的元件的剖面图。图27中具有P型扩散层2681，N型扩散层2682，浓度低的N阱2683，铝布线2684、2685，二氧化硅的绝缘膜2686、2687、2688。从铝布线2684的端子到P型扩散层2681，N型阱2683，N型扩散层2682，铝布线2685的端子之间形成PN二极管。
另外，虽然说明了铝布线2684、2685的情况，然而也可以是铜等其它金属，另外，根据需要可以在二氧化硅2689、2687、2688的膜中混合其它的物质，而每一种情况都能够根据图27的结构形成二极管。
图28是构成基于P型扩散层和N型扩散层二极管时的元件的剖面图。图28中，具有P型扩散层2791，N型扩散层2792，浓度低的P阱2793，铝布线2794、2795，二氧化硅的绝缘膜2796、2797、2798。图28中，从铝布线2794的端子到P型扩散层2791，P阱2793，N型扩散层2792，铝布线2795的端子形成PN二极管。图28与图27的区别在于在图28中使用P阱2793代替图27的N阱2683。
图29是构成基于P型扩散层和N型扩散层的二极管时元件的剖面图。图29中，具有P型扩散层2801，N型扩散层2802，浓度低的N阱2803，铝布线2804、2805，二氧化硅的绝缘膜2806、2807、2808。从铝布线2804的端子到P型扩散层2801，N型扩散层2802，铝布线2805的端子之间形成PN二极管。根据该图的结构也能够形成二极管。
这样，如果依据本发明的半导体集成电路，则在不具有面积大的阱层的、本质上存在抗静电能力弱的倾向的SOI型集成电路中，具有无论是在电源端子之间还是在信号端子之间都可以得到高静电耐压这样的效果。
另外，在本发明中由于是用正向二极管吸收静电电荷，因此由于确保相同的静电耐压还可以减小形成集成电路内部的二极管的占有面积，具有配置效率高或者成本降低的效果。

Claims (26)

1.一种半导体集成电路，具有在绝缘层上具有硅层的硅上绝缘体的衬底，和在上述硅上绝缘体的衬底上形成的静电保护电路，其特征在于：
上述静电保护电路具有：
被施加第1电压的第1电源端子；
被施加比上述第1电压低的第2电压的第2电源端子；
在上述第1、第2电源端子之间反向连接的第1二极管；以及
在上述第1、第2电源端子之间正向连接的第2二极管，
将上述第2二极管的正向压降电压设定为比供给上述第1、第2电源端子之间的驱动电压高。
2.如权利要求1中所述的半导体集成电路，其特征在于：
第2二极管具有P型扩散层和N型扩散层接触的PN结的结构，上述正向压降用在P型扩散层与N型扩散层的接触电位来定义。
3.如权利要求1中所述的半导体集成电路，其特征在于：
上述第2二极管可用串联连接的多个二极管形成。上述多个二极管的每一个具有P型扩散层与N型扩散层接触了的PN结的结构。
4.如权利要求1中所述的半导体集成电路，其特征在于：
上述第2二极管在第1P型扩散层与第1N型扩散层之间使第2P型或者第2N型扩散层相互接触地配置而形成，上述第1P型以及第1N型扩散层的扩散浓度被设定为比第2P型或者第2N型扩散层的扩散浓度高。
5.如权利要求1中所述的半导体集成电路，其特征在于：
上述第2二极管用把漏极及栅极被连接了的MOS晶体管形成，上述正向压降用MOS晶体管的阈值电压来定义。
6.如权利要求1中所述的半导体集成电路，其特征在于：
上述第2二极管把多个MOS晶体管串联连接而形成，上述多个MOS晶体管的每一个中都把漏极与栅极连接。
7.如权利要求1至6的任一项中所述的半导体集成电路，其特征在于：
将上述第1二极管构成为并联连接把源极和栅极连接到上述第1电源端子的P型MOS晶体管，以及把源极和栅极连接到上述第2电源端子的N型MOS晶体管。
8.一种半导体集成电路，具有在绝缘层上具有硅层的硅上绝缘体的衬底，和在上述硅上绝缘体的衬底上形成的静电保护电路，其特征在于：
上述静电保护电路具有：
被施加第1电压的第1电源端子；
被施加比上述第1电压低的第2电压的第2电源端子；
被施加在上述第1电压以下且在上述第2电压以上的高频信号电压的信号端子；
在上述第1电源端子与上述信号端子之间正向连接的第1二极管；
在上述信号端子与上述第2电源端子之间正向连接的第2二极管；
在上述第1电源端子与上述信号端子之间反向连接的第3二极管；以及
在上述信号端子与上述第2电源端子之间反向连接的第4二极管，
将上述第1、第2二极管的各自的正向压降设定为比供给上述第1、第2电源端子之间的驱动电压高。
9.如权利要求8中所述的半导体集成电路，其特点在于：
上述第1、第2二极管的每一个具有P型扩散层与N型扩散层接触的PN结的结构，上述正向压降用上述P型扩散层与上述N型扩散层的接触电位来定义。
10.如权利要求8中所述的半导体集成电路，其特征在于
上述第1、第2二极管的每一个由串联连接的多个二极管形成，上述多个二极管的每一个具有P型扩散层与N型扩散层接触的PN结的结构。
11.如权利要求8中所述的半导体集成电路，其特征在于：
在第1P型扩散层与第1N型扩散层之间使第2P型或者第2N型扩散层相互接触而形成上述第2二极管，将上述第1P型以及第1N型扩散层的扩散浓度设定为比上述第2P型或者第2N型扩展层的扩散浓度高。
12.如权利要求8中所述的半导体集成电路，其特征在于：
上述第1、第2二极管的每一个由栅极以及漏极连接了的MOS晶体管形成，上述正向压降用上述MOS晶体管的阈值电压来定义。
13.如权利要求8中所述的半导体集成电路，其特征在于：
上述第1、第2二极管的每一个由把多个MOS晶体管串联连接形成，上述多个MOS晶体管的每一个中，漏极以及栅极相连接。
14.如权利要求8至13的任一项中所述的半导体集成电路，其特征在于：
上述第3、第4二极管的每一个构成为并联连接把源极与栅极连接到上述第1电源端子的P型MOS晶体管和把源极与栅极连接到上述第2电源端子的N型晶体管。
15.一种半导体集成电路，其特征在于：
具有：
在绝缘层上具有硅层的硅上绝缘体的衬底；
在上述硅上绝缘体的衬底上形成、并连接了多个P型MOS晶体管以及多个N型MOS晶体管而构成的逻辑电路；以及
在上述硅上绝缘体的衬底上形成、并配置在上述逻辑电路的周边的输入输出电路，
上述输入输出电路包括对上述逻辑电路进行半导体集成的半导体集成电路，
上述半导体集成电路具有：
被施加第1电压的第1电源端子；
被施加比上述第1电压低的第2电压的第2电源端子；
在上述第1、第2电源端子之间反向连接的第1二极管；以及
在上述第1、第2电源端子之间正向连接的第2二极管，
将上述第2二极管的正向压降设定为比供给上述第1、第2电源端子之间的驱动电压高。
16.如权利要求15中所述的半导体集成电路，其特征在于：
上述第2二极管具有P型扩散层与N型扩散层接触的PN结的结构，上述正向压降用上述P型扩散层与上述N型扩散层的接触电位来定义。
17.如权利要求16中所述的半导体集成电路，其特征在于：
将上述P型以及N型扩散层的至少一方的扩散浓度设定为与上述多个P型以及N型MOS晶体管的源极中使用的扩散层的扩散浓度相等。
18.如权利要求16中所述的半导体集成电路，其特征在于：
将上述P型以及N型扩散层的至少一方的扩散浓度设定为高于上述多个P型以及N型MOS晶体管的源极中使用的扩散层的扩散浓度。
19.如权利要求15中所述的半导体集成电路，其特征在于：
上述第2二极管由漏极以及栅极连接了的MOS晶体管形成，上述正向压降用上述MOS晶体管的阈值电压来定义。
20.如权利要求19中所述的半导体集成电路，其特征在于：
将形成上述第2二极管的上述MOS晶体管的阈值电压设定为高于上述多个P型以及N型MOS晶体管的各自的阈值电压。
21.一种半导体集成电路，其特征在于：
具有：
在绝缘层上具有硅层的硅上绝缘体的衬底；
在上述硅上绝缘体的衬底上形成、并连接了多个P型MOS晶体管以及多个N型MOS晶体管而构成的逻辑电路；以及
在上述硅上绝缘体的衬底上形成、并配置在上述逻辑电路的周边的输入输出电路，
上述输入输出电路包括对上述逻辑电路进行半导体集成的半导体集成电路，
上述半导体集成电路具有：
被施加第1电压的第1电源端子；
被施加比上述第1电压低的第2电压的第2电源端子；
被施加在上述第1电压以下且在上述第2电压以上的高频信号电压的信号端子；
在上述第1电源端子与上述信号端子之间正向连接的第1二极管，
在上述信号端子与上述第2电源端子之间正向连接的第2二极管；
在上述第1电源端子与上述信号端子之间反向连接的第3二极管；以及
在上述信号端子与上述第2电源端子之间反向连接的第4二极管，
将上述第1、第2二极管的各自的正向压降设定为比供给上述第1、第2电源端子之间的驱动电压高。
22.如权利要求21中所述的半导体集成电路，其特征在于：
上述第1、第2二极管的每一个具有P型扩散层与N型扩散层接触的PN结的结构，上述正向压降以上述P型扩散层与上述N型扩散层的接触电位来定义。
23.如权利要求22中所述的半导体集成电路，其特征在于：
将上述P型以及N型扩散层的至少一方的扩散层度设定为与上述多个P型以及N型MOS晶体管的源极中使用的扩散层的扩散浓度相等。
24.如权利要求22中所述的半导体集成电路，其特征在于：
将上述P型以及N型扩散层的至少一方的扩散浓度设定为高于上述多个P型以及N型MOS晶体管的源极中使用的扩散层的扩散浓度。
25.如权利要求21中所述的半导体集成电路，其特征在于：
上述第1、第2二极管的每一个分别由漏极以及栅极被连接了的MOS晶体管形成，而且上述漏极以及栅极被连接，上述正向压降用上述MOS晶体管的阈值电压来定义。
26.如权利要求25中所述的半导体集成电路，其特征在于：
将形成上述第1、第2二极管的各自的上述MOS晶体管的阈值电压设定为高于上述多个P型以及N型MOS晶体管的每一个的阈值电压。
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Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4037029B2 (ja) 2000-02-21 2008-01-23 株式会社ルネサステクノロジ 半導体集積回路装置
KR20020085101A (ko) * 2001-05-04 2002-11-16 삼성전자 주식회사 다이오드를 이용한 정전기적 방전으로부터의 보호 회로
JP4945033B2 (ja) * 2001-06-27 2012-06-06 日立プラズマディスプレイ株式会社 プラズマディスプレイ装置
US6720821B2 (en) * 2002-02-21 2004-04-13 Broadcom Corporation Methods and systems for generating interim voltage supplies
JP4200683B2 (ja) * 2002-04-16 2008-12-24 セイコーエプソン株式会社 駆動回路、電気光学パネル、及び電子機器
JP2005049637A (ja) * 2003-07-29 2005-02-24 Seiko Epson Corp 駆動回路及びその保護方法、電気光学装置並びに電子機器
JP2005062725A (ja) * 2003-08-20 2005-03-10 Toshiba Matsushita Display Technology Co Ltd 表示装置
DE10344872A1 (de) * 2003-09-26 2005-05-19 Infineon Technologies Ag Integrierte Schaltung mit Schutz vor elektrostatischer Entladung
JP4114751B2 (ja) * 2004-03-31 2008-07-09 シャープ株式会社 半導体装置
CN102176237B (zh) 2004-04-09 2015-09-30 株式会社半导体能源研究所 限幅器以及采用限幅器的半导体器件
JP5041672B2 (ja) * 2004-04-09 2012-10-03 株式会社半導体エネルギー研究所 半導体装置
JP3962729B2 (ja) 2004-06-03 2007-08-22 株式会社東芝 半導体装置
US7876302B2 (en) * 2004-07-26 2011-01-25 Seiko Epson Corporation Driving circuit for electro-optical panel and driving method thereof, electro-optical device, and electronic apparatus having electro-optical device
US7649726B2 (en) * 2004-08-16 2010-01-19 National Instruments Corporation Protection circuit for general-purpose digital I/O lines
US20060132996A1 (en) * 2004-12-17 2006-06-22 Poulton John W Low-capacitance electro-static discharge protection
KR100608437B1 (ko) * 2004-12-30 2006-08-02 동부일렉트로닉스 주식회사 다이오드를 이용한 정전 방전 보호회로
US7663851B2 (en) * 2005-05-25 2010-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Tie-off circuit with ESD protection features
JP2007067095A (ja) * 2005-08-30 2007-03-15 Toshiba Corp 静電保護回路
JP2007234718A (ja) * 2006-02-28 2007-09-13 Matsushita Electric Ind Co Ltd 半導体集積回路装置
JP5085045B2 (ja) * 2006-03-09 2012-11-28 ラピスセミコンダクタ株式会社 半導体装置
DE102006023429B4 (de) * 2006-05-18 2011-03-10 Infineon Technologies Ag ESD-Schutz-Element zur Verwendung in einem elektrischen Schaltkreis
US7944035B2 (en) * 2006-05-22 2011-05-17 International Rectifier Corporation Double sided semiconduction device with edge contact and package therefor
JP2008021735A (ja) * 2006-07-11 2008-01-31 Sanyo Electric Co Ltd 静電破壊保護回路
JP2008085125A (ja) * 2006-09-28 2008-04-10 Oki Electric Ind Co Ltd Ｅｓｄ保護回路及び半導体集積回路装置
JP2009054851A (ja) * 2007-08-28 2009-03-12 Panasonic Corp 半導体集積回路
JP4959596B2 (ja) * 2008-02-07 2012-06-27 セイコーインスツル株式会社 絶縁膜の評価方法および測定回路
US8050634B2 (en) * 2008-04-18 2011-11-01 Telefonaktiebolaget L M Ericsson (Publ) Transceiver with isolated receiver
JP2009295750A (ja) * 2008-06-04 2009-12-17 Toshiba Corp 半導体装置
US8749930B2 (en) * 2009-02-09 2014-06-10 Semiconductor Energy Laboratory Co., Ltd. Protection circuit, semiconductor device, photoelectric conversion device, and electronic device
US8253471B2 (en) * 2009-10-09 2012-08-28 Fairchild Semiconductor Corporation High impedance bias network
JP2011259192A (ja) * 2010-06-09 2011-12-22 Sony Corp マルチバイブレータ回路および電圧変換回路
US8982581B2 (en) * 2010-06-30 2015-03-17 Xilinx, Inc. Electro-static discharge protection for die of a multi-chip module
US20120162832A1 (en) * 2010-12-27 2012-06-28 Global Unichip Corp. Esd protection circuit for multi-powered integrated circuit
CN104183595B (zh) * 2013-05-21 2017-05-24 新加坡商格罗方德半导体私人有限公司 栅极介电层保护
US20140377843A1 (en) * 2013-06-23 2014-12-25 King Abdulaziz City For Science And Technology Automated microbiology laboratory instrument and system uses thereof
CN103683237A (zh) * 2013-11-28 2014-03-26 成都市宏山科技有限公司 一种移动设备的静电防护电路
DE102014222214A1 (de) * 2014-10-30 2016-05-04 Robert Bosch Gmbh Integrierte Halbleiterschaltung
CN105896954B (zh) * 2016-05-24 2019-06-07 深圳市鑫宇鹏电子科技有限公司 一种自适应抗静电增强的智能功率模块
CN108598078A (zh) * 2018-07-11 2018-09-28 上海艾为电子技术股份有限公司 一种esd保护电路及电子装置
TWI711240B (zh) * 2019-07-30 2020-11-21 長庚大學 寬能隙半導體元件於靜電放電與電磁脈衝之防護方法以及靜電放電與電磁脈衝之防護裝置
US20210407990A1 (en) * 2020-06-30 2021-12-30 Qualcomm Incorporated Circuit techniques for enhanced electrostatic discharge (esd) robustness

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5950559A (ja) * 1982-09-16 1984-03-23 Hitachi Ltd 半導体装置保護回路
JPH06335162A (ja) * 1993-03-19 1994-12-02 Nec Corp 半導体集積回路
JPH08172188A (ja) * 1994-12-19 1996-07-02 Kawasaki Steel Corp 半導体装置
US5610790A (en) * 1995-01-20 1997-03-11 Xilinx, Inc. Method and structure for providing ESD protection for silicon on insulator integrated circuits
JP3703595B2 (ja) * 1997-03-14 2005-10-05 株式会社ルネサステクノロジ 電子回路装置
GB2334633B (en) * 1998-02-21 2002-09-25 Mitel Corp Low leakage electrostatic discharge protection system

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Publication number Publication date
KR20010092240A (ko) 2001-10-24
CN1297580A (zh) 2001-05-30
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US6671146B1 (en) 2003-12-30
KR100392027B1 (ko) 2003-07-22

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