JP5041672B2 - 半導体装置 - Google Patents

Description

本発明は、薄膜の半導体膜を用いて形成されたリミッタに関する。さらに本発明は、該リミッタを用いた、無線での通信が可能な半導体装置に関する。

無線でデータの送受信が可能なＩＤチップ、ＩＣカードなどの半導体装置は、様々な分野において実用化が進められており、新しい形態の通信情報端末としてさらなる市場の拡大が見込まれている。ＩＤチップは、無線タグ、ＲＦＩＤ（Radio frequency identification）タグ、ＩＣタグとも呼ばれている。そしてＩＤチップとＩＣカードは、アンテナと、半導体基板を用いて形成された集積回路とを有しているタイプが、現在実用化されている。

ＩＤチップまたはＩＣカードは、電波を用いてリーダ／ライタとの間の通信を行なうことができる。具体的には、リーダ／ライタから発せられる電波によりアンテナに生じる交流の電圧（交流電圧）を用いて、集積回路を動作させ、また、集積回路から出力された信号を用いてアンテナに負荷変調を与えることで、リーダ／ライタに信号を送ることができる。

ところで、リーダ／ライタから発せられる電波の強度は規定により定められているため、ＩＤチップまたはＩＣカードのアンテナに生じる交流電圧の大きさは、通常、所定の範囲内に収められる。しかし、例えば外部の電子機器から発せられた不要輻射などにより、ＩＤチップまたはＩＣカードが規定を上回る強力な電波にさらされた場合、アンテナにおいて所定の範囲を逸脱するような過度に大きい交流電圧が生じてしまう。そして、この過度の交流電圧により集積回路内の半導体素子に流れる電流が急激に上昇すると、絶縁破壊により集積回路が破壊されてしまう恐れがある。

特に近年は、微細化によって半導体素子の耐圧が低下の傾向にある。そのため、過電流保護の機能を有する回路をＩＤチップまたはＩＣカードに設けることは、ＩＤチップまたはＩＣカードの信頼性向上のために非常に有効である。リミッタは、入力された電圧に関わらず出力される電圧を設定電圧（リミット電圧）以下に抑える振幅制限器であり、上述した過電流保護のために用いられる回路の一つである。

図２０（Ａ）に、一般的なリミッタの一例を、回路図で示す。１９０１は抵抗、１９０２はゲート（Ｇ）とドレイン（Ｄ）が接続（ダイオード接続）されたトランジスタに相当する。抵抗１９０１が有する２つの端子のうち、第１の端子には入力端子からの電圧Ｖｉｎが供給されている。またトランジスタ１９０２のゲートとドレインは、抵抗１９０１の第２の端子に接続されており、トランジスタ１９０２のソース（Ｓ）にはグラウンド（ＧＮＤ）などの一定の電圧が供給されている。そして抵抗１９０１が有する２つの端子のうち、第２の端子の電圧は、リミッタの出力端子の電圧Ｖｏｕｔに相当する。

上記構成により、入力端子からの電圧Ｖｉｎが過度に大きい場合でも、トランジスタ１９０２に順方向バイアスの電流が流れるため、出力端子の電圧Ｖｏｕｔをリミット電圧以下に抑えることができる。ところが、このリミット電圧は、ダイオード接続されているトランジスタの特性に依存するため、リミット電圧を精度良く制御することが難しいという問題があった。

図２０（Ｂ）に、トランジスタ１９０２のドレインとソース間の電圧Ｖｄｓと、ドレイン電流Ｉｄの関係を示す。順方向降下電圧Ｖｆは、トランジスタ１９０２の閾値電圧Ｖｔｈに依存する。そして、図２０（Ａ）に示すリミッタの場合、リミット電圧は順方向降下電圧Ｖｆの値と等しくなるため、閾値電圧Ｖｔｈのばらつきは、即、リミット電圧のばらつきとなって現れる。

よって、トランジスタ１９０２の特性がばらつくと、リミッタの出力端子の電圧Ｖｏｕｔを精度良く制御することが困難となり、集積回路を所望のスペックで動作させることができないばかりか、絶縁破壊により集積回路を破壊させてしまう恐れもある。

またその他の問題として、集積回路を形成するのに用いられている半導体基板は、ガラス基板などに比べて高価で、可撓性に乏しく、機械的強度が低いことが挙げられる。集積回路自体の面積を縮小化することで、機械的強度をある程度向上させることはできる。しかしこの場合、回路規模の確保が難しくなり、ＩＤチップやＩＣカードの用途が制限されるので好ましくない。従って集積回路の回路規模の確保を重要視すると、やみくもに集積回路の面積を縮小化することは妥当ではなく、機械的強度の向上にも限界が生じている。

本発明は上記問題に鑑み、リミット電圧を制御良く制御することが可能なリミッタの提供を課題とする。また本発明は、リミット電圧を制御良く制御することが可能な半導体装置の提供を課題とする。さらに本発明は、該リミッタを用い、回路規模を抑えることなく集積回路の機械的強度を高めることができる半導体装置の提供を課題とする。また、本発明は安価な半導体装置の提供を課題とする。

本発明のリミッタは、浮遊ゲート（フローティングゲート）を有するスタックドゲート構造のトランジスタを、ダイオードとして用いることを特徴とする。

より具体的には、一対の不純物領域を有する半導体と、前記半導体上に形成された第１の絶縁膜と、前記半導体のうち前記一対の不純物領域に挟まれた領域に、前記第１の絶縁膜（第１のゲート絶縁膜）を間に挟んで重なっている第１の電極（フローティングゲート）と、前記第１の電極上に形成された第２の絶縁膜（第２のゲート絶縁膜）と、前記第２の絶縁膜を間に挟んで前記第１の電極と重なっている第２の電極（コントロールゲート）とを有していることを特徴とする。さらに、前記第２の電極と一対の不純物領域のいずれか一方が、電気的に接続されている。ことを特徴とする。

フローティングゲートを有するトランジスタを用いることで、トランジスタの閾値電圧Ｖｔｈにばらつきが生じても、フローティングゲートに蓄積される電荷量を制御することで、閾値電圧Ｖｔｈを補正することができる。

また本発明の、ＩＤチップまたはＩＣカードに代表される半導体装置は、上記リミッタが設けられた集積回路を有していることを特徴とする。トランジスタとして薄膜トランジスタ（ＴＦＴ）を用いる場合、集積回路のうち、リミッタ以外の回路も、薄膜の半導体膜で形成された半導体素子を用いる。

そして本発明の半導体装置は、集積回路に加えアンテナを有した形態も取りうる。集積回路は、アンテナで発生した交流電圧を用いて動作を行ない、またアンテナに誘起する交流電圧を変調することで、リーダ／ライタへの信号の送信を行なうことができる。なおアンテナは、集積回路と共に形成しても良いし、集積回路とは別個に形成した後、接続するようにしても良い。このようなアンテナと集積回路とが一体形成されたＩＤチップは、無線チップとも呼ばれる。

また集積回路は、基板上に直接形成されていても良いし、基板上に形成した後、別途用意された基板に貼り合わされていても良い。集積回路の貼り合わせは、耐熱性の高い基板と集積回路の間に金属酸化膜を設け、該金属酸化膜を結晶化により脆弱化して集積回路を剥離し、貼り合わせる方法、耐熱性の高い基板と集積回路の間に剥離層を設け、レーザ光の照射またはエッチングにより該剥離層を除去することで基板と集積回路とを剥離し、貼り合わせる方法、集積回路が形成された耐熱性の高い基板を機械的に削除または溶液やガスによるエッチングで除去することで集積回路を基板から切り離し、貼り合わせる方法等、様々な方法を用いることができる。

また、別途作製された集積回路どうしを貼り合わせることで、集積回路を積層し、回路規模やメモリの容量を大きくするようにしても良い。薄膜の半導体膜を用いた集積回路は、半導体基板に形成した集積回路に比べて飛躍的に薄いので、複数の集積回路を積層させても、集積回路全体の機械的強度をある程度維持することができる。積層した集積回路どうしの接続は、フリップチップ法、TAB（Tape Automated Bonding）法、ワイヤボンディング法などの、公知の接続方法を用いることができる。

さらに本発明は、上記ＩＤチップを用いた包装材、タグ、証書、紙幣及び有価証券もその範疇に含む。本発明において包装材とは、ラップ、ペットボトル、トレイ、カプセルなど、対象物を包装するために成形が可能な、或いは成形された支持体に相当する。また本発明においてタグとは、荷札、値札、名札など、該タグが付加される対象物の情報を有する札に相当する。また本発明において証書とは、戸籍謄本、住民票、パスポート、免許証、身分証、会員証、クレジットカード、キャッシュカード、プリペイドカード、診察券、定期券など、事実を証明する文書に相当する。また本発明において有価証券とは、手形、小切手、貨物引換証、船貨証券、倉庫証券、株券、債券、商品券、抵当証券など、私法上の財産権を表示する証券に相当する。

本発明のリミッタは、フローティングゲートを有するトランジスタを、ダイオードとして用いているので、該トランジスタの閾値電圧Ｖｔｈのばらつき、延いては順方向降下電圧Ｖｆのばらつきを補正することができる。従って、リミット電圧を精度良く制御することができる。特にＴＦＴを用いる場合、高価な半導体基板を用いずに半導体装置を形成できる反面、半導体基板に形成されたトランジスタに比べて特性のばらつきが大きいのが難点である。しかし本発明のリミッタでは、安価な基板を用いて形成することができるＴＦＴをリミッタに用いていても、リミット電圧を精度良く制御することができるという効果を有している。

また本発明のＩＤチップまたはＩＣカードに代表される半導体装置は、集積回路に上記リミッタが設けられているため、精度の良いリミット電圧を得ることができる。よって、集積回路を所望のスペックで動作させることができ、絶縁破壊により集積回路が破壊されるのを防ぐという効果を得ることができる。また、集積回路のうち、リミッタ以外の回路も、薄膜の半導体膜で形成された半導体素子を用いることで、安価な基板を用いて半導体装置を形成することができる。よって上記効果に加え、半導体装置のコストを抑えることができるという効果も得ることができる。

また、薄膜の半導体膜で形成された半導体素子を用いて、集積回路を形成する場合、可撓性を有する基板を用いることが可能であり、半導体基板を用いた集積回路ほど面積を小さくせずとも、高い機械的強度を得ることができる。よって、回路規模を抑えなくとも集積回路の機械的強度を高め、ＩＤチップまたはＩＣカードに代表される半導体装置の用途範囲をより広げることができる。

以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。

図１（Ａ）に、入力端子からの電圧Ｖｉｎの上限を制限するための、本発明のリミッタの一例を回路図で示す。１０１は抵抗、１０２はダイオード接続されたトランジスタに相当する。なお本発明で用いるトランジスタ１０２は、フローティングゲート（ＦＧ）とコントロールゲート（ＣＧ）の２つのゲートを有しており、ダイオード接続とは、コントロールゲートとドレイン（Ｄ）との接続を意味する。

また抵抗１０１が有する２つの端子のうち、第１の端子には入力端子から電圧Ｖｉｎが供給されている。また抵抗１０１が有する２つの端子のうち、第２の端子には、トランジスタ１０２のソースまたはドレインが接続されている。具体的に図１（Ａ）では、トランジスタ１０２がｎチャネル型トランジスタであるので、そのコントロールゲートとドレインは、抵抗１０１の第２の端子に接続されており、トランジスタ１０２のソース（Ｓ）にはグラウンド（ＧＮＤ）などの一定の電圧が供給されている。逆にトランジスタ１０２がｐチャネル型トランジスタの場合、そのソースは、抵抗１０１の第２の端子に接続されており、トランジスタ１０２のコントロールゲートとドレインにはグラウンド（ＧＮＤ）などの一定の電圧が供給されている。そして抵抗１０１が有する２つの端子のうち、第２の端子の電圧は、リミッタの出力端子の電圧Ｖｏｕｔに相当する。

上記構成により、入力端子からの電圧Ｖｉｎが過度に大きい場合でも、トランジスタ１０２で形成されるダイオードの順方向降下電圧により、出力端子の電圧Ｖｏｕｔをリミット電圧以下に抑えることができる。このリミット電圧は、ダイオード接続されているトランジスタ１０２の順方向降下電圧に依存する。

なお本発明のリミッタは、必ずしも抵抗１０１を有していなくとも良い。この場合、トランジスタ１０２のコントロールゲートとドレインに入力端子からの電圧Ｖｉｎが直接供給され、トランジスタ１０２によって降下したコントロールゲートとドレインの電圧が、リミッタの出力端子の電圧Ｖｏｕｔとして、後段の回路に供給される。

図１（Ｂ）に、トランジスタ１０２のドレインとソース間の電圧Ｖｄｓと、ドレイン電流Ｉｄの関係を示す。なお図１（Ｂ）では、フローティングゲートに電荷が蓄積されていない初期の状態における、電圧Ｖｄｓとドレイン電流Ｉｄの関係を、グラフ１０３に示す。また、フローティングゲートに電荷が蓄積されている補正後の状態における、電圧Ｖｄｓとドレイン電流Ｉｄの関係を、グラフ１０４に示す。なお、Ｖｆ１は初期の状態におけるトランジスタ１０２の順方向降下電圧、Ｖｆ２は補正後の状態におけるトランジスタ１０２の順方向降下電圧とする。

順方向降下電圧は、トランジスタ１０２の閾値電圧Ｖｔｈに依存する。本発明では、フローティングゲートへの電荷の蓄積により、トランジスタ１０２の閾値電圧をシフトさせ、グラフ１０３、グラフ１０４に示すように、順方向降下電圧をＶｆ１からＶｆ２へと大きくすることができる。また本発明では、フローティングゲートへの電荷の蓄積により、逆に、順方向降下電圧を小さくすることもできる。

フローティングゲートに蓄積される電荷量は、コントロールゲートとソースの間の電圧（ゲート電圧）により制御することができる。図２を用いて、ゲート電圧と電荷量の関係について説明する。

図２（Ａ）に、閾値電圧Ｖｔｈをプラス側に補正する際の、トランジスタ１０２の回路図を示す。Ｖｃｇはコントロールゲートに与えられる電圧、Ｖｓはソースに与えられる電圧に相当する。図２（Ａ）では、ホットエレクトロン注入またはトンネル電流によって、フローティングゲートに負の電荷を蓄積することができる程度に、電圧Ｖｃｇと電圧Ｖｓの間に差を設ける。ホットエレクトロン注入またはトンネル電流によって負の電荷を蓄積することができるゲート電圧をＶｗｅと仮定した場合、Ｖｃｇ−Ｖｓ≧Ｖｗｅとなるように、電圧Ｖｃｇと電圧Ｖｓとを設定すれば良い。図２（Ａ）では、例えば電圧Ｖｃｇ＝１２Ｖ、電圧Ｖｓ＝０Ｖとする。

図２（Ａ）に示すようにホットエレクトロン注入またはトンネル電流によって、トランジスタ１０２のフローティングゲートに負の電荷が蓄積され、結果的にトランジスタ１０２の閾値電圧をプラス側にシフトさせることができる。

なお、補正前におけるトランジスタ１０２の閾値電圧の値が不明であったり、ホットエレクトロン注入またはトンネル電流により閾値電圧がどの程度シフトしたかを正確に把握しきれなかったりする場合、補正後の閾値電圧を読み出し、その値が目的とする範囲に収まっているかどうかを確認することができる。

図２（Ｂ）に、補正された閾値電圧Ｖｔｈの値、或いはリミット電圧の値を読み出す際の、トランジスタ１０２の回路図を示す。図２（Ｂ）では、フローティングゲートに蓄積された電荷量に変動が生じない範囲内において、電圧Ｖｃｇと電圧Ｖｓの間の差を変化させる。トランジスタ１０２は、Ｖｃｇ−Ｖｓが補正後の閾値電圧と同じか、それ以上の場合にオンになるので、Ｖｃｇ−Ｖｓの値を変えながら、その都度トランジスタ１０２のドレイン電流を測定することで、補正後の閾値電圧が目的とする範囲に収まっているか否かを確認することができる。

トンネル電流によりフローティングゲートに蓄積されている負の電荷を引き抜くことができるゲート電圧をＶｗｈと仮定した場合、具体的には、Ｖｗｈ＜（Ｖｃｇ−Ｖｓ）＜Ｖｗｅを満たす範囲内において、電圧Ｖｃｇと電圧Ｖｓとを設定すれば良い。図２（Ｂ）では、例えば電圧Ｖｃｇ＝０Ｖ〜８Ｖ、電圧Ｖｓ＝０Ｖとする。

補正後の閾値電圧が目的とする範囲よりもマイナス側の値であったならば、図２（Ａ）に示した動作を再び行なうことで、閾値電圧をプラス側にシフトさせ、目的とする範囲に収めることができる。逆に、補正後の閾値電圧が目的とする範囲よりもプラス側の値であった場合、トンネル電流によりフローティングゲートに蓄積されている負の電荷を引き抜くことで、閾値電圧をマイナス側にシフトさせ、目的とする範囲に収めることができる。

図２（Ｃ）に、閾値電圧Ｖｔｈをマイナス側に補正する際の、トランジスタ１０２の回路図を示す。図２（Ｃ）では、トンネル電流によりフローティングゲートに蓄積されている負の電荷を引き抜くことができる程度に、電圧Ｖｃｇと電圧Ｖｓの間に差を設ける。具体的には、Ｖｃｇ−Ｖｓ≦Ｖｗｈとなるように、電圧Ｖｃｇと電圧Ｖｓとを設定すれば良い。図２（Ｃ）では、例えば電圧Ｖｃｇ＝−１５Ｖ、電圧Ｖｓ＝０Ｖとする。

図２（Ｃ）に示すようにフローティングゲートに蓄積されている負の電荷を引き抜くことで、トランジスタ１０２のフローティングゲートに蓄積されている負の電荷量を減らし、結果的にトランジスタ１０２の閾値電圧をマイナス側にシフトさせることができる。

なお本実施の形態は、トランジスタの閾値電圧をプラス側に補正した後に、必要があれば、トランジスタの閾値電圧をマイナス側に補正する場合について説明しているが、本発明はこの構成に限定されない。例えば、図２（Ｃ）に示すように、トランジスタの閾値電圧をマイナス側にだけ補正するようにしても良い。

また、図１、図２では、ダイオードとして用いているトランジスタがｎチャネル型トランジスタである場合について示しているが、本発明はこの構成に限定されない。本発明のリミッタは、ダイオードとして用いるトランジスタがｐチャネル型トランジスタであっても良い。ただしトランジスタ１０２がｐチャネル型トランジスタの場合、Ｖｃｇ−Ｖｓが補正後の閾値電圧と同じか、それ以下の場合に、トランジスタ１０２をオンにすることができる点において、ｎチャネル型トランジスタの場合とは異なっている。

また図２（Ａ）、図２（Ｃ）に示すようにトランジスタ１０２の閾値電圧を補正する場合、閾値電圧の変化量は、ゲート電圧のみならず補正する時間にも依存する。よってトランジスタ１０２の閾値電圧は、ゲート電圧だけではなく、補正する時間も制御しながら、補正することが望ましい。

また図１、図２では、リミッタにダイオード接続されたトランジスタが１つだけ設けられている例を示したが、本発明はこの構成に限定されない。本発明のリミッタは、ダイオード接続されたトランジスタが、複数直列に接続され、該複数のトランジスタのうち最も端部に接続されたトランジスタと抵抗とが接続されていても良い。この場合リミット電圧は、各トランジスタの順方向降下電圧Ｖｆの和に相当する。

なお電圧Ｖｃｇと電圧Ｖｓの制御は、トランジスタ１０２のコントロールゲート、ソースまたはドレインに接続された接続端子を、半導体装置に設け、該接続端子の電圧を半導体装置の外部において制御することで行なうことができる。或いは、半導体装置の内部に、トランジスタ１０２のコントロールゲート、ソースまたはドレインの電圧を制御するための回路を、設けるようにしても良い。

また図１、図２では、入力端子からの電圧Ｖｉｎの上限を制限するための、本発明のリミッタの一例について説明したが、本発明はこの構成に限定されない。本発明のリミッタは、入力端子からの電圧Ｖｉｎの下限を制限する機能を有していても良い。ただしこの場合、ｎチャネル型トランジスタを用いていれば、そのソースを、抵抗が有する第２の端子に接続し、そのコントロールゲートとドレインにはＶｄｄ（Ｖｄｄ＞ＧＮＤ）などの一定の電圧を供給する。逆にｐチャネル型トランジスタを用いていれば、そのコントロールゲートとドレインを、抵抗が有する第２の端子に接続し、そのソースにはＶｄｄなどの一定の電圧を供給する。

そして入力端子からの電圧Ｖｉｎの下限を制限するリミッタの場合も、補正と読み出しの動作時における電圧Ｖｃｇ、電圧Ｖｓと電圧Ｖｗｅ、電圧Ｖｗｈの関係は、図２の場合と同様に設定すれば良い。

なお、図２に示した補正と読み出しの操作は、半導体装置が完成した後に行なうことができる。図２１に、半導体装置が完成した後に行なわれる、リミット電圧の補正と読み出しの操作手順を、フローチャートで示す。

まず図２１において、２１０１に示すように半導体装置が完成したら、２１０３に示すようにリミット電圧を読み出す。そして読み出したリミット電圧が許容範囲に収まっている場合、該半導体装置は合格と判断され、２１０４に示す良品に分類される。逆に、読み出したリミット電圧が許容範囲に収まっていない場合、該半導体装置は不合格と判断され、２１０５に示すように、フローティングゲートの電荷量の制御により、リミット電圧の補正が行なわれる。

そして、リミット電圧の補正が行なわれた後、２１０７に示すようにリミット電圧を読み出す。そして読み出したリミット電圧が許容範囲に収まっている場合、該半導体装置は合格と判断され、２１０４に示す良品に分類される。逆に、読み出したリミット電圧が許容範囲に収まっていない場合、該半導体装置は不合格と判断される。

そして不合格と判断された半導体装置は、２１０８に示すように、再びフローティングゲートの電荷量の制御により、リミット電圧の補正が行なわれる。なお、上記操作を繰り返しても半導体装置が不合格である場合、２１０９に示すように、該半導体装置は不良品に分類される。

上記動作を繰り返すことで、歩留まりを高めることが可能である。なお、図２１では、フローティングゲートの電荷量の制御を、２１０５、２１０８に示すように２回行なっているが、１回で済ませても良いし、３回以上行なっても良い。

次に、上述したリミッタを集積回路に用いている、本発明の半導体装置について説明する。

図３（Ａ）に、本発明の半導体装置の一つであるＩＤチップの一形態を、斜視図で示す。２０１は集積回路、２０２はアンテナに相当し、アンテナ２０２は集積回路２０１に接続されている。２０３は基板、２０４はカバー材に相当する。集積回路２０１及びアンテナ２０２は、基板２０３上に形成されており、カバー材２０４は集積回路２０１及びアンテナ２０２を覆うように基板２０３と重なっている。なおカバー材２０４は必ずしも用いる必要はないが、集積回路２０１及びアンテナ２０２をカバー材２０４で覆うことで、ＩＤチップの機械的強度を高めることができる。

図３（Ｂ）に、本発明の半導体装置の一つであるＩＣカードの一形態を、斜視図で示す。２０５は集積回路、２０６はアンテナに相当し、アンテナ２０６は集積回路２０５に接続されている。２０８はインレットシートとして機能する基板、２０７、２０９はカバー材に相当する。集積回路２０５及びアンテナ２０６は基板２０８上に形成されており、基板２０８は２つのカバー材２０７、２０９の間に挟まれている。なお本発明のＩＣカードは、集積回路２０５に接続された表示装置を有していても良い。

次に、本発明の半導体装置が有する集積回路の、具体的な構成について説明する。図４（Ａ）に、本発明の半導体装置の、機能的な構成の一形態をブロック図で示す。

図４（Ａ）において、３０１は集積回路、３０２はアンテナに相当する。集積回路３０１は、整流回路３０３、クロック生成回路３０４、変調回路３０６、復調回路３０５、リミッタ３０７、論理回路部３０８とを有している。論理回路部３０８には各種演算回路、メモリなどが含まれていても良い。メモリには、例えばＳＲＡＭ、フラッシュメモリ、ＲＯＭまたはＦｅＲＡＭ（Ferroelectric RAM）などを用いることができる。

リーダ／ライタから電波として送られてきた信号は、アンテナ３０２において電磁誘導により交流電圧に変換される。復調回路３０５では該交流電圧を復調して信号を生成し、後段の論理回路部３０８に入力する。また整流回路３０３では、交流電圧を用いて電源電圧を生成する。該電源電圧は、整流回路３０３の後段に設けられたリミッタ３０７においてリミット電圧以下に補正された後、論理回路部３０８に供給される。

論理回路部３０８では、復調回路３０５から入力された信号、リミッタ３０７から供給された電源電圧を用いて、動作を行なう。そして論理回路部３０８が動作することで、論理回路部３０８から変調回路３０６に信号が送られる。変調回路３０６は論理回路部３０８からの信号に従って、アンテナ３０２に負荷変調を加えることができる。リーダ／ライタは、アンテナ３０２に加えられた負荷変調を電波で受け取ることで、結果的に論理回路部３０８からの信号を受信することができる。

なお図４（Ａ）では、リミッタ３０７を整流回路３０３の後段に設けているが、本発明はこの構成に限定されない。リミッタ３０７は整流回路３０３の前段に設けても良い。或いは、クロック生成回路３０４の前段または後段、変調回路３０６の前段または後段、復調回路３０５の前段または後段、論理回路部３０８の内部などに設けていても良い。

図４（Ｂ）に、リミッタ３０７を整流回路３０３の前段に設けた場合の、本発明の半導体装置の、機能的な構成の一形態をブロック図で示す。なお図４（Ｂ）では、図４（Ａ）において既に示したものに対し、同じ符号を付している。図４（Ｂ）の場合、アンテナ３０２からの交流電圧を、リミッタ３０７においてリミット電圧以下に補正している。そして整流回路３０３ではリミット電圧以下に補正された交流電圧を用いて、電源電圧を生成している。

なお本発明の半導体装置における信号の伝送方式は、電磁結合方式、電磁誘導方式、マイクロ波方式やその他の伝送方式を用いることができる。特に、電磁結合方式や電磁誘導方式の場合、強い電波に半導体装置がさらされることで、アンテナに過度に大きい交流電圧が生じてしまう恐れがある。またマイクロ波方式やその他の伝送方式であっても、半導体装置内で信号のノイズが生じる場合がある。本発明のリミッタを設けることは、過度に大きい交流電圧や信号のノイズによって、集積回路において絶縁破壊が生じるのを防止することができ、非常に有効である。

また本実施の形態では、アンテナが円状または螺旋状に巻かれた導線を有している場合について説明したが、本発明はこの構成に限定されない。導電体で形成された膜（導電膜）をアンテナとして用いていても良い。

本実施例では、複数のダイオード接続されたトランジスタを用いた、本発明のリミッタについて説明する。

図５（Ａ）に、本実施例のリミッタの回路図を示す。図５（Ａ）において、４０１は抵抗、４０２、４０３はダイオード接続されたトランジスタに相当する。トランジスタ４０２、４０３は、それぞれフローティングゲート（ＦＧ）とコントロールゲート（ＣＧ）の２つのゲートを有している。図５（Ａ）では、トランジスタ４０２とトランジスタ４０３がｎチャネル型トランジスタの場合を示しているが、どちらか一方がｐチャネル型トランジスタ、或いは両方がｐチャネル型トランジスタであっても良い。ただしダイオード接続された全てのトランジスタは、順方向電流の向きが同じになるように、直列に接続する。

抵抗４０１が有する２つの端子のうち、第１の端子には入力端子からの電圧Ｖｉｎが供給されている。また、トランジスタ４０２とトランジスタ４０３は、順方向電流の向きが同じになるように、直列に接続されている。図５（Ａ）の場合、具体的には、トランジスタ４０２のコントロールゲートとドレイン（Ｄ）が、抵抗４０１の第２の端子に接続され、トランジスタ４０３のコントロールゲートとドレインが、トランジスタ４０２のソース（Ｓ）に接続され、トランジスタ４０３のソースにはグラウンド（ＧＮＤ）などの一定の電圧が供給されている。そして抵抗４０１が有する２つの端子のうち、第２の端子の電圧は、リミッタの出力端子の電圧Ｖｏｕｔに相当する。

図５（Ａ）のように、複数のダイオード接続されたトランジスタを、直列に接続して用いる場合、リミット電圧は各トランジスタの順方向降下電圧Ｖｆの和に相当する。

なお図５（Ａ）に示すリミッタは、必ずしも抵抗４０１を有していなくとも良い。この場合、トランジスタ４０２のコントロールゲートとドレインに入力端子からの電圧Ｖｉｎが直接供給され、トランジスタ４０２によって降下したコントロールゲートとドレインの電圧が、リミッタの出力端子の電圧Ｖｏｕｔとして、後段の回路に供給される。

図５（Ｂ）に、図５（Ａ）とは異なる、本実施例のリミッタの回路図を示す。図５（Ｂ）において、４１１は抵抗、４１２、４１３はダイオード接続されたトランジスタに相当する。トランジスタ４１２は、フローティングゲートを有しておらず、ゲート（Ｇ）のみを有している。トランジスタ４１３は、フローティングゲート（ＦＧ）とコントロールゲート（ＣＧ）の２つのゲートを有している。図５（Ｂ）では、トランジスタ４１２とトランジスタ４１３がｎチャネル型トランジスタの場合を示しているが、どちらか一方がｐチャネル型トランジスタ、或いは両方がｐチャネル型トランジスタであっても良い。ただしダイオード接続された全てのトランジスタは、順方向電流の向きが同じになるように、直列に接続する。

抵抗４１１が有する２つの端子のうち、第１の端子には入力端子からの電圧Ｖｉｎが供給されている。また、トランジスタ４１２とトランジスタ４１３は、順方向電流の向きが同じになるように、直列に接続されている。図５（Ｂ）の場合、具体的には、トランジスタ４１２のゲートとドレイン（Ｄ）が、抵抗４１１の第２の端子に接続され、トランジスタ４１３のコントロールゲートとドレインが、トランジスタ４１２のソース（Ｓ）に接続され、トランジスタ４１３のソースにはグラウンド（ＧＮＤ）などの一定の電圧が供給されている。そして抵抗４１１が有する２つの端子のうち、第２の端子の電圧は、リミッタの出力端子の電圧Ｖｏｕｔに相当する。

図５（Ｂ）に示すリミッタも、図５（Ａ）と同様に、複数のダイオード接続されたトランジスタを、直列に接続して用いているため、リミット電圧は各トランジスタの順方向降下電圧Ｖｆの和に相当する。

なお図５（Ｂ）に示すリミッタは、必ずしも抵抗４１１を有していなくとも良い。この場合、トランジスタ４１２のゲートとドレインに入力端子からの電圧Ｖｉｎが直接供給され、トランジスタ４１２によって降下したゲートとドレインの電圧が、リミッタの出力端子の電圧Ｖｏｕｔとして、後段の回路に供給される。

図５（Ｃ）に、図５（Ａ）、図５（Ｂ）とは異なる、本実施例のリミッタの回路図を示す。図５（Ｃ）において、４２１は抵抗、４２２、４２３はダイオード接続されたトランジスタに相当する。トランジスタ４２２は、フローティングゲート（ＦＧ）とコントロールゲート（ＣＧ）の２つのゲートを有している。トランジスタ４２３は、フローティングゲートを有しておらず、ゲート（Ｇ）のみを有している。図５（Ｃ）では、トランジスタ４２２とトランジスタ４２３がｎチャネル型トランジスタの場合を示しているが、どちらか一方がｐチャネル型トランジスタ、或いは両方がｐチャネル型トランジスタであっても良い。ただしダイオード接続された全てのトランジスタは、順方向電流の向きが同じになるように、直列に接続する。

抵抗４２１が有する２つの端子のうち、第１の端子には入力端子からの電圧Ｖｉｎが供給されている。また、トランジスタ４２２とトランジスタ４２３は、順方向電流の向きが同じになるように、直列に接続されている。図５（Ｃ）の場合、具体的には、トランジスタ４２２のコントロールゲートとドレイン（Ｄ）が、抵抗４２１の第２の端子に接続され、トランジスタ４２３のゲートとドレインが、トランジスタ４２２のソース（Ｓ）に接続され、トランジスタ４２３のソースにはグラウンド（ＧＮＤ）などの一定の電圧が供給されている。そして抵抗４２１が有する２つの端子のうち、第２の端子の電圧は、リミッタの出力端子の電圧Ｖｏｕｔに相当する。

図５（Ｃ）に示すリミッタも、図５（Ａ）、図５（Ｂ）と同様に、複数のダイオード接続されたトランジスタを、直列に接続して用いているため、リミット電圧は各トランジスタの順方向降下電圧Ｖｆの和に相当する。

なお図５（Ｃ）に示すリミッタは、必ずしも抵抗４２１を有していなくとも良い。この場合、トランジスタ４２２のコントロールゲートとドレインに入力端子からの電圧Ｖｉｎが直接供給され、トランジスタ４２２によって降下したコントロールゲートとドレインの電圧が、リミッタの出力端子の電圧Ｖｏｕｔとして、後段の回路に供給される。

なお本実施例では、入力端子からの電圧Ｖｉｎの上限を制限するためのリミッタについて説明したが、電圧Ｖｉｎの下限を制限するためのリミッタであっても良い。

また本発明では、ダイオード接続されたトランジスタの数は２つに限定されず、３つ以上のダイオード接続されたトランジスタが直列に接続されていても良い。

本実施例で示したような、ダイオード接続されたトランジスタもしくはダイオード（以下本実施例では、共にダイオードと呼ぶ）を、複数直列に接続した構成は、以下の点で好ましい。

チップ内において、通常リミッタは、電源線と接地線を介して論理回路と並列に接続されている。しかしリミッタは、フローティングゲートに蓄積されている電荷を制御する際、ダイオードに高電圧を供給する必要があり、該高電圧は論理回路にとって過剰に高い値を有している。

本実施例のリミッタの場合、ダイオードの一つに高電圧を印加しても、該高電圧が他のダイオードにとって逆方向電圧であるときは、実質的に論理回路へは高電圧が印加されない。また、該高電圧が他のダイオードにとって順方向電圧であっても、当該他のダイオードのしきい値だけ、論理回路に直接印加される電圧は低減される。

このようにダイオードを複数直列に接続することで、１つのダイオードで構成されたリミッタに比べて、リミット電圧を補正する際に、論理回路への高電圧の印加を緩和することができる。

本発明では、トランジスタのコントロールゲートとドレインの間に、他の半導体素子が設けられていても、該トランジスタがダイオードとして機能するのであれば、ダイオード接続されていると見なすことができる。本実施例では、リミッタに用いられているトランジスタの、コントロールゲートとドレインの間に、他の半導体素子が設けられている例について説明する。

図６（Ａ）に本実施例のリミッタの一例を、回路図で示す。図６（Ａ）において、４３１、４３３は抵抗、４３２はトランジスタに相当する。トランジスタ４３２は、フローティングゲート（ＦＧ）とコントロールゲート（ＣＧ）の２つのゲートを有している。図６（Ａ）では、トランジスタ４３２がｎチャネル型トランジスタの場合を示している。

抵抗４３１が有する２つの端子のうち、第１の端子には入力端子からの電圧Ｖｉｎが供給されている。またトランジスタ４３２のコントロールゲートとドレイン（Ｄ）の間には、抵抗４３３が接続されている。そしてトランジスタ４３２のドレインは、抵抗４３１が有する２つの端子のうち、第２の端子に接続されている。またトランジスタ４３２のソースには、グラウンド（ＧＮＤ）などの一定の電圧が供給されている。そして抵抗４３１が有する２つの端子のうち、第２の端子の電圧は、リミッタの出力端子の電圧Ｖｏｕｔに相当する。

なお図６（Ａ）では、トランジスタ４３２がｎチャネル型トランジスタの場合を示しているが、トランジスタ４３２はｐチャネル型トランジスタであっても良い。ただしトランジスタ４３２がｐチャネル型トランジスタの場合でも、ｎチャネル型トランジスタの場合と順方向電流の向きが同じになるようにする。

なお図６（Ａ）に示すリミッタは、必ずしも抵抗４３１を有していなくとも良い。この場合、トランジスタ４３２のドレインに入力端子からの電圧Ｖｉｎが直接供給され、トランジスタ４３２によって降下したドレインの電圧が、リミッタの出力端子の電圧Ｖｏｕｔとして、後段の回路に供給される。

図６（Ｂ）に本実施例のリミッタの一例を、回路図で示す。図６（Ｂ）において、４４１は抵抗、４４２はトランジスタ、４４３、４４４はダイオードに相当する。トランジスタ４４２は、フローティングゲート（ＦＧ）とコントロールゲート（ＣＧ）の２つのゲートを有している。図６（Ｂ）では、トランジスタ４４２がｎチャネル型トランジスタの場合を示している。

抵抗４４１が有する２つの端子のうち、第１の端子には入力端子からの電圧Ｖｉｎが供給されている。またトランジスタ４４２のコントロールゲートとドレイン（Ｄ）の間には、ダイオード４４３とダイオード４４４が並列に接続されている。そして、ダイオード４４３とダイオード４４４は、順方向電流の向きが互いに逆になるように、接続されている。またトランジスタ４４２のドレインは、抵抗４４１が有する２つの端子のうち、第２の端子に接続されている。トランジスタ４４２のソースには、グラウンド（ＧＮＤ）などの一定の電圧が供給されている。そして抵抗４４１が有する２つの端子のうち、第２の端子の電圧は、リミッタの出力端子の電圧Ｖｏｕｔに相当する。

なお図６（Ｂ）では、トランジスタ４４２がｎチャネル型トランジスタの場合を示しているが、トランジスタ４４２はｐチャネル型トランジスタであっても良い。ただしトランジスタ４４２がｐチャネル型トランジスタの場合でも、ｎチャネル型トランジスタの場合と順方向電流の向きが同じになるようにする。

なお図６（Ｂ）に示すリミッタは、必ずしも抵抗４４１を有していなくとも良い。この場合、トランジスタ４４２のドレインに入力端子からの電圧Ｖｉｎが直接供給され、トランジスタ４４２によって降下したドレインの電圧が、リミッタの出力端子の電圧Ｖｏｕｔとして、後段の回路に供給される。

なお本実施例では、入力端子からの電圧Ｖｉｎの上限を制限するためのリミッタについて説明したが、電圧Ｖｉｎの下限を制限するためのリミッタであっても良い。本実施例のリミッタは、実施の形態、実施例１に示したリミッタのいずれの構成を有していてもよい。

本実施例では、オペアンプを用いた本発明のリミッタについて説明する。

図７に本実施例のリミッタの一例を、回路図で示す。図７において、４５１は抵抗、４５２はダイオード接続されたトランジスタ、４５３はオペアンプに相当する。トランジスタ４５２は、フローティングゲート（ＦＧ）とコントロールゲート（ＣＧ）の２つのゲートを有している。なお図７では、トランジスタ４５２がｎチャネル型トランジスタの場合を示している。

抵抗４５１が有する２つの端子のうち、第１の端子には入力端子からの電圧Ｖｉｎが供給されている。またトランジスタ４５２のコントロールゲートとドレイン（Ｄ）は、抵抗４５１が有する２つの端子のうち、第２の端子に接続されている。トランジスタ４５２のソース（Ｓ）には、グラウンド（ＧＮＤ）などの一定の電圧が供給されている。

また抵抗４５１の第２の端子は、オペアンプ４５３の非反転入力端子に接続されている。オペアンプ４５３の反転入力端子は出力端子に接続されており、該出力端子の電圧は、リミッタの出力端子の電圧Ｖｏｕｔに相当する。

本実施例のように、リミッタの出力側にオペアンプなどのアナログバッファを設けることで、出力インピーダンスを抑えることができる。なお本実施例では、アナログバッファとしてオペアンプを用いた例を示しているが、オペアンプ以外のアナログバッファも同様に用いることができる。

なお図７では、トランジスタ４５２がｎチャネル型トランジスタの場合を示しているが、トランジスタ４５２はｐチャネル型トランジスタであっても良い。ただしトランジスタ４５２がｐチャネル型トランジスタの場合でも、ｎチャネル型トランジスタの場合と順方向電流の向きが同じになるようにする。

なお図７に示すリミッタは、必ずしも抵抗４５１を有していなくとも良い。この場合、トランジスタ４５２のコントロールゲートとドレインに入力端子からの電圧Ｖｉｎが直接供給され、トランジスタ４５２によって降下したコントロールゲートとドレインの電圧が、オペアンプ４５３の非反転入力端子に供給される。

なお本実施例では、入力端子からの電圧Ｖｉｎの上限を制限するためのリミッタについて説明したが、電圧Ｖｉｎの下限を制限するためのリミッタであっても良い。また、本実施例のリミッタは、実施の形態、実施例１及び実施例２に示したリミッタのいずれの構成を有していてもよい。

本実施例では、フローティングゲートの電荷量を制御するための制御回路を、リミッタと共に半導体装置内に設ける例について説明する。

図８に、リミッタ４６０と、制御回路に相当するパルス生成回路４６３及び昇圧回路４６４のブロック図を示す。なお図８では、リミッタ４６０が、実施例１に示した図５（Ｂ）と同じ構成を有している例を示しているが、本実施例はこの構成に限定されない。本実施例のリミッタ４６０は、実施の形態、実施例１〜実施例３に示したリミッタのいずれの構成を有していても良い。

図８においてリミッタ４６０は、抵抗４６５、ダイオード接続されたトランジスタ４６６、４６７を有している。トランジスタ４６７は、フローティングゲートを有しておらず、ゲート（Ｇ）のみを有している。トランジスタ４６６は、フローティングゲート（ＦＧ）とコントロールゲート（ＣＧ）の２つのゲートを有している。図８では、トランジスタ４６７とトランジスタ４６６がｎチャネル型トランジスタの場合を示しているが、どちらか一方がｐチャネル型トランジスタ、或いは両方がｐチャネル型トランジスタであっても良い。

抵抗４６５が有する２つの端子のうち、第１の端子には入力端子からの電圧Ｖｉｎが供給されている。また、トランジスタ４６７とトランジスタ４６６は、順方向電流の向きが同じになるように、直列に接続されている。図８の場合、具体的には、トランジスタ４６７のゲートとドレイン（Ｄ）が、抵抗４６５の第２の端子に接続され、トランジスタ４６６のドレインがトランジスタ４６７のソース（Ｓ）に接続され、トランジスタ４６６のソースにはグラウンド（ＧＮＤ）などの一定の電圧が供給されている。そして抵抗４６５が有する２つの端子のうち、第２の端子の電圧は、リミッタの出力端子の電圧Ｖｏｕｔに相当する。

図８に示すリミッタは、複数のダイオード接続されたトランジスタを、直列に接続して用いているため、リミット電圧は各トランジスタの順方向降下電圧Ｖｆの和に相当する。

なお本実施例のリミッタでは、トランジスタ４６６のコントロールゲートを、トランジスタ４６６のドレインに接続するのではなく、パルス生成回路４６３に接続する。またトランジスタ４６６のドレインとソースも、それぞれパルス生成回路４６３に接続する。

昇圧回路４６４は、トランジスタ４６６の閾値電圧の補正時に用いられる電圧Ｖｃｇ、電圧Ｖｄ、電圧Ｖｓを生成し、パルス生成回路４６３に供給する。パルス生成回路４６３は、動作に合わせて適切な電圧を選択して、パルス幅が制御された信号を生成し、トランジスタ４６６のコントロールゲート、ソース、ドレインの各端子に、該信号の電圧を印加する。

本実施例では、半導体装置の外部において接続端子を介してトランジスタ４６６のコントロールゲート、ドレイン及びソースの電圧を制御するのではなく、半導体装置の内部においてパルス生成回路４６３を用いて制御する。

次に図８に示したリミッタ４６０の、具体的な動作について説明する。ＩＤチップの通常の動作時には、本来の機能を果たすようにリミッタ４６０を動作させる。つまり、パルス生成回路４６３を用いて、トランジスタ４６６のドレインとコントロールゲートを接続し、また、トランジスタ４６６のソースをハイインピーダンス状態にする。

そしてリミット電圧の読み出しは、リーダ／ライタからの出力振幅や周波数を変化させて、ＩＤチップの応答を見ることで行なうことができる。

具体的に、リミット電圧が低い場合、ＩＤチップ内に十分な電源電圧が得られず、ＩＤチップの周波数特性が仕様を満たさなくなる。よって、例えばリーダ／ライタの出力や通信距離を仕様値に設定しても、ＩＤチップの周波数特性が仕様を満たさない場合には、リミット電圧が低いと判断することができる。この場合、リミット電圧が高まるように、トランジスタ４６６の閾値電圧を補正すれば良い。

逆にリミット電圧が高い場合、ＩＤチップ内に過剰な電源電圧が発生して、場合によっては集積回路が破壊される恐れが有る。よって、例えばリーダ／ライタからの出力振幅や通信距離を仕様値に設定して、ＩＤチップの周波数特性が仕様を十分満たす場合には、リミット電圧が高いと判断することができる。この場合、動作マージンを確保したうえでリミット電圧が低くなるように、トランジスタ４６６の閾値電圧を補正すれば良い。

そして、トランジスタ４６６の閾値電圧の補正は、リーダ／ライタからの補正命令に基づいて行なう。

閾値電圧を高めるための補正は、例えばＶｄ＝Ｖｃｇ＝１２Ｖ、Ｖｓ＝０Ｖの短いパルス（例えば、１μｓ〜１０μｓ）をトランジスタ４６６に印加して、ホットエレクトロン注入またはトンネル電流により行なうことができる。逆に閾値電圧を低くするための補正は、例えばＶｃｇ＝−１５Ｖ、Ｖｄ＝Ｖｓ＝０Ｖの短いパルス（例えば、１００μｓ〜１ｍｓ）をトランジスタ４６６に印加して、トンネル電流により行なうことができる。

なお閾値電圧の補正は、リミッタ４６０に順方向電流を流さないように、ＩＤチップ内部の電源電圧がリミット電圧以下となるような環境で行なう必要が有る。

以上のように、制御回路をＩＤチップ内部に設けることで、リーダ／ライタを用いたリミット電圧の設定を行なうことができる。よって、例えば出荷後に、ユーザがリミット電圧の設定を変更することも可能となる。

また本実施例のように、制御回路をリミッタと共に半導体装置内に設けることで、半導体装置に設けられる接続端子の数を減少させることができる。

なお図８に示すリミッタは、必ずしも抵抗４６５を有していなくとも良い。この場合、トランジスタ４６７のゲートとドレインに入力端子からの電圧Ｖｉｎが直接供給され、トランジスタ４６７によって降下したゲートとドレインの電圧が、リミッタの出力端子の電圧Ｖｏｕｔとして、後段の回路に供給される。

なお本実施例では、入力端子からの電圧Ｖｉｎの上限を制限するためのリミッタについて説明したが、電圧Ｖｉｎの下限を制限するためのリミッタであっても良い。

次に、本発明の半導体装置の１つである、ＩＤチップの詳しい作製方法について説明する。なお本実施例では、ＴＦＴを半導体素子の一例として示すが、集積回路に用いられる半導体素子はこれに限定されない。例えばＴＦＴの他に、記憶素子、ダイオード、光電変換素子、抵抗素子などを用いることができる。また、その他の素子として、コイル、容量素子、インダクタなどを用いることができる。

まず図９（Ａ）に示すように、耐熱性を有する第１の基板５００上に剥離層５０１を形成する。第１の基板５００として、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、石英基板、セラミック基板等を用いることができる。また、ステンレス基板を含む金属基板または半導体基板を用いても良い。プラスチック等の可撓性を有する合成樹脂からなる基板は、一般的に上記基板と比較して耐熱温度が低い傾向にあるが、作製工程における処理温度に耐え得るのであれば用いることが可能である。

剥離層５０１は、非晶質珪素、多結晶珪素、単結晶珪素、微結晶珪素（セミアモルファスシリコンを含む）等、珪素を主成分とする層を用いることができる。剥離層５０１は、スパッタ法、減圧ＣＶＤ法、プラズマＣＶＤ法等を用いて形成することができる。本実施例では、膜厚５０ｎｍ程度の非晶質珪素をプラズマＣＶＤ法で形成し、剥離層５０１として用いる。剥離層５０１は、スパッタ法で形成するよりもプラズマＣＶＤ法を用いて形成する方が、剥離層５０１に塵埃が含まれてしまうのを防ぐことができ、また剥離層５０１に含まれるＡｒの量を抑えることができる。従って、後の作製工程においてレーザ結晶化などを含む熱処理が剥離層５０１に加えられても、塵埃やＡｒ起因により、剥離層５０１が後に形成される下地膜５０２から剥離するのを抑えることができる。なお剥離層５０１は珪素に限定されず、エッチングにより選択的に除去できる材料で形成すれば良い。剥離層５０１の膜厚は、１０〜１００ｎｍとするのが望ましい。

次に、剥離層５０１上に、下地膜５０２を形成する。下地膜５０２は第１の基板５００中に含まれるＮａなどのアルカリ金属やアルカリ土類金属が、半導体膜中に拡散し、ＴＦＴなどの半導体素子の特性に悪影響を及ぼすのを防ぐために設ける。また下地膜５０２は、後の半導体素子を剥離する工程において、半導体素子を保護する役目も有している。下地膜５０２には、例えば酸化珪素、酸化窒化珪素、窒化珪素、窒化酸化珪素などの絶縁膜を用いることができる。

下地膜５０２は、単数の絶縁膜を用いたものであっても、複数の絶縁膜を積層して用いたものであっても良い。本実施例では、膜厚１００ｎｍの酸化窒化珪素膜、膜厚５０ｎｍの窒化酸化珪素膜、膜厚１００ｎｍの酸化窒化珪素膜を順に積層して下地膜５０２を形成するが、各膜の材質、膜厚、積層数は、これに限定されるものではない。例えば、下層の酸化窒化珪素膜に代えて、膜厚０．５〜３μｍのシロキサン系樹脂をスピンコート法、スリットコーター法、液滴吐出法、印刷法などによって形成しても良い。また、中層の窒化酸化珪素膜に代えて、窒化珪素膜（ＳｉＮｘ、Ｓｉ₃Ｎ₄等）を用いてもよい。また、上層の酸化窒化珪素膜に代えて、酸化珪素膜を用いていても良い。また、それぞれの膜厚は、０．０５〜３μｍとするのが望ましく、その範囲から自由に選択することができる。

或いは、剥離層５０１に最も近い、下地膜５０２の下層を酸化窒化珪素膜または酸化珪素膜で形成し、中層をシロキサン系樹脂で形成し、上層を酸化珪素膜で形成しても良い。

なおシロキサン系樹脂とは、Ｓｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。

酸化珪素膜は、ＳｉＨ₄とＯ₂、ＴＥＯＳ（テトラエトキシシラン）とＯ₂等の混合ガスを用い、熱ＣＶＤ、プラズマＣＶＤ、常圧ＣＶＤ、バイアスＥＣＲＣＶＤ等の方法によって形成することができる。また、窒化珪素膜は、代表的には、ＳｉＨ₄とＮＨ₃の混合ガスを用い、プラズマＣＶＤによって形成することができる。また、酸化窒化珪素膜、窒化酸化珪素膜は、代表的には、ＳｉＨ₄とＮ₂Ｏの混合ガスを用い、プラズマＣＶＤによって形成することができる。

次に、下地膜５０２上に半導体膜５０３を形成する。半導体膜５０３は、下地膜５０２を形成した後、大気に曝さずに形成することが望ましい。半導体膜５０３の膜厚は２０〜２００ｎｍ（望ましくは４０〜１７０ｎｍ、好ましくは５０〜１５０ｎｍ）とする。なお半導体膜５０３は、非晶質半導体であっても良いし、セミアモルファス半導体であっても良いし、多結晶半導体であっても良い。また半導体は珪素だけではなくシリコンゲルマニウムも用いることができる。シリコンゲルマニウムを用いる場合、ゲルマニウムの濃度は０．０１〜４．５atomic％程度であることが好ましい。

なお半導体膜５０３は、公知の技術により結晶化しても良い。公知の結晶化方法としては、レーザ光を用いたレーザ結晶化法、触媒元素を用いる結晶化法がある。或いは、触媒元素を用いる結晶化法とレーザ結晶化法とを組み合わせて用いることもできる。また、第１の基板５００として石英のような耐熱性に優れている基板を用いる場合、電熱炉を使用した熱結晶化方法、赤外光を用いたランプアニール結晶化法、触媒元素を用いる結晶化法と、９５０℃程度の高温アニールを組み合わせた結晶法を用いても良い。

例えばレーザ結晶化を用いる場合、レーザ結晶化の前に、レーザに対する半導体膜５０３の耐性を高めるために、５５０℃、４時間の加熱処理を該半導体膜５０３に対して行なう。そして連続発振が可能な固体レーザを用い、基本波の第２高調波〜第４高調波のレーザ光を照射することで、大粒径の結晶を得ることができる。例えば、代表的には、Ｎｄ:ＹＶＯ₄レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いるのが望ましい。具体的には、連続発振のＹＶＯ₄レーザから射出されたレーザ光を非線形光学素子により高調波に変換し、出力１０Ｗのレーザ光を得る。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザ光に成形して、半導体膜５０３に照射する。このときのエネルギー密度は０．０１〜１００ＭＪ／ｃｍ²程度（好ましくは０．１〜１０ＭＪ／ｃｍ²）が必要である。そして、走査速度を１０〜２０００ｃｍ／ｓｅｃ程度とし、照射する。

また、パルス発振のレーザ光の発振周波数を１０ＭＨｚ以上とし、通常用いられている数十Ｈｚ〜数百Ｈｚの周波数帯よりも著しく高い周波数帯を用いてレーザ結晶化を行なっても良い。パルス発振でレーザ光を半導体膜に照射してから半導体膜が完全に固化するまでの時間は数十ｎｓｅｃ〜数百ｎｓｅｃと言われている。よって上記周波数を用いることで、半導体膜がレーザ光によって溶融してから固化するまでに、次のパルスのレーザ光を照射できる。したがって、半導体膜中において固液界面を連続的に移動させることができるので、走査方向に向かって連続的に成長した結晶粒を有する半導体膜が形成される。具体的には、含まれる結晶粒の走査方向における幅が１０〜３０μm、走査方向に対して垂直な方向における幅が１〜５μm程度の結晶粒の集合を形成することができる。該走査方向に沿って長く延びた単結晶の結晶粒を形成することで、少なくともＴＦＴのチャネル方向には結晶粒界のほとんど存在しない半導体膜の形成が可能となる。

なおレーザ結晶化は、連続発振の基本波のレーザ光と連続発振の高調波のレーザ光とを並行して照射するようにしても良いし、連続発振の基本波のレーザ光とパルス発振の高調波のレーザ光とを並行して照射するようにしても良い。

なお、希ガスや窒素などの不活性ガス雰囲気中でレーザ光を照射するようにしても良い。これにより、レーザ光照射による半導体表面の荒れを抑えることができ、界面準位密度のばらつきによって生じるゲート電圧の閾値のばらつきを抑えることができる。

上述したレーザ光の照射により、結晶性がより高められた半導体膜５０３が形成される。なお、予め半導体膜５０３に、スパッタ法、プラズマＣＶＤ法、熱ＣＶＤ法などで形成した多結晶半導体を用いるようにしても良い。

また本実施例では半導体膜５０３を結晶化しているが、結晶化せずに非晶質珪素膜または微結晶半導体膜のまま、後述のプロセスに進んでも良い。非晶質半導体、微結晶半導体を用いたＴＦＴは、多結晶半導体を用いたＴＦＴよりも作製工程が少ない分、コストを抑え、歩留まりを高くすることができるというメリットを有している。

非晶質半導体は、珪化物気体をグロー放電分解することにより得ることができる。代表的な珪化物気体としては、ＳｉＨ₄、Ｓｉ₂Ｈ₆が挙げられる。この珪化物気体を、水素、又は水素とヘリウムの混合ガスで希釈して用いても良い。

なおセミアモルファス半導体とは、非晶質半導体と結晶構造を有する半導体（単結晶、多結晶を含む）の中間的な構造の半導体を含む膜である。このセミアモルファス半導体は、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質なものであり、その粒径を０．５〜２０ｎｍとして非単結晶半導体中に分散させて存在せしめることが可能である。セミアモルファス半導体は、そのラマンスペクトルが５２０ｃｍ^-1よりも低波数側にシフトしており、またＸ線回折ではＳｉ結晶格子に由来するとされる（１１１）、（２２０）の回折ピークが観測される。また、未結合手（ダングリングボンド）の終端化として水素またはハロゲンを少なくとも１原子％またはそれ以上含ませている。ここでは便宜上、このような半導体をセミアモルファス半導体（ＳＡＳ）と呼ぶ。さらに、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで安定性が増し良好なセミアモルファス半導体が得られる。

またＳＡＳは珪化物気体をグロー放電分解することにより得ることができる。代表的な珪化物気体としては、ＳｉＨ₄であり、その他にもＳｉ₂Ｈ₆、ＳｉＨ₂Ｃｌ₂、ＳｉＨＣｌ₃、ＳｉＣｌ₄、ＳｉＦ₄などを用いることができる。また水素や、水素にヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素を加えたガスで、この珪化物気体を希釈して用いることで、ＳＡＳの形成を容易なものとすることができる。希釈率は２倍〜１０００倍の範囲で珪化物気体を希釈することが好ましい。またさらに、珪化物気体中に、ＣＨ₄、Ｃ₂Ｈ₆などの炭化物気体、ＧｅＨ₄、ＧｅＦ₄などのゲルマニウム化物気体、Ｆ₂などを混入させて、エネルギーバンド幅を１．５〜２．４ｅＶ、若しくは０．９〜１．１ｅＶに調節しても良い。

例えば、ＳｉＨ₄にＨ₂を添加したガスを用いる場合、或いはＳｉＨ₄にＦ₂を添加したガスを用いる場合、形成したセミアモルファス半導体を用いてＴＦＴを作製すると、該ＴＦＴのサブスレッショルド係数（Ｓ値）を０．３５Ｖ／ｄｅｃ以下、代表的には０．０９〜０．２５Ｖ／ｄｅｃとし、移動度を１０ｃｍ²／Ｖｓｅｃとすることができる。そして上記セミアモルファス半導体を用いたＴＦＴで、例えば１９段リングオシレータを形成した場合、電源電圧３〜５Ｖにおいて、その発振周波数は１ＭＨ以上、好ましくは１００ＭＨｚ以上の特性を得ることができる。また電源電圧３〜５Ｖにおいて、インバータ１段あたりの遅延時間は２６ｎｓ、好ましくは０．２６ｎｓ以下とすることができる。

次に、図９（Ｂ）に示すように、結晶化された半導体膜５０３をパターニングし、島状の半導体膜５０４〜５０６を形成する。そして、島状の半導体膜５０４〜５０６を覆うように、第１のゲート絶縁膜５０７を形成する。第１のゲート絶縁膜５０７は、プラズマＣＶＤ法又はスパッタリング法などを用い、窒化珪素、酸化珪素、窒化酸化珪素又は酸化窒化珪素を含む膜を、単層で、又は積層させて形成することができる。積層する場合には、例えば、基板側から酸化珪素膜、窒化珪素膜、酸化珪素膜の３層構造とするのが好ましい。

なお第１のゲート絶縁膜５０７の膜厚は、薄い方が、ダイオードとして用いるＴＦＴ５４２において、ホットエレクトロン注入、或いはトンネル電流によるフローティングゲートの電荷の制御を、高速に行なうことができる。従って、高耐圧化よりも電荷の制御の高速化に重点を置くならば、第１のゲート絶縁膜５０７は薄ければ薄い方が望ましい。本実施例では、第１のゲート絶縁膜５０７の膜厚は１〜１００ｎｍ、好ましくは１〜１０ｎｍとする。

次に図９（Ｃ）に示すように、第１のゲート絶縁膜５０７上に第１の導電膜５０８を形成する。本実施例では第１の導電膜５０８として、窒化タンタル（ＴａＮ）膜またはタンタル（Ｔａ）膜を用いる。勿論、第１の導電膜５０８の材料は、これに限定されるものではなく、適宜選択することができる。ただし第１の導電膜５０８として、後のエッチング工程において、第１のゲート絶縁膜５０７との選択比を十分確保できる材料を用いることが望ましい。例えば第１の導電膜５０８をＴａＮもしくはＴａとし、第１のゲート絶縁膜５０７を酸化珪素膜とした場合、エッチングガスとしてＣｌ₂を用いることで、第１の導電膜５０８の第１のゲート絶縁膜５０７に対する選択比を１０以上とすることができる。選択比を確保することで、露出される第１のゲート絶縁膜５０７のオーバーエッチングを防ぐことができる。

また、第１の導電膜５０８の膜厚が薄いほど、第１の導電膜５０８のエッチングにかかる時間を短くすることができる。そのため、第１の導電膜５０８をエッチングする際に、第１のゲート絶縁膜５０７のオーバーエッチングを抑えることができる。よって、第１の導電膜５０８の膜厚は５〜１００ｎｍ、好ましくは５〜２０ｎｍが良い。

次に、第１の導電膜５０８上に第２のゲート絶縁膜５０９を形成する。第２のゲート絶縁膜５０９は、第１のゲート絶縁膜５０７に用いることができる材料と、同じ材料を用いることができる。本実施例では酸化珪素膜を用いる。

次に図９（Ｄ）に示すように、島状の半導体膜５０６を覆うようにマスク５１０を形成する。そして、第２のゲート絶縁膜５０９のうち、島状の半導体膜５０４、５０５と重なっている部分をエッチングにより除去し、第１の導電膜５０８を部分的に露出させる。第２のゲート絶縁膜５０９のエッチングは、ＣＨＦ₃ガスを用いたプラズマエッチング法を用いることができる。上記エッチングにより、第１の導電膜５０８の窒化タンタルまたはタンタルと第２のゲート絶縁膜５０９の酸化珪素膜との選択比を１０以上にすることができる。また、フッ酸を用いたウェットエッチングであっても、窒化タンタルまたはタンタルとの選択比を十分に確保することができる。

次に図９（Ｅ）に示すように、部分的にエッチングされた第２のゲート絶縁膜５０９及び第１の導電膜５０８を覆うように、第２の導電膜５１１を形成する。第２の導電膜５１１は、第１の導電膜５０８と同様、導電性を有する膜であれば良く、本実施例ではタングステン（Ｗ）膜を用いる。

なお、第１の導電膜５０８の材料と、第２の導電膜５１１の材料の組み合わせは、本実施例に示した構成に限定されない。例えば、第１の導電膜５０８としてｎ型を付与する不純物がドーピングされた珪素を用い、第２の導電膜５１１としてＮｉＳｉ（ニッケルシリサイド）を用いても良い。或いは、第１の導電膜５０８としてｎ型を付与する不純物がドーピングされたＳｉ、第２の導電膜５１１としてＷＳｉｘを用いても良い。

次に図１０（Ａ）に示すように、第２の導電膜５１１上にマスク５１２を形成し、第２の導電膜５１１をエッチングする。上記エッチングにより、第２の導電膜５１１から、島状の半導体膜５０４〜５０６とそれぞれ重なるように、電極５１３〜５１５が形成される。タングステンを用いた第２の導電膜５１１のエッチングは、ＣＦ₄、Ｃｌ₂、Ｏ₂またはＳＦ₆、Ｃｌ₂、Ｏ₂の混合ガスを用いて行なうことができる。上記エッチングでは、第１の導電膜５０８と第２の導電膜５１１との選択比を５以上にすることができる。

次に図１０（Ｂ）に示すように、マスク５１２を用いて第２のゲート絶縁膜５０９を再びエッチングする。このエッチングを、ＣＨＦ₃を用いたドライエッチングで行なうことで、窒化タンタルまたはタンタルを用いた第１の導電膜５０８に対して、酸化珪素を用いた第２のゲート絶縁膜５０９のエッチングレートを、１０倍以上にすることができる。また、フッ酸を用いたウェットエッチングでも、同様のエッチングレートは得られる。

次に図１０（Ｃ）に示すように、マスク５１２を用いて第１の導電膜５０８をエッチングすることで、島状の半導体膜５０４〜５０６とそれぞれ重なるように、電極５１６〜５１８を形成する。第１の導電膜５０８として窒化タンタルまたはタンタルを用いている場合、エッチングガスとしてＣｌ₂を用いれば、酸化珪素を用いた第１のゲート絶縁膜５０７と第１の導電膜５０８の選択比を１０以上にすることができる。

なお電極５１３と電極５１６は、互いに接するように重なっており、ゲート電極として機能する。電極５１４と電極５１７は、互いに接するように重なっており、ゲート電極として機能する。また電極５１５と電極５１８は、第２のゲート絶縁膜５０９を間に挟んで重なっており、電極５１５はフローティングゲートとして機能し、電極５１８はコントロールゲートとして機能する。

なおマスク５１２として、酸化珪素等のマスクを用いてもよい。この場合、パターニングして酸化珪素、酸化窒化珪素等のマスク（ハードマスクと呼ばれる。）を形成する工程が加わるが、エッチング時におけるマスクの膜減りがレジストよりも少ないため、所望の幅を有する電極５１３〜５１８を形成することができる。またマスク５１２を用いずに、液滴吐出法を用いて選択的に電極５１３〜５１８を形成しても良い。この場合、第２のゲート絶縁膜５０９のエッチングには、電極５１５をマスクとして用いることができる。

なお第１の導電膜５０８と第２の導電膜５１１に用いる材料は、その機能に応じて種々の材料を選択することができる。例えば、第１の導電膜５０８と第２の導電膜５１１から、電極５１３〜５１８の他に、アンテナとして用いる導線を形成する場合には、それらの機能を考慮して、第１の導電膜５０８と第２の導電膜５１１に用いる材料を選択すればよい。

次に図１０（Ｄ）に示すように、マスク５１２を除去した後、ｐチャネル型ＴＦＴとなる島状の半導体膜５０５をマスク５２０で覆い、電極５１３、５１５、５１６、５１８をマスクとして、島状の半導体膜５０４、５０６に、ｎ型を付与する不純物元素（代表的にはＰ（リン）又はＡｓ（砒素））を低濃度にドープする（第１のドーピング工程）。第１のドーピング工程の条件は、ドーズ量：１×１０¹³〜６×１０¹³／ｃｍ²、加速電圧：５０〜７０ｋＶとしたが、これに限定されるものではない。この第１のドーピング工程によって、第１のゲート絶縁膜５０７を介してドーピングがなされ、島状の半導体膜５０４、５０６に、一対の低濃度不純物領域５２１、５２２がそれぞれ形成される。なお、第１のドーピング工程は、ｐチャネル型ＴＦＴとなる島状の半導体膜５０５をマスク５２０で覆わずに行っても良い。

次に図１０（Ｅ）に示すように、マスク５２０をアッシング等により除去した後、ｎチャネル型ＴＦＴとなる島状の半導体膜５０４、５０６を覆うように、マスク５２３を新たに形成し、電極５１４、５１７をマスクとして、島状の半導体膜５０５に、ｐ型を付与する不純物元素（代表的にはＢ（ホウ素））を高濃度にドープする（第２のドーピング工程）。第２のドーピング工程の条件は、ドーズ量：１×１０¹⁶〜３×１０¹⁶／ｃｍ²、加速電圧：２０〜４０ｋＶとして行なう。この第２のドーピング工程によって、第１のゲート絶縁膜５０７を介してドーピングがなされ、島状の半導体膜５０５に、一対のｐ型の高濃度不純物領域５２４が形成される。

次に図１１（Ａ）に示すように、マスク５２３をアッシング等により除去した後、第１のゲート絶縁膜５０７及び電極５１３〜５１８を覆うように、絶縁膜５３０を形成する。本実施例では、膜厚１００ｎｍの酸化珪素膜をプラズマＣＶＤ法によって形成する。その後、エッチバック法により、絶縁膜５３０、第１のゲート絶縁膜５０７を部分的にエッチングし、図１１（Ｂ）に示すように、電極５１３〜５１８の側壁に接するように、サイドウォール５３１〜５３３を自己整合的（セルフアライン）に形成する。エッチングガスとしては、ＣＨＦ₃とＨｅの混合ガスを用いる。なお、サイドウォールを形成する工程は、これらに限定されるものではない。

なお、絶縁膜５３０を形成した時に、第１の基板５００の裏面にも絶縁膜が形成された場合には、レジストを用い、裏面に形成された絶縁膜を選択的にエッチングし、除去するようにしても良い。この場合、用いられるレジストは、サイドウォール５３１〜５３３をエッチバック法で形成する際に、絶縁膜５３０、第１のゲート絶縁膜５０７と共にエッチングして、除去するようにしても良い。

次に図１１（Ｃ）に示すように、ｐチャネル型ＴＦＴとなる島状の半導体膜５０５を覆うように、マスク５３４を新たに形成し、ゲート電極５１３、５１６及びサイドウォール５３１と、ゲート電極５１５、５１８及びサイドウォール５３３をマスクとして、ｎ型を付与する不純物元素（代表的にはＰ又はＡｓ）を高濃度にドープする（第３のドーピング工程）。第３のドーピング工程の条件は、ドーズ量：１×１０¹³〜５×１０¹⁵／ｃｍ²、加速電圧：６０〜１００ｋｅＶとして行なう。この第３のドーピング工程によって、島状の半導体膜５０４、５０６に、一対のｎ型の高濃度不純物領域５３６、５３７がそれぞれ形成される。

なおサイドウォール５３１、５３３は、後に高濃度のｎ型を付与する不純物をドーピングし、サイドウォール５３１、５３３の下部に低濃度不純物領域又はノンドープのオフセット領域を形成する際のマスクとして機能するものである。よって、低濃度不純物領域又はオフセット領域の幅を制御するには、サイドウォール５３１、５３３を形成する際のエッチバック法の条件または絶縁膜５３０の膜厚を適宜変更し、サイドウォール５３１、５３３のサイズを調整すればよい。

次に、マスク５３４をアッシング等により除去した後、不純物領域の加熱処理による活性化を行っても良い。例えば、５０ｎｍの酸化窒化珪素膜を成膜した後、５５０℃、４時間、窒素雰囲気下において、加熱処理を行なえばよい。

また、水素を含む窒化珪素膜を、１００ｎｍの膜厚に形成した後、４１０℃、１時間、窒素雰囲気下において、加熱処理を行ない、島状の半導体膜５０４〜５０６を水素化する工程を行なっても良い。或いは、水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行ない、島状の半導体膜５０４〜５０６を水素化する工程を行なっても良い。また、水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。この水素化の工程により、熱的に励起された水素によりダングリングボンドを終端することができる。また、後の工程において可撓性を有する第２の基板５５９上に半導体素子を貼り合わせた後、第２の基板５５９を曲げることにより半導体膜中に欠陥が形成されたとしても、水素化により半導体膜中の水素の濃度を、１×１０¹⁹〜１×１０²²ａｔｏｍｓ／ｃｍ³好ましくは１×１０¹⁹〜５×１０²⁰ａｔｏｍｓ／ｃｍ³とすることで、半導体膜に含まれている水素によって該欠陥を終端させることができる。また該欠陥を終端させるために、半導体膜中にハロゲンを含ませておいても良い。

上述した一連の工程により、ｎチャネル型ＴＦＴ５４０、ｐチャネル型ＴＦＴ５４１、ｎチャネル型ＴＦＴ５４２が形成される。上記作製工程において、エッチバック法の条件または絶縁膜５３０の膜厚を適宜変更し、サイドウォールのサイズを調整することで、チャネル長０．２μｍ〜２μｍのＴＦＴを形成することができる。

さらに、この後、ＴＦＴ５４０〜５４２を保護するためのパッシベーション膜を形成しても良い。パッシベーション膜は、アルカリ金属やアルカリ土類金属のＴＦＴ５４０〜５４２への侵入を防ぐことができる、窒化珪素、窒化酸化珪素、窒化アルミニウム、酸化アルミニウム、酸化珪素などを用いるのが望ましい。具体的には、例えば膜厚６００ｎｍ程度の酸化窒化珪素膜を、パッシベーション膜として用いることができる。この場合、水素化処理工程は、該酸化窒化珪素膜形成後に行っても良い。このように、ＴＦＴ５４０〜５４２上には、酸化窒化珪素、窒化珪素、酸化窒化珪素の順に３層が積層された絶縁膜が形成されることになるが、その構造や材料はこれらに限定されるものではない。上記構成を用いることで、ＴＦＴ５４０〜５４２が下地膜５０２とパッシベーション膜とで覆われるため、Ｎａなどのアルカリ金属やアルカリ土類金属が、半導体素子に用いられている半導体膜中に拡散し、半導体素子の特性に悪影響を及ぼすのをより防ぐことができる。

次に図１１（Ｄ）に示すように、ＴＦＴ５４０〜５４２を覆うように、第１の層間絶縁膜５４３を形成する。第１の層間絶縁膜５４３は、ポリイミド、アクリル、ポリアミド等の、耐熱性を有する有機樹脂を用いることができる。また上記有機樹脂の他に、低誘電率材料（low-k材料）、シロキサン系材料等を用いることができる。シロキサン樹脂は、置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。第１の層間絶縁膜５４３の形成には、その材料に応じて、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を採用することができる。また、無機材料を用いてもよく、その際には、酸化珪素、窒化珪素、酸窒化珪素、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）、アルミナ膜等を用いることができる。なお、これらの絶縁膜を積層させて、第１の層間絶縁膜５４３を形成しても良い。

さらに本実施例では、第１の層間絶縁膜５４３上に、第２の層間絶縁膜５４４を形成する。第２の層間絶縁膜５４４としては、ＤＬＣ（ダイヤモンドライクカーボン）或いは窒化炭素（ＣＮ）等の炭素を有する膜、又は、酸化珪素膜、窒化珪素膜或いは窒化酸化珪素膜等を用いることができる。作製方法としては、プラズマＣＶＤ法や、大気圧プラズマ等を用いることができる。あるいは、ポリイミド、アクリル、ポリアミド、レジスト又はベンゾシクロブテン等の感光性又は非感光性の有機材料や、シロキサン系樹脂等を用いてもよい。

なお、第１の層間絶縁膜５４３又は第２の層間絶縁膜５４４と、後に形成される配線を構成する導電材料等との熱膨張率の差から生じる応力によって、第１の層間絶縁膜５４３又は第２の層間絶縁膜５４４の膜剥がれや割れが生じるのを防ぐために、第１の層間絶縁膜５４３又は第２の層間絶縁膜５４４中にフィラーを混入させておいても良い。

次に、第１の層間絶縁膜５４３及び第２の層間絶縁膜５４４にコンタクトホールを形成し、ＴＦＴ５４０〜５４２に接続する配線５４５〜５５０を形成する。コンタクトホール開孔時のエッチングに用いられるガスは、ＣＨＦ₃とＨｅの混合ガスを用いたが、これに限定されるものではない。本実施例では、配線５４５〜５５０を、Ａｌで形成する。なお配線５４５〜５５０を基板側からＴｉ、ＴｉＮ、Ａｌ−Ｓｉ、Ｔｉ、ＴｉＮの順に積層した５層構造とし、スパッタ法を用いて形成しても良い。

なお、Ａｌにおいて、Ｓｉを混入させることにより、配線パターニング時のレジストベークにおけるヒロックの発生を防止することができる。また、Ｓｉの代わりに、０．５％程度のＣｕを混入させても良い。また、ＴｉやＴｉＮでＡｌ−Ｓｉ層をサンドイッチすることにより、耐ヒロック性がさらに向上する。なお、パターニング時には、酸化窒化珪素等からなる上記ハードマスクを用いるのが望ましい。なお、配線の材料や、作製方法はこれらに限定されるものではなく、前述したゲート電極に用いられる材料を採用しても良い。

なお、配線５４５、５４６はｎチャネル型ＴＦＴ５４０の高濃度不純物領域５３６に、配線５４７、５４８はｐチャネル型ＴＦＴ５４１の高濃度不純物領域５２４に、配線５４９、５５０はｎチャネル型ＴＦＴ５４２の高濃度不純物領域５３７にそれぞれ接続されている。さらに配線５５０は、ｎチャネル型ＴＦＴ５４２の電極５１５に接続されている。

次に図１１（Ｅ）に示すように、配線５４５〜５５０を覆うように、第２の層間絶縁膜５４４上に第３の層間絶縁膜５５２を形成する。第３の層間絶縁膜５５２は、配線５４５の一部が露出するような開口部を有する。また第３の層間絶縁膜５５２は、有機樹脂膜、無機絶縁膜またはシロキサン系絶縁膜を用いて形成することができる。有機樹脂膜ならば、例えばアクリル、ポリイミド、ポリアミドなど、無機絶縁膜ならば酸化珪素、窒化酸化珪素などを用いることができる。なおフォトリソグラフィ法で開口部を形成するのに用いるマスクを、液滴吐出法または印刷法で形成することができる。また第３の層間絶縁膜５５２自体を、液滴吐出法または印刷法で形成することもできる。

次に、アンテナ５５３を第３の層間絶縁膜５５２上に形成する。アンテナ５５３は、Ａｇ、Ａｕ、Ｃｕ、Ｐｄ、Ｃｒ、Ｍｏ、Ｔｉ、Ｔａ、Ｗ、Ａｌ、Ｆｅ、Ｃｏ、Ｚｎ、Ｓｎ、Ｎｉなどの金属、金属化合物を１つまたは複数有する導電材料を用いることができる。そしてアンテナ５５３は、配線５４５と接続されている。なお図１１（Ｅ）では、アンテナ５５３が配線５４５と直接接続されているが、本発明のＩＤチップはこの構成に限定されない。例えば別途形成した配線を用いて、アンテナ５５３と配線５４５とを電気的に接続するようにしても良い。

アンテナ５５３は印刷法、フォトリソグラフィ法、めっき法、蒸着法または液滴吐出法などを用いて形成することができる。本実施例では、アンテナ５５３が単層の導電膜で形成されているが、複数の導電膜が積層されたアンテナ５５３を形成することも可能である。

印刷法、液滴吐出法を用いることで、露光用のマスクを用いずとも、アンテナ５５３を形成することが可能になる。また、液滴吐出法、印刷法だと、フォトリソグラフィ法と異なり、エッチングにより除去されてしまうような材料の無駄がない。また高価な露光用のマスクを用いなくとも良いので、ＩＤチップの作製に費やされるコストを抑えることができる。

液滴吐出法または各種印刷法を用いる場合、例えば、ＣｕをＡｇでコートした導電粒子なども用いることが可能である。なお液滴吐出法を用いてアンテナ５５３を形成する場合、該アンテナ５５３の密着性が高まるような処理を、第３の層間絶縁膜５５２の表面に施すことが望ましい。

密着性を高めるための処理として、具体的には、例えば触媒作用により導電膜または絶縁膜の密着性を高めることができる金属または金属化合物を第３の層間絶縁膜５５２の表面に付着させる方法、形成される導電膜または絶縁膜との密着性が高い有機系の絶縁膜、金属、金属化合物を第３の層間絶縁膜５５２の表面に付着させる方法、第３の層間絶縁膜５５２の表面に大気圧下または減圧下においてプラズマ処理を施し、表面改質を行なう方法などが挙げられる。また、上記導電膜または絶縁膜との密着性が高い金属として、チタン、チタン酸化物の他、３ｄ遷移元素であるＳｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎなどが挙げられる。また金属化合物として、上述した金属の酸化物、窒化物、酸窒化物などが挙げられる。上記有機系の絶縁膜として、例えばポリイミド、シロキサン系樹脂等が挙げられる。

第３の層間絶縁膜５５２に付着させる金属または金属化合物が導電性を有する場合、アンテナ５５３の正常な動作が妨げられないように、そのシート抵抗を制御する。具体的には、導電性を有する金属または金属化合物の平均の厚さを、例えば１〜１０ｎｍとなるように制御したり、該金属または金属化合物を酸化により部分的に、または全体的に絶縁化したりすれば良い。或いは、密着性を高めたい領域以外は、付着した金属または金属化合物をエッチングにより選択的に除去しても良い。また金属または金属化合物を、予め基板の全面に付着させるのではなく、液滴吐出法、印刷法、ゾル−ゲル法などを用いて特定の領域にのみ選択的に付着させても良い。なお金属または金属化合物は、第３の層間絶縁膜５５２の表面において完全に連続した膜状である必要はなく、ある程度分散した状態であっても良い。

次に図１２（Ａ）に示すように、アンテナ５５３を覆うように、第３の層間絶縁膜５５２上に保護層５５５を形成する。保護層５５５は、後に剥離層５０１をエッチングにより除去する際に、ＴＦＴ５４０〜５４２及び配線５４５〜５５０を保護することができる材料を用いる。例えば、水またはアルコール類に可溶なエポキシ系、アクリレート系、シリコン系の樹脂を全面に塗布することで保護層５５５を形成することができる。

本実施例では、スピンコート法で水溶性樹脂（東亜合成製：ＶＬ−ＷＳＨＬ１０）を膜厚３０μｍとなるように塗布し、仮硬化させるために２分間の露光を行ったあと、紫外線を裏面から２．５分、表面から１０分、合計１２．５分の露光を行って本硬化させて、保護層５５５を形成する。なお、複数の有機樹脂を積層する場合、有機樹脂同士では使用している溶媒によって塗布または焼成時に一部溶解したり、密着性が高くなりすぎたりする恐れがある。従って、第３の層間絶縁膜５５２と保護層５５５を共に同じ溶媒に可溶な有機樹脂を用いる場合、後の工程において保護層５５５の除去がスムーズに行なわれるように、第３の層間絶縁膜５５２を覆うように、無機絶縁膜（窒化珪素膜、窒化酸化珪素膜、ＡｌＮ_X膜、またはＡｌＮ_XＯ_Y膜）を形成しておくことが好ましい。

次に図１２（Ｂ）に示すように、ＩＤチップどうしを分離するために溝５５６を形成する。溝５５６は、剥離層５０１が露出する程度の深さを有していれば良い。溝５５６の形成は、ダイシング、スクライビング、フォトリソグラフィ法などを用いることができる。なお、第１の基板５００上に形成されているＩＤチップを分離する必要がない場合、必ずしも溝５５６を形成する必要はない。

次に図１２（Ｃ）に示すように、剥離層５０１をエッチングにより除去する。本実施例では、エッチングガスとしてフッ化ハロゲンを用い、該ガスを溝５５６から導入する。本実施例では、例えばＣｌＦ₃（三フッ化塩素）を用い、温度：３５０℃、流量：３００ｓｃｃｍ、気圧：８００Ｐａ、時間：３ｈの条件で行なう。また、ＣｌＦ₃ガスに窒素を混ぜたガスを用いても良い。ＣｌＦ₃等のフッ化ハロゲンを用いることで、剥離層５０１が選択的にエッチングされ、第１の基板５００をＴＦＴ５４０〜５４２から剥離することができる。なおフッ化ハロゲンは、気体であっても液体であってもどちらでも良い。

次に図１３（Ａ）に示すように、剥離されたＴＦＴ５４０〜５４２を、接着剤５５８を用いて第２の基板５５９に貼り合わせ、保護層５５５を除去する。接着剤５５８は、第２の基板５５９と下地膜５０２とを貼り合わせることができる材料を用いる。接着剤５５８は、例えば反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤を用いることができる。

第２の基板５５９として、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、可撓性を有する紙またはプラスチックなどの有機材料を用いることができる。または第２の基板５５９として、フレキシブルな無機材料を用いていても良い。プラスチック基板は、極性基のついたポリノルボルネンからなるＡＲＴＯＮ（ＪＳＲ製）を用いることができる。また、ポリエチレンテレフタレート（ＰＥＴ）に代表されるポリエステル、ポリエーテルスルホン（ＰＥＳ）、ポリエチレンナフタレート（ＰＥＮ）、ポリカーボネート（ＰＣ）、ナイロン、ポリエーテルエーテルケトン（ＰＥＥＫ）、ポリスルホン（ＰＳＦ）、ポリエーテルイミド（ＰＥＩ）、ポリアリレート（ＰＡＲ）、ポリブチレンテレフタレート（ＰＢＴ）、ポリイミド、アクリロニトリルブタジエンスチレン樹脂、ポリ塩化ビニル、ポリプロピレン、ポリ酢酸ビニル、アクリル樹脂などが挙げられる。第２の基板５５９は集積回路において発生した熱を拡散させるために、２〜３０Ｗ／ｍＫ程度の高い熱伝導率を有する方が望ましい。

次に図１３（Ｂ）に示すように、接着剤５６０をアンテナ５５３及び第３の層間絶縁膜５５２上に塗布し、カバー材５６１を貼り合わせる。カバー材５６１は第２の基板５５９と同様の材料を用いることができる。接着剤５６０の厚さは、例えば１０〜２００μｍとすれば良い。

また接着剤５６０は、カバー材５６１とアンテナ５５３及び第３の層間絶縁膜５５２とを貼り合わせることができる材料を用いる。接着剤５６０は、例えば反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤を用いることができる。

なお本実施例では、接着剤５６０を用いて、カバー材５６１をアンテナ５５３及び第３の層間絶縁膜５５２に貼り合わせているが、本発明はこの構成に限定されず、ＩＤチップは必ずしもカバー材５６１を用いる必要はない。例えば、アンテナ５５３及び第３の層間絶縁膜５５２を樹脂等で覆うことで、ＩＤチップの機械的強度を高めるようにしても良い。或いはカバー材５６１を用いずに、図１３（Ａ）に示した工程までで終了としても良い。

上述した各工程を経て、ＩＤチップが完成する。上記作製方法によって、トータルの膜厚０．３μｍ以上３μｍ以下、代表的には２μm程度の飛躍的に薄い集積回路を第２の基板５５９とカバー材５６１との間に形成することができる。なお集積回路の厚さは、半導体素子自体の厚さのみならず、接着剤５５８と接着剤５６０間に形成された各種絶縁膜及び層間絶縁膜の厚さを含め、アンテナは含まないものとする。またＩＤチップが有する集積回路の占める面積を、５ｍｍ四方（２５ｍｍ²）以下、より望ましくは０．３ｍｍ四方（０．０９ｍｍ²）〜４ｍｍ四方（１６ｍｍ²）程度とすることができる。

なお集積回路を、第２の基板５５９とカバー材５６１の間のより中央に位置させることで、ＩＤチップの機械的強度を高めることができる。具体的には、第２の基板５５９とカバー材５６１の間の距離をｄとすると、集積回路の厚さ方向における中心と第２の基板５５９との間の距離ｘが、以下の数１に示す式を満たすように、接着剤５５８、接着剤５６０の厚さを制御することが望ましい。

また好ましくは、以下の数２に示す式を満たすように、接着剤５５８、接着剤５６０の厚さを制御する。

また、図１４に示すように、集積回路におけるＴＦＴの島状の半導体膜から下地膜５０２の下部までの距離（ｔ_under）と、島状の半導体膜から第３の層間絶縁膜５５２の上部までの距離（ｔ_over）が、等しく又は概略等しくなるように、下地膜５０２、第１の層間絶縁膜５４３、第２の層間絶縁膜５４４または第３の層間絶縁膜５５２の厚さを調整しても良い。このようにして、島状の半導体膜を集積回路の中央に配置せしめることで、半導体層への応力を緩和することができ、クラックの発生を防止することができる。

またＩＤチップの可撓性を確保するために、下地膜５０２に接する接着剤５５８に有機樹脂を用いる場合、下地膜５０２として窒化珪素膜または窒化酸化珪素膜を用いることで、有機樹脂からＮａなどのアルカリ金属やアルカリ土類金属が半導体膜中に拡散するのを防ぐことができる。

また対象物の表面が曲面を有しており、それにより該曲面貼り合わされたＩＤチップの第２の基板５５９が、錐面、柱面など母線の移動によって描かれる曲面を有するように曲がってしまう場合、該母線の方向とＴＦＴ５４０〜５４２のキャリアが移動する方向とを揃えておくことが望ましい。上記構成により、第２の基板５５９が曲がっても、それによってＴＦＴ５４０〜５４２の特性に影響が出るのを抑えることができる。また、島状の半導体膜が集積回路内において占める面積の割合を、１〜３０％とすることで、第２の基板５５９が曲がっても、それによってＴＦＴ５４０〜５４２の特性に影響が出るのをより抑えることができる。

なお一般的にＩＤチップで用いられている電波の周波数は、１３．５６ＭＨｚ、２．４５ＧＨｚが多く、該周波数の電波を検波できるようにＩＤチップを形成することが、汎用性を高める上で非常に重要である。

また本実施例のように、ガラス基板を用いてＩＤチップを形成した場合では、半導体基板を用いて形成されたＩＤチップよりも電波が遮蔽されにくく、電波の遮蔽により信号が減衰するのを防ぐことができるというメリットを有している。よって、半導体基板を用いた場合よりもＩＤチップのコストを大幅に低くすることができる。例えば、直径１２インチの半導体基板を用いた場合と、７３０×９２０ｍｍ²のガラス基板を用いた場合とを比較する。前者の半導体基板の面積は約７３０００ｍｍ²であるが、後者のガラス基板の面積は約６７２０００ｍｍ²であり、ガラス基板は半導体基板の約９．２倍に相当する。後者のガラス基板の面積は約６７２０００ｍｍ²では、基板の分断により消費される面積を無視すると、１ｍｍ四方のＩＤチップが約６７２０００個形成できる計算になり、該個数は半導体基板の約９．２倍の数に相当する。そしてＩＤチップの量産化を行なうための設備投資は、７３０×９２０ｍｍ²のガラス基板を用いた場合の方が直径１２インチの半導体基板を用いた場合よりも工程数が少なくて済むため、額を３分の１で済ませることができる。さらに本実施例では、集積回路を剥離した後、ガラス基板を再び利用できる。よって、破損したガラス基板を補填したり、ガラス基板の表面を清浄化したりする費用を踏まえても、半導体基板を用いる場合より大幅にコストを抑えることができる。またガラス基板を再利用せずに廃棄していったとしても、７３０×９２０ｍｍ²のガラス基板の値段は、直径１２インチの半導体基板の半分程度で済むので、ＩＤチップのコストを大幅に低くすることができることがわかる。

従って、７３０×９２０ｍｍ²のガラス基板を用いた場合、直径１２インチの半導体基板を用いた場合よりも、ＩＤチップの値段を約３０分の１程度に抑えることができることがわかる。ＩＤチップは、使い捨てを前提とした用途も期待されているので、コストを大幅に低くすることができる本実施例のＩＤチップは上記用途に非常に有用である。

本実施例は、実施の形態及び実施例１〜４と組み合わせて実施することが可能である。

図１５（Ａ）を用いて、導電膜のパターニングにより、ＴＦＴに接続されている配線とアンテナとを共に形成する場合の、ＩＤチップ（無線チップともよぶ。）の構成について説明する。図１５（Ａ）に、本実施例のＩＤチップの断面図を示す。

図１５（Ａ）において、ＴＦＴ１４０１は、島状の半導体膜１４０２と、島状の半導体膜１４０２に接している第１のゲート絶縁膜１４０３と、第１のゲート絶縁膜１４０３を間に挟んで島状の半導体膜１４０２と重なっている電極１４０４とを有している。さらにＴＦＴ１４０１は、電極１４０４上に第２のゲート絶縁膜１４０５と、電極１４０６とを有しており、電極１４０４と電極１４０６とは、第２のゲート絶縁膜１４０５を間に挟んで重なっている。

またＴＦＴ１４０１は、第１の層間絶縁膜１４０７及び第２の層間絶縁膜１４０８に覆われている。なお、本実施例では、ＴＦＴ１４０１が、第１の層間絶縁膜１４０７、第２の層間絶縁膜１４０８の、２つの層間絶縁膜に覆われているが、本実施例はこの構成に限定されない。ＴＦＴ１４０１は、単層の層間絶縁膜で覆われていても良いし、３層以上の層間絶縁膜で覆われていても良い。

そして第２の層間絶縁膜１４０８に上に形成された配線１４０９は、第１の層間絶縁膜１４０７及び第２の層間絶縁膜１４０８に形成されたコンタクトホールを介して、島状の半導体膜１４０２に接続されている。

また第２の層間絶縁膜１４０８上には、アンテナ１４１０が形成されている。配線１４０９とアンテナ１４１０は、第２の層間絶縁膜１４０８上に導電膜を形成し、該導電膜をパターニングすることで、共に形成することができる。アンテナ１４１０を配線１４０９と共に形成することで、ＩＤチップの作製工程数を抑えることができる。

次に図１５（Ｂ）を用いて、導電膜のパターニングにより、ＴＦＴのゲート電極とアンテナとを共に形成する場合の、ＩＤチップの構成について説明する。図１５（Ｂ）に、本実施例のＩＤチップの断面図を示す。

図１５（Ｂ）において、ＴＦＴ１４２１は、島状の半導体膜１４２２と、島状の半導体膜１４２２に接している第１のゲート絶縁膜１４２３と、第１のゲート絶縁膜１４２３を間に挟んで島状の半導体膜１４２２と重なっている電極１４２４とを有している。さらにＴＦＴ１４２１は、電極１４２４上に第２のゲート絶縁膜１４２５と、電極１４２６とを有しており、電極１４２４と電極１４２６とは、第２のゲート絶縁膜１４２５を間に挟んで重なっている。

また第１のゲート絶縁膜１４２３上には、アンテナ１４３０が形成されている。電極１４２４、１４２６とアンテナ１４３０は、第１のゲート絶縁膜１４２３上に導電膜を２層形成し、該２層の導電膜をパターニングすることで共に形成することができる。アンテナ１４３０を電極１４２４、１４２６と共に形成することで、ＩＤチップの作製工程数を抑えることができる。

なお本実例では、集積回路を剥離して、別途用意した基板に貼り合わせる例について説明したが、本発明はこの構成に限定されない。例えばガラス基板のように、集積回路の作製工程における熱処理に耐えうるような、耐熱温度を有している基板を用いる場合、必ずしも集積回路を剥離する必要はない。

本実施例は、実施の形態及び実施例１〜５と組み合わせて実施することが可能である。

本実施例では、別の基板上に形成したアンテナと集積回路とを電気的に接続する、ＩＤチップの構成について説明する。

図１６（Ａ）に、本実施例のＩＤチップの断面図を示す。図１６（Ａ）では、ＴＦＴ１２０１に電気的に接続された配線１２０２を覆うように、接着剤１２０３が第３の層間絶縁膜１２０４上に塗布されている。そして、接着剤１２０３により、カバー材１２０５が第３の層間絶縁膜１２０４に貼り合わされている。

カバー材１２０５には、アンテナ１２０６が予め形成されている。そして本実施例では、接着剤１２０３に異方導電性樹脂を用いることで、アンテナ１２０６と配線１２０２とが電気的に接続されている。

異方導電性樹脂は、樹脂中に導電材料１２０７を分散させた材料である。樹脂として、例えばエポキシ系、ウレタン系、アクリル系などの熱硬化性を有するもの、ポリエチレン系、ポリプロピレン系などの熱可塑性を有するもの、シロキサン系樹脂などを用いることができる。また導電材料１２０７として、例えばポリスチレン、エポキシなどのプラスチック製の粒子にＮｉ、Ａｕなどをめっきしたもの、Ｎｉ、Ａｕ、Ａｇ、はんだなどの金属粒子、粒子状または繊維状のカーボン、繊維状のＮｉにＡｕをめっきしたものなどを用いることができる。導電材料のサイズは、アンテナ１２０６と配線１２０２のピッチに合わせて決めることが望ましい。

またアンテナ１２０６と配線１２０２の間において、異方導電性樹脂に超音波を加えながら圧着させても良いし、紫外線の照射で硬化させながら圧着させても良い。

なお本実施例では、異方導電性樹脂を用いた接着剤１２０３でアンテナ１２０６と配線１２０２とを電気的に接続する例を示しているが、本発明はこの構成に限定されない。接着剤１２０３の代わりに、異方導電性フィルムを用い、該異方導電性フィルムを圧着することで、アンテナ１２０６と配線１２０２とを電気的に接続しても良い。

また本実施例では、剥離された集積回路を、別途用意した基板に貼り合わせることで形成されたＩＤチップを、例に挙げて説明したが、本発明はこの構成に限定されない。例えばガラス基板のように、集積回路の作製工程における熱処理に耐えうるような、耐熱温度を有している基板を用いる場合、必ずしも集積回路を剥離する必要はない。図１６（Ｂ）に、ガラス基板を用いて形成された、ＩＤチップの一形態を、断面図で示す。

図１６（Ｂ）に示すＩＤチップでは、基板１２１０としてガラス基板を用いており、集積回路に用いられるＴＦＴ１２１１〜１２１３と基板１２１０との間に、接着剤を間に挟まずに、下地膜１２１４が接するように形成されている。

本実施例は、実施の形態及び実施例１〜６と組み合わせて実施することが可能である。

本実施例では、大型の基板を用いて、複数の半導体装置を作製する方法について説明する。

まず、耐熱性を有する基板上に集積回路６０１及びアンテナ６０２を形成した後、剥離し、図１７（Ａ）に示すように、別途用意した基板６０３上に、接着剤６０４を用いて貼り合わせる。なお図１７（Ａ）では、集積回路６０１及びアンテナ６０２を一組づつ基板６０３上に貼り合わせている様子を示しているが、本発明はこの構成に限定されない。集積回路６０１及びアンテナ６０２の組を、互いに繋がった状態で剥離し、一度に基板６０３上に貼り合わせるようにしても良い。

次に図１７（Ｂ）に示すように、間に集積回路６０１及びアンテナ６０２を挟むように、基板６０３にカバー材６０５を貼り合わせる。このとき、集積回路６０１及びアンテナ６０２を覆うように、基板６０３上に接着剤６０６を塗布しておく。カバー材６０５を基板６０３に貼り合わせることで、図１７（Ｃ）に示す状態が得られる。なお、図１７（Ｃ）では、集積回路６０１及びアンテナ６０２の位置を明確にするために、カバー材６０５を通して透けて見えるように、集積回路６０１及びアンテナ６０２を図示している。

次に図１７（Ｄ）に示すように、ダイシングまたはスクライブにより、集積回路６０１及びアンテナ６０２を互いに分離することで、ＩＤチップ６０７を完成させる。

なお本実施例では、アンテナ６０２を集積回路６０１と共に剥離する例を示しているが、本実施例はこの構成に限定されない。予め基板６０３上にアンテナを形成しておき、集積回路６０１を貼り合わせる際に、集積回路６０１とアンテナを電気的に接続しても良い。或いは、集積回路６０１を基板６０３に貼り合わせた後、集積回路６０１に電気的に接続するようにアンテナを貼り合わせても良い。或いは、予めカバー材６０５上にアンテナを形成しておき、カバー材６０５を基板６０３に貼り合わせる際に、集積回路６０１とアンテナを電気的に接続しても良い。

なお、ガラス基板を用いたＩＤチップをＩＤＧチップ（Identification Glass Chip）、可撓性を有する基板を用いたＩＤチップをＩＤＦチップ（Identification Flexible Chip）と呼ぶことができる。

本実施例は、実施例１と組み合わせて実施することが可能である。

本発明の半導体装置の一つであるＩＤチップは、可撓性を有する基板を用いている場合、可撓性を有する対象物、或いは曲面を有する対象物に、貼り合わせるのに好適である。また本発明のＩＤチップが有する集積回路の中に、データの書き換えができないＲＯＭなどのメモリを形成しておけば、ＩＤチップが取り付けられた対象物の偽造を防止することができる。また例えば、産地、生産者などによって商品価値が大きく左右される食料品に、本発明のＩＤチップを用いることは、産地、生産者などの偽装を低いコストで防止するのに有用である。

具体的に本発明のＩＤチップは、例えば、荷札、値札、名札など、対象物の情報を有するタグに取り付けて用いることができる。或いは、本発明のＩＤチップ自体をタグとして用いても良い。また例えば、戸籍謄本、住民票、パスポート、免許証、身分証、会員証、鑑定書、クレジットカード、キャッシュカード、プリペイドカード、診察券、定期券など、事実を証明する文書に相当する証書に取り付けても良い。また例えば、手形、小切手、貨物引換証、船貨証券、倉庫証券、株券、債券、商品券、抵当証券など、私法上の財産権を表示する証券に相当する有価証券に取り付けても良い。

図１８（Ａ）に、本発明のＩＤチップ１３０２を取り付けた小切手１３０１の一例を示す。図１８（Ａ）では、ＩＤチップ１３０２が小切手１３０１の内部に取り付けられているが、表に露出させておいても良い。本発明のＩＤチップは、可撓性を有する基板を用いている場合、可撓性を有する小切手１３０１に取り付けられても、応力により破壊されにくいというメリットを有している。

図１８（Ｂ）に、本発明のＩＤチップ１３０３を取り付けたパスポート１３０４の一例を示す。図１８（Ｂ）では、ＩＤチップ１３０３がパスポート１３０４の表紙に取り付けられているが、パスポート１３０４が有する他のページに取り付けられていても良い。本発明のＩＤチップは、可撓性を有する基板を用いている場合、可撓性を有するパスポート１３０４の表紙に取り付けられても、応力により破壊されにくいというメリットを有している。

図１８（Ｃ）に、本発明のＩＤチップ１３０５を取り付けた、商品券１３０６の一例を示す。なおＩＤチップ１３０５は商品券１３０６の内部に形成しても良いし、商品券１３０６の表面に露出させるように形成しても良い。本発明のＩＤチップは、可撓性を有する基板を用いている場合、可撓性を有する商品券１３０６に取り付けられても、応力により破壊されにくいというメリットを有している。

またＴＦＴを有する集積回路を用いたＩＤチップは、安価、かつ薄型である。そのため本発明のＩＤチップは、最終的に消費者によって使い捨てられるような用途に向いている。特に、数円、数十円単位の値段の差が売り上げに大きく影響する商品に用いる場合、本発明の安価でかつ薄型のＩＤチップを有する包装材は、非常に有用である。包装材とは、ラップ、ペットボトル、トレイ、カプセルなど、対象物を包装するために成形が可能な、或いは成形された支持体に相当する。

図１９（Ａ）に、本発明のＩＤチップ１３０７が取り付けられた包装材１３０８で、販売用のお弁当１３０９を包装している様子を示す。ＩＤチップ１３０７内に商品の価格などを記録しておくことで、リーダ／ライタとしての機能を有するレジスターでお弁当１３０９の代金を清算することができる。さらに、商品の在庫管理、商品の消費期限の管理なども、簡便に行なうことが可能である。

また例えば、商品のラベルに本発明のＩＤチップを付けておき、該ＩＤチップを用いて商品の流通を管理するような利用の仕方も可能である。

図１９（Ｂ）に示すように、裏面が粘着性を有する商品のラベル１３１０などの支持体に、本発明のＩＤチップ１３１１を取り付ける。そして、ＩＤチップ１３１１が取り付けられたラベル１３１０を、商品１３１２に装着する。商品１３１２に関する識別情報は、ラベル１３１０に貼り合わされたＩＤチップ１３１１から、無線で読み取ることが可能である。よってＩＤチップ１３１１により、流通の過程において、商品の管理が容易になる。本発明のＩＤチップは、可撓性を有する基板を用いている場合、可撓性を有するラベル１３１０に取り付けられても、応力により破壊されにくいというメリットを有している。よって、本発明のＩＤチップを用いたラベル１３１０は、曲面を有する対象物に貼り合わせるのに好適である。

例えば、ＩＤチップ１３１１内の集積回路が有するメモリとして、書き込みが可能な不揮発性メモリを用いている場合、商品１３１２の流通のプロセスを記録することができる。また商品の生産段階におけるプロセスを記録しておくことで、卸売業者、小売業者、消費者が、産地、生産者、製造年月日、加工方法などを把握することが容易になる。

本実施例は、実施の形態及び実施例１〜実施例８の構成と組み合わせて実施することが可能である。

本発明のリミッタの回路図及びトランジスタ１０２のドレインとソース間の電圧Ｖｄｓと、ドレイン電流Ｉｄの関係を示す図。 トランジスタ１０２の回路図を用いてゲート電圧と電荷量の関係について説明する図。 本発明のＩＤチップの斜視図と、本発明のＩＣカードの斜視図。 本発明の半導体装置の、機能的な構成を示すブロック図。 本発明のリミッタの回路図。 本発明のリミッタの回路図。 本発明のリミッタの回路図。 本発明の半導体装置が有するリミッタと、パルス生成回路と、昇圧回路のブロック図。 本発明の半導体装置の作製方法を示す図。 本発明の半導体装置の作製方法を示す図。 本発明の半導体装置の作製方法を示す図。 本発明の半導体装置の作製方法を示す図。 本発明の半導体装置の作製方法を示す図。 本発明の半導体装置の作製方法を示す図。 本発明の半導体装置の断面図。 本発明の半導体装置の断面図。 大型の基板を用いて、本発明の半導体装置を複数作製する方法を示す図。 本発明のＩＤチップの利用方法について示す図。 本発明のＩＤチップの利用方法について示す図。 一般的なリミッタの回路図及びトランジスタ１９０２のドレインとソース間の電圧Ｖｄｓと、ドレイン電流Ｉｄの関係を示す図。 リミット電圧の補正と読み出しの操作手順を示すフローチャート。

符号の説明

101 抵抗
102 トランジスタ
103 グラフ
104 グラフ
201 集積回路
202 アンテナ
203 基板
204 カバー材
205 集積回路
206 アンテナ
207 カバー材
208 基板
301 集積回路
302 アンテナ
303 整流回路
304 クロック生成回路
305 変調回路
306 復調回路
307 リミッタ
308 論理回路部

Claims (14)

1. 絶縁膜を間に挟んで重なって設けられたフローティングゲート及びコントロールゲートを有するトランジスタと、アンテナと、入力端子と、出力端子と、前記フローティングゲートに蓄積される電荷量を制御するための端子とを有し、
   前記トランジスタのドレインは、前記トランジスタの前記コントロールゲート、前記入力端子、前記出力端子及び前記フローティングゲートに蓄積される電荷量を制御するための端子に電気的に接続され、
   前記トランジスタのソースには一定の電圧が供給され、
   前記入力端子は前記アンテナに電気的に接続されていることを特徴とする半導体装置。
2. 請求項１において、前記トランジスタの前記ドレインと前記コントロールゲートの間に抵抗を有することを特徴とする半導体装置。
3. 請求項１において、前記トランジスタの前記ドレインと前記コントロールゲートの間に、順方向電流の向きが互いに逆になるように第１のダイオードと第２のダイオードが並列に接続されていることを特徴とする半導体装置。
4. 請求項１乃至３のいずれか一において、前記トランジスタは薄膜トランジスタであることを特徴とする半導体装置。
5. 第１のトランジスタと、絶縁膜を間に挟んで設けられたフローティングゲート及びコントロールゲートを有する第２のトランジスタと、アンテナと、入力端子と、出力端子と、前記フローティングゲートに蓄積される電荷量を制御するための端子とを有し、
   前記第１のトランジスタのドレインは、前記第１のトランジスタのゲート、前記入力端子及び前記出力端子に電気的に接続され、
   前記第２のトランジスタのドレインは、前記第１のトランジスタのソース、前記第２のトランジスタのコントロールゲート及び前記フローティングゲートに蓄積される電荷量を制御するための端子に電気的に接続され、
   前記第２のトランジスタのソースには一定の電圧が供給され、
   前記入力端子は前記アンテナに電気的に接続されていることを特徴とする半導体装置。
6. 絶縁膜を間に挟んで設けられたフローティングゲート及びコントロールゲートを有する第１のトランジスタと、第２のトランジスタと、アンテナと、入力端子と、出力端子と、前記フローティングゲートに蓄積される電荷量を制御するための端子とを有し、
   前記第１のトランジスタのドレインは、前記第１のトランジスタのコントロールゲート、前記入力端子、前記出力端子及び前記フローティングゲートに蓄積される電荷量を制御するための端子に電気的に接続され、
   前記第２のトランジスタのドレインは、前記第１のトランジスタのソース及び前記第２のトランジスタのゲートに電気的に接続され、
   前記第２のトランジスタのソースには一定の電圧が供給され、
   前記入力端子は前記アンテナに電気的に接続されていることを特徴とする半導体装置。
7. 第１の絶縁膜を間に挟んで設けられた第１のフローティングゲート及び第１のコントロールゲートを有する第１のトランジスタと、第２の絶縁膜を間に挟んで設けられた第２のフローティングゲート及び第２のコントロールゲートを有する第２のトランジスタと、アンテナと、入力端子と、出力端子と、前記第１のフローティングゲートに蓄積される電荷量を制御するための端子と、前記第２のフローティングゲートに蓄積される電荷量を制御するための端子とを有し、
   前記第１のトランジスタのドレインは、前記第１のコントロールゲート、前記入力端子、前記出力端子及び前記第１のフローティングゲートに蓄積される電荷量を制御するための端子に電気的に接続され、
   前記第２のトランジスタのドレインは、前記第１のトランジスタのソース、前記第２のコントロールゲート及び前記第２のフローティングゲートに蓄積される電荷量を制御するための端子に電気的に接続され、
   前記第２のトランジスタのソースには一定の電圧が供給され、
   前記入力端子は前記アンテナに電気的に接続されていることを特徴とする半導体装置。
8. 集積回路と、前記集積回路に電気的に接続されたアンテナとを有し、
   前記集積回路は、第１のトランジスタと、絶縁膜を間に挟んで設けられたフローティングゲート及びコントロールゲートを有する第２のトランジスタと、入力端子と、出力端子と、前記フローティングゲートに蓄積される電荷量を制御するための端子とを有し、
   前記第１のトランジスタのドレインは、前記第１のトランジスタのゲート、前記入力端子及び前記出力端子に電気的に接続され、
   前記第２のトランジスタのドレインは、前記第１のトランジスタのソース、前記第２のトランジスタのコントロールゲート及び前記フローティングゲートに蓄積される電荷量を制御するための端子に電気的に接続され、
   前記第２のトランジスタのソースには一定の電圧が供給され、
   前記入力端子は前記アンテナに電気的に接続されていることを特徴とする半導体装置。
9. 集積回路と、前記集積回路に電気的に接続されたアンテナとを有し、
   前記集積回路は、第１のトランジスタと、絶縁膜を間に挟んで設けられたフローティングゲート及びコントロールゲートを有する第２のトランジスタと、前記第２のトランジスタの電圧を制御するためのパルス生成回路と、前記パルス生成回路への電源電圧の供給を行うための昇圧回路とを有し、
   前記第１のトランジスタのドレインは、前記第１のトランジスタのゲート、前記入力端子及び前記出力端子に電気的に接続され、
   前記第２のトランジスタのドレインは、前記第１のトランジスタのソース及び前記パルス生成回路に電気的に接続され、
   前記第２のトランジスタのコントロールゲートは前記パルス生成回路に電気的に接続され、
   前記第２のトランジスタのソースには一定の電圧が供給されるとともに前記パルス生成回路に電気的に接続され、
   前記入力端子はアンテナに電気的に接続されていることを特徴とする半導体装置。
10. 請求項５又は８において、前記第２のトランジスタの前記ドレインと前記コントロールゲートの間に抵抗、又は順方向電流の向きが互いに逆になるように並列に接続された第１のダイオードと第２のダイオードを有することを特徴とする半導体装置。
11. 請求項６において、前記第１のトランジスタの前記ドレインと前記コントロールゲートの間に抵抗、又は順方向電流の向きが互いに逆になるように並列に接続された第１のダイオードと第２のダイオードを有することを特徴とする半導体装置。
12. 請求項７において、前記第１のトランジスタの前記ドレインと前記第１のコントロールゲートの間と、前記第２のトランジスタの前記ドレインと前記第２のコントロールゲートの間に、抵抗、又は順方向電流の向きが互いに逆になるように並列に接続された第１のダイオードと第２のダイオードを有することを特徴とする半導体装置。
13. 請求項５乃至１２のいずれか一において、前記第１のトランジスタと前記第２のトランジスタは、順方向電流の向きが同じであることを特徴とする半導体装置。
14. 請求項５乃至１３のいずれか一において、前記第１のトランジスタ及び前記第２のトランジスタは薄膜トランジスタであることを特徴とする半導体装置

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