CN1614778A - 具有保护电路的半导体器件 - Google Patents

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Abstract

本发明揭示一种具有保护半导体集成电路免受静电放电击穿用的保护电路的半导体器件。其中，所述保护电路具有检测所述静电放电的检测电路、根据所述检测电路的输出产生触发信号的触发电路、具有发射极连接所述半导体器件的第1端子的PNP晶体管和发射极连接所述半导体的第2端子又在集电极连接所述PNP晶体管的基极的NPN晶体管并且由来自所述触发电路的触发信号启动的闸流管部、以及连接在所述PNP晶体管与所述NPN晶体管之间并且根据所述检测电路的输出进行控制的开关元件。

Description

具有保护电路的半导体器件
交叉参考和相关应用
本申请基于2003年11月7日提出的先前日本国专利申请号2003-378630，要求该申请的优先权；经参考将其全部内容编入本说明书。
发明领域
本发明涉及具有保护电路的半导体器件。详细而言，本发明涉及具有保护半导体集成电路免受静电放电(ESD：Electrostatic Discharge)击穿用的AC触发截断型闸流管的集成电路。
背景技术
集成电路器件通常设置保护半导体集成电路免受静电放电击穿用的静电放电保护电路(下文简记为ESD保护电路)(例如，参考Christain C.Russ等著“GGSCRs：GGNMOS Triggered Silicon Controlled Rectifier for ESDProtection in Deep Sub-Micron CMOS Processes(GGSCR：用于深亚微米CMOS工序的GGNMOS触发晶闸管整流器)”，ELECTRICAL/ELECTROSTATIC DISCHARGESYMPOSIUM PROCEEDINGS 2001(23th))。
图9示出已有的设置ESD保护电路的集成电路的基本组成。如图9所示，在电源端子(电源PAD：电源焊盘)11与接地端子(GND-PAD：接地焊盘)12之间连接成为保护对象的半导体集成电路(被保护元件)20.。所述电源焊盘11与所述接地焊盘12之间分别连接与半导体集成电路20并联的ESD保护电路30和保护二极管40。又在所述半导体集成电路20与所述ESD保护电路30之间插入电源布线电阻R1和接地布线电阻R2。
以所述接地焊盘12为基准，由所述ESD保护电路3使所述ESD保护电路30与接地焊盘12之间供给的正ESD浪涌电流放电。由所述保护二极管40使负ESD浪涌电流放电。
图10示出所述已有的ESD保护电路的组成例。这里，作为一个例子，以AC触发截止型闸流管为例进行说明。此情况下，构成ESD保护电路30，使其具有CR积分电路31、触发电路32和闸流管33。
所述积分电路31中，电阻元件(R)31a是例如在P型半导体衬底(33-1)上形成的具有1MΩ电阻值的N阱电阻。电容元件(C)31b是例如具有6pF的电容量的MOS(Metal Oxide Semiconductor：金属氧化物)电容器。由这两个元件31a、31b组成的所述CR积分电路31的一端(例如所述电阻元件31a的一端)连接在所述电源焊盘11上。所述电阻元件的另一端连接所述电容元件31b的一端(一个电极)。所述CR积分电路31的另一端(例如所述电容元件31b的一端(一个电极))连接所述接地焊盘12。又，作为所述电阻元件31a与所述电容元件31b的连接点的所述CR积分电路31的输出端(中间端子)连接所述触发电路32的输入端。
所述触发电路32例如利用由P沟道MOS(PMOS)晶体管32a和N沟道MOS(NMOS)组成的CMOS(Complementary MOS：互补MOS)型结构的反相电路构成。所述PMOS晶体管32a的源极连接所述电源焊盘11。所述NMOS晶体管32b的源极连接所述接地焊盘12。所述PMOS晶体管32a和所述NMOS晶体管32b的各栅极(输入端)连接所述CR积分电路31的输出端。又，共同连接所述PMOS晶体管32a和所述NMOS晶体管32b的各漏极的所述的所述触发电路32的输出端连接所述闸流管33。
例如使所述PMOS晶体管32a的栅极宽度(W)为20μm，栅极长度(L)为0.2μm，栅极氧化膜厚度(Tox)为3nm，门限值电压(Vth)为-0.4V。另一方面，例如使所述NMOS晶体管32b的栅极宽度(W)为20μm，栅极长度(L)为0.2μm，栅极氧化膜厚度(Tox)为3nm，门限值电压(Vth)为0.4V。
所述闸流管33例如由PNP晶体管33a、NPN晶体管33b和电阻元件33c构成。所述闸流管33中，将所述触发电路32的输出端连接在所述PNP晶体管33a的集电极、所述NPN晶体管33b的基极和所述电阻元件33c的一端上。将所述PNP晶体管33a的发射极连接所述电源焊盘11，基极连接所述NPN晶体管33b的集电极。所述NPN晶体管33b的发射极和所述电阻元件33c的另一端分别连接所述接地焊盘12。
图11示出所述闸流管33的实际元件结构。例如，在P型半导体衬底33-1的表面形成使峰值浓度为3.5×1017cm-3且结深度(Xj)为1.5μm的N阱区33-2。又，形成使峰值浓度为6.0×1017cm-3且杂质浓度与所述P型半导体衬底33-1相同的深度(Xj＝1.5μm)的P阱区33-3，与所述N阱区33-2相邻。在所述P型半导体衬底33-1的表面有选择地形成STI(Shallow Trench Isolation：浅沟道绝缘)结构的多个元件隔离用的绝缘区33-4。
在去除所述绝缘区33-4的形成位置以外的所述N阱区33-2的表面，例如形成使峰值浓度为1×1020cm-3且结深度(Xj)为0.18μm的P+层33-5。又，在去除所述绝缘区33-4的形成位置以外的所述P阱区33-3的表面，例如形成使峰值浓度为1×1020cm-3且结深度(Xj)为0.18μm的N+层33-6和使峰值浓度为1×1020cm-3且杂质浓度与所述P型半导体衬底33-1相同的深度(Xj＝0.18μm)的P+层33-7。所述P型半导体衬底33-1的所述N阱区33-2的非形成区中，例如形成使峰值浓度为1×1020cm-3且杂质浓度与所述P型半导体衬底33-1相同的深度(Xj＝0.18μm)的P+层33-8。
此闸流管33的情况下，所述P+层33-5、所述N阱区33-2和所述P阱区33-3分别成为图10所示PNP晶体管33a的发射极、基极和集电极。图中的Ln是所述PNP晶体管33a的基极长度，在本例的情况下，为约0.4μm。将所述P+层33-5与所述电源焊盘11连接。
同样，所述N阱区33-2、所述P阱区33-3和所述N+层33-6分别成为图10所示NPN晶体管33b的集电极、基极和发射极。图中的Lp是所述NPN晶体管33b的基极长度，本例的情况下，为约0.4μm。将所述N+层33-6与所述接地焊盘12连接，同时通过与图10所示的电阻元件33c相当的5KΩ的N阱电阻连接所述P+层33-7和所述触发电路32的输出端。
从该图可知，P+层33-7通过所述P阱区33-3和P型半导体衬底33-1连接所述接地焊盘12上连接的所述P+层33-8。然而，占此连接电阻的大部分的所述P型半导体衬底33-1的电阻值由制造工序造成的偏差大。为了使该P型半导体衬底33-1的电阻值稳定，配置所述电阻元件33c。作为高浓度扩散层的所述P+层33-5、所述P+层33-7、所述P+层33-8和所述N+层33-8的宽度为约1μm，长度(纸面深度方向的尺寸)为约80μm。
如图10所示，所述闸流管33中呈现2条电流路径。即，所述闸流管33具有所述PNP晶体管33a的基极至所述NPN晶体管33b集电极的第1路径和所述PNP晶体管33a的集电极至所述NPN晶体管33b的基极的第2路径。然而，例如，如图11所示，所述第1、第2路径实际上是所述N阱33-2至所述P阱33-3的1条路径。因此，不能在所述第1、第2路径的任一方插入元件等。
下面，参照图10说明上述组成的ESD保护电路30的工作。首先，说明施加ESD浪涌电压时的工作。例如，假设在所述触发电路32与所述闸流管之间施加正ESD浪涌电压。于是，所述触发电路32和所述闸流管33因所述电源焊盘11供给的电压(Vdd)而成为运作状态。由于所述电容元件31b的作用，所述CR积分电路31的输出(中间节点)保持接地电位(0V)。因此，所述触发电路32的PMOS晶体管32a为导通状态所述闸流管33的NPN晶体管33b的基极一发射极接合部中流入来自所述电源焊盘11的电流。结果，所述NPN晶体管33b成为导通状态。即，所述NPN晶体管33b流通集电极电流。
由于此集电极电流，在所述PNP晶体管33a的基极流通电流，从而所述PNP晶体管33a成为导通状态。该PNP晶体管33a的集电极电流供给所述NPN晶体管33b的基极电流。由此，形成正反馈环。结果，使所述闸流管33产生快速导通，成为大电流可从所述电源焊盘11流往所述接地焊盘12的低阻抗状态。因此，ESD浪涌电流被放电，使来自所述电源焊盘11的电压不升高，从而所述ESD浪涌电流不会击穿所述半导体集成电路20。
接着，说明常规运作(非保护运作)时的所述ESD保护电路30的运作。来自所述电源焊盘11的电压(Vdd)无变化的状态下，所述CR积分电路31的中间节点由于所述电阻元件31a的作用而成为电压Vdd。因此，所述触发电路32的输出成为接地电位(0V)。所述NPN晶体管33b截止。这时，不供给所述PNP晶体管33a的基极电流，因而所述PNP晶体管33a中不流通电流。即，所述闸流管33保持原来截止的状态。
图12示出所述已有的ESD保护电路30的大电流区的I-V特性。纵轴的Iesd是设想从所述电源焊盘11流入的ESD浪涌电流的最大电流值。
由ESD保护电路30保护所述半导体集成电路20免受静电放电击穿就是防止例如MOS集成电路的栅极氧化膜受ESD浪涌电流击穿。为此，来自所述电源焊盘11的电流I在小于所述最大电流值Iesd的范围，而且电压V不超过氧化膜击穿电压BVox(Clamp＜Box)。常规运作时，为了抑制由于阱电感等而闸流管33闩定，快速导通后的电压极小值Vh必须大于最大允许电源电压Vddmax(通常为1.1*Vdd)(即Vh＞Vddmax)。因此，可用下面的公式给出快速导通后的导通状态时的导通电阻(要求电阻值)Ron。
Ron＝(Vclamp-Vh)/(Iesd-Ih)
但是，所述Ih是快速导通后电压成为极小的点(Vh)上的电流值。由于一般Iesd＞＞Ih，上述公式变成
Ron(Vclamp-Vh)/Iesd                   ……(1)
又，
Vclamp＜BVox                            ……(2)
Vh＞Vddmax                              ……(3)
由上述式(1)、(2)、(3)，Ron成为
Ron＜(BVox-Vddmax)/Iesd
为了简化，这里以最大电流值Iesd为2.7A的人机模型为例进行考虑。在氧化膜厚度为12埃左右的微细CMOS器件的情况下，该氧化膜的击穿电压BVox为4V左右。
即，设Vddmax＝1.2V，则
Ron＜(4V-1.2V)/2.7A＝1.0Ω
为了实现这点，已有的ESD保护电路30中，例如，如图11所示，元件的宽度(高浓度扩散层的长度)巨大，达80μm。
随着MOS集成电路的微细化，电源电压降低，氧化膜厚度变薄。另一方面，要求电阻值(Ron)随着氧化膜的薄膜化而减小。因此，实现规定的要求电阻值(Ron)时，ESD保护电路30越来越大。
而且，例如，如图9所示，在所述半导体集成电路20与所述ESD保护电路30之间插入所述布线电阻R1、R2时，所述半导体集成电路20两端的电压进一步升高。
这时的氧化膜保护条件为
Vclamp+Iesd*(RI+R2)＜Bvox
即，
Vclamp＜Bvox-Iesd*(R1+R2)                ……(4)
这时，
Ron+R1+R2＜(Bvox-Vddmax)/Iesd
即，考虑布线电阻R1、R2时，必须进一步减小要求电阻值(Ron)，因而ESD保护电路30越发巨大。或者，为了使布线电阻R1、R2为较小的值，必须在所述电压焊盘11与接地焊盘12之间插入多个ESD保护电路30。
综上所述，已有技术中，必须根据栅极氧化膜的薄膜化和布线电阻，减小要求电阻值(Ron)，因而存在ESD保护电路巨大化的欠妥处。
发明内容
根据本发明的第1方面，提供一种半导体器件，具有保护半导体集成电路免受静电放电击穿用的保护电路，其中所述保护电路具有检测所述静电放电的检测电路、根据所述检测电路的输出产生触发信号的触发电路、具有发射极连接所述半导体器件的第1端子的PNP晶体管和发射极连接所述半导体的第2端子又在集电极连接所述PNP晶体管的基极的NPN晶体管并且由来自所述触发电路的触发信号启动的闸流管部、以及连接在所述PNP晶体管与所述NPN晶体管之间并且根据所述检测电路的输出进行控制的开关元件。
根据本发明的第2方面，提供一种半导体器件，其中包含连接在第1端子与第2端子之间的检测电路、连接在所述第1端子与所述第2端子之间并且根据所述检测电路的输出产生触发信号的触发电路、根据所述检测电路的输出产生闸流管控制信号的闸流管控制电路、以及连接在所述第1端子与所述第2端子之间并且根据所述触发信号和所述闸流管控制信号控制工作的闸流管。
根据本发明的第3方面，提供一种半导体器件，其中包含连接在第1端子与第2端子之间的半导体集成电路、连接在所述第1端子与所述第2端子之间的检测电路、连接在所述第1端子与所述第2端子之间并且根据所述检测电路的输出产生触发信号的触发电路、根据所述检测电路的输出产生闸流管控制信号的闸流管控制电路、连接在所述第1端子与所述第2端子之间并且根据所述触发信号和所述闸流管控制信号控制工作的闸流管、以及连接在所述第1端子与所述第2端子之间的保护二极管。
附图说明
图1是示出按照本发明实施方式1的ESD保护电路的组成例的电路图。
图2是示出一例图1所示ESD保护电路的闸流管部的元件结构的截面图。
图3是示出图1所示的ESD保护电路的大电流区的I-V特性的图。
图4是示出另一例图1所示ESD保护电路的闸流管部的元件结构的截面图。
图5示出又一例图1所示ESD保护电路的闸流管部的元件结构的截面图。
图6是示出按照本发明实施方式2的ESD保护电路的组成例的电路图。
图7是示出按照本发明实施方式3的ESD保护电路的组成例的电路图。
图8是示出按照本发明实施方式4的ESD保护电路的组成例的电路图。
图9是为说明已有技术及其问题而示出集成电路器件的基本组成的图。
图10是示出已有的ESD保护电路的组成例的电路图。
图11是示出一例图10所示的ESD保护电路的闸流管部的组成的截面图。
图12是示出图11所示的ESD保护电路的大电流区的I-V特性的图。
具体实施方式
下面，参照附图说明本发明的实施方式。
实施方式1
图1示出按照本发明实施方式1的ESD(Electrostatic Discharge：静电放电)保护电路的组成例。这里，以AC触发截止型闸流管为例进行说明，该闸流管成为保护对象的半导体集成电路一起集成在同一衬底上，用作保护例如MOS集成电路的栅极氧化膜的保护电路。再者，对与图10相同的部分标注相同的标号，省略详细说明。
此实施方式1，例如，如图1所示，在常规运作时，由CR积分电路31的输出控制的PMOS晶体管33d使连接闸流管部33A的PNP晶体管33a的集电极和NPN晶体管33b的基极的第1路径电截断。
即，例如，如图9所示，将该ESD保护电路30A设置在所述电源焊盘(第1端子)11与所述接地焊盘(第2端子)12之间，与所述半导体集成电路20并联。例如图1所示，构成所述ESD半导体集成电路30A，使其具有CR积分电路(检测电路)31、触发电路32和闸流管部33A。
由在所述电源焊盘(第1端子)11与所述接地焊盘(第2端子)12之间串联电阻元件(R)31a和电容元件(C)31b构成上述CR积分电路31。所述电阻元件31a是例如在P型半导体衬底(33-11)上形成的具有1MΩ电阻值的N阱电阻。所述电容元件31b是例如具有6pF的MOS电容器。在所述触发电路32的输入端和后文说明的开关元件上连接作为所述电阻元件31a与所述电容元件31b的连接点的所述CR积分电路31的输出端(中间端子)。
例如由P沟道MOS(PMOS)晶体管32a和N沟道MOS(NMOS)晶体管32b组成的CMOS(Complementary MOS)型结构的反相电路INV构成所述触发电路32。将该反相电路INV的各电极(即所述PMOS晶体管32a的源极和所述NMOS晶体管32b的源极)分别连接到所述电源焊盘11和接地焊盘12。所述PMOS晶体管32a和所述NMOS晶体管32b的各栅极(输入端)连接所述CR积分电路31的输出端。将共同连接所述PMOS晶体管32a和所述NMOS晶体管32b的各漏极的所述触发电路32的输出端连接到所述闸流管部33A。
构成所述闸流管部33A，例如是其具有PNP晶体管33a、NPN晶体管33b和作为开关元件的PMOS晶体管33d。将所述PNP晶体管33a的发射极连接到所述电源焊盘11，基极连接到NPN晶体管33b的集电极(第2连接布线)。所述PNP晶体管33a的集电极则连接所述PMOS晶体管33d的源极。所述PMOS晶体管33d的栅极上连接所述CR积分电路31的输出端。所述PMOS晶体管33d的漏极、所述NPN晶体管33b的基极和所述电阻元件33c的一端连接所述触发电路32的输出端。将所述NPN晶体管33b的发射极和所述电阻元件33c的另一端分别连接所示接地焊盘12。
即，所述闸流管部33A中，将所述PMOS晶体管33d插入到连接所述PNP晶体管33a的栅极和NPN晶体管33b的基极的第1连接布线(第1电流路径)中。例如使所述PMOS晶体管33d的栅极宽度(W)为80μm，栅极长度(L)为0.15μm，栅极氧化膜的厚度(Tox)为2nm，阈值电压(Vth)为-0.2V。
图2示出图1所示闸流管33A的实际元件结构。例如，在P型半导体衬底33-11的表面形成使峰值浓度为3.5×1017cm-3且结深度(Xj)为1.5μm的N阱区33-12。又，形成使峰值浓度为6.0×1017cm-3且杂质浓度与所述P型半导体衬底33-11相同的深度(Xj＝1.5μm)的P阱区33-13，与所述N阱区33-12相邻。在所述P型半导体衬底33-11的表面有选择地形成STI(Shallow Trench Isolation：浅沟道绝缘)结构的多个元件隔离用的绝缘区33-14。
在去除所述绝缘区33-14的形成位置以外的所述N阱区33-12的表面部，例如形成使峰值浓度为1×1020cm-3且结深度(Xj)为0.18μm的P+层33-15、P+层33-16、P+层33-17以及使峰值浓度为1×1020cm-3且杂质浓度与所述P型半导体衬底33-11相同的深度(Xj＝0.18μm)的N+层33-18，并且具有大致相同的间隔。除所述P+层33-15与所述P+层33-16相互之间外，在所述P+层33-16、P+层33-17和所述N+层33-18相互之间分别配置所述绝缘区33-14。在所述P+层33-15与所述P+层33-16之间所对应的所述N阱区33-12的表面上，以例如具有20埃左右的厚度的栅极氧化膜(热氧化膜)33-19为中介，形成P型多晶硅组成的栅极33-20。
在去除所述绝缘区33-14的形成位置以外的所述P阱区33-13的表面部，例如形成使峰值浓度为1×1020cm-3且结深度(Xj)为0.18μm的N+层33-21、N+层33-22以及使峰值浓度为1×1020cm-3且杂质浓度与所述P型半导体衬底33-11相同的深度(Xj＝0.18μm)的P+层33-23。在所述N+层33-18、N+层33-21和N+层33-22之间分别配置所述绝缘层33-14。
此闸流管33A的情况下，所述P+层33-15、所述P+层33-16和所述栅极33-20分别成为图1所示的PMOS晶体管33d的漏极、源极和栅极。将该PMOS晶体管33d的漏极(即P+层33-15)连接所述触发电路32的输出端。所述PMOS晶体管33d的栅极(即所述栅极33-20)连接所述CR积分电路31的输出端。P+层33-16、所述N阱区33-12、所述P+层33-17分别成为图1所示PNP晶体管33a的集电极、基极、发射极。图中的Ln是所述PNP晶体管33a的基极长度，本例的情况下约为0.2μm。所述P+层33-17连接所述电压焊盘11。所述P+层33-18连接所述N+层33-22，用于从所述N阱区33-12取出基极电流。
同样，所述N+层33-21、所述P阱区33-13和所述N+层33-22分别成为图1所示的NPN晶体管33b的发射极、基极和集电极。图中的Lp是所述NPN晶体管33b的基极长度，本例的情况下约为0.2μm。所述N+层33-21连接所述接地焊盘12，同时以相当于图1所示的电阻元件33c的55KΩ的N阱电阻为中介，连接所述P+层33-23和所述触发电路32的输出端，用于从所述P阱区33-13取出基极电流。
在所述P型半导体衬底33-11的所述N阱区33-12和所述P阱区33-13的非形成区上形成P+层(未示出)。此P+层连接所述接地焊盘12。本闸流管部33A的情况下，为了避免寄生闸流管动作，设计成满足Ln＜＜Ln2、Lp＜＜Lp2的关系。而且，作为所述高浓度扩散层的所述P+层33-15、所述P+层33-16、所述P+层33-17、所述P+层33-23和所述N+层33-18、N+层33-21、所述N+层33-22的宽度为约1μm，长度(纸面进深方向的尺寸)为约5μm。
从该图可知，所述闸流管部33A具有所述PNP晶体管33a的集电极至所述NPN晶体管33b的基极的第1路径(第1连接布线)和与该路径分开的从所述PNP晶体管33a的基极到所述NPN晶体管33b的集电极的第2路径(第2路径布线)，并且在所述第1路径中插入所述开关用的PMOS晶体管33d。NPN晶体管一般能实现比PNP晶体管大的HFE(双极晶体管的正向电流放大率)。因此，第1路径插入开关元件，能使闸流管导通时的电流量小。即，可用小的开关元件控制控制第1路径的通断，因而有利。
下面，参照图1说明上述组成的ESD保护电路30A的运作。首先，说明施加ESD浪涌电压时的运作(保护性运作)。例如，假设在所述电源焊盘11与接地焊盘12之间施加正的ESD浪涌电压。于是，所述触发电路32和所述闸流管部33A因供给来自所述电源焊盘11的电压(Vdd)而成为工作状态。所述电容元件31b的作用，使所述积分电路31的输出(中间节点)保持接地电位(0V)。因此，所述PMOS晶体管33d的栅极电压成为接地电位，从而所述PMOS晶体管33d导通。结果，利用与已有例相同的机构，形成正反馈环。
即，所述触发电路32的PMOS晶体管32a成为导通状态，来自所述接地焊盘12的电流流入所述闸流管部33A的NPN晶体管33b的基极—发射极接合部。因此，所述NPN晶体管33b成为导通状态。即，所述NPN晶体管33b中流通集电极电流。由于此集电极电流，使PNP晶体管33a的基极流通电流，所述PNP晶体管33a成为导通状态。此PNP晶体管33a的集电极电流提供所述NPN晶体管33b的基极电流。这样，就形成正反馈环。因此，所述闸流管部33A产生快速导通，形成从所述电源焊盘11往所述接地焊盘12流通大电流的低阻抗状态。因此，使ESD浪涌电流放电，不会造成来自所述电源焊盘11的电压(Vdd)升高，从而不会击穿所述半导体集成电路20。
接着，说明常规运作(非保护性运作)时的所述ESD保护电路30A的运作。在来自所述电压焊盘11的电压(Vdd)没有变化的状态下，所述电阻元件31a的作用，使所述CR积分电路31的中间节点成为Vdd电位。因此，所述触发电路32的输出成为接地电位(0V)，从而所述NPN晶体管33b截止。这时，不供给所述PNP晶体管33a的基极电流，因而所述PNP晶体管33a中不流通电流。由于所述PMOS晶体管33d仍旧截止，切断产生快速导通的反馈环。即，所述闸流管部33A成为仍旧截止的状态。
图3示出上述组成的ESD保护电路30A的大电流区的I-V特性。为了利用所述ESD保护电路30A防止所述半导体集成电路20被击穿，来自所述电压焊盘11的电流I在小于ESD浪涌电流的最大电流值的范围、而且电压V不超过氧化膜击穿电压BVox(Vclamp＜VBox)。此条件与已有例时相同。
所述PMOS晶体管33d的栅极通过所述电阻元件31a连接到所述电压焊盘11，所以常规运作状态下(非ESD时)为截止状态。因此，常规运作时，即便噪声从外部混入到阱部，使阱电位升高，闸流管也不成为持续导通的状态(闩定状态)。也就是说，不必受快速导通后的电压极小值Vh必须大于最大允许电源电压Vddmax(Vh＞Vddmax)的约束。因此，可用下面的公式给出快速导通后的导通状态时的导通电阻(要求电阻值)Ron。
Ron＝(Vclamp-Vh)/(Iesd-Ih)
但是，所述Ih是快速导通后电压成为极小的点(Vh)上的电流值。由于一般Iesd＞＞Ih，上述公式变成
Ron(Vclamp-Vh)/Iesd                  ……(1)
又，
Vclamp＜BVox                           ……(2)
由上述式(1)、(2)，Ron成为
Ron＜(BVox-Vddmax)/Iesd
使所述基极长度Ln、Lp减小到0.2μm。因此，能充分提高所述PNP晶体管33a和所述NPN晶体管33b的HFE。结果，快速导通后的电压的极小值Vh为0.4V，其程度相对于氧化膜击穿电压BVox可忽略。
即，快速导通后的导通状态时的导通电阻Ron变成
RonBVox/Iesd。
如上文所述，设ESD浪涌电流的最大电流值Iesd为2.7A，氧化膜击穿电压BVox为4V，则
Ron＜4V/2.7A＝1.5Ω。
据此，元件的宽度为55μm，与已有例相比，缩小约1/3。考虑上述图9所示的电源布线电阻R1和接地布线电阻R2时，此效果更大。例如，设元件的宽度为80μm，与已有例时相同，则所述各布线电阻R1、R2容许的电阻值比已有例时加大0.5Ω。结果，能大幅度减少插入多个ESD保护电路30A时所需的插入数量。
图4示出图1所示闸流管部33A的另一例实际元件结构。与图2相同的部分标注相同的标号，省略详细说明。这里，说明形成MOS晶体管结构，而无N+层33-21和N+层33-22的情况。
即，此结构的闸流管33A’中，在N+层33-21和N+层33-22之间所对应的所述P阱区33-13的表面上，以例如具有20埃左右的厚度的栅极氧化膜(热氧化膜)33-31为中介，形成N+型多晶硅组成的栅极33-32。又通过连接作为所述栅极33-32的多晶硅和作为主体的所述P阱区33-13上连接的所述P+层33-23，形成所述NPN晶体管33b。
与STI加工相比，多晶硅加工一般对微细化有利，可使所述基极长度Lp较小。基极长度Lp较小，则能使快速导通后的电压的极小值Vh降低。因此，根据本结构，与图2所示的结构相比，能进一步缩小元件的宽度。
图5示出图1所示的闸流管部33A的又一例实际元件结构。与图2相同的部分标注相同的标号，省略详细说明。这里，说明NPN晶体管33b为纵向晶体管结构的情况。
在这种闸流管部33A”的情况下，例如，在P型半导体衬底33-11的表面形成使峰值浓度为3.5×1017cm-3且结深度(Xj)为1.5μm的N阱区33-12和峰值浓度为2.0×1017cm-3且结深度(Xj)为1.9μm的N阱区33-41，使其相邻。然后，在该深N阱区33-41内形成峰值浓度为6.0×1017cm-3且杂质浓度与所述P型半导体衬底33-11相同的深度(Xj＝1.5μm)的P阱区33-13。又在所述P型半导体衬底33-11的表面有选择地形成STI(Shallow Trench Isolation：浅沟道绝缘)结构的多个元件隔离用的绝缘区33-14。
在去除所述绝缘区33-14的形成位置以外的所述N阱区33-12的表面部，例如形成使峰值浓度为1×1020cm-3且杂质浓度与所述半导体衬底33-11相同的深度(Xj＝0.18μm)的P+层33-15、P+层33-16、P+层33-17，并且具有大致相同的间隔。在所述P+层33-16与所述P+层33-17之间配置所述绝缘区33-14。在所述P+层33-15与所述P+层33-16之间所对应的所述N阱区33-12的表面上，以例如具有20埃左右的厚度的栅极氧化膜(热氧化膜)33-19为中介，形成P型多晶硅组成的栅极33-20。在去除所述绝缘区33-14的形成位置以外的所述P阱区33-13的表面部，例如形成使峰值浓度为1×1020cm-3且结深度(Xj)为0.18μm的N+层33-21以及使峰值浓度为1×1020cm-3且杂质浓度与所述P型半导体衬底33-11相同的深度(Xj＝0.18μm)的P+层33-23。
此闸流管33A”的情况下，所述P+层33-15、所述P+层33-16和所述栅极33-20分别成为图1所示的PMOS晶体管33d的漏极、源极和栅极。将该PMOS晶体管33d的漏极(即P+层33-15)连接所述触发电路32的输出端。所述PMOS晶体管33d的栅极(即所述栅极33-20)连接所述CR积分电路31的输出端。P+层33-16、所述N阱区33-12、所述P+层33-17分别成为图1所示PNP晶体管33a的集电极、基极、发射极。图中的Ln是所述PNP晶体管33a的基极长度，本例的情况下约为0.2μm。所述P+层33-17连接所述电压焊盘11。
同样，所述N+层33-21、所述P阱区33-13和所述N+层33-41分别成为图1所示的NPN晶体管33b的发射极、基极和集电极。图中的Lp是所述NPN晶体管33b的基极长度，本例的情况下约为0.2μm。所述N+层33-21连接所述接地焊盘12，同时以相当子图1所示的电阻元件33c的55KΩ的N阱电阻为中介，连接所述P+层33-23和所述触发电路32的输出端，用于从所述P阱区33-13取出基极电流。
在所述P型半导体衬底33-11的所述N阱区33-12和所述P阱区33-13的非形成区上形成P+层(未示出)。此P+层连接所述接地焊盘12。本闸流管部33A”的情况下，为了避免寄生闸流管动作，设计成满足Ln＜Ln2、Lp＜Lp2的关系。而且，作为所述高浓度扩散层的所述P+层33-15、所述P+层33-16、所述P+层33-17、所述P+层33-23和所述N+层33-21的宽度为约1μm，长度(纸面进深方向的尺寸)为约5μm。根据需要，设置相当于所述电阻元件33c的5KΩ的N阱电阻。
这样，通过使所述NPN晶体管33b为纵向结构，从发射极注入基极的电流主要流过所述P型半导体衬底33-11的深部的低杂质浓度区。由此，能减少电子与空穴重新结合。又由于基极长度Lp小，可使快速导通后的电压极小值Vh降低。因此，能使要求电阻值(Ron)缓解，与图4所示的结构相比，可进一步缩小元件的宽度。即，利用阱间连接实现PNP晶体管33a的基极与NPN晶体管33b的结构件的连接时，能进一步使ESD保护电路面积减小。
综上所述，常规运作时，在PNP晶体管33a的集电极至NPN晶体管33b的基极的第1电流路径中间插入电截断此第1电流路径的PMOS晶体管33d。即，常规运作时，能截断闸流管闩定用的反馈环。因此，不必受快速导通后的电压极小值Vh必须大于最大允许电源电压Vddmax(Vh＞Vddmax)的约束。结果，能缓解对ESD保护电路的设计的限制，可减小ESD保护电路的元件宽度，减少插入端子间的ESD保护电路的数量。因此，能根据栅极氧化膜的薄膜化和布线电阻，使要求电阻值充分缓解，从而可减小ESD保护电路在集成电路器件中占用的面积。
实施方式2
图6示出本实施方式2的ESD保护电路的组成例。这里，以AC触发截止型闸流管为例进行说明，该闸流管与成为保护对象的半导体集成电路一起，集成在同一衬底上，例如用作保护MOS集成电路的栅极氧化膜的保护电路。再者，与图1相同的部分标注相同的标号，省略详细说明。
此实施方式2，例如，如图6所示，在常规运作时，由CR积分电路31的输出控制的PMOS晶体管33d使连接闸流管部33B的PNP晶体管33a的集电极和NPN晶体管33b的基极的第1路径电截断。本例的情况下，构成触发电路32’，使CMOS型结构的反相电路为2级，同时将该触发电路32’的输出端连接到闸流管部33B的所述PNP晶体管33a的基极。
即，在该ESD保护电路30B的情况下，例如由PMOS晶体管32a-1和NMOS晶体管32b-1组成的第1CMOS型结构的反相电路INV1以及PMOS晶体管32a-2和NMOS晶体管32b-2组成的第2CMOS型结构的反相电路INV2构成。将这些反相电路INV1、INV2的各电极(即所述PMOS晶体管32a-1、32a-2和NMOS晶体管32b-1、32b-2的各源极)分别连接所述电源焊盘11和接地焊盘12。在所述反相电路INV1的所述PMOS晶体管32a-1和NMOS晶体管32b-1的各栅极(触发电路32’的输入端)连接所述CR积分电路31的输出端。所述PMOS晶体管32a-1和NMOS晶体管32b-1的公共漏极则连接所述反相电路INV2的所述PMOS晶体管32a-2和NMOS晶体管32b-2的各栅极。所述PMOS晶体管32a-2和NMOS晶体管32b-2的公共漏极(触发电路32’的输出端)又连接所述闸流管部33B的所述PNP晶体管33a的基极和所述NPN晶体管33b的集电极。
所述闸流管部33B例如具有所述PNP晶体管33a的集电极至所述NPN晶体管33b的基极的第1路径(第1路径布线)和与该路径分开的从所述PNP晶体管33a基极至所述NPN晶体管33b的集电极的第2路径(第2连接布线)，并且在所述第1路径插入所述开关用的PMOS晶体管33d。此PMOS晶体管33d的栅极连接所述积分电路31的输出端。
下面，参照图6说明上述结构的ESD保护电路30B的运作。首先，说明施加ESD浪涌电压时的运作(保护性运作)。例如，假设在所述电源焊盘11与接地焊盘12之间施加正的ESD浪涌电压。于是，所述触发电路32’和所述闸流管部33B因供给来自所述电源焊盘11的电压(Vdd)而成为工作状态。所述电容元件31b的作用，使所述积分电路31的输出(中间节点)保持接地电位(0V)。因此，所述PMOS晶体管33d的栅极电压成为接地电位，从而所述PMOS晶体管33d导通。
另一方面，所述触发电路32’的输出与输入相同，也为0V，来自所述接地焊盘12的电流流入所述PNP晶体管33a的基极—发射极接合部。因此，所述PNP晶体管33a成为导通状态。即，所述PNP晶体管33a中流通集电极电流。于是，电流通过所述PMOS晶体管33d流入所述NPN晶体管33b，使所述NPN晶体管33b成为导通状态。此NPN晶体管33a的集电极电流供给所述PNP晶体管33a的基极流通电流。这样，就形成正反馈环。因此，所述闸流管部33B产生快速导通，形成从所述电源焊盘11往所述接地焊盘12流通大电流的低阻抗状态。因此，使ESD浪涌电流放电，不会造成来自所述电源焊盘11的电压(Vdd)升高，从而不会击穿所述半导体集成电路20。
接着，说明常规运作(非保护性运作)时的所述ESD保护电路30B的运作。在来自所述电压焊盘11的电压(Vdd)没有变化的状态下，所述电阻元件31a的作用，使所述CR积分电路31的中间节点成为Vdd电位。因此，所述触发电路32’的输出成为Vdd电位，从而所述PNP晶体管33a截止。这时，所述PMOS晶体管33d仍旧截止，因而切断产生快速导通的反馈环。即，所述闸流管部33B成为仍旧截止的状态。
综上所述，此实施方式2的情况下，常规运作时，所述闸流管部33B不闩定。即，不必受快速导通后的电压极小值Vh必须大于最大允许电源电压Vddmax(Vh＞Vddmax)的约束。因此，与所述实施方式1时相同，也能大幅度减小元件宽度和减少需要插入的数量。
实施方式3
图7示出本实施方式3的ESD保护电路的组成例。这里，以AC触发截止型闸流管为例进行说明，该闸流管与成为保护对象的半导体集成电路一起，集成在同一衬底上，例如用作保护MOS集成电路的栅极氧化膜的保护电路。再者，与图6相同的部分标注相同的标号，省略详细说明。
此实施方式3，例如，如图7所示，在常规运作时，由CR微分电路31’的输出控制的NMOS晶体管33e使连接闸流管部33C的PNP晶体管33a的集电极和NPN晶体管33b的基极的第1路径电截断。本例的情况下，与实施方式2相同，也构成触发电路32’，使CMOS型结构的反相电路为2级。本例的情况下，将该触发电路32’的输出端连接到闸流管部33C的所述NPN晶体管33b的基极。
即，在该ESD保护电路30C的情况下，例如构成CR积分电路31’，使所述电源焊盘11与所述接地焊盘12之间串联所述电容元件(C)31b和所述电阻元件(R)31a。又使作为所述电容元件31b与所述电阻元件31a的接点的所述CR微分电路31’的输出端(中间端子)连接所述触发电路32’的输入端和开关用的NMOS晶体管33e的栅极。
所述闸流管部33C例如具有所述PNP晶体管33a的集电极至所述NPN晶体管33b的基极的第1路径(第1路径布线)和与该路径分开的从所述PNP晶体管33a基极至所述NPN晶体管33b的集电极的第2路径(第2连接布线)，并且在所述第1路径插入所述开关用的NMOS晶体管33e。而且，将所述触发电路32’的输出端连接所述闸流管部33C的所述NPN晶体管33b的基极、所述电阻元件33c的一端和所述NMOS晶体管33e的漏极。
下面，参照图7说明上述结构的ESD保护电路30C的运作。首先，说明施加ESD浪涌电压时的运作(保护性运作)。例如，假设在所述电源焊盘11与接地焊盘12之间施加正的ESD浪涌电压。于是，所述触发电路32’和所述闸流管部33C因供给来自所述电源焊盘11的电压(Vdd)而成为工作状态。所述电容元件31b的作用，使所述微分电路31’的输出(中间节点)保持接地电位(0V)。因此，所述NMOS晶体管33e的栅极电压成为Vdd电位，从而所述NMOS晶体管33e导通。
另一方面，所述触发电路32’的输出与输入相同，也为Vdd电位，来自所述接地焊盘12的电流流入所述NPN晶体管33b的基极—发射极接合部。因此，所述NPN晶体管33b成为导通状态。即，所述NPN晶体管33b中流通集电极电流。于是，电流流入所述PNP晶体管33a的基极，使所述PNP晶体管33A成为导通状态。此PNP晶体管33a的集电极电流通过所述NMOS晶体管33e供给所述NPN晶体管33b的基极电流。这样，就形成正反馈环。因此，所述闸流管部33C产生快速导通，形成从所述电源焊盘11往所述接地焊盘12流通大电流的低阻抗状态。因此，使ESD浪涌电流放电，不会造成来自所述电源焊盘11的电压(Vdd)升高，从而不会击穿所述半导体集成电路20。
接着，说明常规运作(非保护性运作)时的所述ESD保护电路30C的运作。在来自所述电压焊盘11的电压(Vdd)没有变化的状态下，所述电阻元件31a的作用，使所述CR微分电路31’的中间节点成为接地电位(0V)。因此，所述触发电路32’的输出成为接地电位，从而所述NPN晶体管33b截止。这时，由于不供给所述PNP晶体管33a的基极电流，PNP晶体管33a中不流通电流。而且，所述NMOS晶体管33e仍旧截止，因而切断产生快速导通的反馈环。即，所述闸流管部33C成为仍旧截止的状态。
综上所述，此实施方式3的情况下，常规运作时，所述闸流管部33C不闩定。即，不必受快速导通后的电压极小值Vh必须大于最大允许电源电压Vddmax(Vh＞Vddmax)的约束。因此，与所述实施方式1和实施方式2时相同，也能大幅度减小元件宽度和减少需要插入的数量。
而且，NMOS晶体管的电流驱动力一般比PMOS晶体管大1倍。因此，与实施方式1和实施方式2相比，能使开关元件的尺寸缩小达1/2左右。
实施方式4
图8示出本实施方式4的ESD保护电路的组成例。这里，以AC触发截止型闸流管为例进行说明，该闸流管与成为保护对象的半导体集成电路一起，集成在同一衬底上，例如用作保护MOS集成电路的栅极氧化膜的保护电路。再者，与图7相同的部分标注相同的标号，省略详细说明。
此实施方式4，例如，如图8所示，在常规运作时，由CR微分电路31’的输出控制的NMOS晶体管33e使连接闸流管部33D的PNP晶体管33a的集电极和NPN晶体管33b的基极的第1路径电截断。本例的情况下，与实施方式1相同，也构成触发电路32，使CMOS型结构的反相电路为1级。本例的情况下，将该触发电路32的输出端连接到闸流管部33D的所述PNP晶体管33a的基极。
即，在该ESD保护电路30D的情况下，例如构成CR积分电路31’，使所述电源焊盘11与所述接地焊盘12之间串联所述电容元件(C)31b和所述电阻元件(R)31a。又使作为所述电容元件31b与所述电阻元件31a的接点的所述CR微分电路31’的输出端(中间端子)连接所述触发电路32的输入端和开关用的NMOS晶体管33e的栅极。
所述闸流管部33D例如具有所述PNP晶体管33a的集电极至所述NPN晶体管33b的基极的第1路径(第1路径布线)和与该路径分开的从所述PNP晶体管33a基极至所述NPN晶体管33b的集电极的第2路径(第2连接布线)，并且在所述第1路径插入所述开关用的NMOS晶体管33e。而且，将所述触发电路32的输出端连接所述闸流管部33D的所述PNP晶体管33a的基极和所述NPN晶体管33b的集电极。
下面，参照图8说明上述结构的ESD保护电路30D的运作。首先，说明施加ESD浪涌电压时的运作(保护性运作)。例如，假设在所述电源焊盘11与接地焊盘12之间施加正的ESD浪涌电压。于是，所述触发电路32和所述闸流管部33D因供给来自所述电源焊盘11的电压(Vdd)而成为工作状态。所述电容元件31b的作用，使所述微分电路31的输出(中间节点)保持Vdd电位。因此，所述NMOS晶体管33e的栅极电压成为Vdd电位，从而所述NMOS晶体管33e导通。结果，利用与已有例相同的机构，形成正反馈环。
即，所述触发电路32的NMOS晶体管32b成为导通状态，来自所述接地焊盘12的电流流入所述闸流管部33D的PNP晶体管33a的基极—发射极接合部。因此，所述PNP晶体管33a成为导通状态。即，所述PNP晶体管33a中流通集电极电流。于是，电流通过所述NMOS晶体管33e流入所述NPN晶体管33b的基极，使所述NPN晶体管33b成为导通状态。此NPN晶体管33b的集电极电流提供所述PNP晶体管33a的基极电流。这样，就形成正反馈环。因此，所述闸流管部33A产生快速导通，形成从所述电源焊盘11往所述接地焊盘12流通大电流的低阻抗状态。因此，使ESD浪涌电流放电，不会造成来自所述电源焊盘11的电压(Vdd)升高，从而不会击穿所述半导体集成电路20。
接着，说明常规运作(非保护性运作)时的所述ESD保护电路30D的运作。在来自所述电压焊盘11的电压(Vdd)没有变化的状态下，所述电阻元件31a的作用，使所述CR微分电路31’的中间节点成为接地电位(0V)。因此，所述触发电路32的输出成为接地电位，从而所述NPN晶体管33b截止。这时，由于不供给所述PNP晶体管33a的基极电流，所述PNP晶体管33a中不流通电流。而且，所述NMOS晶体管33e仍旧截止，因而切断产生快速导通的反馈环。即，所述闸流管部33D成为仍旧截止的状态。
综上所述，此实施方式4的情况下，常规运作时，所述闸流管部33D不闩定。即，不必受快速导通后的电压极小值Vh必须大于最大允许电源电压Vddmax(Vh＞Vddmax)的约束。因此，与所述实施方式1、2和3时相同，也能大幅度减小元件宽度和减少需要插入的数量。
而且，NMOS晶体管的电流驱动力一般比PMOS晶体管大1倍。因此，与实施方式1和实施方式2相比，能使开关元件的尺寸缩小达1/2左右。
至此，如上文详细所述，根据各实施方式，能避免常规运作时闸流管闩定。因此，可使快速导通后的电压极小值Vh为电源电压(Vdd)以下。结果，ESD保护电路的快速导通后的导通状态的导通电阻(要求电阻)Ron与布线电阻(R1+R2)的和所容许的值大。因此，能减小ESD保护电路在集成电路器件中占用的面积或减少ESD保护电路的插入数量。
而且，能用电路元件数量少且比较简单的电路结构使闸流管的有无闩定和触发运作两者都得以实现。
尤其由于NPN晶体管的HFE高，能使快速导通后的电压极小值Vh小。因此，能进一步减小ESD保护电路在集成电路器件中占用的面积或减少ESD保护电路的插入数量。
所述各实施方式中，均以PNP晶体管33a的集电极至NPN晶体管33b的基极的第1路径(第1连接布线)中插入开关用的MOS晶体管的情况为例，进行说明。不限于此，例如在PNP晶体管33a的基极至NPN晶体管33b的集电极的第2路径(第2连接布线)中插入开关用的MOS晶体管，同样也能实施。
本领域的技术人员不难发现另外的优点和修改。因此，本发明在其广义方面不限于此处示出并说明的具体细节和代表性实施例，可作各种修改而不偏离所附权利要求书规定的总发明概念的精神或范围。

Claims (18)

1、一种半导体器件，具有保护半导体集成电路免受静电放电击穿用的保护电路，其特征在于，
所述保护电路，包括
检测所述静电放电的检测电路，
根据所述检测电路的输出、产生触发信号的触发电路，
具有发射极连接所述半导体器件的第1端子的PNP晶体管和发射极连接所述半导体的第2端子又在集电极连接所述PNP晶体管的基极的NPN晶体管并且由来自所述触发电路的触发信号启动的闸流管部，以及
连接在所述PNP晶体管与所述NPN晶体管之间并且根据所述检测电路的输出进行控制的开关元件。
2、如权利要求1中所述的半导体器件，其特征在于，
所述检测电路由连接在所述半导体器件的第1端子与第2端子之间的电阻元件和MOS(Metal Oxide Semiconductor：金属氧化物半导体)电容器组成，并且由其中间端子取出所述输出。
3、如权利要求1中所述的半导体器件，其特征在于，
所述触发电路是反相电路，由源极连接所述半导体器件的第1端子的第1MOS(Metal Oxide Semiconductor：金属氧化物半导体)晶体管和源极连接所述半导体器件第2端子、并且与所述第1MOS晶体管共同连接漏极的第2MOS晶体管组成，各栅极上输入来自所述检测电路的输出，
从所述共同连接的漏极对所述NPN晶体管的基极供给所述触发信号。
4、如权利要求1中所述的半导体器件，其特征在于，
所述触发电路，包括
由源极连接所述半导体器件的第1端子的第1MOS(Metal OxideSemiconductor：金属氧化物半导体)晶体管和源极连接所述半导体器件第2端子又与所述第1MOS晶体管共同连接漏极的第2MOS晶体管组成并且各栅极上输入来自所述检测电路的输出的第1反相电路、以及
由源极连接所述半导体器件的第1端子的第3MOS(Metal OxideSemiconductor：金属氧化物半导体)晶体管和源极连接所述半导体器件第2端子又与所述第3MOS晶体管共同连接漏极的第4MOS晶体管组成并且各栅极上输入来自所述第1反相电路的共同连接的漏极的输出的第2反相电路，
从所述第2反相电路的共同连接的漏极对所述PNP晶体管的基极供给所述触发信号。
5、如权利要求1中所述的半导体器件，其特征在于，
所述触发电路，包括
由源极连接所述半导体器件的第1端子的第1MOS(Metal OxideSemiconductor：金属氧化物半导体)晶体管和源极连接所述半导体器件第2端子又与所述第1MOS晶体管共同连接漏极的第2MOS晶体管组成并且各栅极上输入来自所述检测电路的输出的第1反相电路、以及
由源极连接所述半导体器件的第1端子的第3MOS(Metal OxideSemiconductor：金属氧化物半导体)晶体管和源极连接所述半导体器件第2端子又与所述第3MOS晶体管共同连接漏极的第4MOS晶体管组成并且各栅极上输入来自所述第1反相电路的共同连接的漏极的输出的第2反相电路，
从所述第2反相电路的共同连接的漏极对所述NPN晶体管的基极供给所述触发信号。
6、如权利要求1中所述的半导体器件，其特征在于，
所述触发电路是反相电路，由源极连接所述半导体器件的第1端子的第1MOS(Metal 0xide Semiconductor：金属氧化物半导体)晶体管和源极连接所述半导体器件第2端子并且与所述第1MOS晶体管共同连接漏极的第2MOS晶体管组成，各栅极上输入来自所述检测电路的输出，
从所述共同连接的漏极对所述PNP晶体管的基极供给所述触发信号。
7、如权利要求1中所述的半导体器件，其特征在于，
所述开关元件是P沟道MOS(Metal 0xide Semiconductor：金属氧化物半导体)晶体管。
8、如权利要求1中所述的半导体器件，其特征在于，
在形成所述PNP晶体管的阱区内形成所述开关元件，并且在其中间介入元件隔离区。
9、如权利要求1中所述的半导体器件，其特征在于，
所述PNP晶体管的基极长度(Ln)小于从发射极到形成所述NPN晶体管的阱区的距离(Ln2)，所述NPN晶体管33b的基极长度(Lp)小于从发射极到形成所述PNP晶体管的阱区的距离(Lp2)。
10、如权利要求1中所述的半导体器件，其特征在于，
所述开关元件连接在所述PNP晶体管的集电极与所述NPN晶体管的基极之间。
11、如权利要求1中所述的半导体器件，其特征在于，
所述开关元件在用常规电源电压工作时，成为阻断状态。
12、如权利要求1中所述的半导体器件，其特征在于，
所述检测电路由电阻元件和MOS(Metal Oxide Semiconductor：金属氧化物半导体)电容器组成，
所述开关元件是P沟道MOS(Metal Oxide Semiconductor：金属氧化物半导体)晶体管，
所述P沟道MOS晶体管的栅极通过所述电阻元件电连接所述第1端子。
13、如权利要求1中所述的半导体器件，其特征在于，
预定所述第1端子供给电源，预定所述第2端子电接地。
14、如权利要求2中所述的半导体器件，其特征在于，
在所述第1端子与所述检测电路的输出之间连接所述电阻元件，在所述第2端子与所述检测电路的输出之间连接所述MOS(Metal Oxide Semiconductor：金属氧化物半导体)电容器。
15、如权利要求1中所述的半导体器件，其特征在于，
所述开关元件是N沟道MOS(Metal Oxide Semiconductor：金属氧化物半导体)晶体管。
16、如权利要求2中所述的半导体器件，其特征在于，
在所述第1端子与所述检测电路的输出之间连接MOS(Metal OxideSemiconductor：金属氧化物半导体)电容器，在所述第2端子与所述检测电路的输出之间连接所述电阻元件。
17、一种半导体器件，其特征在于，包含
连接在第1端子与第2端子之间的检测电路，
连接在所述第1端子与所述第2端子之间、并且根据所述检测电路的输出产生触发信号的触发电路，
根据所述检测电路的输出、产生闸流管控制信号的闸流管控制电路，以及
连接在所述第1端子与所述第2端子之间并且根据所述触发信号和所述闸流管控制信号、控制工作的闸流管。
18、一种半导体器件，其特征在于，包含
连接在第1端子与第2端子之间的半导体集成电路，
连接在所述第1端子与所述第2端子之间的检测电路，
连接在所述第1端子与所述第2端子之间、并且根据所述检测电路的输出产生触发信号的触发电路，
根据所述检测电路的输出、产生闸流管控制信号的闸流管控制电路，
连接在所述第1端子与所述第2端子之间、并且根据所述触发信号和所述闸流管控制信号、控制工作的闸流管，以及
连接在所述第1端子与所述第2端子之间的保护二极管。
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