CN1212671C - 设于硅覆绝缘中的硅控整流器及其应用电路 - Google Patents

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CN1212671C CN02143383.6A CN02143383A CN1212671C CN 1212671 C CN1212671 C CN 1212671C CN 02143383 A CN02143383 A CN 02143383A CN 1212671 C CN1212671 C CN 1212671C
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Abstract

一种设于硅覆绝缘中的硅控整流器及其应用电路，该SOI-SCR可为SOI-NSCR或SOI-PSCR；SOI-NSCR包含有一P型井与一N型井；一第一P+掺杂区及一第一N+掺杂区，设于N型井并电连接一阳极；一第二P+掺杂区及一第二N+掺杂区，设于P型井并电连接一阴极，且第一P+掺杂区、N井、P型井及第二N+掺杂区构成一横向SCR；一第三N+掺杂区，横跨部分的N井及P型井；一栅极，设于P型井中并与第三N+掺杂区及第二N+掺杂区构成一NMOS；一个虚置栅极，设于N型井中；加压于该NMOS的栅极并打开该NMOS时，于N型井至P型井形成一顺向偏压而开启该SOI-NSCR；加压于第三N+掺杂区，一触发电流使该横向SCR进入锁定状态，而开启该SOI-NSCR；本发明可使SCR装置更为紧密，亦可加速其开启以达到ESD防护目的。

Description

设于硅覆绝缘中的硅控整流器及其应用电路
技术领域
本发明涉及半导体制造领域，尤其是一种设于硅覆绝缘(SOI)基底的NMOS触发硅控整流器(NMOS-trigger silicon controlled rectifier insilicon-on-insulator，SOI-NSCR)，PMOS触发硅控整流器(SOI-PSCR)及其应用电路。
背景技术
在封装集成电路时，常会因发生静电放电(ESD)而造成损害。静电放电通常会造成极高的电压，故容易破坏互补式金属氧化半导体(CMOS)集成电路中的栅极氧化层装置。因此，为了避免受到静电放电的伤害，通常会在集成电路晶片上加入静电放电防护电路(on-chip ESD protectioncircuits)。一般而言，这些静电放电防护电路都包括有一个开关，此开关在一般操作状况下处于一关闭的状态，而在发生静电放电的情况时则会被开启以排放ESD电流。在CMOS主体(非附加)制程中，一个典型的硅控整流器(silicon controlled rectifier，SCR)装置其维持电压(holdingvoltage)相当低(约1伏特)，所以在遭受ESD电压时SCR的功率消耗(其功率消耗约等于ESD电流乘上维持电压)会小于CMOS技术中的其他的ESD防护装置(例如：二极管、MOS、BJT或场氧化装置)。因此，若以SCR结构作为主要的ESD防护电路装置，则可以在最小的电路布局面积状况下得到最高的ESD防护效果。
然而在次微米CMOS制程中，标准的SCR装置的切换(switching)电压超过30伏特，而次微米CMOS制程中的栅极氧化层的崩溃(breakdown)电压却小于20伏特，故SCR结构并不能有效地保护栅极氧化层。因此，需加入一额外的第二ESD防护电路，方能对集成电路提供完整的ESD防护功能。为了增进SCR装置的防护效率，目前已有数种改良型的设计被提出。
在美国专利案5,012,317中，提出了一个将SCR装置应用至P型基底/N型井的CMOS制程。请参考图1，图1为根据习知技术将SCR装置10应用于P型基底/N型井的CMOS制程的剖面示意图。如图1所示，SCR装置10制作于一硅基底上。此硅基底包含一P型基底11和一N型井12设于此P型基底上，一个P型重掺杂(P+)掺杂区域14设于N型井12上并用来当作SCR装置10的阳极(亦即SCR装置10的输入端)，以及一N型重掺杂(N+)掺杂区域15设于P型基底11上并用来当作SCR装置10的阴极(亦即SCR装置10的接地端)。因此，P+掺杂区域14、N型井12、P型基底11以及N+掺杂区域15共同组成此SCR装置10。通过P型基底/N型井间的P-N接面崩溃，此SCR装置会被导通，并使ESD电流经由P+掺杂区域14、N型井12、P型基底11、N+掺杂区域15，然后释放至接地端。如上所述，通常SCR装置都有相当高的切换(switching)电压(在0.35μm的CMOS制程中大于30伏特)，因此，SCR装置10需要一额外的第二防护电路以提供完整的ESD防护功能。
在美国专利案5225702中，一个改良型的SCR装置20被提出。请参考图2，图2为依据此先前技术所做的改良型SCR装置20的剖面示意图。如图2所示，此改良型SCR装置20结构制作于一硅基底上。此硅基底包含有P型基底21及一N型井22设于P型基底21上，P+掺杂区域24设于N型井22上并电连至阳极，通常为输入端，N+掺杂区域25设于P型基底上，电连至阴极，通常为接地端，以及一N+掺杂区域26跨过P型基底与N型井接面。因此，P+掺杂区域24、N型井22、P型基底21、N+掺杂区域25以及所加入的N+掺杂区域26共同组成一改良式的SCR装置20。由于加入的N+掺杂区域26，SCR的切换电压会降低为N+扩散层/P型基底接面的崩溃电压。此种改良式SCR装置通常在0.35μm CMOS制程下的切换电压约为12伏特。由于有着较低的切换电压，因此SCR装置20能较快被导通以将ESD电流排放出。
在美国专利案5453384中，提出了第二种改良式SCR装置30的设计，其中此SCR装置30具有一NMOS跨接于P型基底和N型井上。请参考图3，图3为依据此先前技术所作的第二改良式SCR装置30的剖面示意图。如图3所示，此第二种改良式SCR装置30结构制作于一硅基底上。此硅基底含有一P型基底31及一N型井32设于此P型基底31上，一P+掺杂区域34设于N型井上并电连至阳极，通常为输入端，另一N+掺杂区域35位于P型基底31上且电连至阴极，通常为接地端，以及一N+掺杂区域36跨接到N型井32和P型基底31上。因此，P+掺杂区域34、N型井32、P型基底31及N+掺杂区域35共同组成此第二种改良型SCR装置30。
相较于前述的改良式的SCR装置20，SCR装置30另包含有一个栅极绝缘体37和栅极38形成于N+扩散层36和N+掺杂区域35之间。栅极38的两侧有侧壁子39，而在P型基底31中另设有轻掺杂漏极40设于栅极38的两侧，以形成所增加的NMOS装置42。此外，图3同时显示了在深次微米CMOS的制程中，浅沟隔离区域44用于SCR装置30的状况。由于SCR装置30多加入一个跨过P型基底/N型井接面的NMOS装置42，故使得SCR装置30的切换电压被降低为此新增的NMOS装置漏极的崩溃电压。在0.35μm CMOS制程，一个典型的SCR装置30切换电压通常约为8伏特。由于其切换电压够低，故SCR装置30可以单独保护集成电路而不需要额外的第二保护电路。
此外，由于近年来硅覆绝缘(SOI)技术的进一步改善使得集成电路技术有相当程度的进步。所谓的硅覆绝缘技术指的是一种将绝缘层制作于基底中，并延伸到集成电路主动掺杂区域的下方的技术。虽然此种SOI装置具有近乎完美的低起始电压电性表现、无闭锁现象(latch-up)、低关闭状态遗漏电流、低操作电压、高电流驱动能力等的优点，但由于其埋藏式氧化层的不良热导特性以及浮置体效应(floating body effect)，故使得应用SOI技术所生产的集成电路产品在ESD方面遭遇到更严重的可靠度问题。
举例来说，当使用SOI技术时，SCR装置中的P-N-P-N路径常会被埋藏式氧化区域或浅沟隔离区域所隔离。因此在美国专利案6015992中，提出了一种双稳态SCR型(bi-stable SCR-like)装置。请参见图4，图4为此先前技术的双稳态SCR型装置50的剖面示意图。如图4所示，SOI基板包含有一基底60、一埋藏氧化层(buried oxide layer)46以及一单晶硅层66。双稳态SCR型装置50中设有两条多的连接线(线52及线54)用来连接分离的NPN56和PNP58 BJT以形成SCR型装置。其中主动掺杂区域57为场氧化层63所分隔，亦即传统SCR和此种SCR型的双稳态开关50的主要差别在于NPN56与PNP58 BJT是被场氧化层63所隔离，因此中间尚需要一个内连线层(interconnect layer)来构成整个SCR型装置，所以其并非一个真正的SCR装置。
发明内容
因此，本发明的主要目的提供一种设于硅覆绝缘(silicon-on-insulator，SOI)基底的NMOS触发硅控整流器(NMOS-trigger siliconcontrolled rectifier in silicon-on-insulator，SOI-NSCR)与PMOS触发硅控整流器(SOI-PSCR)，以及一种利用SOI-NSCR与SOI-PSCR所构成的静电放电防护电路(electrostatic discharge protection circuit)。
在本发明的第一个实施例中，该SOI-NSCR包含有一P型井与一N型井，设于该硅覆绝缘基底表面的单晶硅层中；一第一P+掺杂区域以及一第一N+掺杂区域，设于该N型井中并被电连接至一阳极(anode)；一第二P+掺杂区域以及一第二N+掺杂区域，设于该P型井中并被电连接至一阴极(cathode)，且该第一P+掺杂区域、该N井、该P型井以及该第二N+掺杂区域构成一横向SCR(lateral SCR)；一第三N+掺杂区域，横跨部分的该N井以及该P型井；一栅极，设于该P型井中，并与该第三N+掺杂区域以及该第二N+掺杂区域构成一NMOS；以及一个虚置栅极(dummy gate)，设于该N型井中，用来隔绝该第一P+掺杂区域与第三N+掺杂区域。其中，加压于该NMOS的栅极并打开该NMOS时，会于该N型井至该P型井形成一顺向偏压(forward bias)而开启该N型硅控整流器(SOI-NSCR)，此外，加压于该第三N+掺杂区域，亦可形成一触发电流(Itrig)以使该横向SCR进入一锁定状态(latch state)，而触发开启(trigger on)该SOI-NSCR。
在本发明的第二实施例中，用PMOS来相对地替换NMOS，以于该N型井至该P型井形成一顺向偏压(forward bias)而开启该P型硅控整流器(SOI-PSCR)，此外，在第二实施例中亦相对地设有一第三P+掺杂区域，因此当加压于该第三P+掺杂区域，亦可形成一触发电流(Itrig)以使该横向SCR进入一锁定状态(latch state)，而触发开启(trigger on)该SOI-PSCR。
本发明的第三种技术方案为：一种设于电源线间的静电放电(ESD)防护电路，该ESD防护电路包含有：一第一反向器，且该第一反向器包含有一输入端以及一输出端；一电容，电连接于该输入端以及该电源线的一VSS电源接脚；第一电阻，电连接于该输入端以及该电源线的一VDD电源接脚；一SOI_SCR，该SOI_SCR的阳极电连接于该VDD电源接脚；一二极管串列，电连接该SOI_SCR的该阴极以及该VSS电源接脚；其中该二极管串列用来提高该SOI_SCR被开启后的保持电压，以避免在一正常操作模式下，该SOI_SCR被一杂讯脉冲触发而进入闭锁状态。
上述ESD防护电路中的SOI_SCR可以是一个前述的SOI-NSCR，也可以是SOI-PSCR。
由于SCR结构与多晶硅闸可用来取代SOI CMOS制程中浅沟隔离区域的特殊设计，因此本发明不但可使SOI CMOS制程中的SCR装置更为坚固，并可加速开启ESD保护效果。而且本发明的SOI-NSCR以及SOI-PSCR可良好地与全空乏型(fully-depleted)SOI CMOS的制程或部分空乏型(partially-depleted)SOI CMOS制程相整合，以应用于静电放电防护电路(electrostatic discharge protection circuit)之中。
附图说明
图1为先前技术中的SCR装置应用于P型基底/N型井上的剖面示意图；
图2为先前技术的改良式SCR装置剖面示意图；
图3为先前技术的改良式SCR装置剖面示意图；
图4为先前技术中的双稳态SCR型装置(bi-stable SCR-like)剖面示意图；
图5a为SOI_CMOS制程中的部分空乏SOI-NSCR装置的结构示意图；
图5b为本发明SOI-NSCR装置用于ESD保护装置的示意符号定义；
图5c为本发明部分空乏SOI CMOS制程中SOI-NSCR装置的外视图；
图6a为部份空乏SOI_CMOS制程中SOI-PSCR的结构示意图；
图6b为本发明SOI-PSCR装置用于ESD保护装置的示意符号定义；
图6c为本发明部分空乏SOI CMOS制程中SOI-PSCR装置的外视图；
图7a为本发明完全空乏SOI_CMOS制程中SOI-NSCR装置的结构示意图；
图7b为本发明完全空乏SOI_CMOS制程中SOI-NSCR装置结构的外视图；
图8a为本发明完全空乏SOI_CMOS制程中SOI-PSCR装置的结构示意图；
图8b为本发明完全空乏SOI_CMOS制程中SOI-PSCR装置结构的外视图；
图9为本发明SOI CMOS制程中应用硅控制整流装置于输入端ESD防护电路上的电路图；
图10为为本发明SOI CMOS制程中应用硅控制整流装置于输出端ESD防护电路上的电路图；
图11a至图11g为本发明SOI CMOS制程中应用硅控制整流装置于两电源线之间的电路图。
图示的符号说明
10、20、30  SCR装置            11、21、31 P型基底
12、22、32  N型井              14、24、34 P+掺杂区域
15、25、26、35、36N+掺杂区域
37栅极绝缘体                   38栅极
39侧壁子                       40轻掺杂源极
42NMOS装置                     44浅沟隔离区
50双稳态SCR型装置              52、54连接线
56NPN接面区                        57主动掺杂区域
58PNP接面区                        63场氧化层
100、300 SOI-NSCR 200、400 SOI-PSCR
102、202、302、402P型基底
104、204、304、404P型井
106、206、306、406N型井
108、116、208、212、216P+掺杂区域
110、112、114、210、212N+掺杂区域
118、318栅极绝缘体                 120、320导电材料
122、222、322、422栅极
124、224、324、424虚置栅极
123、223、323、423NMOS结构
126、226、326、426浅沟隔离区域
128、228、328、428埋藏式氧化层
308、316、408、412、416P+掺杂区域
310、312、314、410、412N+掺杂区域
500硅控制整流装置                  504输入端
506SOI-NSCR                        508SOI-PSCR
512第一二极管(DN1)                 514第二二极管(DP1)
516第一电阻(R1)                    518第二电阻(R2)
522第三电阻(RP1)                   524第四电阻(RP2)
600硅控整流器                      602输出端
606SOI-NSCR                        608SOI-PSCR
612第一二极管(DN1)                 614第二二极管(DP1)
616第一电阻(R1)                    618第二电阻(R2)
622第三电阻(RP1)                 624第四电阻(RP2)
700硅控整流器                    702第一区块
703第一反向器                    704电容
706电阻R1                        708第一节点
710第二节点                      712第二区块
714SOI-NSCR                      716二极管串列
718电阻R2                        750硅控整流器
758第一节点                      760第二节点
762第二区块                      764SOI-NSCR
766二极管串列                    768电阻R2
772第三区块                      773第二反向器
774第三节点                      776虚置栅极(G2)
800硅控整流器                    808第一节点
810第二节点                      814SOI-PSCR
816二极管串列                    818电阻R2
826电阻R3                        850硅控整流器
858第一节点                      864SOI-PSCR
866二极管串列                    868电阻R2
874第三节点                      876电阻R3
900硅控整流器                    908第一节点
910第二节点                      914SOI-PSCR
918电阻R2                        924第三节点
950硅控整流器                    958第一节点
960第二节点                      964SOI-NSCR
966二极管串列                    968电阻R2
974第三节点                       1000硅控整流器
1008第一节点                      1010第二节点
1014SOI-NSCR                      1016二极管串列
1024第三节点
具体实施方式
本发明提供一种可良好整合于部分空乏型(partially-depleted)SOI CMOS制程或全空乏型(fully-depleted)SOI CMOS制程的NMOS触发硅控整流器(NMOS-trigger silicon controlled rectifier in silicon-on-insulator，SOI-NSCR)与PMOS触发硅控整流器(SOI-PSCR)，以及一种利用该SOI-NSCR与该SOI-PSCR所构成的静电放电防护电路(electrostatic discharge protection circuit)。
请参考图5a及五b，图5a为本发明应用于部分空乏SOI_CMOS制程中的SOI-NSCR装置100的结构示意图，图5b为用于ESD防护设计的SOI-NSCR装置100的示意符号。请参见图5a，SOI-NSCR装置100制作于一SOI基底101上，SOI基底101包含有一P型基底102、一埋藏氧化(buriedoxide)层128以及一单晶硅层。SOI-NSCR装置100包含有一轻掺杂P型井(P2)104、一轻掺杂的N型井(N1)106、一P+掺杂区域(P1)108布植于N型井(N1)106、一个N+掺杂区域(N4)110布植于N型井(N1)106以提供N型井(N1)106的连接、一个重掺杂N+掺杂区域(N2)114设于P型井(P2)104中、一个重掺杂的P+掺杂区域(P3)116设于P型井(P2)104中以提供P型井(P2)104的连接，以及一N+掺杂区域(N3)112布植于N型井(N1)106与P型井(P2)104之间。其中，P+掺杂区域(P1)108以及N+掺杂区域(N4)110用来当作SOI-NSCR装置100的阳极(anode)，P+掺杂区域(P3)116以及个N+掺杂区域(N2)114用来当作SOI-NSCR装置100的阴极(cathode)。此外，图5a中所示的N+掺杂区域(N2)114、P+掺杂区域(P1)108、N+掺杂区域(N3)112、轻掺杂P型井(P2)104以及轻掺杂的N型井(N1)106分别对应于图5b的符号114a、108a、112a、106a及104a。
SOI-NSCR装置100另包含有一由一栅极绝缘体118与一导电材料120所构成的栅极(G2)122设于重掺杂N+掺杂区域(N3)112与N+掺杂区域(N2)114间的P型井(P2)104上，一虚置栅极(G1)124设于P+掺杂区域(P1)108及N+重掺杂区域(N3)112间的N型井(N1)106上，用来隔绝P+掺杂区域(P1)108及N+掺杂区域(N3)112，以及至少一浅沟隔离区域126，以配合埋藏式氧化层128来将SOI-NSCR装置100与其他装置相隔离。其中，设于P型井(P2)104上的栅极(G2)122、N+掺杂区域(N3)112以及N+掺杂区域(N2)114组成一NMOS结构123，而P+掺杂区域(P1)108、N型井(N1)106、P型井(P2)104以及N+掺杂区域(N2)114则构成一横向SCR(lateralSCR)。此外，P+掺杂区域(P1)108与N型井(N1)106的交界处会形成一P1-N1接面，N+掺杂区域(N2)114和P型井(P2)104的交界处会形成一P2-N2接面，N型井(N1)106和P型井(P2)104的交界处会形成一P2-N1接面，而N+掺杂区域(N3)112与P型井(P2)104的交界处则会形成一N3-P2接面。
由于N3-P2接面的接面崩溃电压(junction breakdown voltage)低于P2-N1接面的接面崩溃电压，故可加快SOI-NSCR装置100的开启速度。此外，在本发明中，N+掺杂区域(N3)112用来当作一N型触发点，用来降低SOI-NSCR的触发电压(trigger voltage)，也就是说，当加压于N+掺杂区域(N3)112时，会相对产生一触发电流(Itrig)流过N型触发点，以使横向SCR进入一锁定状态(latch state)而触发横向SCR，进而迅速开启SOI-NSCR装置100，以使跨接于阳极与阴极的正瞬间电压(transientvoltage)的电流流过N3-P2接面而被释放至阴极。
当一个瞬间的正电压自SOI-NSCR装置100的阳极与阴极间通过，这个正电压将会经P+掺杂区域(P1)108流入N型井(N1)106。若此一正电压高于P2-N3接面区的崩溃电压，则P2-N3接面可能会崩溃，然后这电流会由P型井(P2)104到N+掺杂区域(N2)114，亦即通过P2-N2接面区进入阴极。反之，当一负瞬间电压(negative transient voltage)跨接于SOI-NSCR装置100的阳极与阴极时，这个负瞬间电压会产生一自P+掺杂区域(P3)116流至P型井(P2)104的电流，并于P型井(P2)104与N型井(N1)106的P2-N1接面区形成一顺向偏压(forward biased)，以使这个负瞬间电压的电流流过N型井(N1)106并经由N+掺杂区域(N4)110而被释放至阳极。
值得注意得是，在上述本发明的实际操作中，若再加压于NMOS结构123的栅极(G2)122且开启NMOS结构123时，将可造成一顺向偏压(forwardbias)而开启SOI-NSCR装置100，以使跨接于阳极与阴极的正瞬间电压(transient voltage)的电流更加速流过N3-P2接面而被释放至阴极。
请参见图5c，图5c为本发明部分空乏SOI CMOS制程中SOI-NSCR装置100的外视图。本发明的NMOS触发硅控整流器(NMOS-trigger siliconcontrolled rectifier in silicon-on-insulator，SOI-NSCR)100可良好地整合于部分空乏型(partially-depleted)SOI CMOS制程中。例如设于N+掺杂区域(N3)112b与N+掺杂区域(N2)114b间的P型并(P2)104b上的栅极(G2)122b，以及设于P+掺杂区域(P1)108b及N+重掺杂区域(N3)112b间的N型井(N1)106b上的虚置栅极(G1)124c皆可形成于一般的栅极制程中，且栅极(G2)122b顶面亦可另形成一多晶硅化金属层以降低片电阻，而N+掺杂区域(N2及N3)114b、112b则可在形成完栅极(G2)122b两侧的轻掺杂漏极以及侧壁子之后，再以习知晶体管技术的源极/漏极制程所形成。
其中，虚置栅极(G1)124c的设计主要是为了用来隔绝P+掺杂区域(P1)108及N+掺杂区域(N3)112，其掺杂浓度与掺杂形式对SOI-NSCR装置100并不会造成任何影响。因此，为了完全与现有的CMOS深次微米制程相容并增加定位容忍度，虚置栅极(G1)124c靠近N+掺杂区域(N3)112部分的栅极区域124d可以被植入相同的N+离子，而其他接近P+掺杂区域(P1)108的栅极区域124e则可以植入相同的P+离子。换句话说，构成(G1)124c的多晶硅材料上，将可能同时包含有N+掺质以及P+掺质。此外，虚置栅极(G1)124c的通道长度不一定相等于栅极(G2)122b的通道长度。
本发明的第二实施例将同样的构想应用于部分空乏型(partially-depleted)SOI CMOS制程的PMOS触发硅控整流器(SOI～PSCR)中，其主要是在P型井掺杂区域(P2)和N型井掺杂区域(N1)间加入一P型重掺杂区域(P3)以取代图5a中的N型重掺杂区域(N3)。
请参见图6a至六c。图6a为部份空乏SOI_CMOS制程中SOI-PSCR 200的结构示意图，图6b为本发明SOI-PSCR 200用于ESD保护装置的示意符号定义，图6c为本发明部份空乏SOI_CMOS制程中SOI-PSCR 200的外视图。P型重掺杂区域212和N型井掺杂区域206会形成一新的SOI-PSCR装置200的P-N接面。P+(P1)掺杂区域208和N+(N3)掺杂区域210会相连以作为SOI-PSCR装置200的阳极。N+(N2)掺杂区域214和P+(P4)掺杂区域216相连以作为SOI-PSCR装置200的阴极。一个含有一栅极(G1)222的PMOS结构223会由P型重掺杂区域(P1)208、N1掺杂区域206及加入的P型重掺杂区域(P3)212所形成。而用来隔绝N2掺杂区域214和P3掺杂区域212的虚置栅极(G2)224则设于N2掺杂区域214、P3掺杂区域212及P2掺杂区域204上。埋藏式氧化层228设于P型基底202和装置结构之间，以将他们与其他装置隔绝。
SOI-PSCR装置200的符号定义如图6b。图6b的示意符号概略显示出SOI-PSCR装置200为一五层半导体装置。其中第一层为P型重掺杂材质(P1)208a，设于N型井层(N1)206a旁。N型井层(N1)206a设于P型井层(P2)204a及P型重掺杂材质(P3)212a旁。P3层212a设于图6b虚线掺杂区域内。另一个N型重掺杂层(N2)214a在P2层左侧。P型掺杂区域(P1)208a连接到一侧以作为SOI-PSCR装置200的阳极，而N型掺杂区域(N2)214a连接到另一侧，作为阴极。PMOS栅极(G1)222设于P3掺杂区域212a、N1(N型井)层206a及P1掺杂区域208a之上，而虚置栅极(G2)224设于N2掺杂区域214a、P2(P型井)层204a及P3掺杂区域212a之上。
如同上述的SOI-NSCR装置100一样，当一正瞬间电压(positivetransient voltage)跨接于SOI-PSCR装置200的阳极与阴极时，这个正瞬间电压会产生一自P型重掺杂区域(P1)208流至N型井(N1)206的电流。且当此正瞬间电压高于N型井(N1)206与P型重掺杂区域(P3)212的N1-P3接面(junction)的接面崩溃电压(junction breakdown voltage)时，N1-P3接面会崩溃，以使这个正瞬间电压的电流流过N1-P3接面并经由N型重掺杂区域(N2)214而被释放至阴极。反之，当一负瞬间电压(negativetransient voltage)跨接于SOI-PSCR装置200的阳极与阴极之间时，这个负瞬间电压会产生一自P+掺杂区域(P4)216流至P型井(P2)204的电流，并于N1-P3接面形成一顺向偏压(forward biased)，以使此负瞬间电压的电流被释放至阳极。此外，当一个控制电压加至栅极G1 222或是一个触发电流加至P+(P3)掺杂区域212时，此SOI-PSCR装置200将会被触发并自其阳极和阴极间产生一低阻抗路径。这个SOI-PSCR可应用至ESD防护电路以保护SOI CMOS集成电路。
请参见图6c，图6c是本发明部分空乏SOI CMOS制程中SOI-PSCR装置200的外视图。为了方便说明，并未显示上部内连线层。绝缘层为一根据SOI CMOS技术制成的布植层。在氧化层上生成一个未氧化的上层基底。此上层基底即为将形成主动电路的掺杂区域。
如图6c所示，此一完整的结构由绝缘层所隔离，而此侧面绝缘层226b浅沟隔离所形成。两个轻掺杂区设于绝缘层上的硅层内。一P型掺杂区域(P2)204b设于一侧，而一P+接触掺杂区域(P4)216b形成于P2掺杂区域204b和侧面绝缘层226b之间。一个N型轻掺杂区域(N1)206b设于P2掺杂区域204b旁，且一N+接触掺杂区域(N3)210b形成于P2掺杂区域206b和侧面绝缘层226b之间。一个P型重掺杂区域(P1)208b设于N1 206b区域中，而另一P型重掺杂区域(P3)212b设于N1区域206b与P2区域204b的中。一个栅极结构222b设于P1区域208b、P3区域212b及N1区域206b上，且这些掺杂区域形成一PMOS结构。P+掺杂区域(P1及P3)208b、212b将可以习知晶体管技术的源极/漏极制程所形成。一个N型重掺杂(N2)214b区域设于P4掺杂区域216b旁，P2 204b层之中。一虚置栅极224c设于N2区域214b、P2区域204b及P3区域212b之上，并有两个掺杂区域224d、224e设于其上。第一掺杂区域224d为N型掺杂，设于N2掺杂区域214b旁，而另一掺杂区域224e为P型掺杂，设于P3掺杂区域212b旁。栅极224c用来隔离N2掺杂区域214b和P3掺杂区域212b。一埋藏式氧化层228b设于P型基底202及装置结构之间以将其与其他装置隔离。
本发明的第三个实施例提供一整合于全空乏型(fully-depleted)SOICMOS制程的SOI-NSCR装置300的结构。请参见图7a至七b。图7a为本发明完全空乏SOI_CMOS制程中SOI-NSCR装置300的结构示意图，图7b为本发明完全空乏SOI_CMOS制程中SOI-NSCR装置300结构的外视图。如图7a所示，SOI-NSCR装置300结构制造于一SOI基底301上，SOI基底301包含有一P型基底302、一埋藏氧化(buried oxide)层328以及一单晶硅层。
相类似于图5a所示的SOI-NSCR装置100，SOI-NSCR装置300包含有一轻掺杂P型井(P2)304、一轻掺杂的N型井(N1)306、一P+掺杂区域(P1)308、一个N+掺杂区域(N4)310、一N+掺杂区域(N2)314、一P+掺杂区域(P3)316、一N+掺杂区域(N3)312布植于N型井(N1)306与P型井(P2)304之间、一由一栅极绝缘体318与一导电材料320所构成的栅极(G2)322、一虚置栅极(G1)324，以及至少一浅沟隔离区域326。其中，P+掺杂区域(P1)308以及N+掺杂区域(N4)310用来当作SOI-NSCR装置300的阳极(anode)，P+掺杂区域(P3)316以及N+掺杂区域(N2)314用来当作SOI-NSCR装置300的阴极(cathode)。由于本发明的第三个实施例整合于一全空乏型(fully-depleted)SOI CMOS制程，因此本发明的第三个实施例SOI-NSCR装置300与SOI-NSCR装置100的最大不同处在于：P+掺杂区域(P1)308、N+掺杂区域(N4)310、N+掺杂区域(N2)314、P+掺杂区域(P3)316以及N+掺杂区域(N3)312直接相接触于SOI基底301中的埋藏氧化(buriedoxide)层328。
当一个瞬间的正电压自SOI-NSCR装置300的阳极与阴极间通过，这个正电压将会经P+掺杂区域(P1)308流入N型井(N1)306。若此一正电压高于N+掺杂区域(N3)312与P型井(P2)304的P2-N3接面的崩溃电压时，此P2-N3接面可能会崩溃，然后这电流会由P型井(P2)304横过P2-N2接面而到达N+掺杂区域(N2)314，再进入阴极。反之，当一负瞬间电压(negative transient voltage)跨接于SOI-NSCR装置300的阳极与阴极时，这个负瞬间电压会通过P2-N1接面的顺向偏压(forward biased)而被释放至阳极。此外，当一个控制电压加至栅极322或是一个触发电流加至N+(N3)掺杂区域312时，此SOI-NSCR装置300亦将会被触发并自其阳极和阴极间产生一低阻抗路径。
参见图7b，本发明的NMOS触发硅控整流器(NMOS-trigger siliconcontrolled rectifier in silicon-on-insulator，SOI-NSCR)100可良好地整合于全空乏型(fully-depleted)SOI CMOS的制程中。例如设于N+掺杂区域(N3)312b与N+掺杂区域(N2)314b间的P型并(P2)304b上的栅极(G2)322b，以及设于P+掺杂区域(P1)308b及N+重掺杂区域(N3)312b间的N型井(N1)306b上的虚置栅极(G1)324c皆可形成于一般的栅极制程中，且栅极(G2)322b顶面亦可另形成一多晶硅化金属层以降低片电阻，而N+掺杂区域(N2及N3)314b、312b则可在形成完栅极(G2)322b两侧的轻掺杂漏极以及侧壁子之后，再以习知晶体管技术的源极/漏极制程所形成。其中，轻掺杂漏极以及侧壁子为一选择性制程，故于图7a至7b中并未作完全显示。此外，各掺杂区与各井间的相对布局位置亦可视制程或产品特性而有所不同。
在本发明的第四个实施例中，则是提出了一个整合于全空乏型(fully-depleted)SOI CMOS制程的SOI-PSCR装置400的结构。请参见图8a至八b，图8a为本发明完全空乏SOI_CMOS制程中SOI-PSCR装置400的结构示意图，图8b为本发明完全空乏SOI_CMOS制程中SOI-PSCR装置400结构的外视图。如图8a所示，SOI-PSCR装置400结构制造于一SOI基底401上，SOI基底401包含有一P型基底402、一埋藏氧化(buried oxide)层428以及一单晶硅层。
P型重掺杂区412和N型井掺杂区域406生成一新的第二P-N接面区。P+(P1)掺杂区域408和N+掺杂区域(N3)410相连接以作为SOI-PSCR装置400的阳极。N+(N2)掺杂区域414和P+(P4)掺杂区域416相连接作为SOI-PSCR装置400的阴极。一个包含有栅极(G1)422的PMOS结构423由P型重掺杂区(P1)408、N1掺杂区域406和加入的P型重掺杂区域412所组成。虚置栅极(G2)424设于N2掺杂区域414、P3掺杂区域412和P2掺杂区域404上，用以分隔N2掺杂区域414和P3掺杂区域412。一埋藏式氧化层428设于P型基底402和其他装置间以作为隔离之用。其中，当一个控制电压加至栅极G1 422或是一个驱动电流加至P+(P3)掺杂区域412时，此SOI-PSCR装置400将会被触发而打开并自其阳极和阴极间产生一低阻抗路径。这个SOI-PSCR可应用至ESD防护电路以保护SOI CMOS集成电路。
参见图8b，SOI-NSCR装置400设于硅基底401b上。硅基底401b包含一P型基底402b。一埋藏式氧化层428b依据SOI_CMOS技术形成于P型基底402b上。这将在埋藏式氧化层428b上生成一未氧化之上层基底。主动电路即形成于此一上层基底，且所有的掺杂区域均会纵向延伸通过此一上层基底。在设于埋藏式氧化层428b上的硅基底中形成两个轻掺杂区，且通过浅沟隔离形成侧面隔离层426b。一P型掺杂区域(P2)404b设于一侧，而P+接触掺杂区域(P4)416b形成于P2掺杂区域404b和侧面绝缘层426b之间。一个N型轻掺杂区域(N1)406b设于P2掺杂区域404b旁，且一N+接触掺杂区域(N3)410b形成于N1掺杂区域406b和侧面绝缘层426b之间。一P型重掺杂区域(P3)412b与N1区域406b及P2区域404b部分重叠。一个栅极结构422b设于P1区域408b、P3区域412b及N1区域406b上，且这些掺杂区域形成一PMOS结构。P+掺杂区域(P1及P3)408b、412b将可以习知晶体管技术的源极/漏极制程所形成。一个N型重掺杂区域(N2)414b设于P4掺杂区域416b旁，P2 404区域之中。虚置栅极424c设于N2区域414b、P2区域404b及P3区域412b之上，并有两个掺杂区域424d、424e设于其上。第一掺杂区域424d为N型掺杂，设于N2掺杂区域414b旁，而另一掺杂区域424e为P型掺杂，设于P3掺杂区域412b旁。虚置栅极424c用来隔离N2掺杂区域414b和P3掺杂区域412b。
本发明的SOI CMOS制程中的硅控制整流装置可应用至输入端的ESD防护电路上。图9为本发明SOI CMOS制程中应用硅控制整流装置于输入端ESD防护电路500上的电路图。如图9所示，此电路设计500设于一对电源端(VSS and VDD)之间，一个内部电路连接到输入端504，一SOI-NSCR装置506设于VSS和输入端504间，SOI-NSCR装置506的阳极连接到输入端504，阴极连接到VSS。一SOI-PSCR装置508设于输入端504和VDD间。SOI-PSCR装置508的阳极连接到VDD，阴极连接到输入端504。一第一二极管(DN1)512连接于VSS和输入端504间，第二二极管(DP1)514连接于输入端504和VDD间。一第一虚置栅极(G1)设于SOI-NSCR装置506上，并经由第一电阻(RN1)516连接到输入端504，一第一栅极(G2)设于SOI-NSCR装置506上，并经由第二电阻(RN2)518连接到VSS。一第二虚置栅极(G2)设于SOI-PSCR装置508上，并经由第三电阻(RP1)522连接到输入端504，一第二栅极(G1)设于SOI-PSCR装置508上，并经由第四电阻(RP2)524连接到VDD。此外，ESD防护电路另包含有一电连接于VSS电源接脚以及VDD电源接脚的电源线ESD箝制电路(power-rail ESD clamp circuits)999。
当有一个相对VSS为正的ESD脉冲时，SOI-NSCR装置506会开启且ESD电流会经由SOI-NSCR装置506放出。当有一个相对VSS为负的ESD脉冲时，DN1 512会开启且ESD电流会经由DN1 512放出。当有一个相对VDD为负的ESD脉冲时，SOI_PSCR装置508会开启以将ESD电流放出。当有一个相对VDD为正的ESD脉冲时，DP1 514会开启且ESD电流会经由DP1 514放出。在正常操作模式下，DN1 512、DP1 514、SOI-NSCR 506及SOI-PSCR508均保持关闭。
请参见图10，图10为为本发明SOI CMOS制程中应用硅控制整流装置于输出端ESD防护电路600上的电路图。在此电路中，所有的设计均与ESD防护电路设计500相同，除了其中的输入端504改成输出端602。当有一个相对VSS为正的ESD脉冲时，SOI-NSCR装置606会开启且ESD电流会经由此SOI-NSCR装置606放出。当有一个相对VSS为负的ESD脉冲时，DN1 612会开启且ESD电流会经由DN1 612放出。当有一个相对VDD为负的ESD脉冲时，SOI-PSCR装置608会开启以将ESD电流放出。当有一个相对VDD为正的ESD脉冲时，DP1 614会开启且ESD电流会经由DP1 614放出。在正常操作模式下，DN1 612、DP1 614、SOI-NSCR 606及SOI-PSCR608均保持关闭。
请参见图11a至图11g，图11a至图11g为本发明SOI CMOS制程中应用硅控制整流装置于ESD防护电路700、750、800、850、900、950、1000上的电路图。如图11a所示，电路设计700设于二电源线(power-rail)间的之间，该二电源线分别为电源端(VSS和VDD)，一个电容C704连接在VSS和第一节点708间，一电阻R1 706连接于第一节点708和VDD间。第一区块702包含一第一反向器(inyerter)703连接于第一节点708和第二节点710间，第一反向器703的输入端设于第一节点708处，第一节点708会通过电容C704产生偏压且电压会由第一电阻R1 706所维持。第一反向器703的输出端为第二节点710。一个包含一SOI-NSCR装置714和二极管串列716的第二区块712在第二节点710处与第一反向器703相连接。第二区块712为一ESD防护元件，包含有一SOI-NSCR装置714和二极管串列716。SOI-NSCR装置714包含一连接到第二节点710的栅极(G2)，及经由电阻R2 718连接到VDD的虚置栅极(G1)。此外，SOI-NSCR装置714另包含一P型井和N型井接面。
在一般操作模式下，第一节点708会保持在高电压准位。通过第一反向器703到第二节点710时会保持在一低电压准位。SOI-NSCR装置714中的NMOS(未显示)会处于关闭状态，因此使得SOI-NSCR装置714关闭。而在遭受ESD电压的状况下，若一个正的ESD脉冲通过VDD和VSS电路时，一开始在第一节点708处会是一低电压准位，而通过反向器操作后，在第二节点710处成为一高电压准位。SOI-NSCR装置714中的NMOS(未显示)会开启，并使电流通过N井而至P井以产生电压降。这导致一顺向偏压生成并开启SOI-NSCR装置714。ESD电流会经由SOI-NSCR装置714和二极管串列(D1至DN)716从VDD至VSS流出。此二极管串列的功用是在SOI-NSCR开启后，提高维持电压以避免闭锁现象发生。其可防止SOI-NSCR装置714在一般操作模式下受到杂讯脉冲触发而造成闭锁。电阻R2 718则是用来保护虚置栅极(G1)中的栅极绝缘体(未显示)。
如图11b所示，一个第三区块772包含一连接于第二节点760与第二区块(ESD防护元件)762间的第二反向器773。此第三区块772的输入端连接到第二节点760而其输出端连接到ESD保护元件。第二区块762含有一个SOI-PSCR装置764以及一二极管串列766。SOI-PSCR装置764中含有一连接到第三节点774的栅极(G1)以及一经由一电阻R2 768连接到二极管串列766的虚置栅极(G2)。SOI-PSCR装置764另包含P型井与N型井接面。
在一般操作模式下，第一节点758会保持在高电压准位。通过两个反向器操作后，到第三节点774时会保持在一高电压准位，使得SOI-PSCR装置764中的PMOS(未显示)处于关闭状态，因此使得SOI-PSCR装置764关闭。而在遭受ESD电压的状况下，若一个正的ESD脉冲通过VDD和VSS电路时，一开始在第一节点758处会是一低电压准位，而通过两个反向器操作后，在第三节点774处会维持一低电压准位。SOI-PSCR装置764中的PMOS(未显示)会开启，并使电流通过N井而至P井以产生电压降。这导致一顺向偏压生成并开启SOI-PSCR装置764。ESD电流会经由SOI-PSCR装置764和二极管串列766(D1至DN)流出。此二极管串列766的功用是在SOI-PSCR开启后，提高维持电压以避免闭锁现象发生。其可防止SOI-PSCR装置764在一般操作模式下受到杂讯脉冲触发而造成闭锁。电阻R2 768则用来保护虚置栅极(G2)中的栅极绝缘体(未显示)。
如图11c所示，SOI-PSCR装置814中的P+掺杂区域连接到第二节点810，栅极(G1)经由电阻(R2)818连接到VDD。在一般操作模式下，第一节点808会保持在高电压准位。在经过反向器操作后，第二节点810会保持在一低电压准位，且没有顺向偏压发生于SOI-PSCR装置814中的P3-N1接面。因此，SOI-PSCR装置814是处于关闭状态。而在遭受ESD电压的状况下，当一个正的ESD脉冲通过VDD和VSS电路时，一开始在第一节点1808处会是一低电压准位，并使PMOS开启，NMOS关闭。P3-N1接面会受到触发而产生一顺向偏压以开启SOI-PSCR装置814及二极管串列816，而使ESD电流流过。电阻R2 818及R3 826是用来保护栅极绝缘体(未显示)。
如图11d所示，SOI-NSCR装置864中的N+掺杂区域连接到第三节点874，栅极(G2)经由电阻(R3)876连接到二极管串列866。在一般操作模式下，第一节点858会保持高电压准位。在经过两个反向器操作后，第三节点874会亦保持在一高电压准位。此时，SOI-NSCR装置864是处于关闭状态。而在而在遭受ESD电压的状况下，当一个正的ESD脉冲通过VDD和VSS电路时，一开始在第一节点858处会是一低电压准位，经过两个反向器操作后，第三节点874会亦保持一低电压准位。N3-P2接面会被触发而产生一顺向偏压以开启SOI-NSCR装置864及二极管串列866，而使ESD电流流过。电阻R2 868及R3 876是用来保护栅极绝缘体(未显示)。
如图11e，SOI-PSCR装置914的栅极(G1)连接到第三节点924，P+掺杂区连接至第二节点910。在一般操作模式下，第一节点908会保持高电压准位，并在经由一个反向器操作后使第二节点910维持在低电压准位。由于第二节点910的低电压准位，因此P-N接面并未产生顺向偏压。而经由两个反向器操作后，第三节点924会维持在高电压准位，并使SOI-PSCR装置914中的PMOS(未显示)关闭，因此SOI-PSCR装置914为关闭。而在遭受ESD电压的状况下，当一个正的ESD脉冲通过VDD和VSS电路时，一开始在第一节点908处会是一低电压准位，经过一个反向器操作后，第二节点910会保持一高电压准位。由于第二节点910的高电压准位，因此P-N接面会产生顺向偏压。经过两个反向器操作后，第三节点924会为低电压准位，使SOI-PSCR装置914中的PMOS(未显示)开启，以让电流通过N井而至P井产生电压降，并导致一顺向偏压以开启SOI-PSCR装置914。由于PMOS(未显示)开启以及P3-N1接面的顺向偏压，可降低开启SOI-PSCR装置914的反应时间。ESD电流经由SOI-PSCR装置914及二极管串列(D1至DN)916流出。此二极管串列916的功用是在SOI-PSCR开启后，提高VDD与VSS间的保持电压以避免闭锁现象发生。其可防止SOI-PSCR装置914在一般操作模式下受到杂讯脉冲触发而造成闭锁。电阻R2 918则可用来保护虚置栅极(G2)中的栅极绝缘体(未显示)。
如图11f所示，SOI-NSCR装置964的栅极(G2)连接到第二节点960。N+掺杂区域连接到第三节点974。在一般操作模式下，第一节点958会保持高电压准位，并在经由第一个反向器操作后使第二节点960维持在低电压准位。在经过两个反向器操作后，第三节点974会为高电压准位。在此状态下，SOI-NSCR装置964会关闭。而在遭受ESD电压的状况下，当一个正的ESD脉冲通过VDD和VSS电路时，一开始在第一节点958处会是一低电压准位，经过第一个反向器操作后，第二节点960会为一高电压准位。NMOS会开启且通过N井而至P井的电流会使SOI-NSCR装置964开启。经过两个反向器操作后，第三节点974会为低电压准位。N3-P2接面会被触发而产生顺向偏压，以开启SOI-NSCR装置964，以及二极管串列(D1至DN)966，并使ESD电流流过。由于NMOS开启以及N3-P2接面的顺向偏压，这可降低开启SOI-NSCR装置964的反应时间。电阻R2 968则用来保护虚置栅极(G1)中的栅极绝缘体(未显示)。
如图11g所示，SOI-NSCR装置1014的栅极(G2)连接到第二节点1010，N+掺杂区和虚置栅极(G1)连接到第三节点1024。在一般操作模式下，第一节点1008会保持高电压准位，在经过第一个反向器后，第二节点1010会为低电压准位，因此SOI-NSCR装置1014中的NMOS会为关闭状态。由于经过两个反向器，第三节点1024会为高电压准位，因此，SOI-NSCR装置1014为关闭状态。而在遭受ESD电压的状况下，当一个正的ESD脉冲通过VDD和VSS电路时，一开始在第一节点1008处会是一低电压准位，经过第一个反向器操作后，第二节点1010会为一高电压准位。NMOS会开启且电流会触发SOI-NSCR装置1014而将的开启。经过两个反向器操作后，第三节点1024会为低电压准位。N3-P2接面会被触发而产生顺向偏压，以开启SOI-NSCR装置1014，以及二极管串列(D1至DN)1016，并使ESD电流流过。虚置栅极(G1)亦会受到第三节点的触发。通过同时触发栅极G1和G2以及顺偏N3-P2接面，可降低开启SOI-NSCR装置1014的反应时间。
本发明提供了一种可应用于SOI CMOS制程的ESD防护的SCR结构。此外，SOI CMOS制程中的多晶硅栅极亦可用来阻绝浅沟隔离区域。因此，不只能使SCR装置更为紧密，亦可加速其开启以达到ESD防护目的。
相较于习知ESD防护的SCR结构的制作，本发明的SOI-NSCR以及SOI-PSCR可良好地整合于全空乏型(fully-depleted)SOI CMOS的制程或部分空乏型(partially-depleted)SOI CMOS制程中，以形成静电放电防护电路(electrostatic discharge protection circuit)。此外，SOI CMOS制程中的多晶硅栅极亦可用来取代习知SCR中的浅沟隔离区域，以使SCR装置更为紧密，同时有效加速SCR的开启速度。
以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明专利的涵盖范围。

Claims (55)

1.一种设于硅覆绝缘基底的NMOS触发硅控整流器，其特征是：该SOI-NSCR包含有：
一P型井与一N型井，设于该硅覆绝缘基底表面的一单晶硅层中；
一第一P+掺杂区域以及一第一N+掺杂区域，设于该N型井中，用来当作该SOI-NSCR的阳极；
一第二P+掺杂区域以及一第二N+掺杂区域，设于该P型井中，用来当作该SOI-NSCR的阴极，且该第一P+掺杂区域、该N井、该P型井以及该第二N+掺杂区域构成一横向SCR；
一第三N+掺杂区域，横跨部分的该N型井以及该P型井；
一栅极，设于该P型井中，并与该第三N+掺杂区域以及该第二N+掺杂区域构成一NMOS；以及
一虚置栅极，设于该N型井中，用来隔绝该第一P+掺杂区域与第三N+掺杂区域。
2.如权利要求1所述的SOI-NSCR，其特征是：当一正瞬间电压跨接于该SOI-NSCR的该阳极与该阴极时，该正瞬间电压会产生一自该第一P+掺杂区域流至该N型井的电流。
3.如权利要求2所述的SOI-NSCR，其特征是：当该正瞬间电压高于该P型井与该第三N+掺杂区域的接面的接面崩溃电压时，该接面会崩溃，以使该正瞬间电压的电流流过该接面并经由该第二N+掺杂区域而被释放至该阴极。
4.如权利要求1所述的SOI-NSCR，其特征是：加压于该NMOS的栅极并开启该NMOS时，会造成一顺向偏压而开启该SOI-NSCR，以使跨接于该阳极与该阴极的正瞬间电压的电流流过该接面而被释放至该阴极。
5.如权利要求1所述的SOI-NSCR，其特征是：该第三N+掺杂区域用来当作一N型触发点，当加压于该第三N+掺杂区域时，会相对产生一触发电流流过该N型触发点，以使该横向SCR进入一锁定状态而触发该横向SCR，并迅速开启该SOI-NSCR，以使跨接于该阳极与该阴极的正瞬间电压的电流流过该接面而被释放至该阴极。
6.如权利要求1所述的SOI-NSCR，其特征是：当一负瞬间电压跨接于该SOI-NSCR元件的该阳极与该阴极之间时，该负瞬间电压会产生一自该第二P+掺杂区域流至该P型井的电流，并于该P型井与该N型井的接面形成一顺向偏压，以使该负瞬间电压的电流流过该N型井并经由该第一N+掺杂区域而被释放至该阳极。
7.如权利要求1所述的SOI-NSCR，其特征是：该第三N+掺杂区域与该P型井的接面，用来降低该SOI-NSCR的触发电压。
8.如权利要求1所述的SOI-NSCR，其特征是：该P型井与该第三N+掺杂区域的接面崩溃电压低于该P型井与该N型井的接面崩溃电压。
9.如权利要求1所述的SOI-NSCR，其特征是：另包含有多个侧壁子环绕于各该栅极周围。
10.如权利要求9的SOI-NSCR，其特征是：另包含有多个轻掺杂区域设于各该栅极周围的各该侧壁子下方。
11.如权利要求1所述的SOI-NSCR，其特征是：该第一、该第二P+掺杂区域以及该第一、该第二N+掺杂区域不与该硅覆绝缘基底中的绝缘层相接触，以使该SOI-NSCR得以整合于一部分空乏型SOI CMOS制程。
12.如权利要求1所述的SOI-NSCR，其特征是：该第一、该第二P+掺杂区域以及该第一、该第二N+掺杂区域相接触于该硅覆绝缘基底中的绝缘层，以使该SOI-NSCR得以整合于一全空乏型SOI CMOS制程。
13.一种设于硅覆绝缘基底的PMOS触发硅控整流器，其特征是：该SOI-PSCR包含有：
一P型井与一N型井，设于该硅覆绝缘基底表面的一单晶硅层中；
一第一P+掺杂区域以及一第一N+掺杂区域，设于该N型井中，用来当作该SOI-PSCR的阳极；
一第二P+掺杂区域以及一第二N+掺杂区域，设于该P型井中，用来当作该SOI-PSCR的阴极，且该第一P+掺杂区域、该N井、该P型井以及该第二N+掺杂区域构成一横向SCR；
一第三P+掺杂区域，横跨部分的该N型井以及该P型井；
一栅极，设于该N型井中，并与该第三P+掺杂区域以及该第一P+掺杂区域构成一PMOS；以及
一虚置栅极，设于该P型井中，用来隔绝该第二N+掺杂区域与第三P+掺杂区域。
14.如权利要求13所述的SOI-PSCR，其特征是：当一正瞬间电压跨接于该SOI-PSCR的该阳极与该阴极时，该正瞬间电压会产生一自该第一P+掺杂区域流至该N型井的电流。
15.如权利要求14所述的SOI-PSCR，其特征是：当该正瞬间电压高于该N型井与该第三P+掺杂区域的接面的接面崩溃电压时，该接面会崩溃，以使该正瞬间电压的电流流过该接面并经由该第二N+掺杂区域而被释放至该阴极。
16.如权利要求13所述的SOI-PSCR，其特征是：加压于该PMOS的栅极并开启该PMOS时，会造成一顺向偏压而开启该SOI-PSCR，以使跨接于该阳极与该阴极的正瞬间电压的电流流过该接面而被释放至该阴极。
17.如权利要求13所述的SOI-PSCR，其特征是：该第三P+掺杂区域用来当作一P型触发点，当加压于该第三P+掺杂区域时，会相对产生一触发电流流过该P型触发点，以使该横向SCR进入一锁定状态而触发该横向SCR，并迅速开启该SOI-PSCR，以使跨接于该阳极与该阴极的正瞬间电压的电流流过该接面而被释放至该阴极。
18.如权利要求13所述的SOI-PSCR，其特征是：当一负瞬间电压跨接于该SOI-PSCR元件的该阳极与该阴极之间时，该负瞬间电压会产生一自该第二P+掺杂区域流至该P型井的电流，并于该P型井与该N型井的接面形成一顺向偏压，以使该负瞬间电压的电流流过该N型井并经由该第一N+掺杂区域而被释放至该阳极。
19.如权利要求13所述的SOI-PSCR，其特征是：该第三P+掺杂区域与该N型井的接面，用来降低该SOI-PSCR的触发电压。
20.如权利要求13所述的SOI-PSCR，其特征是：该N型井与该第三P+掺杂区域的接面崩溃电压低于该第P型井与该N型井的接面崩溃电压。
21.如权利要求13所述的SOI-PSCR另包含有多个侧壁子环绕于各该栅极周围。
22.如权利要求21的SOI-PSCR另包含有多个轻掺杂区域设于各该栅极周围的各该侧壁子下方。
23.如权利要求13所述的SOI-PSCR，其特征是：该第一、该第二P+掺杂区域以及该第一、该第二N+掺杂区域不与该硅覆绝缘基底中的绝缘层相接触，以使该SOI-PSCR得以整合于一部分空乏型SOI CMOS制程。
24.如权利要求13所述的SOI-PSCR，其特征是：该第一、该第二P+掺杂区域以及该第一、该第二N+掺杂区域相接触于该硅覆绝缘基底中的绝缘层，以使该SOI-PSCR得以整合于一全空乏型SOI CMOS制程。
25.一种静电放电防护电路，该ESD防护电路电连接于一缓冲垫、一VSS电源接脚以及一VDD电源接脚，其特征是：该ESD防护电路包含有：
一形成于硅覆绝缘基底的NMOS触发硅控整流器，该SOI-NSCR的阳极电连接至该缓冲垫，该SOI-NSCR的阴极电连接至该VSS电源接脚；
一形成于硅覆绝缘基底的PMOS触发硅控整流器，该SOI-PSCR的阳极电连接至该VDD电源接脚，该SOI-PSCR的阴极电连接至该缓冲垫；
一第一二极管，该第一二极管的正极电连接至该VSS电源接脚，该第一二极管的负极电连接至该缓冲垫；以及
一第二二极管，该第二二极管的正极电连接至该缓冲垫，该第二二极管的负极电连接至该VDD电源接脚。
26.如权利要求25所述的ESD防护电路，其特征是：该SOI-NSCR包含有：
一第一P型井与一第一N型井，设于一硅覆绝缘基底表面的一单晶硅层中；
一第一P+掺杂区域以及一第一N+掺杂区域，设于该第一N型井中，用来当作该SOI-NSCR的阳极；
一第二P+掺杂区域以及一第二N+掺杂区域，设于该第一P型井中，用来当作该SOI-NSCR的阴极，且该第一P+掺杂区域、该第一N井、该第一P型井以及该第二N+掺杂区域构成一横向SCR；
一第三N+掺杂区域，横跨部分的该第一N型井以及该第一P型井；
一第一栅极，设于该第一P型井中，并与该第三N+掺杂区域以及该第二N+掺杂区域构成一NMOS；以及
一第一虚置栅极，设于该第一N型井中，用来隔绝该第一P+掺杂区域与第三N+掺杂区域。
27.如权利要求26所述的ESD防护电路，其特征是：另包含有一第一电阻用来电连接该缓冲垫与该第一虚置栅极，以及一第二电阻用来电连接该VSS电源接脚与该第一栅极。
28.如权利要求25所述的ESD防护电路，其特征是：该SOI-PSCR包含有：
一第二P型井与一第二N型井，设于该硅覆绝缘基底表面的该单晶硅层中；
一第三P+掺杂区域以及一第四N+掺杂区域，设于该第二N型井中，用来当作该SOI-PSCR的阳极；
一第四P+掺杂区域以及一第五N+掺杂区域，设于该第二P型井中，用来当作该SOI-PSCR的阴极，且该第三P+掺杂区域、该第二N型井、该第二P型井以及该第五N+掺杂区域构成一横向SCR；
一第五P+掺杂区域，横跨部分的该第二N型井以及该第二P型井；
一第二栅极，设于该第二N型井中，并与该第五P+掺杂区域以及该第三P+掺杂区域构成一PMOS；以及
一第二虚置栅极，设于该第二P型井中，用来隔绝该第五N+掺杂区域与第五P+掺杂区域。
29.如权利要求28所述的ESD防护电路，其特征是：另包含有一第三电阻用来电连接该缓冲垫与该第二虚置栅极，以及一第四电阻用来电连接该VDD电源接脚与该第二栅极。
30.如权利要求25所述的ESD防护电路，其特征是：当一相对于该VSS电源接脚为正的ESD电压被施加于该缓冲垫时，会开启该SOI-NSCR以释放ESD电流至该VSS电源接脚。
31.如权利要求25所述的ESD防护电路，其特征是：当一相对于该VSS电源接脚为负的ESD电压被施加于该缓冲垫时，会开启该第一二极管以释放ESD电流至该VSS电源接脚。
32.如权利要求25所述的ESD防护电路，其特征是：当一相对于该VDD电源接脚为负的ESD电压被施加于该缓冲垫时，会开启该SOI-PSCR以释放ESD电流至该VDD电源接脚。
33.如权利要求25所述的ESD防护电路，其特征是：当一相对于该VDD电源接脚为正的ESD电压被施加于该缓冲垫时，会开启该第二二极管以释放ESD电流至该VDD电源接脚。
34.如权利要求25所述的ESD防护电路，其特征是：另包含有一电连接于该VSS电源接脚以及该VDD电源接脚的电源线ESD箝制电路。
35.如权利要求25所述的ESD防护电路，其特征是：该缓冲垫为一输入缓冲垫。
36.如权利要求25所述的ESD防护电路，其特征是：该缓冲垫为一输出缓冲垫。
37.如权利要求25所述的ESD防护电路，其特征是：在一正常操作模式下，该SOI-PSCR、该SOI-NSCR、该第一二极管以及该第二二极管均保持关闭。
38.一种设于电源线间的静电放电防护电路，该ESD防护电路包含有：
一第一反向器，且该第一反向器包含有一输入端以及一输出端；
一电容，电连接于该输入端以及该电源线的一VSS电源接脚；
一第一电阻，电连接于该输入端以及该电源线的一VDD电源接脚；
一形成于硅覆绝缘基底的触发硅控整流器SOI_SCR，该SOI_SCR的阳极电连接于该VDD电源接脚；
一二极管串列，电连接该SOI_SCR的该阴极以及该VSS电源接脚；
其中该二极管串列用来提高该SOI_SCR被开启后的保持电压，以避免在一正常操作模式下，该SOI_SCR被一杂讯脉冲触发而进入闭锁状态。
39.如权利要求38所述的ESD防护电路，其特征是：该SOI_SCR为一SOI-NSCR。
40.如权利要求39所述的ESD防护电路，其特征是：该SOI-NSCR包含有：
一第一P型井与一第一N型井，设于一硅覆绝缘基底表面的一单晶硅层中；
一第一P+掺杂区域以及一第一N+掺杂区域，设于该第一N型井中，用来当作该SOI-NSCR的阳极；
一第二P+掺杂区域以及一第二N+掺杂区域，设于该第一P型井中，用来当作该SOI-NSCR的阴极，且该第一P+掺杂区域、该第一N井、该第一P型井以及该第二N+掺杂区域构成一横向SCR；
一第三N+掺杂区域，横跨部分的该第一N型井以及该第一P型井；
一第一栅极，设于该第一P型井中，并与该第三N+掺杂区域以及该第二N+掺杂区域构成一NMOS；以及
一第一虚置栅极，设于该第一N型井中，用来隔绝该第一P+掺杂区域与第三N+掺杂区域。
41.如权利要求40所述的ESD防护电路，其特征是：另包含有一第二电阻，用来电连接该VDD电源接脚与该第一虚置栅极，以保护该第一虚置栅极的栅极氧化层。
42.如权利要求40所述的ESD防护电路，其特征是：另包含有一第三电阻，用来电连接该二极管串列与该第一栅极，以保护该第一栅极的栅极氧化层。
43.如权利要求40所述的ESD防护电路，其特征是：该第一栅极电连接于该第一反向器的该输出端。
44.如权利要求40所述的ESD防护电路，其特征是：该第三N+掺杂区域电连接于该第一反向器的该输出端。
45.如权利要求44所述的ESD防护电路，其特征是：另包含有一第二反向器，且该第二反向器的输入端电连接于该电容以及该第一电阻，该第二反向器的输出端电连接于该第一反向器的输入端。
46.如权利要求44所述的ESD防护电路另，其特征是：包含有一第二反向器，且该第二反向器的输入端电连接于该电容以及该第一电阻，该第二反向器的输出端电连接于该第一反向器的输入端以及该第一栅极。
47.如权利要求44所述的ESD防护电路，其特征是：另包含有一第二反向器，且该第二反向器的输入端电连接于该电容以及该第一电阻，该第二反向器的输出端电连接于该第一反向器的输入端以及该第一栅极，且该第一反向器的输出端电连接于该第一虚置栅极。
48.如权利要求38所述的ESD防护电路，其特征是：该SOI_SCR为一SOI-PSCR。
49.如权利要求48所述的ESD防护电路，其特征是：该SOI-PSCR包含有：
一第二P型井与一第二N型井，设于该硅覆绝缘基底表面的该单晶硅层中；
一第三P+掺杂区域以及一第四N+掺杂区域，设于该第二N型井中，用来当作该SOI-PSCR的阳极；
一第四P+掺杂区域以及一第五N+掺杂区域，设于该第二P型井中，用来当作该SOI-PSCR的阴极，且该第三P+掺杂区域、该第二N型井、该第二P型井以及该第五N+掺杂区域构成一横向SCR；
一第五P+掺杂区域，横跨部分的该第二N型井以及该第二P型井；
一第二栅极，设于该第二N型井中，并与该第五P+掺杂区域以及该第三P+掺杂区域构成一PMOS；以及
一第二虚置栅极，设于该第二P型井中，用来隔绝该第五N+掺杂区域与第五P+掺杂区域。
50.如权利要求49所述的ESD防护电路，其特征是：另包含有一第四电阻，用来电连接该二极管串列与该第二虚置栅极，以保护该第二虚置栅极的栅极氧化层。
51.如权利要求49所述的ESD防护电路，其特征是：另包含有一第五电阻，用来电连接该VDD电源接脚与该第二栅极，以保护该第二栅极的栅极氧化层。
52.如权利要求49所述的ESD防护电路，其特征是：该第二栅极电连接于该第一反向器的该输出端。
53.如权利要求49所述的ESD防护电路，其特征是：该第五P+掺杂区域电连接于该第一反向器的该输出端。
54.如权利要求53所述的ESD防护电路，其特征是：另包含有一第三反向器，且该第三反向器的输入端电连接于该第一反向器的输出端，该第三反向器的输出端电连接该第二栅极。
55.如权利要求38所述的ESD防护电路，其特征是：当一正ESD电压跨接于该VSS电源接脚与该VDD电源接脚之间时，该SOI-SCR会被触发而开启，以使ESD电流经由该SOI-SCR装置以及该二极管串列而被释放至该VSS电源接脚。
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