JP5539355B2 - 電力用半導体装置およびその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 84
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 239000010410 layer Substances 0.000 claims description 44
- 239000012535 impurity Substances 0.000 claims description 25
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 23
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 23
- 239000002344 surface layer Substances 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 15
- 238000000034 method Methods 0.000 claims description 10
- 239000011229 interlayer Substances 0.000 description 19
- 238000006073 displacement reaction Methods 0.000 description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 239000000377 silicon dioxide Substances 0.000 description 5
- 235000012239 silicon dioxide Nutrition 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 229910052757 nitrogen Inorganic materials 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 229910000838 Al alloy Inorganic materials 0.000 description 2
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
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Description
この発明は、炭化珪素電力用半導体装置などの電力用半導体装置に関する。
特許文献１に記載の電力用縦型金属−酸化膜−半導体電界効果型トランジスタ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）などの電力用半導体装置は、同文献の図１及び図２に示されているように、ＭＯＳＦＥＴのセル領域の周縁部、すなわち、ゲートパッド部と隣接された領域にダイオードが一列に配置されている。このようなダイオードの各々は、ＭＯＳＦＥＴがオン状態からオフ状態へスイッチングする際に、同文献の図２に示されるウェル及びＰベースからドレイン側のＮ型半導体層内に順方向バイアス時に注入されたホールを吸収する。このため、同文献の上記の構造は、ＭＯＳＦＥＴが順方向バイアスから逆方向バイアスに切り替わる際に、同文献の図３に示される寄生トランジスタが、オンするのを防止することができ、大電流集中による素子の破壊を防止することができる。
ここで、同文献の上記構造においては、その図２に示されている様に、ＭＯＳＦＥＴのウェルであるＰベースが、バックゲートを介して、ソース電極に電気的に接続されている。
また、電力用半導体装置の面積の大きなＰ型拡散領域をゲート、ソースのいずれにも電気的に接続しないことにより絶縁破壊を抑制する方法が知られていた（例えば、特許文献２）。
特開平５−１９８８１６号公報（図１〜図３）
特開平４−３６３０６８号公報（図１）
本発明が解決すべき問題点を、特許文献１の図２に基づき以下に説明する。
特許文献１に記載の電力用半導体装置のＭＯＳＦＥＴをオン状態からオフ状態にスイッチングするときに、ＭＯＳＦＥＴのドレイン電圧、すなわち、ドレイン電極の電圧が急激に上昇し、場合によっては数百Ｖ程度にまで達することがある。そうすると、ＰウェルとＮ-ドレイン層との間に存在する寄生容量を介して、変位電流がＰウェル内に流れ込む。この変位電流は、ＰウェルまたはＰウェルと同様にＰ型の領域がＮ-ドレイン層中に設けられている箇所であれば、ＭＯＳＦＥＴのウェルにだけでなくダイオードにも発生する。
このようにして発生した変位電流は、ドレイン電極側に発生したものはそのままドレイン電極に流れるが、ソース電極側に発生したものは、ｐウェルまたはＰ型の領域を経由してソース電極にまで流れる。このとき、ウェルまたはＰ型の領域の抵抗値と流れる変位電流の値との積に相当する電圧が発生するが、ウェルまたはＰ型の領域の抵抗値が大きな場合は、発生する電圧の値が大きくなる。
炭化珪素を用いて電力用半導体装置を構成した場合、ｐウェルの抵抗を十分に低下させられない場合があり、また、そのｐウェルに接続される電極とｐウェルとの接触抵抗の値が大きくなることにより、発生する電圧が大きくなる場合があった。
特に、電力用半導体装置のゲートパッド下部のｐウェルなどｐウェルの面積が大きい場合には、ソース電極までの抵抗が大きくなる箇所が発生し、ドレイン電圧Ｖの時間ｔに対する変動、すなわち、ｄＶ／ｄｔが大きい場合には、発生する電圧がより一層大きくなる。
特許文献１に示されるような電力用半導体装置の場合、ソース電極とフィールドプレートとは電気的に接続されているので、例えば図２（Ｃ）に示される断面において、ゲートパッド下のｐウェルに内に流れ込んだ変位電流は、ゲートパッド下のｐウェル内をＭＯＳＦＥＴセル方向からフィールドプレートに接続されているコンタクトホールに向けて流れ、フィールドプレートを介してソース電極に流入する。
その結果、特許文献１の図２（Ｃ）に示されるように、ゲートパッド下のｐウェルでコンタクトホールから離れた箇所にゲート絶縁膜を介してゲート電極が設けられていると、ＭＯＳＦＥＴセルがオン状態からオフ状態へスイッチングした直後には、０Ｖに近い電圧になっているゲート電極と、コンタクトホールから離れた箇所のゲートパッド下のｐウェルとの間のゲート絶縁膜に大きな電界がかかり、ゲート絶縁膜が絶縁破壊する場合があった。
この発明は、このような問題を解決するためになされたもので、高速でスイッチングするＭＯＳＦＥＴを備えた電力用半導体装置において、スイッチング時におけるゲート電極とソース電極間の絶縁破壊の発生を抑制可能な電力用半導体装置を提供することを目的とする。
本発明の電力用半導体装置は、第１導電型の半導体基板と、前記半導体基板の第１の主面に形成された第１導電型のドリフト層と、前記半導体基板の第２の主面に形成されたドレイン電極と、前記ドリフト層の表層の一部のゲート電極パッドの下方に形成され、上面から見た面積が大きな第２導電型の第１ウェル領域と、前記ドリフト層の表層の一部に前記第１ウェル領域と離間して設けられた前記第１ウェル領域より上面から見た面積が小さな第２導電型の第２ウェル領域と、前記第２ウェル領域の表層に形成された第１導電型のソース領域と、前記ソース領域の表面上に接して形成されたソース電極と、前記第１ウェル領域の表層に連続して形成された前記第１ウェル領域より不純物濃度の大きな第１導電型の低抵抗領域と、前記第１ウェル領域および前記低抵抗領域の表面上に接して形成されたゲート絶縁膜と、前記第１ウェル領域、前記第２ウェル領域および前記低抵抗領域の上部の前記ゲート絶縁膜の表面上に接して形成され、前記ゲート電極パッドに接続されるゲート電極とを備えたものである。
本発明の電力用半導体装置によれば、電力用半導体装置を高速駆動した場合においても、ゲート絶縁膜に大きな強度の電界が印加されることを防止しゲート絶縁膜が絶縁破壊することを抑制でき、より高速のスイッチング動作を実現することができる。
１０ ソース電極パッド、１１ ゲート電極パッド、１２ ゲートフィンガー、２１，２２，２３ ゲート電極、３１ 層間絶縁膜コンタクトホール、３２ ゲート絶縁膜、３３ フィールド酸化膜、３５ 層間絶縁膜、４０ ウェルコンタクトホール、４１ ソースコンタクトホール、５１ 第１ウェル領域、５１ 第２ウェル領域、５２、５３ ｐコンタクト領域、５５ 低抵抗領域、５６ チャネルエピ層、５８ ｎコンタクト領域、６０ ソース領域、７０ ドリフト層、８０ 基板、９０ ドレイン電極、１００ 電力用半導体装置。
（実施の形態１）
本発明の実施の形態１においては、電力用半導体装置１００の一例として、縦型のｎチャネル炭化珪素ＭＯＳＦＥＴを用いて説明する。また、第１導電型をｎ型、第２導電型をｐ型として説明する。
本発明の実施の形態１においては、電力用半導体装置１００の一例として、縦型のｎチャネル炭化珪素ＭＯＳＦＥＴを用いて説明する。また、第１導電型をｎ型、第２導電型をｐ型として説明する。
図１は、本発明の実施の形態１の電力用半導体装置１００を上面から模式的に見た平面図である。図１において、電力用半導体装置１００の上面には、中央部にソース電極パッド１０が設けられ、ソース電極パッド１０の一方にはゲート電極パッド１１が設けられている。ゲート電極パッド１１から延伸して、ソース電極パッド１０を取り囲むように、ゲートフィンガー１２が設けられている。ソース電極パッド１０と、ゲート電極パッド１１およびゲートフィンガー１２との間には、隙間が設けられ、互いに短絡しないようになっている。
図２は、図１のゲート電極パッド１１とゲートフィンガー１２との接続部付近を拡大した平面図で、図１のコーナー部Ｃ１を拡大したものである。また、図３および図４は、図２のソース電極パッド１０およびゲート電極パッド１１の下層の部分の構成を模式的に表した平面図である。さらに、図２〜図４に示したＡ−Ａ’部分の断面を模式的に示した断面図を、図５に示す。
図２〜図５を用いて、本実施の形態における電力用半導体装置１００について説明する。
図２〜図５を用いて、本実施の形態における電力用半導体装置１００について説明する。
図３において、図２のゲート電極パッド１１およびゲートフィンガー１２の下部にあたる部分には、図示しない層間絶縁膜を間に挟んでほぼ全面にゲート電極２１、２２が設けられ、層間絶縁膜がない部分である層間絶縁膜コンタクトホール３１が離散的に設けられている。
また、図３のソース電極パッド１０の下部にあたる部分には、ほぼ全面に図示しない層間絶縁膜が形成され、ソース電極パッド１０の外周部にあたる部分には、層間絶縁膜に離散的にウェルコンタクトホール４０が設けられ、そのソース電極パッド１０の内側部分には、層間絶縁膜に離散的にソースコンタクトホール４１が設けられている。ソース電極パッド１０の下部にあたる部分のウェルコンタクトホール４０およびソースコンタクトホール４１がない部分には、層間絶縁膜の下部にゲート電極２３が格子状に形成されており、このゲート電極２３はゲート電極パッド１１およびゲートフィンガー１２の下部のゲート電極２１、２２と電気的に接続されている。ゲート電極パッド１１およびゲートフィンガー１２の下部の層間絶縁膜、ゲート電極２１、２２の下層には、その大部分の領域に、図示しないフィールド酸化膜が設けられており、ソース電極パッド１０の下部の層間絶縁膜、ゲート電極２３の下層には、その大部分の領域に、図示しないゲート絶縁膜が設けられている。ゲート絶縁膜はフィールド酸化膜より厚さが薄く、ゲート絶縁膜とフィールド酸化膜との境界、すなわち、ゲート絶縁膜フィールド酸化膜境界３０を図３に点線で示す。
図４は、図２および図３の、主にゲート絶縁膜およびフィールド酸化膜より下層の炭化珪素で構成される領域を説明するものである。図４に示すように、フィールド酸化膜の下層の領域からウェルコンタクトホール４０を越える平面領域にまで、炭化珪素で構成されるｐ型の第１ウェル領域５０が設けられている。また、ソースコンタクトホール４１には、それぞれのソースコンタクトホール４１に対して、その中心部分にはｐ型の第２ウェル領域５１が、また、その第２ウェル領域５１を平面上で取り囲むようにｎ型のソース領域６０が、さらにその外周には、ｐ型の第２ウェル領域５１が設けられている。中心と外周の第２ウェル領域５１は、ソース領域６０の下部でつながっている。また、隣接するソースコンタクトホール４１に対する第２ウェル領域５１どうしの間は、炭化珪素で構成されるｎ型のドリフト層で構成されている。
また、第１ウェル領域５０の内部には、ｎ型で低抵抗の低抵抗領域５５が設けられている。
また、第１ウェル領域５０の内部には、ｎ型で低抵抗の低抵抗領域５５が設けられている。
次に、図２〜図４で説明した構成を、断面方向から図５を用いて説明する。
図５において、ｎ型で低抵抗の炭化珪素で構成される基板８０上に、ｎ型の炭化珪素で構成されるドリフト層７０が形成されている。ゲート電極２１が設けられている領域のドリフト層７０の表層部にほぼ対応する領域には、ｐ型の炭化珪素で構成される第１ウェル領域５０が設けられており、その第１ウェル領域５０の内部の表層側には、第１ウェル領域５０よりキャリアの密度が高くなるように不純物が添加された低抵抗でｎ型の低抵抗領域５５が設けられている。
また、ソースコンタクトホール４１が設けられている領域の下部のドリフト層７０の表層部を中心とする領域には、それぞれのソースコンタクトホール４１に対して、その中心部分には、炭化珪素で構成されるｐ型の第２ウェル領域５１が、また、その第２ウェル領域５１を取り囲むように、炭化珪素で構成される低抵抗でｎ型のソース領域６０が、さらにその外周側には、ｐ型の第２ウェル領域５１が設けられている。
図５において、ｎ型で低抵抗の炭化珪素で構成される基板８０上に、ｎ型の炭化珪素で構成されるドリフト層７０が形成されている。ゲート電極２１が設けられている領域のドリフト層７０の表層部にほぼ対応する領域には、ｐ型の炭化珪素で構成される第１ウェル領域５０が設けられており、その第１ウェル領域５０の内部の表層側には、第１ウェル領域５０よりキャリアの密度が高くなるように不純物が添加された低抵抗でｎ型の低抵抗領域５５が設けられている。
また、ソースコンタクトホール４１が設けられている領域の下部のドリフト層７０の表層部を中心とする領域には、それぞれのソースコンタクトホール４１に対して、その中心部分には、炭化珪素で構成されるｐ型の第２ウェル領域５１が、また、その第２ウェル領域５１を取り囲むように、炭化珪素で構成される低抵抗でｎ型のソース領域６０が、さらにその外周側には、ｐ型の第２ウェル領域５１が設けられている。
ソース電極パッド１０が設けられている領域にほぼ対応する炭化珪素層の領域の上部には二酸化珪素で構成されるゲート絶縁膜３２が形成されている。また、ゲート絶縁膜３２が形成されている領域以外のゲート電極パッド１１およびゲートフィンガー１２に対応する領域の炭化珪素層の領域の上部には二酸化珪素で構成されるフィールド酸化膜３３が形成されている。フィールド酸化膜３３の上部の一部にはゲート電極２１が設けられている。
第２ウェル領域５１がゲート絶縁膜３２に接している箇所のゲート絶縁膜３２の上部にはゲート電極２３が設けられており、フィールド酸化膜３３上に設けられたゲート電極２１と電気的に接続されている。
第２ウェル領域５１がゲート絶縁膜３２に接している箇所のゲート絶縁膜３２の上部にはゲート電極２３が設けられており、フィールド酸化膜３３上に設けられたゲート電極２１と電気的に接続されている。
ゲート絶縁膜３２およびフィールド酸化膜３３、ゲート電極２１、２２、２３の上部の大部分には層間絶縁膜３５が形成されており、層間絶縁膜３５を貫通して設けられたソースコンタクトホール４１により、第２ウェル領域５１およびソース領域６０とソース電極パッド１０とが電気的に接続されている。また、層間絶縁膜３５を貫通して設けられたウェルコンタクトホール４０により、第１ウェル領域５０とソース電極パッド１０とが電気的に接続されている。さらに、層間絶縁膜３５を貫通して設けられた層間絶縁膜コンタクトホール３１により、ゲート電極２１とゲート電極パッド１１とが電気的に接続されている。
また、基板８０の裏面側にはドレイン電極９０が形成されている。
また、基板８０の裏面側にはドレイン電極９０が形成されている。
ここで、ウェルコンタクトホール４０を介してソース電極パッド１０に接続されたｐ型の第１ウェル領域５０と基板８０を介してドレイン電極９０に接続されたｎ型のドリフト層７０との間にダイオードが形成されている。また、縦型のＭＯＳＦＥＴにおいては、ｎ型のソース領域６０とｎ型のドリフト層７０との間でｐ型の第２ウェル領域５１でゲート絶縁膜３２に接した領域の導通をゲート絶縁膜３２上のゲート電極２３の電圧により制御できる。本実施の形態の電力用半導体装置においては、ＭＯＳＦＥＴのソースとドレインとの間にダイオードが並列に接続されている。
次に、本実施の形態の電力用半導体装置の製造方法を図６〜図１２を用いて説明する。
まず、図６に示すように、ｎ型で低抵抗の炭化珪素の基板８０上に化学気相堆積（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法によりｎ型で１×１０13ｃｍ-3〜１×１０18ｃｍ-3の不純物濃度、５〜２００μｍの厚さの炭化珪素で構成されるドリフト層７０をエピタキシャル成長する。つづいて、第１ウェル領域５０および第２ウェル領域５１を形成しない領域のドリフト層７０の表面にフォトレジストを形成した状態でｐ型不純物であるＡｌ（アルミニウム）をイオン注入し、図７に示すように、ｐ型不純物濃度が１×１０17ｃｍ-3〜１×１０19ｃｍ-3程度の第１ウェル領域５０および第２ウェル領域５１を形成する。第１ウェル領域５０および第２ウェル領域５１の深さは、ドリフト層７０の厚さを超えない０．５〜３μｍ程度とする。
まず、図６に示すように、ｎ型で低抵抗の炭化珪素の基板８０上に化学気相堆積（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法によりｎ型で１×１０13ｃｍ-3〜１×１０18ｃｍ-3の不純物濃度、５〜２００μｍの厚さの炭化珪素で構成されるドリフト層７０をエピタキシャル成長する。つづいて、第１ウェル領域５０および第２ウェル領域５１を形成しない領域のドリフト層７０の表面にフォトレジストを形成した状態でｐ型不純物であるＡｌ（アルミニウム）をイオン注入し、図７に示すように、ｐ型不純物濃度が１×１０17ｃｍ-3〜１×１０19ｃｍ-3程度の第１ウェル領域５０および第２ウェル領域５１を形成する。第１ウェル領域５０および第２ウェル領域５１の深さは、ドリフト層７０の厚さを超えない０．５〜３μｍ程度とする。
つづいて、先のフォトレジストを除去後、ソース領域６０を形成しない領域のドリフト層７０の表面に別のフォトレジストを形成した状態でｎ型不純物であるＮ（窒素）をイオン注入し、図８に示すように、ｎ型不純物濃度が１×１０18ｃｍ-3〜１×１０21ｃｍ-3程度のソース領域６０を形成する。ソース領域６０の深さは、第２ウェル領域５１の厚さより浅いものとする。
次に、先のフォトレジストを除去後、低抵抗領域５５を形成しない領域のドリフト層７０の表面に別のフォトレジストを形成した状態でｎ型不純物であるＮ（窒素）をイオン注入し、図９に示すように、ｎ型不純物濃度が１×１０20ｃｍ-3〜１×１０2１ｃｍ-3程度の低抵抗領域５５を形成する。低抵抗領域５５の厚さは、例えば１〜５００ｎｍ程度であればよい。
つづいて、このフォトレジストを除去した後、アルゴン（Ａｒ）ガスなどの不活性ガス雰囲気中で１３００〜１９００℃、３０秒〜１時間のアニールを行ない、ここまでにイオン注入されたＮ、Ａｌを活性化させる。
次に、フィールド酸化膜３３を形成しないドリフト層７０などの炭化珪素層の表面にプラズマＣＶＤ法などで選択的に窒化珪素膜を形成した状態でフィールド酸化を行なうことにより、二酸化珪素で構成されるフィールド酸化膜３３を形成する。つづいて、窒化珪素膜を除去後、熱酸化を行なうことにより、フィールド酸化膜３３が形成されていないドリフト層７０の表面に二酸化珪素で構成されるゲート絶縁膜３２を形成する（図１０）。
つづいて、ＣＶＤ法、フォトリソグラフィー技術などを用いて、図１１に示すように、所定の箇所に低抵抗多結晶珪素材料のゲート電極２１〜２３を形成する。次に、ＣＶＤ法により、図１２に示すように、二酸化珪素で構成される層間絶縁膜３５を形成する。つづいて、フォトリソグラフィー技術、ドライエッチング技術を用いて、層間絶縁膜コンタクトホール３１、ウェルコンタクトホール４０、ソースコンタクトホール４１となる箇所の層間絶縁膜３５を除去する。その後、スパッタ法によりソース電極パッド１０、ゲート電極パッド１１、ゲートフィンガー１２となるＡｌ合金などを形成して、フォトリソグラフィー技術により所定の形状に加工する。また、基板８０の裏面側にスパッタ法によりドレイン電極９０となるＡｌ合金などを形成する。
このようにして、図５に示した電力用半導体装置が製造できる。
このようにして、図５に示した電力用半導体装置が製造できる。
本実施の形態の電力用半導体装置によれば、ゲート電極パッド１１の下方にある第１ウェル領域５０の表層に低抵抗でｎ型の低抵抗領域５５を設けているため、ＭＯＳＦＥＴスイッチング時、特に、ＭＯＳＦＥＴがオン状態からオフ状態に切り替わりドレイン電圧が急激に増加するときに、第１ウェル領域５０とｎ型のドリフト層７０との間にできる空乏層容量のソース電極パッド１０側に蓄積していた電荷が放出されて発生する変位電流が面積の大きな第１ウェル領域５０およびウェルコンタクトホール４０に流れることによって発生する電圧を低下させることができる。したがって、第１ウェル領域５０に接しその上部にゲート電極２１が設けられているゲート絶縁膜３２の絶縁破壊の発生を抑制することができる。したがって、電力用半導体装置の信頼性を高めることができる。
なお、本実施の形態の電力用半導体装置においては、ソース電極パッド１０と第１ウェル領域５０、第２ウェル領域５１との間の接触抵抗を下げるための特別な構成を設けていなかったが、例えば図１３に示すように、ソース電極パッド１０と第１ウェル領域５０、第２ウェル領域５１との間の接触抵抗を下げるために、ソースコンタクトホール４１の下部の第２ウェル領域５１の表層に、例えば、ｐ型不純物濃度が１×１０21ｃｍ-3以上の低抵抗のｐコンタクト領域５２を、また、ウェルコンタクトホール４０の下部の第１ウェル領域５０の表層に、例えば、ｐ型不純物濃度が１×１０21ｃｍ-3以上の低抵抗のｐコンタクト領域５３を設けてもよい。
このように、低抵抗のｐコンタクト領域５２、５３を設けることにより、第１ウェル領域５０、第２ウェル領域５１からソース電極パッド１０に至る電流経路の抵抗を下げ、変位電流が流れるときに発生する電圧をさらに低下させることができる。
このように、低抵抗のｐコンタクト領域５２、５３を設けることにより、第１ウェル領域５０、第２ウェル領域５１からソース電極パッド１０に至る電流経路の抵抗を下げ、変位電流が流れるときに発生する電圧をさらに低下させることができる。
また、本実施の形態の電力用半導体装置においては、低抵抗領域５５はウェルコンタクトホール４０には直接つながっていなかったが、図１４に示すように、低抵抗領域５５がウェルコンタクトホール４０につながっていてもよい。この場合、ソース電極パッド１０は、低抵抗領域５５にもオーミック接続するものとする。このとき、図１４の構成の断面図に対応する平面図は、例えば、図１５に示すようになる。
このように、低抵抗領域５５がウェルコンタクトホール４０に直接接していることにより、ＭＯＳＦＥＴがオフ状態からオン状態に変化しドレイン電圧が増加するときに、第１ウェル領域５０とｎ型の低抵抗領域５５との間の接合が順方向接合になり、オフ時に空乏層に蓄積されていた電荷が第１ウェル領域５０から低抵抗領域５５に容易に流入し、第１ウェル領域５０に発生する電圧をより低減することができる。
このように、低抵抗領域５５がウェルコンタクトホール４０に直接接していることにより、ＭＯＳＦＥＴがオフ状態からオン状態に変化しドレイン電圧が増加するときに、第１ウェル領域５０とｎ型の低抵抗領域５５との間の接合が順方向接合になり、オフ時に空乏層に蓄積されていた電荷が第１ウェル領域５０から低抵抗領域５５に容易に流入し、第１ウェル領域５０に発生する電圧をより低減することができる。
また、低抵抗領域５５の形状は、上面から見て一体である必要はない。低抵抗領域５５は、上面から見て大きな面積の第１ウェル領域５０を平面方向に比較的長い距離を電流が流れる時に発生する電圧を抑制するために設けられたものである。したがって、低抵抗領域５５は、第１ウェル領域５０のみを比較的長い距離を電流が流れるのを抑制できる配置であれば、図１６に示すように、上面から見て格子状に設けてもよいし、また、図１７に示すように、上面から見て短冊状に設けてもよい。
図１６および図１７に示した電力用半導体装置においても、面積の大きな第１ウェル領域５０の面内方向の抵抗を実効的に低下させることができ、変位電流が流れるときに発生する電圧を低下させることができる。したがって、スイッチング時にゲート絶縁膜にかかる電圧が低下して、高い信頼性の電力用半導体装置を得ることができる。
（実施の形態２）
図１８は、本発明の実施の形態２の電力用半導体装置の断面を模式的に示した断面図である。本実施の形態において、チャネルエピ層５６が設けられていることの他は、実施の形態１と同様であるので、詳しい説明を省略する。
図１８は、本発明の実施の形態２の電力用半導体装置の断面を模式的に示した断面図である。本実施の形態において、チャネルエピ層５６が設けられていることの他は、実施の形態１と同様であるので、詳しい説明を省略する。
図１８において、ｎ型で不純物濃度が比較的に低い炭化珪素で構成されたチャネルエピ層５６が、実施の形態１で説明した炭化珪素で構成された領域の上部に設けられている。チャネルエピ層５６には、ｎ型不純物であるＮが添加されており、その濃度は、５×１０16ｃｍ-3〜２×１０17ｃｍ-3程度であればよい。また、厚さは、０．１〜０．５μｍ程度であればよい。チャネルエピ層５６は、実施の形態１で説明した炭化珪素で構成された領域の上部に、ＣＶＤ装置を用いて、その下方の炭化珪素領域にエピタキシャル成長された後、フォトリソグラフィー技術、ドライエッチング技術を用いて形成される。チャネルエピ層５６は、主にチャネルとなる領域にのみ形成される。
なお、ｐコンタクト領域５２、５３は、チャネルエピ層５６が形成され、ｐコンタクト領域５２、５３の上部が開口された後で形成されてもよい。
なお、ｐコンタクト領域５２、５３は、チャネルエピ層５６が形成され、ｐコンタクト領域５２、５３の上部が開口された後で形成されてもよい。
本実施の形態における電力用半導体装置においても、面積の大きな第１ウェル領域５０からソース電極パッド１０に至る電流経路の抵抗を低下させることができ、変位電流が流れるときに発生する電圧を低下させることができる。したがって、スイッチング時にゲート絶縁膜にかかる電圧を低下させることができ、高い信頼性の電力用半導体装置を得ることができる。
なお、低抵抗領域５５からウェルコンタクトホール４０経由でソース電極パッド１０に接続される電流経路の抵抗をさらに低くするために、図１９に示すように、ウェルコンタクトホール４０の下部の低抵抗領域５５に低抵抗領域５５より更に抵抗率の低いｎコンタクト領域５８を設けてもよい。ｎコンタクト領域５８は、炭化珪素で構成され、ｎ型不純物であるＮを１×１０18ｃｍ-3〜２×１０20ｃｍ-3程度有するものなどであればよい。
図１９に示すように、ｎコンタクト領域５８をｐコンタクト領域５３と低抵抗領域５５の間に設けることにより、低抵抗領域５５とソース電極パッド１０との間の抵抗を低減でき、変位電流が流れることによって発生する電圧をより低下させることができる。
（実施の形態３）
図２０は、本発明の実施の形態４の電力用半導体装置の断面を模式的に示した断面図である。本実施の形態の電力用半導体装置は、低抵抗領域５５とソース領域６０との厚さと不純物濃度とが同じであることの他は、実施の形態１と同様であるので、その他の説明を省略する。
図２０は、本発明の実施の形態４の電力用半導体装置の断面を模式的に示した断面図である。本実施の形態の電力用半導体装置は、低抵抗領域５５とソース領域６０との厚さと不純物濃度とが同じであることの他は、実施の形態１と同様であるので、その他の説明を省略する。
本実施の形態における電力用半導体装置は、低抵抗領域５５およびソース領域６０の厚さと不純物濃度とが同じであるので、両者に求められる条件を兼ね備えた厚さと不純物濃度とが必要である。したがって、本実施の形態の電力用半導体装置の低抵抗領域５５およびソース領域６０の厚さは、第２ウェル領域５１の厚さより浅く、０．１〜１μｍ程度であればよい。また、本実施の形態の電力用半導体装置の低抵抗領域５５およびソース領域６０のｎ型不純物の不純物濃度は、第１ウェル領域５０および第２ウェル領域５１のｐ型不純物濃度より高く、１×１０18ｃｍ-3〜１×１０21ｃｍ-3程度であればよい。
次に、本実施の形態における電力用半導体装置の製造方法について説明する。本実施の形態における電力用半導体装置は、実施の形態１の電力用半導体装置と同様に、実施の形態１の図６〜図８のように製造された後、低抵抗領域５５およびソース領域６０形成のためのイオン注入を同時に行ない、図２１に示すように、同じ不純物濃度で同じ深さになるように製造する。その後の工程は、実施の形態１の図１１〜図１２で説明した工程と同様であるので、詳しい説明は省略する。
このように、本発明の形態の形態３に係る電力用半導体装置の製造方法においては、第１ウェル領域５０に低抵抗領域５５を設けない電力用半導体装置と同じ工程数で製造できる。したがって、製造工程を増やさないで、ＭＯＳＦＥＴスイッチング時に面積の大きな第１ウェル領域５０に発生する変位電流が第１ウェル領域５０に流れるときに発生する電圧を低下させることができ、第１ウェル領域５０に接しその上部にゲート電極２１が設けられているゲート絶縁膜３２の絶縁破壊の発生を抑制することができる。
なお、上記実施の形態１〜３では、炭化珪素半導体を用いた電力用半導体装置の例を用いて説明したが、これは例示に過ぎず、他の材料で構成される電力用半導体装置であっても同様の効果を奏する。
Claims (8)
- 第１導電型の半導体基板と、
前記半導体基板の第１の主面に形成された第１導電型のドリフト層と、
前記半導体基板の第２の主面に形成されたドレイン電極と、
前記ドリフト層の表層の一部のゲート電極パッドの下方に形成され、上面から見た面積が大きな第２導電型の第１ウェル領域と、
前記ドリフト層の表層の一部に前記第１ウェル領域と離間して設けられた前記第１ウェル領域より上面から見た面積が小さな第２導電型の第２ウェル領域と、
前記第２ウェル領域の表層に形成された第１導電型のソース領域と、
前記ソース領域の表面上に接して形成されたソース電極と、
前記第１ウェル領域の表層に連続して形成された前記第１ウェル領域より不純物濃度の大きな第１導電型の低抵抗領域と、
前記第１ウェル領域および前記低抵抗領域の表面上に接して形成されたゲート絶縁膜と、
前記第１ウェル領域、前記第２ウェル領域および前記低抵抗領域の上部の前記ゲート絶縁膜の表面上に接して形成され、前記ゲート電極パッドに接続されるゲート電極と
を備えたことを特徴とする電力用半導体装置。 - 前記半導体基板と前記ドリフト層とが炭化珪素で構成されていることを特徴とする請求項１に記載の電力用半導体装置。
- 前記ソース電極に接続されるソース電極パッドと、
前記第１ウェル領域と前記ソース電極パッドとを接続するウェルコンタクトホールと、
前記第２ウェル領域と前記ソース電極パッドとを接続するソースコンタクトホールと
をさらに備え、
前記ウェルコンタクトホール下部の領域において、前記ソース電極パッドと前記低抵抗領域とが互いに接していることを特徴とする請求項１または２に記載の電力用半導体装置。 - 前記低抵抗領域は、１０１８ｃｍ−３以上の不純物濃度を有することを特徴とする請求項３に記載の電力用半導体装置。
- 前記ウェルコンタクトホール下部に前記低抵抗領域より不純物濃度が高い第２導電型のコンタクト領域を備えたことを特徴とする請求項３に記載の電力用半導体装置。
- 前記第２ウェル領域は複数設けられ、
前記第２ウェル領域間の前記ドリフト層上に設けられたチャネルエピ層
をさらに備えたことを特徴とする請求項１または２に記載の電力用半導体装置。 - 第１導電型の半導体基板の第１の主面に第１導電型のドリフト層を形成する工程と、
前記半導体基板の第２の主面にドレイン電極を形成する工程と、
前記ドリフト層の表層の一部に上面から見た面積が大きな第２導電型の第１ウェル領域を形成する工程と、
前記ドリフト層の表層の前記第１ウェル領域と離間した一部の領域に前記第１ウェル領域より上面から見た面積が小さな第２導電型の第２ウェル領域を形成する工程と、
前記第１ウェル領域の表層の一部に前記第１ウェル領域より不純物濃度が大きく連続する第１導電型の低抵抗領域を形成する工程と、
前記第２ウェル領域の表層の一部に第１導電型のソース領域を形成する工程と、
前記第２ウェル領域、前記ソース領域、前記第１ウェル領域および前記低抵抗領域の表面上に接してゲート絶縁膜を形成する工程と、
前記第１ウェル領域、前記第２ウェル領域および前記低抵抗領域の上部の前記ゲート絶縁膜の表面上に接するように、ゲート電極を形成する工程と、
前記ソース領域の表面上に接するようにソース電極を形成する工程と、
前記第１ウェル領域の上方に、前記ゲート電極に接続されるゲートパッドを形成する工程と、
を備えたことを特徴とする電力用半導体装置の製造方法。 - 前記低抵抗領域を形成する工程と前記ソース領域を形成する工程とを同時に行うことを特徴とする請求項７に記載の電力用半導体装置の製造方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/JP2009/003321 WO2011007387A1 (ja) | 2009-07-15 | 2009-07-15 | 電力用半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2011007387A1 JPWO2011007387A1 (ja) | 2012-12-20 |
| JP5539355B2 true JP5539355B2 (ja) | 2014-07-02 |
Family
ID=43449011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011522623A Active JP5539355B2 (ja) | 2009-07-15 | 2009-07-15 | 電力用半導体装置およびその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US8629498B2 (ja) |
| JP (1) | JP5539355B2 (ja) |
| CN (1) | CN102473723B (ja) |
| DE (1) | DE112009005069B4 (ja) |
| WO (1) | WO2011007387A1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105074921B (zh) * | 2013-04-03 | 2017-11-21 | 三菱电机株式会社 | 半导体装置 |
| JP6295797B2 (ja) * | 2014-04-10 | 2018-03-20 | 住友電気工業株式会社 | 炭化珪素半導体装置およびその製造方法 |
| CN106463541B (zh) * | 2014-05-23 | 2019-05-21 | 松下知识产权经营株式会社 | 碳化硅半导体装置 |
| WO2016021077A1 (ja) * | 2014-08-08 | 2016-02-11 | 株式会社日立製作所 | 半導体装置、パワーモジュール、電力変換装置、自動車および鉄道車両 |
| JP6406235B2 (ja) * | 2015-12-16 | 2018-10-17 | オムロン株式会社 | 電子装置及びその製造方法 |
| WO2018055719A1 (ja) * | 2016-09-23 | 2018-03-29 | 三菱電機株式会社 | 炭化珪素半導体装置 |
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| CN102334190B (zh) | 2009-04-30 | 2014-05-14 | 三菱电机株式会社 | 半导体装置及其制造方法 |
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2009
- 2009-07-15 CN CN200980160038.2A patent/CN102473723B/zh active Active
- 2009-07-15 JP JP2011522623A patent/JP5539355B2/ja active Active
- 2009-07-15 US US13/319,742 patent/US8629498B2/en active Active
- 2009-07-15 DE DE112009005069.7T patent/DE112009005069B4/de active Active
- 2009-07-15 WO PCT/JP2009/003321 patent/WO2011007387A1/ja active Application Filing
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Also Published As
| Publication number | Publication date |
|---|---|
| US8629498B2 (en) | 2014-01-14 |
| US20120061688A1 (en) | 2012-03-15 |
| JPWO2011007387A1 (ja) | 2012-12-20 |
| WO2011007387A1 (ja) | 2011-01-20 |
| DE112009005069T5 (de) | 2012-07-05 |
| DE112009005069B4 (de) | 2016-09-01 |
| CN102473723A (zh) | 2012-05-23 |
| CN102473723B (zh) | 2014-12-03 |
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|
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| A61 | First payment of annual fees (during grant procedure) |
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