JP2751612B2 - 縦型パワートランジスタ及びその製造方法 - Google Patents
縦型パワートランジスタ及びその製造方法Info
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- H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
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- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/126—Power FETs
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、縦型パワートランジスタ及びその製造方
法に関するものである。
法に関するものである。
パワーMOSトランジスタ、特に縦方向に電流を流す縦
型DMOS（Double diffused MOS）トランジスタの動作時
のオン抵抗Ronを低下させるために各種の技術開発が行
われてきている。第16図に示すように、縦型DMOSトラン
ジスタのオン抵抗Ronは次式のように各成分から成り立
っている。
型DMOS（Double diffused MOS）トランジスタの動作時
のオン抵抗Ronを低下させるために各種の技術開発が行
われてきている。第16図に示すように、縦型DMOSトラン
ジスタのオン抵抗Ronは次式のように各成分から成り立
っている。
Ron＝Rcont＋RS＋Rch＋RD＋RJFET ＋Repi＋Rsub＋RB ・・・（１） ただし、Rcontはコンタクト抵抗、RSはソース抵抗、R
chはチャンネル抵抗、RDはディスプレッション抵抗、R
JFETはJFET抵抗、Repiはエピ抵抗、Rsubはサブ抵抗、RB
は裏面コンタクト抵抗。
chはチャンネル抵抗、RDはディスプレッション抵抗、R
JFETはJFET抵抗、Repiはエピ抵抗、Rsubはサブ抵抗、RB
は裏面コンタクト抵抗。
そして、チャンネル抵抗Rchは、次のように表される
（1980年２月に出版されたIEEE Transactions on Elect
ron Devices,VOL.ED−27,NO.2,P.356〜367に記載されて
いる）。
（1980年２月に出版されたIEEE Transactions on Elect
ron Devices,VOL.ED−27,NO.2,P.356〜367に記載されて
いる）。
ただし、Ｗはチャンネル幅、Leffは実効チャンネル長
（第17図参照）であり、Leff＝Ｋ（Xchpj−XN+j）で表
される（ただし、XchpjはP-チャンネル領域41の拡散深
さ、XN+jはN+ソース領域42の拡散深さ、Ｋは１以下の定
数）、C0は単位面積当たりのゲート容量、μＥは移動
度、VTEはスレッシュホールド電圧、VGはゲート電圧。
（第17図参照）であり、Leff＝Ｋ（Xchpj−XN+j）で表
される（ただし、XchpjはP-チャンネル領域41の拡散深
さ、XN+jはN+ソース領域42の拡散深さ、Ｋは１以下の定
数）、C0は単位面積当たりのゲート容量、μＥは移動
度、VTEはスレッシュホールド電圧、VGはゲート電圧。
又、ディプレッション抵抗RDは次のように表される。
ただし、Leff′はディプレッションモード実効チャン
ネル長、μＤは蓄積層の移動度、VTDはディプレッショ
ンモードスレッシュホールド電圧。
ネル長、μＤは蓄積層の移動度、VTDはディプレッショ
ンモードスレッシュホールド電圧。
さらに、JFET抵抗RJFETは次のように表される。
ただし、LGはポリシリコンゲート電極材43の線幅（第
17図参照）、ρはエピの比抵抗。
17図参照）、ρはエピの比抵抗。
又、ピエ抵抗Repiは次のような表される。
ただし、α,a,hは定数。
そして、オン抵抗Ronを低減するには、例えばチャン
ネル抵抗Rchの場合、（２）式より第17図に示すP-チャ
ンネル領域41の拡散広さXchPjを浅くする、あるいはN+
ソース領域42の拡散深さXN+jを大きくしてLeffを小さく
することにより、チャンネル抵抗Rchを低減できる。
又、JFET抵抗RJFETの場合、（４）式よりポリシリコン
ゲート電極43の線幅LGを増加させるか、あるいはピエ濃
度を濃くする（比抵抗ρを下げる）ことにより、JFET抵
抗RJFETを低減できる。さらに、エピ抵抗Repiの場合、
（５）式よりエピ濃度を濃くする（比抵抗ρを下げる）
ことによりエピ抵抗Repiを低減できる。
ネル抵抗Rchの場合、（２）式より第17図に示すP-チャ
ンネル領域41の拡散広さXchPjを浅くする、あるいはN+
ソース領域42の拡散深さXN+jを大きくしてLeffを小さく
することにより、チャンネル抵抗Rchを低減できる。
又、JFET抵抗RJFETの場合、（４）式よりポリシリコン
ゲート電極43の線幅LGを増加させるか、あるいはピエ濃
度を濃くする（比抵抗ρを下げる）ことにより、JFET抵
抗RJFETを低減できる。さらに、エピ抵抗Repiの場合、
（５）式よりエピ濃度を濃くする（比抵抗ρを下げる）
ことによりエピ抵抗Repiを低減できる。
しかし、第17図に示すP-チャンネル領域41の拡散深さ
Xchpjを浅くする、あるいはエピ濃度を濃くすると素子
のソース・ドレイン耐圧が低下する。又、N+ソース領域
42の拡散深さXN+jを深くすると、P-チャンネル領域41の
拡散深さXchpjが同じ場合、パンチスルー等耐圧が低下
する。さらに、ポリシリコンゲート電極材43の線幅LGを
大きくすると集積度が低下する問題がある。さらに、微
細化のためにN+ソース領域42の拡散深さXN+jを浅くする
とN+ソース領域42のシート抵抗Rsが増大してしまう。
Xchpjを浅くする、あるいはエピ濃度を濃くすると素子
のソース・ドレイン耐圧が低下する。又、N+ソース領域
42の拡散深さXN+jを深くすると、P-チャンネル領域41の
拡散深さXchpjが同じ場合、パンチスルー等耐圧が低下
する。さらに、ポリシリコンゲート電極材43の線幅LGを
大きくすると集積度が低下する問題がある。さらに、微
細化のためにN+ソース領域42の拡散深さXN+jを浅くする
とN+ソース領域42のシート抵抗Rsが増大してしまう。
この発明の目的は、素子性能を確保したまま低オン抵
抗化及び微細化できる縦型パワートランジスタ及びその
製造方法を提供することにある。
抗化及び微細化できる縦型パワートランジスタ及びその
製造方法を提供することにある。
請求項１の発明は、半導体基板上に絶縁膜を介して配
置されるとともに所定の幅を有する電極材と、同電極材
上に形成された絶縁膜とからなる積層体と、前記電極材
と前記絶縁膜の側面に形成され、所定の幅を有する絶縁
性のマスク体と、前記積層体とマスク体とをマスクとし
た第１導電型不純物の導入にて前記半導体基板における
前記電極材の下方にわたり形成され、チャンネル領域と
なる第１不純物領域と、前記積層体とマスク体とをマス
クとした第２導電型不純物の導入にて前記第１不純物領
域内において当該領域より浅く、かつ狭い範囲に、前記
電極材の下方にわたり形成された第２不純物領域とを備
えた縦型パワートランジスタをその要旨としている。
置されるとともに所定の幅を有する電極材と、同電極材
上に形成された絶縁膜とからなる積層体と、前記電極材
と前記絶縁膜の側面に形成され、所定の幅を有する絶縁
性のマスク体と、前記積層体とマスク体とをマスクとし
た第１導電型不純物の導入にて前記半導体基板における
前記電極材の下方にわたり形成され、チャンネル領域と
なる第１不純物領域と、前記積層体とマスク体とをマス
クとした第２導電型不純物の導入にて前記第１不純物領
域内において当該領域より浅く、かつ狭い範囲に、前記
電極材の下方にわたり形成された第２不純物領域とを備
えた縦型パワートランジスタをその要旨としている。
請求項２の発明は、請求項１の第２不純物領域の底部
において、フラット部分のエッジと、前記１不純物領域
の底部において、フラット部分のエッジと、前記マスク
体において、電極材とは反対側のエッジとは、基板平面
方向において同じ位置に位置していることをその要旨と
している。
において、フラット部分のエッジと、前記１不純物領域
の底部において、フラット部分のエッジと、前記マスク
体において、電極材とは反対側のエッジとは、基板平面
方向において同じ位置に位置していることをその要旨と
している。
請求項３の発明は、半導体基板上に絶縁膜を形成する
とともに、その絶縁膜上に所定幅の電極材を形成し、さ
らに電極材の上に絶縁膜を積層して前記電極材と絶縁膜
とにより積層体を形成する第１工程と、前記電極材と前
記絶縁膜の側面に所定幅の絶縁性マスク体を形成する第
２工程と、前記積層体とマスク体とをマスクとした第１
導電型不純物の導入により前記半導体基板における前記
電極材の下方にわたりチャンネル領域となる第１不純物
領域を形成するとともに、前記積層体とマスク体とをマ
スクとした第２導電型不純物の導入により前記第１不純
物領域内において当該領域より浅く、かつ狭い範囲に、
前記電極材の下方にわたり第２不純物領域を形成する第
３工程とを備えたこと縦型パワートランジスタの製造方
法をその要旨としている。
とともに、その絶縁膜上に所定幅の電極材を形成し、さ
らに電極材の上に絶縁膜を積層して前記電極材と絶縁膜
とにより積層体を形成する第１工程と、前記電極材と前
記絶縁膜の側面に所定幅の絶縁性マスク体を形成する第
２工程と、前記積層体とマスク体とをマスクとした第１
導電型不純物の導入により前記半導体基板における前記
電極材の下方にわたりチャンネル領域となる第１不純物
領域を形成するとともに、前記積層体とマスク体とをマ
スクとした第２導電型不純物の導入により前記第１不純
物領域内において当該領域より浅く、かつ狭い範囲に、
前記電極材の下方にわたり第２不純物領域を形成する第
３工程とを備えたこと縦型パワートランジスタの製造方
法をその要旨としている。
請求項１、及び請求項２の発明は、第21図に示すよう
に積層体51と、積層体51の側面に配置したマスク体45と
をマスクとする不純物の二重拡散による第１及び第２不
純物領域46,47が形成されている。従って、マスク体45
は電極材44の厚さと絶縁膜50の厚さとの合計をＨとする
と、マスク体45の厚さはＨとなる。この結果、マスク体
45の最下部の幅Lmは電極材44の厚さと絶縁膜50の厚さと
の和、すなわち積層体の厚さに依存するため、マスク体
45の幅LmもＨ≒Lmとすることができ、マスク体45の幅Lm
を、電極材44の側面にのみマスク体を形成する場合と比
較して、幅広くすることができる。すなわち、電極材44
の厚さをｈとした場合、マスク体45の最下部の幅Lmはｈ
≒Lmとなるが、積層体51の厚さは電極材44の厚さよりも
厚いため、Ｈ＞ｈとなり、従って、積層体51の側面に設
けたマスク体45の方が電極材の側面にのみ設けたマスク
体よりもその幅が広くなる。
に積層体51と、積層体51の側面に配置したマスク体45と
をマスクとする不純物の二重拡散による第１及び第２不
純物領域46,47が形成されている。従って、マスク体45
は電極材44の厚さと絶縁膜50の厚さとの合計をＨとする
と、マスク体45の厚さはＨとなる。この結果、マスク体
45の最下部の幅Lmは電極材44の厚さと絶縁膜50の厚さと
の和、すなわち積層体の厚さに依存するため、マスク体
45の幅LmもＨ≒Lmとすることができ、マスク体45の幅Lm
を、電極材44の側面にのみマスク体を形成する場合と比
較して、幅広くすることができる。すなわち、電極材44
の厚さをｈとした場合、マスク体45の最下部の幅Lmはｈ
≒Lmとなるが、積層体51の厚さは電極材44の厚さよりも
厚いため、Ｈ＞ｈとなり、従って、積層体51の側面に設
けたマスク体45の方が電極材の側面にのみ設けたマスク
体よりもその幅が広くなる。
そして、第21図に示すように、電極材44の幅LGを小さ
くしてもマスク体45から不純物を拡散させるため、チャ
ンネル間隔L1の所定長さの確保が可能となる。すなわ
ち、マスク体45の使用により、同じセル寸法において電
極材44とコンタクトとの離間距離LPOLY-CONTが同じの場
合、マスク体45がゲート〜コンタクト絶縁部材の一部を
なし、電極材44の幅LGを２倍のマスク体幅分だけ長くな
る。従って、LGを微細化しても実質的な電極材の線幅は
LG＋2LMとなり、RJEFTを大きくさせない。この結果、微
細化することにより、チャンネル領域の周囲長を大きく
でき、低オン抵抗化が行える。
くしてもマスク体45から不純物を拡散させるため、チャ
ンネル間隔L1の所定長さの確保が可能となる。すなわ
ち、マスク体45の使用により、同じセル寸法において電
極材44とコンタクトとの離間距離LPOLY-CONTが同じの場
合、マスク体45がゲート〜コンタクト絶縁部材の一部を
なし、電極材44の幅LGを２倍のマスク体幅分だけ長くな
る。従って、LGを微細化しても実質的な電極材の線幅は
LG＋2LMとなり、RJEFTを大きくさせない。この結果、微
細化することにより、チャンネル領域の周囲長を大きく
でき、低オン抵抗化が行える。
請求項３の発明は、第１工程により半導体基板上に絶
縁膜が形成されるとともに、その絶縁上に測定幅の電極
材が形成され、さらに電極材の上に絶縁膜が積層されて
前記電極材と絶縁膜とによ積層体が形成される。第２工
程により、電極材と前記絶縁膜の側面に所定幅の絶縁性
マスク体が形成され、第３工程により、積層体とマスク
体とをマスクとした第１導電型不純物の導入により前記
半導体基板における前記電極材の下方にわたりチャンネ
ル領域となる第１不純物領域が形成されるとともに、積
層体とマスク体とをマスクとした第２導電型不純物の導
入により前記第１不純物領域内において当該領域より浅
く、かつ狭い範囲に、前記電極材の下方にわたり第２不
純物領域が形成される。その結果、請求項１の発明の縦
型パワートランジスタが製造される。
縁膜が形成されるとともに、その絶縁上に測定幅の電極
材が形成され、さらに電極材の上に絶縁膜が積層されて
前記電極材と絶縁膜とによ積層体が形成される。第２工
程により、電極材と前記絶縁膜の側面に所定幅の絶縁性
マスク体が形成され、第３工程により、積層体とマスク
体とをマスクとした第１導電型不純物の導入により前記
半導体基板における前記電極材の下方にわたりチャンネ
ル領域となる第１不純物領域が形成されるとともに、積
層体とマスク体とをマスクとした第２導電型不純物の導
入により前記第１不純物領域内において当該領域より浅
く、かつ狭い範囲に、前記電極材の下方にわたり第２不
純物領域が形成される。その結果、請求項１の発明の縦
型パワートランジスタが製造される。
〔第１実施例〕 この発明を具体化した一実施例を図面に従って説明す
る。
る。
第１図には、本実施例のＮチャンネルの縦型DMOSトラ
ンジスタ部Z1を有する半導体装置を示し、同図において
はDMOSトランジスタ部Z1の他にフィールドプレート部Z2
と外周部（EQR部）Z3を示す。又、第２図〜第15図には
その製造工程を示す。
ンジスタ部Z1を有する半導体装置を示し、同図において
はDMOSトランジスタ部Z1の他にフィールドプレート部Z2
と外周部（EQR部）Z3を示す。又、第２図〜第15図には
その製造工程を示す。
第２図に示すように、N-シリコン基板１を用意し、そ
の上にN-エピタキシャル層２を形成する。その後、N-エ
ピタキシャル層２上にシリコン酸化膜３を3000〜5000Å
程度形成する。
の上にN-エピタキシャル層２を形成する。その後、N-エ
ピタキシャル層２上にシリコン酸化膜３を3000〜5000Å
程度形成する。
そして、第３図に示すように、深いP-ウェル形成のた
めにレジスト４を用いてシリコン酸化膜３のホトエッチ
を行う。その後、第４図に示すように、ボロンを３×10
13cm-2dose,60keV程度イオン注入し、ドライブイン（11
70℃、４〜６時間、N2）を行い、深いP-ウェル層５を形
成する。
めにレジスト４を用いてシリコン酸化膜３のホトエッチ
を行う。その後、第４図に示すように、ボロンを３×10
13cm-2dose,60keV程度イオン注入し、ドライブイン（11
70℃、４〜６時間、N2）を行い、深いP-ウェル層５を形
成する。
次に、第５図に示すように、シリコン酸化膜３を除去
した後に、エピタキシャル層２の表面にパッド酸化膜６
を300〜500Å程度デポするとともに、その上にシリコン
窒化膜（Si3N4膜）７を1000〜2000Å程度デポし、レジ
スト８を用いてホトエッチによりシリコン窒化膜７をパ
ターニングする。その後、第６図に示すように、LOCOS
酸化を行いフィールド酸化膜９を9000〜10000Å程度形
成する。その後に、シリコン酸化膜７をホットリン酸に
より除去し、さらに、パッド酸化膜６をHF等により全面
エッチして除去する。引き続き、ゲート酸化膜10を300
〜1000Å程度形成する。
した後に、エピタキシャル層２の表面にパッド酸化膜６
を300〜500Å程度デポするとともに、その上にシリコン
窒化膜（Si3N4膜）７を1000〜2000Å程度デポし、レジ
スト８を用いてホトエッチによりシリコン窒化膜７をパ
ターニングする。その後、第６図に示すように、LOCOS
酸化を行いフィールド酸化膜９を9000〜10000Å程度形
成する。その後に、シリコン酸化膜７をホットリン酸に
より除去し、さらに、パッド酸化膜６をHF等により全面
エッチして除去する。引き続き、ゲート酸化膜10を300
〜1000Å程度形成する。
次に、第７図に示すように、全面にポリシリコン膜
（11）を5000〜10000Å程度にデポし、リン拡散を行い
同ポリシリコン膜（11）をリンドープポリシリコン膜11
にする。そして、そのリンドープポリシリコン膜11の上
面にポリシリコン酸化膜12を500〜1500Å程度形成し、
さらにその上にCVDによるシリコン酸化膜13を１μｍ程
度形成する。
（11）を5000〜10000Å程度にデポし、リン拡散を行い
同ポリシリコン膜（11）をリンドープポリシリコン膜11
にする。そして、そのリンドープポリシリコン膜11の上
面にポリシリコン酸化膜12を500〜1500Å程度形成し、
さらにその上にCVDによるシリコン酸化膜13を１μｍ程
度形成する。
その後、第８図に示すように、レジスト14を用いたホ
トエッチによりリンドープポリシリコン膜11とポリシリ
コン酸化膜12とシリコン酸化膜13とをパターニングす
る。その結果、第９図に示すように、トランジスタ形成
領域におけるエピタキシャル層２の上にゲート酸化膜10
を介してリンドープポリシリコンゲート電極材（以下、
単にポリシリコンゲート電極材という）11aが配置され
ることとなる。
トエッチによりリンドープポリシリコン膜11とポリシリ
コン酸化膜12とシリコン酸化膜13とをパターニングす
る。その結果、第９図に示すように、トランジスタ形成
領域におけるエピタキシャル層２の上にゲート酸化膜10
を介してリンドープポリシリコンゲート電極材（以下、
単にポリシリコンゲート電極材という）11aが配置され
ることとなる。
次に、全面にステップカバーの良好なTEOSのCVDシリ
コン酸化膜15を１μｍ程度形成する。そして、第10図に
示すように、CVDシリコン酸化膜15をエッチバックして
リンドープポリシリコン膜11（ポリシリコンゲート電極
材11aを含む）の側面にCVDシリコン酸化膜15によるマス
ク体16を形成する。
コン酸化膜15を１μｍ程度形成する。そして、第10図に
示すように、CVDシリコン酸化膜15をエッチバックして
リンドープポリシリコン膜11（ポリシリコンゲート電極
材11aを含む）の側面にCVDシリコン酸化膜15によるマス
ク体16を形成する。
このマスク体16の最下部での幅Lmは、リンドープポリ
シリコン膜11とポリシリコン酸化膜12とシリコン酸化膜
13とによる積層膜の膜厚Ｈに依存する。さらに、このマ
スク体16の幅Lmは、第１図におけるN+ソース領域21の深
さの0.85倍以下となっている。つまり、1980年２月に出
版されたIEEE Transactions on Electron Devices,VOL.
ED−27,NO.2,P.356〜367に記載されているように、横方
向拡散が縦方向拡散の0.85倍になり、LmをN+ソース領域
21の深さの0.85倍以下にすることが、ポリシリコンゲー
ト電極材11aの下方にわたりN+ソース領域21を形成する
ための条件となる。
シリコン膜11とポリシリコン酸化膜12とシリコン酸化膜
13とによる積層膜の膜厚Ｈに依存する。さらに、このマ
スク体16の幅Lmは、第１図におけるN+ソース領域21の深
さの0.85倍以下となっている。つまり、1980年２月に出
版されたIEEE Transactions on Electron Devices,VOL.
ED−27,NO.2,P.356〜367に記載されているように、横方
向拡散が縦方向拡散の0.85倍になり、LmをN+ソース領域
21の深さの0.85倍以下にすることが、ポリシリコンゲー
ト電極材11aの下方にわたりN+ソース領域21を形成する
ための条件となる。
次に、第11図に示すように、ボロンを６×1013〜９×
1013cm-2dose,40keVで全面（マスクレス）にイオン注入
を行い、さらに、ドライブインを1170℃、60分程度行い
P-チャンネル領域17を形成する。その後、第12図に示す
ように、ホトでパターニングをしたマスク18を用いて、
リンを５×1015cm-2dode、13keVでイオン注入を行いN+
インプラ領域19を形成する。
1013cm-2dose,40keVで全面（マスクレス）にイオン注入
を行い、さらに、ドライブインを1170℃、60分程度行い
P-チャンネル領域17を形成する。その後、第12図に示す
ように、ホトでパターニングをしたマスク18を用いて、
リンを５×1015cm-2dode、13keVでイオン注入を行いN+
インプラ領域19を形成する。
そして、第13図に示すように、DMOSトランジスタ部Z1
でのP-チャンネル領域17とのボディコンタクト、及び、
フィールドプレート部Z2でのコンタクト形成のために、
ボロンを６×1014cm-2dose、60keV程度で全面イオン注
入行い、P+インプラ領域20を形成する。
でのP-チャンネル領域17とのボディコンタクト、及び、
フィールドプレート部Z2でのコンタクト形成のために、
ボロンを６×1014cm-2dose、60keV程度で全面イオン注
入行い、P+インプラ領域20を形成する。
次に、第14図に示すように、N2で熱処理を行いN+ソー
ス領域21及びP+コンタクト領域22を形成する。この時、
例えば、1000℃〜1050℃で１時間程度行うと、N+ソース
領域21及びP+コンタクト領域22の深さは0.7〜1.2μｍ程
度になる。又、N+ソース領域21は、ボロンも同時にイオ
ン注入されているが、リンの方がボロンに比べて10倍程
度多くなっており、このドーズ量ではN+ソース領域21で
のボロンの影響はない。
ス領域21及びP+コンタクト領域22を形成する。この時、
例えば、1000℃〜1050℃で１時間程度行うと、N+ソース
領域21及びP+コンタクト領域22の深さは0.7〜1.2μｍ程
度になる。又、N+ソース領域21は、ボロンも同時にイオ
ン注入されているが、リンの方がボロンに比べて10倍程
度多くなっており、このドーズ量ではN+ソース領域21で
のボロンの影響はない。
次に、全面にBPSG膜23を配置するとともに、レジスト
24を用いたホトエッチ（ウェットあるいはドライエッ
チ）によりBPSG膜23の所定領域を除去しDMOSトランジス
タ部Z1のコンタクト及びフィールドプレート部Z2のコン
タクト部の穴あけを行う。
24を用いたホトエッチ（ウェットあるいはドライエッ
チ）によりBPSG膜23の所定領域を除去しDMOSトランジス
タ部Z1のコンタクト及びフィールドプレート部Z2のコン
タクト部の穴あけを行う。
引き続き、第15図に示すように、リンドープポリシリ
コン膜11とのコンタクトのためにレジスト25を用いたホ
トエッチを行う。この時、同時に外周部（EQR部）Z3も
穴あけを行う。
コン膜11とのコンタクトのためにレジスト25を用いたホ
トエッチを行う。この時、同時に外周部（EQR部）Z3も
穴あけを行う。
尚、DMOSトランジスタ部Z1のコンタクトホト（第14図
に示す）とリンドープポリシリコンコンタクトホト（第
15図に示す）とを分けて行ったのは、第10図に示したよ
うにマスク体16の幅Lmを１μｍ程度形成しようとする
と、リンドープポリシリコン膜11とポリシリコン酸化膜
12とシリコン酸化膜13とによる積層膜の膜厚Ｈが1.5μ
ｍ程度必要となり、DMOSトランジスタ部Z1のコンタクト
部に比べリンドープポリシリコン膜11へのコンタクトの
方が絶縁膜（ポリシリコン酸化膜12とシリコン酸化膜1
3）分だけ厚く、エッチング条件が大きく異なるためで
ある。
に示す）とリンドープポリシリコンコンタクトホト（第
15図に示す）とを分けて行ったのは、第10図に示したよ
うにマスク体16の幅Lmを１μｍ程度形成しようとする
と、リンドープポリシリコン膜11とポリシリコン酸化膜
12とシリコン酸化膜13とによる積層膜の膜厚Ｈが1.5μ
ｍ程度必要となり、DMOSトランジスタ部Z1のコンタクト
部に比べリンドープポリシリコン膜11へのコンタクトの
方が絶縁膜（ポリシリコン酸化膜12とシリコン酸化膜1
3）分だけ厚く、エッチング条件が大きく異なるためで
ある。
次に、第15図において、外周部（EQR部）Z3のN+コン
タクト形成のためのリンのイオン注入をN+ソース領域21
の形成と同条件で行い、さらに、アニールを行い第１図
に示すN+層26を形成する。その後、アルミ電極27、パッ
シベーション膜（図示略）、裏面のドレイン電極28を形
成する。
タクト形成のためのリンのイオン注入をN+ソース領域21
の形成と同条件で行い、さらに、アニールを行い第１図
に示すN+層26を形成する。その後、アルミ電極27、パッ
シベーション膜（図示略）、裏面のドレイン電極28を形
成する。
このようにして、縦型DMOSパワートランジスタを集積
化した半導体装置が完成する。
化した半導体装置が完成する。
このように製造された半導体装置においては、半導体
基板としてのエピタキシャル層２上に絶縁膜としてのゲ
ート酸化膜10を介して所定の幅を有するポリシリコンゲ
ート電極材11aが配置され、その電極材11aの両側面に所
定の幅を有する絶縁性のマスク体16が形成され、第１不
純物領域としてのP-チャンネル領域17が電極材11aとマ
スク体16とをマスクとしたボロンのイオン注入にてエピ
タキシャル層２におけるポリシリコンゲート電極材11a
の下方にわたり形成され、さらに、第２不純物領域とし
てのN+ソース領域21が電極材11aとマスク体16とをマス
クとしたリンのイオン注入にてP-チャンネル領域17内に
おいて当該領域17より浅く、かつ狭い範囲に、ポリシリ
コンゲート電極材11aの下方にわたり形成されることと
なる。
基板としてのエピタキシャル層２上に絶縁膜としてのゲ
ート酸化膜10を介して所定の幅を有するポリシリコンゲ
ート電極材11aが配置され、その電極材11aの両側面に所
定の幅を有する絶縁性のマスク体16が形成され、第１不
純物領域としてのP-チャンネル領域17が電極材11aとマ
スク体16とをマスクとしたボロンのイオン注入にてエピ
タキシャル層２におけるポリシリコンゲート電極材11a
の下方にわたり形成され、さらに、第２不純物領域とし
てのN+ソース領域21が電極材11aとマスク体16とをマス
クとしたリンのイオン注入にてP-チャンネル領域17内に
おいて当該領域17より浅く、かつ狭い範囲に、ポリシリ
コンゲート電極材11aの下方にわたり形成されることと
なる。
つまり、半導体基板としてのエピタキシャル層２上に
絶縁膜としてのゲート酸化膜10を介して所定の幅を有す
るポリシリコンゲート電極材11aが配置され、第１不純
物領域としてのP-チャンネル領域17がエピタキシャル層
２におけるポリシリコンゲート電極材11aの下方にわた
り形成されるとともに、第２不純物領域としてのN+ソー
ス領域21がP-チャンネル領域17内において当該領域17よ
り浅く、かつ狭い範囲に、ポリシリコンゲート電極材11
aの下方にわたり形成され、さらに、ポリシリコンゲー
ト電極材11aの側面に、N+ソース領域21の深さの0.85倍
以下の幅を有する絶縁性のマスク体16が配置される。
絶縁膜としてのゲート酸化膜10を介して所定の幅を有す
るポリシリコンゲート電極材11aが配置され、第１不純
物領域としてのP-チャンネル領域17がエピタキシャル層
２におけるポリシリコンゲート電極材11aの下方にわた
り形成されるとともに、第２不純物領域としてのN+ソー
ス領域21がP-チャンネル領域17内において当該領域17よ
り浅く、かつ狭い範囲に、ポリシリコンゲート電極材11
aの下方にわたり形成され、さらに、ポリシリコンゲー
ト電極材11aの側面に、N+ソース領域21の深さの0.85倍
以下の幅を有する絶縁性のマスク体16が配置される。
以下に、本半導体装置を微細化設計する際の設計思想
について説明する。
について説明する。
トランジスタの性能（ソース・ドレイン耐圧、各不純
物のシート抵抗）を確保し、かつ低オン抵抗を実現する
ために以下のようなシュミレーションを行った。
物のシート抵抗）を確保し、かつ低オン抵抗を実現する
ために以下のようなシュミレーションを行った。
オン抵抗R0nは1mm2当たりの抵抗で規格化される規格
化オン抵抗Rnを一般的に用いるが、Rnは次のように表さ
れる。
化オン抵抗Rnを一般的に用いるが、Rnは次のように表さ
れる。
Rn＝γ/Wo ・・・（６） ただし、Woは1mm2当たりのチャンネル領域の周囲長、
γは単位長さ当たりの抵抗。
γは単位長さ当たりの抵抗。
今、耐圧を確保することを考える。この際、簡単のた
めに第17図に示す各不純物の拡散深さXchPj,XP-j,XN+j,
XP+j及びピエ厚Xepi,エピ濃度（比抵抗ρ）は一定とし
て、セルを微細化、即ち、セル寸法Lcellを小さくする
場合を考える。γは、第17図で紙面に垂直に単位長さを
とった時の抵抗値であり、前記（１）式での単位長さ当
たりの各抵抗値の総和である。
めに第17図に示す各不純物の拡散深さXchPj,XP-j,XN+j,
XP+j及びピエ厚Xepi,エピ濃度（比抵抗ρ）は一定とし
て、セルを微細化、即ち、セル寸法Lcellを小さくする
場合を考える。γは、第17図で紙面に垂直に単位長さを
とった時の抵抗値であり、前記（１）式での単位長さ当
たりの各抵抗値の総和である。
そして、コンタクト抵抗Rcontは面積に反比例するか
ら、面積は小さくできないので、一定（５μｍ□）とす
る。又、同一のホトのアライメント装置を用いた場合、
第17図に示すポリシリコンゲート電極材43とコンタクト
との離間距離Lpoly-contを一定とする。従って、セル寸
法Lcellを小さくするには、第17図に示すポリシリコン
ゲート電極材43の幅（以下、ゲート線幅という）LGを小
さくする必要がある。ゲート線幅LGを小さくすると、ポ
リシリコンゲート電極材43の下方でのP-チャンネル領域
41の端部の間隔（以下、チャンネル間隔という）L1が小
さくなる。
ら、面積は小さくできないので、一定（５μｍ□）とす
る。又、同一のホトのアライメント装置を用いた場合、
第17図に示すポリシリコンゲート電極材43とコンタクト
との離間距離Lpoly-contを一定とする。従って、セル寸
法Lcellを小さくするには、第17図に示すポリシリコン
ゲート電極材43の幅（以下、ゲート線幅という）LGを小
さくする必要がある。ゲート線幅LGを小さくすると、ポ
リシリコンゲート電極材43の下方でのP-チャンネル領域
41の端部の間隔（以下、チャンネル間隔という）L1が小
さくなる。
第18図には、このチャンネル間隔L1と抵抗値Ｒ′（＝
RS＋Rch＋RJFET＋Repi）の２次元シミュレーション結果
を示す。この第18図から、チャンネル間隔L1を約3.5μ
ｍ以上確保しないとＲ′が急激に増大する。つまり、セ
ル寸法Lcell（ゲート線幅LG）を小さくするとチャンネ
ル間隔L1が減少し、抵抗値Ｒ′（RJFET）が急激に増大
してしまう。そこで、チャンネル間隔L1はある一定以上
の値（例えば、3.8μｍ）を確保しつつセルを微細化す
る工夫をすることが低オン抵抗化の際に必要となる。
RS＋Rch＋RJFET＋Repi）の２次元シミュレーション結果
を示す。この第18図から、チャンネル間隔L1を約3.5μ
ｍ以上確保しないとＲ′が急激に増大する。つまり、セ
ル寸法Lcell（ゲート線幅LG）を小さくするとチャンネ
ル間隔L1が減少し、抵抗値Ｒ′（RJFET）が急激に増大
してしまう。そこで、チャンネル間隔L1はある一定以上
の値（例えば、3.8μｍ）を確保しつつセルを微細化す
る工夫をすることが低オン抵抗化の際に必要となる。
さらに、低オン抵抗化のためには前記（６）式から３
つの方法が考えられる。即ち、（１）チャンネル領域の
周囲長Woを大きくするとともに単位長さ当たりの抵抗γ
を小さくする、（２）周囲長Woはそのままで抵抗γを小
さくする、（３）抵抗γはそのままで周囲長Woを大きく
する。そして、この３つの内で（３）の方法が有効であ
る。即ち、抵抗γはセルを縮小してもなるべく増加させ
ないで、Woを大きくする。
つの方法が考えられる。即ち、（１）チャンネル領域の
周囲長Woを大きくするとともに単位長さ当たりの抵抗γ
を小さくする、（２）周囲長Woはそのままで抵抗γを小
さくする、（３）抵抗γはそのままで周囲長Woを大きく
する。そして、この３つの内で（３）の方法が有効であ
る。即ち、抵抗γはセルを縮小してもなるべく増加させ
ないで、Woを大きくする。
今、第19,20図に示すように、ポリシリコンゲート電
極材43とコンタクトとの離間距離Lpoly-contを２μｍ、
コンタクトの大きさを５μｍ□、ゲート線幅LGを６μｍ
とすると、セル寸法Lcellは15μｍとなる。さらに、X
N+j＝1.0μｍ、Xchpj＝2.5μｍ、横方向拡散＝縦方向の
拡散深さ×0.85とする。
極材43とコンタクトとの離間距離Lpoly-contを２μｍ、
コンタクトの大きさを５μｍ□、ゲート線幅LGを６μｍ
とすると、セル寸法Lcellは15μｍとなる。さらに、X
N+j＝1.0μｍ、Xchpj＝2.5μｍ、横方向拡散＝縦方向の
拡散深さ×0.85とする。
第19図ではポリシリコンゲート電極材43のエッジから
の拡散のためチャンネル間隔L1が1.8μｍとなり、第18
図のシミュレーション結果から抵抗値Ｒ′（RJFET）が3
1.2kΩ・μｍとなる。その結果、L1が3.8μｍの場合
（第18図参照）に比べ抵抗値が約1.5倍（＝31.2/21）大
きくなってしまう。
の拡散のためチャンネル間隔L1が1.8μｍとなり、第18
図のシミュレーション結果から抵抗値Ｒ′（RJFET）が3
1.2kΩ・μｍとなる。その結果、L1が3.8μｍの場合
（第18図参照）に比べ抵抗値が約1.5倍（＝31.2/21）大
きくなってしまう。
そこで、第21,22図に示すように、即ち、本実施例の
ように、ポリシリコンゲート電極材44の側面に所定の幅
を有する絶縁性のマスク体45を形成し、電極材44とマス
ク体45とをマスクとしたイオン注入によりP-チャンネル
領域46とN+ソース領域47を形成する。
ように、ポリシリコンゲート電極材44の側面に所定の幅
を有する絶縁性のマスク体45を形成し、電極材44とマス
ク体45とをマスクとしたイオン注入によりP-チャンネル
領域46とN+ソース領域47を形成する。
このようにすると、ポリシリコンゲート電極材44の線
幅LGを小さくしてもマスク体45から不純物を拡散させる
ため、チャンネル間隔L1の所定長さ（3.8μｍ）の確保
が可能となる。
幅LGを小さくしてもマスク体45から不純物を拡散させる
ため、チャンネル間隔L1の所定長さ（3.8μｍ）の確保
が可能となる。
換言すると、このマスク体45の使用により、同じセル
寸法においてゲート電極材44とコンタクトとの離間距離
Lpoly-contが同じである場合、絶縁性のマスク体45がゲ
ート〜コンタクト絶縁部材の一部をなし、ポリシリコン
ゲート電極材44の幅LGを２倍のマスク体幅（２・Lm）分
だけ長くすることができることを意味する。
寸法においてゲート電極材44とコンタクトとの離間距離
Lpoly-contが同じである場合、絶縁性のマスク体45がゲ
ート〜コンタクト絶縁部材の一部をなし、ポリシリコン
ゲート電極材44の幅LGを２倍のマスク体幅（２・Lm）分
だけ長くすることができることを意味する。
つまり、LGを微細化しても実質的なゲート電極材44の
線幅がLG＋2Lmとなり、第18図でのＲ′（RJFET）を大き
くさせないですむ。よって、微細化することによりWoを
大きくできるので、低オン抵抗化することが可能とな
る。
線幅がLG＋2Lmとなり、第18図でのＲ′（RJFET）を大き
くさせないですむ。よって、微細化することによりWoを
大きくできるので、低オン抵抗化することが可能とな
る。
第23図には、マスク体を使用した場合と使用しない場
合でのゲート電極材の線幅LGと単位長さ当たりの抵抗γ
の関係を示す。ただし、このときの条件として、コンタ
クトの大きさを５μｍ□、XN+j＝1.1μｍ、Xchpj＝2.5
μｍ、XP-j＝3.5μｍ、横方向の拡散＝縦方向×0.85、
ゲート電極材とコンタクトとの離間距離Lpoly-cont＝２
μｍ、マスク体の幅Lm＝0.7μｍとした。
合でのゲート電極材の線幅LGと単位長さ当たりの抵抗γ
の関係を示す。ただし、このときの条件として、コンタ
クトの大きさを５μｍ□、XN+j＝1.1μｍ、Xchpj＝2.5
μｍ、XP-j＝3.5μｍ、横方向の拡散＝縦方向×0.85、
ゲート電極材とコンタクトとの離間距離Lpoly-cont＝２
μｍ、マスク体の幅Lm＝0.7μｍとした。
次に、1mm2当たりの周囲長Woについて説明する。
今、第20図のように、コンタクト幅をLcont、ゲート
電極材とコンタクトとの離間距離をLPoly-cont、横方向
の拡散＝（縦方向の拡散）×0.85とすると、１セル当た
りのチャンネル領域の周囲長4l（ｌは、正方形のチャン
ネル領域の横方向拡散端での一辺の長さ）は、次のよう
に表される。
電極材とコンタクトとの離間距離をLPoly-cont、横方向
の拡散＝（縦方向の拡散）×0.85とすると、１セル当た
りのチャンネル領域の周囲長4l（ｌは、正方形のチャン
ネル領域の横方向拡散端での一辺の長さ）は、次のよう
に表される。
4l＝４・（Lcont＋２・LPoly-cont ＋２・0.85・XN+j） ・・・（７） 従って、1mm2当たりの周囲長Woは次のようになる。
具体的には、Lcont＝５μｍ、LPoly-cont＝２μｍ、X
N+j＝1.1μｍとすると、Lcell＝LG＋Lcont＋２・L
Poly-contとなるから、 （８）式は、 となる。
N+j＝1.1μｍとすると、Lcell＝LG＋Lcont＋２・L
Poly-contとなるから、 （８）式は、 となる。
この（９）式を基に、第24図にはマスク体を使用しな
い場合でのセル寸法Lcellと1mm2当たりの周囲長Woとの
関係を示す。
い場合でのセル寸法Lcellと1mm2当たりの周囲長Woとの
関係を示す。
同様に、マスク体を使用した場合には、第22図のよう
に、マスク体の幅をLmとすると次のようになる。
に、マスク体の幅をLmとすると次のようになる。
4l＝４・（Lcell−LG−２・Lm ＋２・0.85・XN+j） ・・・（10） 又、Lcell＝LG＋Lcont＋２・Lpoly-contであり、Lm＝
0.7μｍとし、その他は（９）式で用いたパラメータを
代入すると、 となり、1mm2当たりの周囲長Woは次のようになる。
0.7μｍとし、その他は（９）式で用いたパラメータを
代入すると、 となり、1mm2当たりの周囲長Woは次のようになる。
（12）式を図に表したのが、第25図である。
Woについて、第24,25図を比較すると、例えば、LG＝
６μｍではマスク体がない場合（第24図）のWoは19.3×
104μｍ・mm2に対し、マスク体を使用した場合（第25
図）は16.8×104μｍ・mm2と13％（＝16.8/19.3）少な
い。しかし、第23図に示すように、マスク体を使用しな
い場合、γは31kΩ・μｍ、マスク体を使用した場合は2
1.2kΩ・μｍであり、マスク体を使用した方が有利であ
る。
６μｍではマスク体がない場合（第24図）のWoは19.3×
104μｍ・mm2に対し、マスク体を使用した場合（第25
図）は16.8×104μｍ・mm2と13％（＝16.8/19.3）少な
い。しかし、第23図に示すように、マスク体を使用しな
い場合、γは31kΩ・μｍ、マスク体を使用した場合は2
1.2kΩ・μｍであり、マスク体を使用した方が有利であ
る。
結局、（６）式よりRn＝γ/Woであるからマスク体を
使用しない場合のRnは となり、又、マスク体を使用した場合のRnは となり、マスク体を使用した方が低オン抵抗化になる。
使用しない場合のRnは となり、又、マスク体を使用した場合のRnは となり、マスク体を使用した方が低オン抵抗化になる。
最終的には、第26図に示すようになる。同図におい
て、縦軸はRsub＝12mΩ・mm2とした場合におけるRn′
（＝Rn＋12mΩ・mm2）をとり、横軸にはセル寸法Lcell
をとっている。パラメータは第23図、第24図、第25図で
示した値と同じである。この図から明らかなように、マ
スク体を使用しない場合に比べマスク体を使用すると、
セル寸法を小さくしつつRnを10％（＝137/152）低減で
きる。
て、縦軸はRsub＝12mΩ・mm2とした場合におけるRn′
（＝Rn＋12mΩ・mm2）をとり、横軸にはセル寸法Lcell
をとっている。パラメータは第23図、第24図、第25図で
示した値と同じである。この図から明らかなように、マ
スク体を使用しない場合に比べマスク体を使用すると、
セル寸法を小さくしつつRnを10％（＝137/152）低減で
きる。
このように本実施例では、第１図に示すように、ポリ
シリコンゲート電極材11aと、電極材11aの側面に配置し
たマスク体16とをマスクとする不純物の二重拡散により
各不純物の拡散深さ等のパラメータを変えずにマスク体
16によるマスク分だけ電極材11aの下方でのＰ−チャン
ネル領域17の端部の間隔（チャンネル間隔）L1が広くな
る。換言すると、P-チャンネル領域17の端部の間隔L1を
一定に保ったままセル寸法を微細化することが可能とな
る。よって、トランジスタ性能（ソース・ドレイン耐
圧、各不純物のシート抵抗）を確保したまま低オン抵抗
化及び微細化できることとなる。
シリコンゲート電極材11aと、電極材11aの側面に配置し
たマスク体16とをマスクとする不純物の二重拡散により
各不純物の拡散深さ等のパラメータを変えずにマスク体
16によるマスク分だけ電極材11aの下方でのＰ−チャン
ネル領域17の端部の間隔（チャンネル間隔）L1が広くな
る。換言すると、P-チャンネル領域17の端部の間隔L1を
一定に保ったままセル寸法を微細化することが可能とな
る。よって、トランジスタ性能（ソース・ドレイン耐
圧、各不純物のシート抵抗）を確保したまま低オン抵抗
化及び微細化できることとなる。
〔第２実施例〕 次に、第２実施例を説明する。本実施例においては第
１実施例との相違点のみ説明し、他は第１実施例と同様
である。
１実施例との相違点のみ説明し、他は第１実施例と同様
である。
第１実施例における第11図に示した状態から、第27図
に示すように、N+ソース領域形成のためリンを全面（マ
スクレス）イオン注入してN+インプラ領域29を形成す
る。次に、第28図に示すように、全面にBPSG膜30を形成
し、その後、レジスト31を用いて、第29図に示すよう
に、P+ボディコンタクトのためホトエッチを行う。
に示すように、N+ソース領域形成のためリンを全面（マ
スクレス）イオン注入してN+インプラ領域29を形成す
る。次に、第28図に示すように、全面にBPSG膜30を形成
し、その後、レジスト31を用いて、第29図に示すよう
に、P+ボディコンタクトのためホトエッチを行う。
次に、ボロンをN+ソース領域32にイオン注入してP+コ
ンタクト領域33を形成する。この注入量はN+ソース領域
32を反転させるほど高ドーズで、例えば１×1016cm-2do
se、60keVで行う。この際、フィールドプレート部Z2の
コンタクト部もP+層に反転しているからP-チャンネル領
域17とのコンタクトがとれる。次に、レジスト31が付い
た状態でHF等のウェットのエッチングを行う。その結
果、サンドエッチにより第29図で破線で示したようにな
り、N+ソース領域32とP+コンタクト領域33がショート可
能なコンタクトの形成を行うことができる。
ンタクト領域33を形成する。この注入量はN+ソース領域
32を反転させるほど高ドーズで、例えば１×1016cm-2do
se、60keVで行う。この際、フィールドプレート部Z2の
コンタクト部もP+層に反転しているからP-チャンネル領
域17とのコンタクトがとれる。次に、レジスト31が付い
た状態でHF等のウェットのエッチングを行う。その結
果、サンドエッチにより第29図で破線で示したようにな
り、N+ソース領域32とP+コンタクト領域33がショート可
能なコンタクトの形成を行うことができる。
その後の工程は第１実施例での第15図及び第１図の工
程と同じである。
程と同じである。
このように本実施例によれば、第１実施例に対し、レ
ジスト31を穴あけ用マスク材及びイオン注入用マスク材
として使用することによりホトマスクを１枚削減できる
こととなる。
ジスト31を穴あけ用マスク材及びイオン注入用マスク材
として使用することによりホトマスクを１枚削減できる
こととなる。
〔第３実施例〕 次に、第３実施例を説明する。本実施例においても第
１実施例との相違点のみ説明し、他は第１実施例と同様
である。
１実施例との相違点のみ説明し、他は第１実施例と同様
である。
第１実施例のステップカバーの良好な膜としてTEOS C
VDシリコン酸化膜15を用いたが、本実施例では、第30図
に示すように、低応力シリコン窒化膜34を用いる。そし
て、第31図に示すように、エッチバックによりシリコン
窒化膜34によるマスク体35を形成する。
VDシリコン酸化膜15を用いたが、本実施例では、第30図
に示すように、低応力シリコン窒化膜34を用いる。そし
て、第31図に示すように、エッチバックによりシリコン
窒化膜34によるマスク体35を形成する。
このようにすると、第１実施例ではマスク体16（CVD
シリコン酸化膜15）とBPSG膜23とが同じSiO2膜系であ
り、HF等のウェットエッチのエッチレートがほぼ同じで
あり、ポリシリコンゲート電極材11aとアルミ電極27の
絶縁性確保のためのマスク体16がBPSG膜にて覆われてい
る必要があった。これに対し本実施例のシリコン窒化膜
34によるマスク体35を使用することによりHF等のウェッ
トエッチのエッチレートが非常に遅いため第32図で破線
で示したようにBPSG膜36がコンタクトエッチ時に仮にオ
ーバーエッチしてもマスク体35でエッチングが選択的に
止まれる。よって、セル寸法Lcellを微細化できる。
シリコン酸化膜15）とBPSG膜23とが同じSiO2膜系であ
り、HF等のウェットエッチのエッチレートがほぼ同じで
あり、ポリシリコンゲート電極材11aとアルミ電極27の
絶縁性確保のためのマスク体16がBPSG膜にて覆われてい
る必要があった。これに対し本実施例のシリコン窒化膜
34によるマスク体35を使用することによりHF等のウェッ
トエッチのエッチレートが非常に遅いため第32図で破線
で示したようにBPSG膜36がコンタクトエッチ時に仮にオ
ーバーエッチしてもマスク体35でエッチングが選択的に
止まれる。よって、セル寸法Lcellを微細化できる。
つまり、Lpoly-contを「０」にすることにより第26図
でP1で示すように12μｍセルが達成でき、かつ、同図に
示すように最低値での比較においてRnを15％（＝130/15
2）低減できる。
でP1で示すように12μｍセルが達成でき、かつ、同図に
示すように最低値での比較においてRnを15％（＝130/15
2）低減できる。
尚、この発明は上記各実施例に限定されるものではな
く、例えば、ＰチャンネルのMOSトランジスタや、さら
には、MOSトランジスタの他にもIGBTやSIT等に応用して
もよい。又、マスク体の形成は、上記実施例では基板全
面にシリコン酸化膜15を形成しエッチバックにより行っ
たが、他にも、例えば、電極材を含む基板全面に配置し
たシリコン酸化膜15をレジストを用いたホトエッチにて
電極材の側部に所定幅にわたり配置してもよい。
く、例えば、ＰチャンネルのMOSトランジスタや、さら
には、MOSトランジスタの他にもIGBTやSIT等に応用して
もよい。又、マスク体の形成は、上記実施例では基板全
面にシリコン酸化膜15を形成しエッチバックにより行っ
たが、他にも、例えば、電極材を含む基板全面に配置し
たシリコン酸化膜15をレジストを用いたホトエッチにて
電極材の側部に所定幅にわたり配置してもよい。
以上詳述したようにこの発明によれば、素子性能を確
保したまま低オン抵抗化及び微細化できる優れた効果を
発揮する。
保したまま低オン抵抗化及び微細化できる優れた効果を
発揮する。
第１図は第１実施例の半導体装置の断面図、第２図〜第
15図は第１実施例の半導体装置の製造工程を示す図、第
16図は半導体装置を示す図、第17図は半導体装置を示す
図、第18図はチャンネル間隔と抵抗との関係を示す図、
第19図は半導体装置を示す図、第20図は半導体装置を示
す図、第21図は半導体装置を示す図、第22図は半導体装
置を示す図、第23図はゲート線幅と抵抗との関係を示す
図、第24図はセル寸法とチャンネル周囲長との関係を示
す図、第25図はセル寸法とチャンネル周囲長との関係を
示す図、第26図はセル寸法と抵抗との関係を示す図、第
27図〜第29図は第２実施例の半導体装置の製造工程を示
す図、第30図〜第32図は第３実施例の半導体装置の製造
工程を示す図である。 ２は半導体基板としてのエピタキシャル層、10は絶縁膜
としてのゲート酸化膜、11aはポリシリコンゲート電極
材、16はマスク体、17は第２不純物領域としてのP-チャ
ンネル領域、21は第１不純物領域としてのN+ソース領
域。
15図は第１実施例の半導体装置の製造工程を示す図、第
16図は半導体装置を示す図、第17図は半導体装置を示す
図、第18図はチャンネル間隔と抵抗との関係を示す図、
第19図は半導体装置を示す図、第20図は半導体装置を示
す図、第21図は半導体装置を示す図、第22図は半導体装
置を示す図、第23図はゲート線幅と抵抗との関係を示す
図、第24図はセル寸法とチャンネル周囲長との関係を示
す図、第25図はセル寸法とチャンネル周囲長との関係を
示す図、第26図はセル寸法と抵抗との関係を示す図、第
27図〜第29図は第２実施例の半導体装置の製造工程を示
す図、第30図〜第32図は第３実施例の半導体装置の製造
工程を示す図である。 ２は半導体基板としてのエピタキシャル層、10は絶縁膜
としてのゲート酸化膜、11aはポリシリコンゲート電極
材、16はマスク体、17は第２不純物領域としてのP-チャ
ンネル領域、21は第１不純物領域としてのN+ソース領
域。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−270359（ＪＰ，Ａ) 特開 昭62−126674（ＪＰ，Ａ) 特開 昭63−166271（ＪＰ，Ａ)
Claims (3)
- 【請求項１】半導体基板上に絶縁膜を介して配置される
とともに所定の幅を有する電極材と、同電極材上に形成
された絶縁膜とからなる積層体と、 前記電極材と前記絶縁膜の側面に形成され、所定の幅を
有する絶縁性のマスク体と、 前記積層体とマスク体とをマスクとした第１導電型不純
物の導入にて前記半導体基板における前記電極材の下方
にわたり形成され、チャンネル領域となる第１不純物領
域と、 前記積層体とマスク体とをマスクとした第２導電型不純
物の導入にて前記第１不純物領域内において当該領域よ
り浅く、かつ狭い範囲に、前記電極材の下方にわたり形
成された第２不純物領域とを備えたことを特徴とする縦
型パワートランジスタ。 - 【請求項２】前記第２不純物領域の底部において、フラ
ット部分のエッジと、前記１不純物領域の底部におい
て、フラット部分のエッジと、前記マスク体において、
電極材とは反対側のエッジとは、基板平面方向において
同じ位置に位置していることを特徴とする請求項１に記
載の縦型パワートランジスタ。 - 【請求項３】半導体基板上に絶縁膜を形成するととも
に、その絶縁膜上に所定幅の電極材を形成し、さらに電
極材の上に絶縁膜を積層して前記電極材と絶縁膜とによ
り積層体を形成する第１工程と、 前記電極材と前記絶縁膜の側面に所定幅の絶縁性マスク
体を形成する第２工程と、 前記積層体とマスク体とをマスクとした第１導電型不純
物の導入により前記半導体基板における前記電極材の下
方にわたりチャンネル領域となる第１不純物領域を形成
するとともに、前記積層体とマスク体とをマスクとした
第２導電型不純物の導入により前記第１不純物領域内に
おいて当該領域より浅く、かつ狭い範囲に、前記電極材
の下方にわたり第２不純物領域を形成する第３工程と を備えたことを特徴とする縦型パワートランジスタの製
造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2264701A JP2751612B2 (ja) | 1990-10-01 | 1990-10-01 | 縦型パワートランジスタ及びその製造方法 |
| US07/767,313 US5250449A (en) | 1990-10-01 | 1991-09-30 | Vertical type semiconductor device and method for producing the same |
| US08/469,622 US5798550A (en) | 1990-10-01 | 1995-06-06 | Vertical type semiconductor device and gate structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2264701A JP2751612B2 (ja) | 1990-10-01 | 1990-10-01 | 縦型パワートランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04142040A JPH04142040A (ja) | 1992-05-15 |
| JP2751612B2 true JP2751612B2 (ja) | 1998-05-18 |
Family
ID=17406985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2264701A Expired - Lifetime JP2751612B2 (ja) | 1990-10-01 | 1990-10-01 | 縦型パワートランジスタ及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5250449A (ja) |
| JP (1) | JP2751612B2 (ja) |
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| US5404040A (en) * | 1990-12-21 | 1995-04-04 | Siliconix Incorporated | Structure and fabrication of power MOSFETs, including termination structures |
| JP3216206B2 (ja) * | 1992-03-30 | 2001-10-09 | 株式会社デンソー | 半導体装置及びその製造方法 |
| US5283456A (en) * | 1992-06-17 | 1994-02-01 | International Business Machines Corporation | Vertical gate transistor with low temperature epitaxial channel |
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| JP3294001B2 (ja) * | 1994-06-01 | 2002-06-17 | 三菱電機株式会社 | 絶縁ゲート型半導体装置の製造方法 |
| US5719421A (en) * | 1994-10-13 | 1998-02-17 | Texas Instruments Incorporated | DMOS transistor with low on-resistance and method of fabrication |
| JP3528420B2 (ja) | 1996-04-26 | 2004-05-17 | 株式会社デンソー | 半導体装置およびその製造方法 |
| US5930630A (en) * | 1997-07-23 | 1999-07-27 | Megamos Corporation | Method for device ruggedness improvement and on-resistance reduction for power MOSFET achieved by novel source contact structure |
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| DE19740905C1 (de) * | 1997-09-17 | 1999-03-04 | Siemens Ag | Verfahren zum Beseitigen von Sauerstoff-Restverunreinigungen aus tiegelgezogenen Siliziumwafern |
| US6197649B1 (en) * | 1998-08-05 | 2001-03-06 | International Rectifier Corp. | Process for manufacturing planar fast recovery diode using reduced number of masking steps |
| JP2001024184A (ja) * | 1999-07-05 | 2001-01-26 | Fuji Electric Co Ltd | 絶縁ゲートトランジスタおよびその製造方法 |
| US6451645B1 (en) | 2000-07-12 | 2002-09-17 | Denso Corp | Method for manufacturing semiconductor device with power semiconductor element and diode |
| US7189608B2 (en) * | 2003-12-22 | 2007-03-13 | Semiconductor Components Industries, L.L.C. | Semiconductor device having reduced gate charge and reduced on resistance and method |
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| CN102473723B (zh) * | 2009-07-15 | 2014-12-03 | 三菱电机株式会社 | 功率用半导体装置及其制造方法 |
| WO2011125274A1 (ja) * | 2010-04-06 | 2011-10-13 | 三菱電機株式会社 | 電力用半導体装置およびその製造方法 |
| US9431249B2 (en) | 2011-12-01 | 2016-08-30 | Vishay-Siliconix | Edge termination for super junction MOSFET devices |
| US9614043B2 (en) | 2012-02-09 | 2017-04-04 | Vishay-Siliconix | MOSFET termination trench |
| US9842911B2 (en) | 2012-05-30 | 2017-12-12 | Vishay-Siliconix | Adaptive charge balanced edge termination |
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