JPH07122745A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH07122745A JPH07122745A JP5270650A JP27065093A JPH07122745A JP H07122745 A JPH07122745 A JP H07122745A JP 5270650 A JP5270650 A JP 5270650A JP 27065093 A JP27065093 A JP 27065093A JP H07122745 A JPH07122745 A JP H07122745A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 93
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 239000000758 substrate Substances 0.000 claims abstract description 36
- 238000005468 ion implantation Methods 0.000 claims abstract description 31
- 238000000034 method Methods 0.000 claims abstract description 20
- 239000000463 material Substances 0.000 claims abstract description 15
- 239000010410 layer Substances 0.000 claims description 88
- 238000000605 extraction Methods 0.000 claims description 18
- 239000012535 impurity Substances 0.000 claims description 6
- 239000002344 surface layer Substances 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 3
- 229910052751 metal Inorganic materials 0.000 claims description 2
- 239000002184 metal Substances 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims description 2
- 238000009792 diffusion process Methods 0.000 abstract description 16
- 150000002500 ions Chemical class 0.000 abstract description 6
- 230000000873 masking effect Effects 0.000 abstract 1
- 108091006146 Channels Proteins 0.000 description 32
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 26
- 229920005591 polysilicon Polymers 0.000 description 26
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 239000002245 particle Substances 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 229910000676 Si alloy Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- CSDREXVUYHZDNP-UHFFFAOYSA-N alumanylidynesilicon Chemical compound [Al].[Si] CSDREXVUYHZDNP-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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- H01L29/0873—Drain regions
- H01L29/0878—Impurity concentration or distribution
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Abstract
(57)【要約】
【目的】信頼性が高く、特性面で安定なノーマリーオン
型の縦型パワーＭＯＳＦＥＴを有する半導体装置を低コ
スト、高歩留りで製造し得る方法を提供する。 【構成】基板表面に対して二重拡散によりチャネル領域
１２およびソース領域１３を形成し、このチャネル領域
およびソース領域の一部を貫いて基板に達するようにト
レンチ１４を形成し、このトレンチの内壁に絶縁膜１５
を形成した後、トレンチ中間部までイオン注入マスク材
１６を埋め込んだ状態でトレンチ側面領域にチャネルイ
オン注入を行ってチャネル部をディプレション化し、こ
の後、トレンチにゲート引き出し電極１８を埋め込むこ
とを特徴とする。
型の縦型パワーＭＯＳＦＥＴを有する半導体装置を低コ
スト、高歩留りで製造し得る方法を提供する。 【構成】基板表面に対して二重拡散によりチャネル領域
１２およびソース領域１３を形成し、このチャネル領域
およびソース領域の一部を貫いて基板に達するようにト
レンチ１４を形成し、このトレンチの内壁に絶縁膜１５
を形成した後、トレンチ中間部までイオン注入マスク材
１６を埋め込んだ状態でトレンチ側面領域にチャネルイ
オン注入を行ってチャネル部をディプレション化し、こ
の後、トレンチにゲート引き出し電極１８を埋め込むこ
とを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、電力用絶縁ゲート型電
界効果トランジスタ（以下、パワーＭＯＳＦＥＴと記
す。）単体を有する個別半導体装置あるいはパワーＭＯ
Ｓ ＦＥＴを組み込んだＭＯＳ集積回路などの半導体装
置およびその製造方法に係り、特に断面Ｕ字状の溝（ト
レンチ）の側壁にチャネル領域を有するトレンチ構造の
縦型のノーマリーオン型のパワーＭＯＳ ＦＥＴの構造
およびその形成工程に関する。
界効果トランジスタ（以下、パワーＭＯＳＦＥＴと記
す。）単体を有する個別半導体装置あるいはパワーＭＯ
Ｓ ＦＥＴを組み込んだＭＯＳ集積回路などの半導体装
置およびその製造方法に係り、特に断面Ｕ字状の溝（ト
レンチ）の側壁にチャネル領域を有するトレンチ構造の
縦型のノーマリーオン型のパワーＭＯＳ ＦＥＴの構造
およびその形成工程に関する。
【０００２】
【従来の技術】パワーＭＯＳ ＦＥＴは、微細加工技術
の進歩により低オン抵抗化の動きが急速に進んでおり、
現在では、平面構造の拡散自己整合（ＤＳＡ；Diffusio
n SelfAlignment）タイプよりもセルサイズを一層小型
化できるトレンチ（溝）構造を有する縦型パワーＭＯＳ
ＦＥＴの開発が進められている。
の進歩により低オン抵抗化の動きが急速に進んでおり、
現在では、平面構造の拡散自己整合（ＤＳＡ；Diffusio
n SelfAlignment）タイプよりもセルサイズを一層小型
化できるトレンチ（溝）構造を有する縦型パワーＭＯＳ
ＦＥＴの開発が進められている。
【０００３】平面構造のパワーＭＯＳ ＦＥＴの分野で
は、ディプレションモード（ノーマリーオン型）を実現
するために、基板表面に二重拡散を行ってベース・ソー
ス領域を形成した後にチャネルイオン注入を行う方法が
提案されている。
は、ディプレションモード（ノーマリーオン型）を実現
するために、基板表面に二重拡散を行ってベース・ソー
ス領域を形成した後にチャネルイオン注入を行う方法が
提案されている。
【０００４】しかし、この方法は、不純物が添加された
ポリシリコンからの固相拡散によりベース・ソースの二
重拡散を行った後、上記ポリシリコンを除去し、チャネ
ルイオン注入を行った後に再びポリシリコンゲート電極
を形成する必要があるので、ＰＥＰ（写真蝕刻プロセ
ス）工程数が多く、ポリシリコンゲート電極とチャネル
部との合わせずれが生じるおそれがある。
ポリシリコンからの固相拡散によりベース・ソースの二
重拡散を行った後、上記ポリシリコンを除去し、チャネ
ルイオン注入を行った後に再びポリシリコンゲート電極
を形成する必要があるので、ＰＥＰ（写真蝕刻プロセ
ス）工程数が多く、ポリシリコンゲート電極とチャネル
部との合わせずれが生じるおそれがある。
【０００５】一方、縦型パワーＭＯＳ ＦＥＴの分野で
は、ノーマリーオフ型のものは実現されているが、ノー
マリーオン型のものは未だ実現されていない。このノー
マリーオン型の縦型パワーＭＯＳ ＦＥＴを形成しよう
とする場合、ノーマリーオフ型の縦型パワーＭＯＳ Ｆ
ＥＴの形成工程において、トレンチ形成後にトレンチ側
面領域（チャネル部）に向けて浅い注入角度で斜めイオ
ン注入を行い、ディプレション化を図ることが考えられ
る。
は、ノーマリーオフ型のものは実現されているが、ノー
マリーオン型のものは未だ実現されていない。このノー
マリーオン型の縦型パワーＭＯＳ ＦＥＴを形成しよう
とする場合、ノーマリーオフ型の縦型パワーＭＯＳ Ｆ
ＥＴの形成工程において、トレンチ形成後にトレンチ側
面領域（チャネル部）に向けて浅い注入角度で斜めイオ
ン注入を行い、ディプレション化を図ることが考えられ
る。
【０００６】しかし、この時、イオン注入粒子がトレン
チ内面で多重散乱し、トレンチ底面部に不要な拡散層が
形成されてしまい、特性が劣化（リーク電流の発生な
ど）するという問題が生じる。
チ内面で多重散乱し、トレンチ底面部に不要な拡散層が
形成されてしまい、特性が劣化（リーク電流の発生な
ど）するという問題が生じる。
【０００７】
【発明が解決しようとする課題】上記したように従来の
縦型パワーＭＯＳ ＦＥＴは、ノーマリーオン型を実現
することが困難であるという問題があった。本発明は上
記の問題点を解決すべくなされたもので、信頼性が高
く、特性面で安定なノーマリーオン型の縦型パワーＭＯ
Ｓ ＦＥＴを有する半導体装置およびそれを低コスト、
高歩留りで製造し得る製造方法を提供することを目的と
する。
縦型パワーＭＯＳ ＦＥＴは、ノーマリーオン型を実現
することが困難であるという問題があった。本発明は上
記の問題点を解決すべくなされたもので、信頼性が高
く、特性面で安定なノーマリーオン型の縦型パワーＭＯ
Ｓ ＦＥＴを有する半導体装置およびそれを低コスト、
高歩留りで製造し得る製造方法を提供することを目的と
する。
【０００８】
【課題を解決するための手段】本発明の半導体装置は、
第１導電型の半導体基板と、この半導体基板の主面に設
けられた低不純物濃度を有するドレイン領域用の第１導
電型の第１の半導体層と、この第１の半導体層の上面に
設けられたチャネル領域形成用の第２導電型の第２の半
導体層と、この第２の半導体層の表層部の一部に設けら
れたソース領域用の第１導電型の第３の半導体層と、こ
の第３の半導体層の表面から前記第２の半導体層の一部
を貫いて前記第１の半導体層に達するように設けられた
断面ほぼＵ字状の溝の内壁面に形成されたゲート絶縁膜
用の第１の絶縁膜と、このゲート絶縁膜上で前記溝の中
間部まで埋め込まれたイオン注入マスク材と、このイオ
ン注入マスク材上に形成された第２の絶縁膜と、この第
２の絶縁膜上で前記溝を埋めるように設けられたゲート
引き出し電極と、このゲート引き出し電極上、前記第１
の半導体層の表面上、前記第２の半導体層の表面上およ
び、前記第３の半導体層の表面上を覆うように設けられ
た第３の絶縁膜と、この第３の絶縁膜に設けられたコン
タクトホールを介して前記ゲート引き出し電極にコンタ
クトするゲート電極と、前記第３の絶縁膜に設けられた
コンタクトホールを介して前記第２の半導体層の表面お
よび第３の半導体層の表面に共通にコンタクトするソー
ス電極と、前記半導体基板の裏面に設けられたドレイン
電極とを具備することを特徴とする。
第１導電型の半導体基板と、この半導体基板の主面に設
けられた低不純物濃度を有するドレイン領域用の第１導
電型の第１の半導体層と、この第１の半導体層の上面に
設けられたチャネル領域形成用の第２導電型の第２の半
導体層と、この第２の半導体層の表層部の一部に設けら
れたソース領域用の第１導電型の第３の半導体層と、こ
の第３の半導体層の表面から前記第２の半導体層の一部
を貫いて前記第１の半導体層に達するように設けられた
断面ほぼＵ字状の溝の内壁面に形成されたゲート絶縁膜
用の第１の絶縁膜と、このゲート絶縁膜上で前記溝の中
間部まで埋め込まれたイオン注入マスク材と、このイオ
ン注入マスク材上に形成された第２の絶縁膜と、この第
２の絶縁膜上で前記溝を埋めるように設けられたゲート
引き出し電極と、このゲート引き出し電極上、前記第１
の半導体層の表面上、前記第２の半導体層の表面上およ
び、前記第３の半導体層の表面上を覆うように設けられ
た第３の絶縁膜と、この第３の絶縁膜に設けられたコン
タクトホールを介して前記ゲート引き出し電極にコンタ
クトするゲート電極と、前記第３の絶縁膜に設けられた
コンタクトホールを介して前記第２の半導体層の表面お
よび第３の半導体層の表面に共通にコンタクトするソー
ス電極と、前記半導体基板の裏面に設けられたドレイン
電極とを具備することを特徴とする。
【０００９】また、本発明の半導体装置の製造方法は、
第１導電型の半導体基板の主面に低不純物濃度を有する
ドレイン領域用の第１導電型の第１の半導体層を形成す
る工程と、二重拡散法により、上記第１の半導体層の上
面にチャネル領域形成用の第２導電型の第２の半導体層
を形成し、この第２の半導体層の表層部の一部にソース
領域用の第１導電型の第３の半導体層を形成する工程
と、この第３の半導体層の表面から前記第２の半導体層
の一部を貫いて前記第１の半導体層に達するように断面
ほぼＵ字状の溝を形成する工程と、この溝の内壁面にゲ
ート絶縁膜用の第１の絶縁膜を形成する工程と、このゲ
ート絶縁膜上で前記溝の中間部までイオン注入マスク材
を埋め込む工程と、上記溝内で露出している第１の絶縁
膜を除去する工程と、斜めイオン注入法により前記溝の
露出している内壁面にチャネルイオン注入を行う工程
と、前記イオン注入マスク材上に第２の絶縁膜を形成す
る工程と、この第２の絶縁膜上で前記溝を埋めるように
ゲート引き出し電極を形成する工程と、このゲート引き
出し電極上、前記第１の半導体層の表面上、前記第２の
半導体層の表面上、および、前記第３の半導体層の表面
上を覆うように第３の絶縁膜を形成する工程と、この第
３の絶縁膜にコンタクトホールを開口した後に金属膜を
堆積してパターニングすることにより、前記ゲート引き
出し電極にコンタクトするゲート電極および前記第２の
半導体層の表面と第３の半導体層の表面に共通にコンタ
クトするソース電極を形成する工程と、前記半導体基板
の裏面にドレイン電極を形成する工程とを具備すること
を特徴とする。
第１導電型の半導体基板の主面に低不純物濃度を有する
ドレイン領域用の第１導電型の第１の半導体層を形成す
る工程と、二重拡散法により、上記第１の半導体層の上
面にチャネル領域形成用の第２導電型の第２の半導体層
を形成し、この第２の半導体層の表層部の一部にソース
領域用の第１導電型の第３の半導体層を形成する工程
と、この第３の半導体層の表面から前記第２の半導体層
の一部を貫いて前記第１の半導体層に達するように断面
ほぼＵ字状の溝を形成する工程と、この溝の内壁面にゲ
ート絶縁膜用の第１の絶縁膜を形成する工程と、このゲ
ート絶縁膜上で前記溝の中間部までイオン注入マスク材
を埋め込む工程と、上記溝内で露出している第１の絶縁
膜を除去する工程と、斜めイオン注入法により前記溝の
露出している内壁面にチャネルイオン注入を行う工程
と、前記イオン注入マスク材上に第２の絶縁膜を形成す
る工程と、この第２の絶縁膜上で前記溝を埋めるように
ゲート引き出し電極を形成する工程と、このゲート引き
出し電極上、前記第１の半導体層の表面上、前記第２の
半導体層の表面上、および、前記第３の半導体層の表面
上を覆うように第３の絶縁膜を形成する工程と、この第
３の絶縁膜にコンタクトホールを開口した後に金属膜を
堆積してパターニングすることにより、前記ゲート引き
出し電極にコンタクトするゲート電極および前記第２の
半導体層の表面と第３の半導体層の表面に共通にコンタ
クトするソース電極を形成する工程と、前記半導体基板
の裏面にドレイン電極を形成する工程とを具備すること
を特徴とする。
【００１０】
【作用】本発明の半導体装置は、トレンチの中間部まで
イオン注入マスク材が埋め込まれており、チャネルイオ
ン注入時にトレンチ底面にイオンが注入されないように
防止するので、イオン注入粒子がトレンチ内面で多重散
乱し、トレンチ底面部に不要な拡散層が形成されるおそ
れがなくなり、信頼性が高く、特性面で安定なノーマリ
ーオン型の縦型パワーＭＯＳ ＦＥＴが実現される。
イオン注入マスク材が埋め込まれており、チャネルイオ
ン注入時にトレンチ底面にイオンが注入されないように
防止するので、イオン注入粒子がトレンチ内面で多重散
乱し、トレンチ底面部に不要な拡散層が形成されるおそ
れがなくなり、信頼性が高く、特性面で安定なノーマリ
ーオン型の縦型パワーＭＯＳ ＦＥＴが実現される。
【００１１】本発明の半導体装置の製造方法は、基板表
面に対して二重拡散によりチャネル領域およびソース領
域を形成し、このチャネル領域およびソース領域の一部
を貫いて基板に達するようにトレンチを形成し、このト
レンチの内壁に第１の絶縁膜を形成した後、トレンチ中
間部までイオン注入マスク材を埋め込んだ状態でトレン
チ側面領域にチャネルイオン注入を行ってチャネル部を
ディプレション化し、この後、トレンチにゲート引き出
し電極用ポリシリコンを埋め込む。
面に対して二重拡散によりチャネル領域およびソース領
域を形成し、このチャネル領域およびソース領域の一部
を貫いて基板に達するようにトレンチを形成し、このト
レンチの内壁に第１の絶縁膜を形成した後、トレンチ中
間部までイオン注入マスク材を埋め込んだ状態でトレン
チ側面領域にチャネルイオン注入を行ってチャネル部を
ディプレション化し、この後、トレンチにゲート引き出
し電極用ポリシリコンを埋め込む。
【００１２】従って、平面構造のパワーＭＯＳ ＦＥＴ
をディプレション化するために二重拡散後に基板表面に
チャネルイオン注入を行う従来の方法と比べて、ＰＥＰ
数が増加しなくて済み、ポリシリコンゲート電極とチャ
ネル部との合わせずれが生じるおそれがないという利点
があり、これに伴い、製造コストの低減および歩留りの
向上を図ることが可能になる。
をディプレション化するために二重拡散後に基板表面に
チャネルイオン注入を行う従来の方法と比べて、ＰＥＰ
数が増加しなくて済み、ポリシリコンゲート電極とチャ
ネル部との合わせずれが生じるおそれがないという利点
があり、これに伴い、製造コストの低減および歩留りの
向上を図ることが可能になる。
【００１３】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、個別半導体装置あるいはＭＯＳ集
積回路に形成される第１実施例に係るノーマリーオン型
のＮチャネル縦型パワーＭＯＳ ＦＥＴの一部の平面パ
ターンを示している。
に説明する。図１は、個別半導体装置あるいはＭＯＳ集
積回路に形成される第１実施例に係るノーマリーオン型
のＮチャネル縦型パワーＭＯＳ ＦＥＴの一部の平面パ
ターンを示している。
【００１４】図２は、図１中のＢ−Ｂ線に沿う断面構造
を示している。図１および図２において、１０はＮ+ 型
の半導体基板、１１は上記Ｎ+ 型の半導体基板１０の主
面に設けられたドレイン領域用の低不純物濃度を有する
Ｎ型の第１の半導体層（エピタキシャル層）である。１
２はこのエピタキシャル層１１の上面に拡散によって設
けられたチャネル領域形成用の第２導電型（本例ではＰ
型）の第２の半導体層、１３はこのチャネル形成層１２
の表層部に設けられたソース領域用のＮ+ 型の第３の半
導体層であり、上記第２の半導体層および第３の半導体
層は二重拡散により形成されている。
を示している。図１および図２において、１０はＮ+ 型
の半導体基板、１１は上記Ｎ+ 型の半導体基板１０の主
面に設けられたドレイン領域用の低不純物濃度を有する
Ｎ型の第１の半導体層（エピタキシャル層）である。１
２はこのエピタキシャル層１１の上面に拡散によって設
けられたチャネル領域形成用の第２導電型（本例ではＰ
型）の第２の半導体層、１３はこのチャネル形成層１２
の表層部に設けられたソース領域用のＮ+ 型の第３の半
導体層であり、上記第２の半導体層および第３の半導体
層は二重拡散により形成されている。
【００１５】１４は上記第３の半導体層１３の表面から
前記チャネル形成層１２の一部を貫いて前記エピタキシ
ャル層１１に達するように複数本（本例では２本）並列
に設けられた断面ほぼＵ字状のトレンチである。
前記チャネル形成層１２の一部を貫いて前記エピタキシ
ャル層１１に達するように複数本（本例では２本）並列
に設けられた断面ほぼＵ字状のトレンチである。
【００１６】１５はこのトレンチ１４の内壁面および基
板表面上に形成されたゲート絶縁膜（第１の絶縁膜）で
ある。１６はこのゲート絶縁膜１５上で上記トレンチ１
４の中間部まで埋め込まれたポリシリコンであり、これ
は、後述するように、チャネルイオン注入時にトレンチ
底面にイオンが注入されないように防止するイオン注入
マスク材としての機能を有する。
板表面上に形成されたゲート絶縁膜（第１の絶縁膜）で
ある。１６はこのゲート絶縁膜１５上で上記トレンチ１
４の中間部まで埋め込まれたポリシリコンであり、これ
は、後述するように、チャネルイオン注入時にトレンチ
底面にイオンが注入されないように防止するイオン注入
マスク材としての機能を有する。
【００１７】１７は上記ポリシリコン１６上に形成され
た第２の絶縁膜であり、この第２の絶縁膜１７上で前記
トレンチ１４を埋めるように、不純物（例えばリン）が
ドープされたゲート引き出し電極用ポリシリコン１８が
設けられている。このゲート引き出し電極用ポリシリコ
ン１８は、前記トレンチ１４の長さ方向の一端部側の基
板表面上のゲート絶縁膜１５上まで延長するように形成
されている。
た第２の絶縁膜であり、この第２の絶縁膜１７上で前記
トレンチ１４を埋めるように、不純物（例えばリン）が
ドープされたゲート引き出し電極用ポリシリコン１８が
設けられている。このゲート引き出し電極用ポリシリコ
ン１８は、前記トレンチ１４の長さ方向の一端部側の基
板表面上のゲート絶縁膜１５上まで延長するように形成
されている。
【００１８】１９は上記ゲート引き出し電極用ポリシリ
コン１８上および基板表面上のゲート絶縁膜１５上を覆
うように設けられた第３の絶縁膜である。Ｇは上記第３
の絶縁膜１９に設けられたコンタクトホールを介して、
前記トレンチ１４の長さ方向の一端部側の基板表面上の
ゲート絶縁膜１５上まで延長されているゲート引き出し
電極用ポリシリコン１８部分に電気的にコンタクトした
ゲート電極である。
コン１８上および基板表面上のゲート絶縁膜１５上を覆
うように設けられた第３の絶縁膜である。Ｇは上記第３
の絶縁膜１９に設けられたコンタクトホールを介して、
前記トレンチ１４の長さ方向の一端部側の基板表面上の
ゲート絶縁膜１５上まで延長されているゲート引き出し
電極用ポリシリコン１８部分に電気的にコンタクトした
ゲート電極である。
【００１９】Ｓは前記第３の絶縁膜１９に設けられたコ
ンタクトホールを介して前記第３の半導体層（ソース領
域）１３および前記第２の半導体層（基板領域）１２に
共通にコンタクトしたソース電極である。これにより、
基板領域・ソース相互が短絡接続されており、基板領域
・ソースに寄生するＮＰＮトランジスタの影響を軽減し
ている。
ンタクトホールを介して前記第３の半導体層（ソース領
域）１３および前記第２の半導体層（基板領域）１２に
共通にコンタクトしたソース電極である。これにより、
基板領域・ソース相互が短絡接続されており、基板領域
・ソースに寄生するＮＰＮトランジスタの影響を軽減し
ている。
【００２０】Ｄは前記半導体基板１０の裏面に設けられ
たドレイン電極である。なお、基板上に多数個の縦型Ｍ
ＯＳ ＦＥＴセルが形成される場合には、前記ドレイン
電極Ｄは各セルに対して一体的に設けられ、ソース電極
Ｓおよびゲート電極Ｇは各セルに共通に接続され、各セ
ルは並列に接続される。
たドレイン電極である。なお、基板上に多数個の縦型Ｍ
ＯＳ ＦＥＴセルが形成される場合には、前記ドレイン
電極Ｄは各セルに対して一体的に設けられ、ソース電極
Ｓおよびゲート電極Ｇは各セルに共通に接続され、各セ
ルは並列に接続される。
【００２１】上記構造を有するＮチャネル縦型パワーＭ
ＯＳ ＦＥＴは、ゲート引き出し電極用ポリシリコン１
８に対向するトレンチ側面領域（チャネル部）がイオン
注入によりディプレション化されているので、ノーマリ
ーオン型の動作を行う。
ＯＳ ＦＥＴは、ゲート引き出し電極用ポリシリコン１
８に対向するトレンチ側面領域（チャネル部）がイオン
注入によりディプレション化されているので、ノーマリ
ーオン型の動作を行う。
【００２２】即ち、ソース電極Ｓを接地し、ドレイン電
極Ｄに正の電圧を印加し、ゲート電極Ｇに接地電位を与
えた状態で、ソース領域１３から反転層直下のエピタキ
シャル層１１領域に電子が流れる。
極Ｄに正の電圧を印加し、ゲート電極Ｇに接地電位を与
えた状態で、ソース領域１３から反転層直下のエピタキ
シャル層１１領域に電子が流れる。
【００２３】上記実施例の構造によれば、トレンチ１４
の中間部まで埋め込まれたポリシリコン１６は、チャネ
ルイオン注入時にトレンチ底面にイオンが注入されない
ように防止するイオン注入マスク材として機能するの
で、イオン注入粒子がトレンチ内面で多重散乱し、トレ
ンチ底面部に不要な拡散層が形成されるおそれがなくな
り、信頼性が高く、特性面で安定なノーマリーオン型の
縦型パワーＭＯＳ ＦＥＴを実現することが可能であ
る。
の中間部まで埋め込まれたポリシリコン１６は、チャネ
ルイオン注入時にトレンチ底面にイオンが注入されない
ように防止するイオン注入マスク材として機能するの
で、イオン注入粒子がトレンチ内面で多重散乱し、トレ
ンチ底面部に不要な拡散層が形成されるおそれがなくな
り、信頼性が高く、特性面で安定なノーマリーオン型の
縦型パワーＭＯＳ ＦＥＴを実現することが可能であ
る。
【００２４】次に、上記構造を有するＮチャネル縦型パ
ワーＭＯＳ ＦＥＴの形成方法の一例について、図３
（ａ）乃至（ｄ）および図２を参照しながら詳細に説明
する。まず、図３（ａ）に示すように、厚さ１５０μｍ
のＮ+ 型のシリコンからなる半導体基板（ウェハ）１０
の主面に、厚さが約１０μｍのＮ型のエピタキシャル層
１１をエピタキシャル成長により形成する。
ワーＭＯＳ ＦＥＴの形成方法の一例について、図３
（ａ）乃至（ｄ）および図２を参照しながら詳細に説明
する。まず、図３（ａ）に示すように、厚さ１５０μｍ
のＮ+ 型のシリコンからなる半導体基板（ウェハ）１０
の主面に、厚さが約１０μｍのＮ型のエピタキシャル層
１１をエピタキシャル成長により形成する。
【００２５】さらに、このエピタキシャル層１１上に二
重拡散を行うことにより、厚さが約２．５μｍのＰ型の
チャネル形成層１２と、このチャネル形成層１２の表層
部に厚さ０．５μｍのＮ+ 型のソース領域１３を形成す
る。
重拡散を行うことにより、厚さが約２．５μｍのＰ型の
チャネル形成層１２と、このチャネル形成層１２の表層
部に厚さ０．５μｍのＮ+ 型のソース領域１３を形成す
る。
【００２６】次に、ウェハ上面にＣＶＤ酸化膜２０を堆
積する。そして、ＰＥＰ技術およびＲＩＥ（反応性イオ
ンエッチング）法を用いて、ソース領域１３の表面から
前記チャネル形成層１２の一部を貫いて前記エピタキシ
ャル層１１に達するようにトレンチ１４…を複数本並べ
て形成する。
積する。そして、ＰＥＰ技術およびＲＩＥ（反応性イオ
ンエッチング）法を用いて、ソース領域１３の表面から
前記チャネル形成層１２の一部を貫いて前記エピタキシ
ャル層１１に達するようにトレンチ１４…を複数本並べ
て形成する。
【００２７】次に、前記ＣＶＤ酸化膜２０を除去した
後、図３（ｂ）に示すように、ウェハ上面およびトレン
チ１４内壁面を覆うようにゲート絶縁膜（第１の絶縁
膜、ＳｉＯ2 膜）１５を形成する。
後、図３（ｂ）に示すように、ウェハ上面およびトレン
チ１４内壁面を覆うようにゲート絶縁膜（第１の絶縁
膜、ＳｉＯ2 膜）１５を形成する。
【００２８】引き続き、リンがドープされたポリシリコ
ン膜をトレンチ１４が十分に埋まるまで堆積する。次
に、図３（ｃ）に示すように、ＣＤＥ（ケミカルドライ
エッチング）法により、前記トレンチ１４の中間部（チ
ャネル形成層１２より低い位置）まで前記ポリシリコン
膜１６を残すようにエッチバックした後、トレンチ１４
内壁の露出しているゲート絶縁膜１５をＢＦＨ（バッフ
ァード弗酸）により除去する。
ン膜をトレンチ１４が十分に埋まるまで堆積する。次
に、図３（ｃ）に示すように、ＣＤＥ（ケミカルドライ
エッチング）法により、前記トレンチ１４の中間部（チ
ャネル形成層１２より低い位置）まで前記ポリシリコン
膜１６を残すようにエッチバックした後、トレンチ１４
内壁の露出しているゲート絶縁膜１５をＢＦＨ（バッフ
ァード弗酸）により除去する。
【００２９】次に、斜めイオン注入法（注入角度は例え
ば５°〜４５°）により、トレンチ側面に向けて浅い注
入角度でリンあるいはヒ素のイオン注入を行う。これに
より、トレンチ側面のチャネル形成層１２（チャネル
部）をディプレッション化する。この場合、前記したよ
うにトレンチ１４の中間部までポリシリコン膜１６が埋
め込まれているので、イオン注入粒子の多重散乱によっ
てトレンチ底面部に不要な拡散層が形成されるおそれは
ない。
ば５°〜４５°）により、トレンチ側面に向けて浅い注
入角度でリンあるいはヒ素のイオン注入を行う。これに
より、トレンチ側面のチャネル形成層１２（チャネル
部）をディプレッション化する。この場合、前記したよ
うにトレンチ１４の中間部までポリシリコン膜１６が埋
め込まれているので、イオン注入粒子の多重散乱によっ
てトレンチ底面部に不要な拡散層が形成されるおそれは
ない。
【００３０】次に、図３（ｄ）に示すように、前記トレ
ンチ１４内のポリシリコン膜１６の表面に熱酸化膜（第
２の絶縁膜）１７を形成した後、再び、リンがドープさ
れたポリシリコン膜１８をトレンチ１４が十分に埋まる
まで堆積する。この場合、ポリシリコン膜１８を堆積し
た後でリンをドープしてもよい。
ンチ１４内のポリシリコン膜１６の表面に熱酸化膜（第
２の絶縁膜）１７を形成した後、再び、リンがドープさ
れたポリシリコン膜１８をトレンチ１４が十分に埋まる
まで堆積する。この場合、ポリシリコン膜１８を堆積し
た後でリンをドープしてもよい。
【００３１】次に、ＰＥＰ技術およびＲＩＥ法を用い
て、前記トレンチ１４の内部およびその長さ方向の一端
部側の基板表面上のゲート絶縁膜１５上まで延長する位
置までゲート引き出し電極用のポリシリコン膜１８を残
すようにエッチングを行う。
て、前記トレンチ１４の内部およびその長さ方向の一端
部側の基板表面上のゲート絶縁膜１５上まで延長する位
置までゲート引き出し電極用のポリシリコン膜１８を残
すようにエッチングを行う。
【００３２】次に、図２に示したように、ウェハ上面に
厚さ６００ｎｍのＰＳＧ（リンシリケートガラス）膜か
らなる絶縁膜１９をＣＶＤ法により堆積し、この絶縁膜
１９の一部（トレンチの長さ方向の一端部側の基板表面
上のゲート絶縁膜１５上、前記チャネル形成層１２上の
一部およびソース領域１３上の一部）にコンタクト孔を
開口する。
厚さ６００ｎｍのＰＳＧ（リンシリケートガラス）膜か
らなる絶縁膜１９をＣＶＤ法により堆積し、この絶縁膜
１９の一部（トレンチの長さ方向の一端部側の基板表面
上のゲート絶縁膜１５上、前記チャネル形成層１２上の
一部およびソース領域１３上の一部）にコンタクト孔を
開口する。
【００３３】この後、ウェハ上面に厚さ２μｍのアルミ
ニウム（Ａｌ）あるいはアルミニウム・シリコン合金
（Ａｌ・Ｓｉ）を蒸着し、パターニングを行う。これに
より、前記トレンチ１４の長さ方向の一端部側の基板表
面上のゲート絶縁膜１５上まで延長されているゲート引
き出し電極用ポリシリコン１８部分に電気的にコンタク
トしたゲート電極Ｇと、前記ソース領域１３およびチャ
ネル形成層（基板領域）１２に共通にコンタクトしたソ
ース電極Ｓが形成される。さらに、ウェハ裏面にドレイ
ン電極Ｄを形成し、縦型ＭＯＳ ＦＥＴを得る。
ニウム（Ａｌ）あるいはアルミニウム・シリコン合金
（Ａｌ・Ｓｉ）を蒸着し、パターニングを行う。これに
より、前記トレンチ１４の長さ方向の一端部側の基板表
面上のゲート絶縁膜１５上まで延長されているゲート引
き出し電極用ポリシリコン１８部分に電気的にコンタク
トしたゲート電極Ｇと、前記ソース領域１３およびチャ
ネル形成層（基板領域）１２に共通にコンタクトしたソ
ース電極Ｓが形成される。さらに、ウェハ裏面にドレイ
ン電極Ｄを形成し、縦型ＭＯＳ ＦＥＴを得る。
【００３４】上記実施例の縦型パワーＭＯＳ ＦＥＴの
形成方法によれば、二重拡散後にトレンチを形成し、こ
のトレンチ１４の内壁に絶縁膜１５を形成した後、トレ
ンチ中間部までイオン注入マスク材１６を埋め込んだ状
態でトレンチ側面領域にチャネルイオン注入を行ってチ
ャネル部をディプレション化し、この後、トレンチにゲ
ート引き出し電極用ポリシリコン１８を埋め込む。
形成方法によれば、二重拡散後にトレンチを形成し、こ
のトレンチ１４の内壁に絶縁膜１５を形成した後、トレ
ンチ中間部までイオン注入マスク材１６を埋め込んだ状
態でトレンチ側面領域にチャネルイオン注入を行ってチ
ャネル部をディプレション化し、この後、トレンチにゲ
ート引き出し電極用ポリシリコン１８を埋め込む。
【００３５】従って、従来の平面構造のパワーＭＯＳ
ＦＥＴをディプレション化するために二重拡散後に基板
表面にチャネルイオン注入を行う方法と比べて、ＰＥＰ
数が増加しなくて済み、ポリシリコンゲート電極とチャ
ネル部との合わせずれが生じるおそれがないという利点
があり、これに伴い、製造コストの低減および歩留りの
向上を図ることが可能になる。
ＦＥＴをディプレション化するために二重拡散後に基板
表面にチャネルイオン注入を行う方法と比べて、ＰＥＰ
数が増加しなくて済み、ポリシリコンゲート電極とチャ
ネル部との合わせずれが生じるおそれがないという利点
があり、これに伴い、製造コストの低減および歩留りの
向上を図ることが可能になる。
【００３６】
【発明の効果】上述したように本発明によれば、信頼性
が高く、特性面で安定なノーマリーオン型の縦型パワー
ＭＯＳ ＦＥＴを有する半導体装置およびそれを低コス
ト、高歩留りで製造し得る製造方法を実現することがで
きる。
が高く、特性面で安定なノーマリーオン型の縦型パワー
ＭＯＳ ＦＥＴを有する半導体装置およびそれを低コス
ト、高歩留りで製造し得る製造方法を実現することがで
きる。
【図１】本発明の第１実施例に係るＮチャネル縦型パワ
ーＭＯＳ ＦＥＴの平面パターンの一例を示す図。
ーＭＯＳ ＦＥＴの平面パターンの一例を示す図。
【図２】図１中のＢ−Ｂ線に沿う断面を示す断面図。
【図３】本発明の第１実施例に係るＮチャネル縦型パワ
ーＭＯＳ ＦＥＴの形成方法に係る各工程おける基板断
面を示す図。
ーＭＯＳ ＦＥＴの形成方法に係る各工程おける基板断
面を示す図。
１０…Ｎ+ 型半導体基板、１１…第１の半導体層（Ｎ型
エピタキシャル層）、１２…第２の半導体層（Ｐ型チャ
ネル領域形成層）、１３…第３の半導体層（Ｎ+ 型ソー
ス領域）、１４…トレンチ、１５…ゲート絶縁膜（第１
の絶縁膜）、１６…イオン注入マスク材用ポリシリコ
ン、１７…第２の絶縁膜、１８…ゲート引き出し電極用
ポリシリコン、１９…第３の絶縁膜、Ｇ…ゲート電極、
Ｓ…ソース電極、Ｄ…ドレイン電極。
エピタキシャル層）、１２…第２の半導体層（Ｐ型チャ
ネル領域形成層）、１３…第３の半導体層（Ｎ+ 型ソー
ス領域）、１４…トレンチ、１５…ゲート絶縁膜（第１
の絶縁膜）、１６…イオン注入マスク材用ポリシリコ
ン、１７…第２の絶縁膜、１８…ゲート引き出し電極用
ポリシリコン、１９…第３の絶縁膜、Ｇ…ゲート電極、
Ｓ…ソース電極、Ｄ…ドレイン電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/302 Ｐ 9055−4Ｍ 29/78 ３２１ Ｘ (72)発明者 大澤 明彦 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝多摩川工場内 (72)発明者 土谷 政信 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝多摩川工場内
Claims (2)
- 【請求項１】 第１導電型の半導体基板と、 この半導体基板の主面に設けられた低不純物濃度を有す
るドレイン領域用の第１導電型の第１の半導体層と、 この第１の半導体層の上面に設けられたチャネル領域形
成用の第２導電型の第２の半導体層と、 この第２の半導体層の表層部の一部に設けられたソース
領域用の第１導電型の第３の半導体層と、 この第３の半導体層の表面から前記第２の半導体層の一
部を貫いて前記第１の半導体層に達するように設けられ
た断面ほぼＵ字状の溝の内壁面に形成されたゲート絶縁
膜用の第１の絶縁膜と、 このゲート絶縁膜上で前記溝の中間部まで埋め込まれた
イオン注入マスク材と、 このイオン注入マスク材上に形成された第２の絶縁膜
と、 この第２の絶縁膜上で前記溝を埋めるように設けられた
ゲート引き出し電極と、 このゲート引き出し電極上、前記第１の半導体層の表面
上、前記第２の半導体層の表面上および、前記第３の半
導体層の表面上を覆うように設けられた第３の絶縁膜
と、 この第３の絶縁膜に設けられたコンタクトホールを介し
て前記ゲート引き出し電極にコンタクトするゲート電極
と、 前記第３の絶縁膜に設けられたコンタクトホールを介し
て前記第２の半導体層の表面および第３の半導体層の表
面に共通にコンタクトするソース電極と、 前記半導体基板の裏面に設けられたドレイン電極とを具
備することを特徴とする半導体装置。 - 【請求項２】 第１導電型の半導体基板の主面に低不純
物濃度を有するドレイン領域用の第１導電型の第１の半
導体層を形成する工程と、 二重拡散法により、上記第１の半導体層の上面にチャネ
ル領域形成用の第２導電型の第２の半導体層を形成し、
この第２の半導体層の表層部の一部にソース領域用の第
１導電型の第３の半導体層を形成する工程と、 この第３の半導体層の表面から前記第２の半導体層の一
部を貫いて前記第１の半導体層に達するように断面ほぼ
Ｕ字状の溝を形成する工程と、 この溝の内壁面にゲート絶縁膜用の第１の絶縁膜を形成
する工程と、 このゲート絶縁膜上で前記溝の中間部までイオン注入マ
スク材を埋め込む工程と、 上記溝内で露出している第１の絶縁膜を除去する工程
と、 斜めイオン注入法により前記溝の露出している内壁面に
チャネルイオン注入を行う工程と、 前記イオン注入マスク材上に第２の絶縁膜を形成する工
程と、 この第２の絶縁膜上で前記溝を埋めるようにゲート引き
出し電極を形成する工程と、 このゲート引き出し電極上、前記第１の半導体層の表面
上、前記第２の半導体層の表面上、および、前記第３の
半導体層の表面上を覆うように第３の絶縁膜を形成する
工程と、 この第３の絶縁膜にコンタクトホールを開口した後に金
属膜を堆積してパターニングすることにより、前記ゲー
ト引き出し電極にコンタクトするゲート電極および前記
第２の半導体層の表面と第３の半導体層の表面に共通に
コンタクトするソース電極を形成する工程と、 前記半導体基板の裏面にドレイン電極を形成する工程と
を具備することを特徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27065093A JP3383377B2 (ja) | 1993-10-28 | 1993-10-28 | トレンチ構造の縦型のノーマリーオン型のパワーｍｏｓｆｅｔおよびその製造方法 |
| KR1019940027399A KR0178824B1 (ko) | 1993-10-28 | 1994-10-26 | 반도체장치 및 그 제조방법 |
| US08/426,233 US5578508A (en) | 1993-10-28 | 1995-04-21 | Vertical power MOSFET and process of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27065093A JP3383377B2 (ja) | 1993-10-28 | 1993-10-28 | トレンチ構造の縦型のノーマリーオン型のパワーｍｏｓｆｅｔおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07122745A true JPH07122745A (ja) | 1995-05-12 |
| JP3383377B2 JP3383377B2 (ja) | 2003-03-04 |
Family
ID=17489050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27065093A Expired - Fee Related JP3383377B2 (ja) | 1993-10-28 | 1993-10-28 | トレンチ構造の縦型のノーマリーオン型のパワーｍｏｓｆｅｔおよびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5578508A (ja) |
| JP (1) | JP3383377B2 (ja) |
| KR (1) | KR0178824B1 (ja) |
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-
1993
- 1993-10-28 JP JP27065093A patent/JP3383377B2/ja not_active Expired - Fee Related
-
1994
- 1994-10-26 KR KR1019940027399A patent/KR0178824B1/ko not_active IP Right Cessation
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- 1995-04-21 US US08/426,233 patent/US5578508A/en not_active Expired - Lifetime
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|---|---|
| JP3383377B2 (ja) | 2003-03-04 |
| US5578508A (en) | 1996-11-26 |
| KR950012770A (ko) | 1995-05-17 |
| KR0178824B1 (ko) | 1999-03-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071220 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081220 Year of fee payment: 6 |
|
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