JP4790908B2 - 改良された高周波スイッチング特性と降伏特性を備えたパワー半導体デバイス - Google Patents

改良された高周波スイッチング特性と降伏特性を備えたパワー半導体デバイス Download PDF

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Description

【０００１】
発明の分野
本発明は、半導体スイッチングデバイス、特に、高周波用スイッチングデバイスに関する。
【０００２】
発明の背景
シリコンバイポーラ・トランジスタは、モーター駆動回路、電気器具制御装置、ロボティックス及び照明バラストにおける高電力用途用に特に選ばれたデバイスである。この理由は、バイポーラ・トランジスタは、４０−５０Ａ／ｃｍ2の範囲にある比較的大きな電流密度を処理し、５００−１０００Ｖの範囲にある比較的高いブロッキング電圧をサポートするよう設計することができるからである。
【０００３】
バイポーラ・トランジスタによって達成される魅力ある出力定格にもかかわらず、全ての高電力用途への適合性においていくつかの重大な欠点が存在する。第１に、バイポーラトランジスタは、ある一つの動作モードにトランジスタを維持するために、一般にコレクタ電流の１／５から１／１０の比較的大きなベース電流を必要とする電流制御デバイス（current controlled devices）である。それに相応して、より大きなベース電流が高速ターンオフも必要とする用途のために予想され得る。大きなベース電流の必要性のために、ターンオン及びターンオフを制御するためのベースドライブ回路は比較的複雑かつ高価である。一般に誘導性電力回路の用途に必要とされるように、もし高電流及び高電圧が同時にデバイスに印加されると、バイポーラ・トランジスタは早過ぎる降伏にも弱い。さらに、単一のトランジスタへの電流に横流しが一般に高温で生じて、エミッタ安定抵抗（ballasting）のスキームが必要になるので、バイポーラ・トランジスタを並列に動作させることは比較的難しい。
【０００４】
シリコンパワーＭＯＳＦＥＴはこのベースドライブ問題を扱うために開発された。パワーＭＯＳＦＥＴでは、ゲート電極が適切なゲートバイアスの印加に対するターンオン及びターンオフ制御を実現する。例えば、導電性のＮ型反転層が正のゲートバイアスの印加に応答してＰ型のベース領域（「チャネル領域とも呼ばれる」）に形成されると、Ｎ型のエンハンスメント型ＭＯＳＦＥＴにおけるターンオンが生じる。反転層はＮ型ソース領域とＮ型ドレイン領域を電気的に接続して、それらの領域の間の多数キャリアの伝導を許す。
【０００５】
パワーＭＯＳＦＥＴのゲート電極は、一般に二酸化シリコンといった絶縁層を介在させることによりベース領域から分離される。ゲートがベース領域から絶縁されるので、ＭＯＳＦＥＴを伝導状態に維持し、あるいは、ＭＯＳＦＥＴをオン状態からオフ状態へ、若しくは逆にスイッチするために、ほとんどゲート電流は必要とされない。ゲートはＭＯＳＦＥＴのベース領域とコンデンサを形成するために、ゲート電流はスイッチングの間は小さく保たれる。従って、充電電流及び放電電流（「変位電流（displacement current）」）のみがスイッチングの間に必要とされる。絶縁されたゲート電極に付随する高入力インピーダンスのために、ゲートには最小の電流が要求され、ゲートドライブ回路は容易に実現できる。さらに、ＭＯＳＦＥＴの電流伝導は多数キャリア輸送によってのみ生じるので、過剰な小数キャリアの再結合と蓄積に関連する遅延は存在しない。したがって、パワーＭＯＳＦＥＴのスイッチ速度はバイポーラ・トランジスタのそれより速い規模となることができる。バイポーラ・トランジスタとは異なり、パワーＭＯＳＦＥＴは、「第２の破壊」として知られている破壊的な故障メカニズムに遭遇しないで、高い電流密度と比較的長い持続時間の間の高電圧の印加に耐えるよう設計することができる。パワーＭＯＳＦＥＴにわたる順電圧の降下は温度の上昇と共に増大し、それにより並列接続されたデバイスにおける等しい電流分布を促進するので、パワーＭＯＳＦＥＴは容易に並列化も可能である。
【０００６】
これらの望ましい特性から、パワーＭＯＳＦＥＴの多くのバリエーションが設計された。人気の高い２つのタイプは、二重拡散型ＭＯＳＦＥＴデバイス（ＤＭＯＳＦＥＴ（double-diffused MOSFET））とＵＭＯＳＦＥＴデバイスである。これら及び他のパワーＭＯＳＦＥＴは、ＰＷＳ出版（PWS Publishing Co.）から１９９５年に出版されたＢ．Ｊ．バーリャ（B.J. Baliga）氏による「パワー半導体デバイス（Power Semiconductor Devices）」（ＩＳＢＮ０−５３４−９４０９８−６）と題されたテキストに記述されている。詳細についてはこのテキストを参照されたい。このテキストの第７章の３３５−４２５ページにおいてパワーＭＯＳＦＥＴが記述されている。Ｎ＋ドレイン領域内に拡がるトレンチ・ゲート電極を有する蓄積、反転及び拡張型ＦＥＴを含むシリコンパワーＭＯＳＦＥＴの例は、１９９４年５月に発行されたIEEE Transactions on Electron Devicesの第４１巻第５号に記載されたＴ．シャウ（T. Syau）氏、Ｐ．ヴェカトラマン（P. Venkatraman）氏及びＢ．Ｊ．バーリャ（B.J. Baliga）氏による「超低固有オン抵抗ＵＭＯＳＦＥＴ構造：ＡＣＣＵＦＥＴ、ＥＸＴＦＥＴ、ＩＮＶＦＥＴ、及び従来型ＵＭＯＳＦＥＴ（Comparison of Ultralow Specific On-Resistance UＭＯＳＦＥＴtructures: The ACCUFET EXTFET, INVFET, and Convention UＭＯＳＦＥＴ）」と題された論文にも記述されている。シャウ（Syau）氏等により記述されたように、１００−２５０μΩｃｍ2の範囲内にある固有のオン抵抗（on-resistances）が最大２５ボルトをサポートすることができるデバイスについて実験的に実証された。しかしながら、これらのデバイスの性能は、順方向のブロッキング電圧がトレンチの底においてゲート酸化物にわたってサポートされなければならないという事実によって制限された。
【０００７】
前述のシャウ（Syau）氏等の論文における図１（ｄ）と同じ図である図１は、従来型ＵＭＯＳＦＥＴ構造を示している。ブロッキング動作モードにおいて、このＵＭＯＳＦＥＴは、高い最大ブロッキング電圧性能を得るために比較的低いレベルでドープされなければならないＮ型ドリフト層にわたってほとんどの順方向ブロッキング電圧をサポートする。しかしながら、低いドーピングレベルは一般にオン状態直列抵抗を増大させる。高いブロッキング電圧と低いオン状態抵抗のこれらの競合的設計要件に基づいて、固有オン抵抗（Ｒon,sp）を最大のブロッキング電圧（ＢＶ）に関係づけるパワーデバイスに対する基本的な性能指数が導出されている。前述のＢ．Ｊ．バーリャ（B.J.Baliga）氏によるテキストの３７３ページに記述されているように、Ｎ型シリコン・ドリフト領域に対する理想的な固有オン抵抗は次の関係式によって得られる。
Ｒon,sp＝５．９３×１０-9（ＢＶ）2.5 （１）
【０００８】
従って、６０ボルトのブロッキング可能出力を有するデバイスに対して、理想的な固有オン抵抗は１７０μΩｃｍ2である。しかしながら、ベース領域（例えばＭＯＳＦＥＴのＮチャネルにおけるＰ型ベース領域）からの付加的な抵抗の寄与のために、ＵＭＯＳＦＥＴの報告された固有オン抵抗は一般的にずっと高い。例えば、７３０μΩｃｍ2の固有オン抵抗を有するＵＭＯＳＦＥＴは、固体エレクトロニクス（Solid-State Electronics）第３２巻第３号（１９８９年）の２４７−２５１ページに掲載された「６０Ｖ縦形二重拡散ＭＯＳＦＥＴの数値的・実験的比較とトレンチゲート構造を備えたＭＯＳＦＥＴ（Numerical and Experimental Comparison of 60V Vertical Double-Diffused ＭＯＳＦＥＴ and ＭＯＳＦＥＴ With A Trench-Gate Structure）」と題されたＨ．チャン（H.Chang）氏による論文に開示されている。しかしながら、このデバイスでは、ドリフト領域の理想よりも低いドーピング濃度が、高い順電圧をブロックする際にトレンチのボトムコーナ近くの電気力線（フィールドライン）の高い濃度を補償するために必要とされた。米国特許第５，６３７，９８９号及び第５，７４２，０７６号と１９９７年８月６日に出願された米国特許出願番号０８／９０６，９１６は、縦の電流搬送性能を有する人気が高いパワー半導体デバイスも開示している。詳細については上記特許を参照されたい。
【０００９】
特に、バーリャ（Baliga）氏に対する米国特許第５，６３７，８９８号は漸変的にドープされた（ＧＤ（graded-doped））ＵＭＯＳＦＥＴと一般的に呼ばれる好ましいシリコン電界効果トランジスタを開示している。米国特許第５，６３７，８９８号の図３と同じである図２に示されているように、集積したパワー半導体デバイスの電界効果型トランジスタの単位セル１００は、１μｍの幅「Ｗｃ」を有してよく、また高くドープされた第１の導電型（例えばＮ＋）基板のドレイン層１１４と、線形的に漸変的なドーピング濃度を有する第１の導電型のドリフト層１１２と、第２の導電型（例えばＰ型）の比較的薄いベース層１１６と、そして高くドープされた第１の導電型（例えばＮ＋）のソース層１１８を備えてよい。ドリフト層１１２は、１００μｍの層厚と１×１０18ｃｍ-3よりも大きなドーピング濃度（例えば１×１０19ｃｍ-3）を有するＮ型のドレイン層１１４上に、４μｍの層厚を有するＮ型の本来の場所にドープされた単結晶シリコン層をエピタキシャル成長させることによって形成されてよい。ドリフト層１１２は、ドレイン層１１４とのＮ＋／Ｎ接合において３×１０17ｃｍ-3の最大濃度と、そのＮ＋／Ｎ接合から３μｍの距離（つまり１μｍの深さ）で始まって最上面まで一様なレベルを継続する１×ｌ０16ｃｍ-3の最小濃度を有する、線形的に漸変的なドーピング濃度も有してよい。ベース層１１６はホウ素といったＰ型ドーパントをドリフト層１１２に１００ｋｅＶのエネルギーと１×１０14ｃｍ-2の注入量レベルで注入することによって形成されてよい。次いでＰ型ドーパントはドリフト層１１２内に０．５μｍの深さまで拡散されてよい。ヒ素といったＮ型ドーパントも５０ｋｅＶのエネルギーと１×１０15ｃｍ-2の注入量レベルで注入されてよい。次いでＮ型及びＰ型ドーパントは、ドレイン層、ドリフト層、ベース層及びソース層を含む複合半導体基板を形成するために、同時にそれぞれ０．５μｍと１．０μｍの深さまで拡散できる。
【００１０】
３次元（図示されていない）に拡がる対向する一対の側壁１２０ａと底１２０ｂを有するストライプ状のトレンチが次いで基板内に形成されてよい。１μｍの幅Ｗｃを有する単位セル１００に対して、トレンチは処理の最後に好ましくは０．５μｍの幅「Ｗｔ」を有するよう形成される。次いで、ゲート絶縁領域１２４と導電性ゲート１２６（例えばポリシリコン）を含む絶縁されたゲート電極がそのトレンチ内に形成されてよい。トレンチの底１２０ｂとドリフト層１１２に隣接して拡がるゲート絶縁領域１２４の一部分はトレンチの底で高い電界の発生を示し、トレンチの側壁１２０ａに沿って実質的に一様な電位勾配を実現するよう、約２０００Åの厚み「Ｔ１」を有する。ベース層１１６とソース層１１８に対向して拡がるゲート絶縁層１２４の一部分は、デバイスの約２−３ボルトの閾値電圧を維持するよう、約５００Åの厚み「Ｔ２」を有する。１５ボルトのゲートバイアスにおける単位セル１００のシミュレーションは、６０ボルトの最大ブロッキング電圧性能と、６０ボルトのパワーＵＭＯＳＦＥＴに対する１７０μΩｃｍ2の理想的な固有オン抵抗より４倍も小さな４０μΩｃｍ2の固有オン抵抗（Ｒsp,on）を有する、縦形シリコン電界効果型トランジスタが実現できることを示す。これらの優れた特性にもかかわらず、図２のトランジスタは、もし全体のゲート・ドレイン間容量（ＣＧＤ（gate-to-drain capacitance））が大きすぎれば、比較的低い高周波性能指数（ＨＦＯＭ（high-frequency figure-of-merit））に苦しむことがある。ＭＯＳＦＥＴの不適切な終端部（edge termination）は最大のブロッキング電圧が達成されるのを阻止することもある。
【００１１】
更なる従来技術によるＭＯＳＦＥＴも、１９８８年１２月１２日に出願公開された特開昭６３−２９６２８２号公報（ソニー株式会社）に開示されている。特に、特開昭６３−２９６２８２号公報は、トレンチ内に設けられた第１及び第２のゲート電極と、それらの電極の間にゲート絶縁膜を備えたＭＯＳＦＥＴを開示している。ババ（ Baba ）氏等に対する米国特許第５，５７８，５０８号は、チャネルイオン注入の際にイオンがトレンチ底に注入されるのを妨げるイオン注入マスク層としてトレンチ内の埋込ポリシリコン層を利用する縦形パワーＭＯＳＦＥＴを開示している。ツアン（ Tsang ）氏等に対する米国特許第５，２８３，２０１号は、はめ込まれたゲート電極を有する縦形ＭＯＳＦＥＴを開示している。テンプル（ Temple ）氏に対する米国特許第４，９４１，０２６号は、電圧支持領域（ voltage supporting region ）の実質部分に隣接して配置された絶縁されたゲート電極を含む縦形チャネル半導体デバイスを開示している。適切なバイアスに応答して、制御電極は、電圧支持領域内の電荷から発せられる電場に結合して、それらの電荷に付随する電場をゲート電極に向けて、そしてデバイスを通じる電流の流れの方向を横断するように向け直す。
このように、高速でスイッチ可能で、かつ高い最大ブロッキング電圧可能出力と低い固有オン抵抗を有するパワー半導体デバイスを開発するためのこれらの試みにもかかわらず、なお改良された電気的特性を有するパワーデバイスを開発する必要性が存在し続ける。
【００１２】
発明の概要
以上の説明から、本発明の目的は、低いオン状態抵抗と高い最大ブロッキング電圧性能を有する集積回路型パワーデバイスと、その製造方法を提供することにある。
【００１３】
本発明のもう一つの目的は、優れた高周波スイッチング特性を有する集積回路型パワーデバイスと、その製造方法を提供することにある。
【００１４】
本発明の更なる目的は、寄生的酸化物降伏に対する感受率が減少した集積回路型パワーデバイスを提供することにある。
【００１５】
本発明のこれらの目的及び他の目的、利点と特徴は、とりわけ改良された高周波スイッチング性能、改良された終端部特性、そして減少したオン状態抵抗を有する複数の漸変的にドープされた（graded-doped（ＧＤ））ＵＭＯＳＦＥＴ単位セルを含んでよい集積型パワー半導体デバイスによって実現される。好ましい集積型パワー半導体デバイスは積分ショットキー障壁フライバックダイオード（integral Schottky barrier flyback diodes）とシールドされた絶縁領域も含んでよい。
【００１６】
本発明の一実施態様によれば、上部のトレンチベース（トレンチを基部とする）のゲート電極と下部のトレンチベースのソース電極を有するＧＤ−ＵＭＯＳＦＥＴが提供される。トレンチベースのソース電極をトレンチ全体を占めるより大きなゲート電極の代わりに使用すれば、ＵＭＯＳＦＥＴのゲート・ドレイン間容量（ＣＧＤ（gate-to-drain capacitance））が減少して、それにより、高周波運転の間に必要なゲート充電及び放電電流量を減らすことによってスイッチ速度が改善される。集積型パワー半導体デバイスのこの実施態様において、複数のＧＤ−ＵＭＯＳＦＥＴ単位セルは対向する第１及び第２の面を有する半導体基板内に並んで提供されてよい。第１の導電型（例えばＮ＋）のソース領域とドレイン領域も半導体基板内に提供される。ソース領域は第１の面に隣接して拡がってよく、ドレイン領域は第２の面に隣接して拡がってよい。第１の導電型のドリフト領域も半導体基板内に提供される。ドレイン領域との非整流接合を形成するドリフト領域は所定の層厚を有するエピタキシャル層として形成されてよく、ドリフト領域のドーピング分布は線形的に漸変的であり、かつドレイン領域から第１の面への方向に減少してよい。エンハンスメントモードのＵＭＯＳＦＥＴデバイスに対して、第２の導電型（例えば、Ｐ型）のベース領域は半導体基板内に形成される。ベース領域はソース領域とドリフト領域の間に拡がって、それらとの間にそれぞれ第１及び第２のＰ−Ｎ接合を形成する。
【００１７】
複数のトレンチも第１の面において半導体基板内に提供される。これらのトレンチは並列のストライプ状のトレンチとして形成されてよい。特定の単位セルに関して、第１のトレンチは横断面で見たときに対向する側壁を有するよう提供されてよい。これらの側壁の一つは好ましくはドリフト領域とベース領域とに隣接して拡がってよい。第１のトレンチはドレイン領域に対向して拡がる底を有してよい。特に、第１のトレンチの底は、第１のトレンチの深さとドリフト領域の層厚に依存して、第１のトレンチの内部とドリフト領域との境界面、あるいは第１のトレンチの内部とドレイン領域との境界面を確定してよい。ゲート電極も第１のトレンチ内に提供される。このゲート電極は好ましくは、適切なバイアスがゲート電極に印加されたときに反転層チャネルがソース領域内に形成され得るようにベース領域に対向して拡がる。
【００１８】
本発明のこの実施態様の好ましい側面によれば、第１のソース電極も第１のトレンチ内に提供され、この第１のソース電極はゲート電極と第１のトレンチの底との間に拡がる。電気的絶縁領域も第１のトレンチ内に提供される。この電気的絶縁領域は、第１のトレンチの側壁に沿ってゲート電極と第１のソース電極の間に、そして第１のソース電極とトレンチの底との間に拡がる。第１のトレンチの底に隣接したこのソース電極を含めることにより、固有オン状態抵抗に対して最小限の影響だけを有するＵＭＯＳＦＥＴの降伏特性と高周波スイッチング特性が改善される。
【００１９】
本発明のもう一つの好ましい側面によれば、電気的絶縁領域は、ゲート電極と第１のトレンチの側壁との間で測定される第１の厚み（例えばＴ２≦７５０Å）を有するゲート絶縁領域と、第１のソース電極と第１のトレンチの側壁との間で測定される第２の厚み（例えばＴ１≧５００Å）を有するソース絶縁領域を含む。さらに、第２のソース電極が、ソース領域とオーム接触するように第１の面上に提供される。第１及び第２のソース電極は一緒に電気的に接続されている。
【００２０】
改良された終端部特性も第１のトレンチに隣接して拡がり、複数の並列したＧＤ−ＵＭＯＳＦＥＴ単位セルを含む集積型パワーデバイスのエッジを確定する第２のトレンチを形成することによって実現できる。本発明のこの側面によれば、第２のトレンチの側壁と底を内側から覆う一様な厚さの第１の電界プレート絶縁領域が提供され、そして電界プレートがこの第１の電界プレート絶縁領域上に提供される。この電界プレートは、好ましくはソース電極またはゲート電極に接続されている。さらに、第２の電界プレート絶縁領域が第１の面上に提供され、この第２の電界プレート絶縁領域は第１の電界絶縁領域に連続する。電界プレート拡張部が第２の電界プレート絶縁領域上に提供され、第１の面と対向して拡がる。この電界プレート拡張部は第２のトレンチ内の電界プレートに電気的に接続されている。
【００２１】
集積型パワーデバイスの終端部特性と降伏特性をさらに改良するために、第１及び第２のトレンチがそれらの間に遷移メサ領域（transition mesa region）を確定するように、第２のトレンチが配置される。しかしながら、集積型パワーデバイスの活性領域内のトレンチの間に確定されてよいメサ領域とは異なり、遷移メサ領域は好ましくは第１の導電型のソース領域がないように形成される。その代わりに、第１の面まで拡がり、ドリフト領域との第３のＰ−Ｎ接合を形成する、第２の導電型（例えばＰ＋）の好ましい降伏シールド領域が提供される。ここで、降伏シールド領域は、電子なだれ降伏が活性領域内の代わりに遷移メサ領域内で発生する蓋然性を増大させ、それによってデバイスの信頼性を改善するよう、ベース領域よりも深くに（かつより高くドープされて）形成されてよい。本発明のさらに別の側面によれば、集積型パワー半導体デバイスはトレンチの一側壁に沿った積分ショットキー障壁ダイオード（ＳＢＤ（Schottky barrier diode））とそのトレンチの反対側の側壁に沿ったＧＤ−ＵＭＯＳＦＥＴとを含んでよい。特に、ショットキー整流接合は第１の面の隣接して拡がるドリフト領域の一様にドープされた一部分まで形成可能である。この複合的なＳＢＤ・ＧＤ−ＵＭＯＳＦＥＴはモータ制御と同期的整流への応用にとって有用である。
【００２２】
好適な実施態様の説明
以下、図面を参照しながら、本発明の好ましい実施の態様を詳細に説明する。しかしながら本発明は異なった形で実施されてよく、ここに述べられた実施態様に限定されるものと考るべきではない。むしろ、これらの実施態様は、本開示が徹底的かつ完全であるように、そして当業者に対して本発明の範囲を十分に明らかにするよう、提供される。図面では、層と領域の厚みは分かりやすくするために誇張されている。層が別の層または基板の「上に」あると言われるときは、直接的に他の層または基板の上にあることができ、あるいは介在する層も存在してよい。さらに、用語「第１の導電型」と「第２の導電型」はＮ型またはＰ型といった正反対の導電型を指すが、しかしながら、各実施態様は相補態様も含む。類似の符号が類似の要素に付されている。
【００２３】
次に図３を参照して、本発明の第１の実施態様による集積型パワー半導体デバイスを説明する。特に、好ましい集積型パワー半導体デバイスの単位セル２００は所定の幅「Ｗｃ」（例えば１μｍ）を有し、そして高くドープされた第１の導電型（例えばＮ＋）のドレイン層１１４と、線形的に漸変的なドーピング濃度を有する第１の導電型のドリフト層１１２と、第２の導電型（例えばＰ型）の比較的に薄いベース層１１６と，高くドープされた第１の導電型（例えばＮ＋）のソース層１１８とを含む。ソース電極１２８ｂとドレイン電極１３０も、ソース層１１８とドレイン層１１４にそれぞれオーム接触するよう第１の面と第２の面に提供されてよい。ソース電極１２８ｂは、３次元（図示されていない）においてベース層１１６とのオーム接触も好ましくは形成する。ドリフト層１１２は、１００μｍの層厚と約１×１０18ｃｍ-3よりも大きな第１の導電型のドーピング濃度（例えば１×１０19ｃｍ-3）を有するＮ型のドレイン層１１４（例えばＮ＋基板）上に、約４μｍの層厚を有するＮ型の本来の場所にドープされた単結晶シリコン層をエピタキシャル成長させることによって形成されてよい。図示されているように、ドリフト層１１２は、ドレイン層１１４とのＮ＋／Ｎ非整流接合において約５×１０16ｃｍ-3よりも大きな最大濃度（例えば３×１０17ｃｍ-3）と、１μｍの深さにおいて１×１０16ｃｍ-3の最小濃度を有し、上部の面まで一様な濃度が継続する、線形的に漸変的なドーピング濃度を有してよい。ベース層１１６は、例えば、ホウ素といったＰ型ドーパントをドリフト層１１２に１００ｋｅＶのエネルギーと１×１０14ｃｍ-2の注入量レベルで注入することによって形成されてよい。次いでＰ型ドーパントはドリフト層１１２内に０．５μｍの深さまで拡散されてよい。次いでヒ素といったＮ型ドーパントが５０ｋｅＶのエネルギーと１×１０15ｃｍ-2の注入量レベルで注入されてよい。次いでＮ型及びＰ型ドーパントは、ドレイン層、ドリフト層、ベース層及びソース層を含む複合的半導体基板を形成するために、同時にそれぞれ０．５μｍと１．０μｍの深さまで拡散できる。図３に示されているように、ドリフト層１１２の第１の導電型（例えばＮ型）のドーピング濃度は好ましくはベース層１１６とのＰ−Ｎ接合（すなわち第２のＰ−Ｎ接合）において約５×１０16ｃｍ-3未満で、より好ましくはベース層１１６とのＰ−Ｎ接合において約１×１０16ｃｍ-3である。ベース層１１６の第２の導電型（例えばＰ型）のドーピング濃度も好ましくはソース層１１８とのＰ−Ｎ接合（すなわち第１のＰ−Ｎ接合）において約５×１０16ｃｍ-3よりも大きい。さらに、本発明の好ましい側面によれば、ベース層１１６の第１のＰ−Ｎ接合における第２の導電型のドーピング濃度（例えば１×１０17ｃｍ-3）は、ドリフト領域の第２のＰ−Ｎ接合における第１の導電型のドーピング濃度（例えば１×１０16ｃｍ-3）の約１０倍も大きい。
【００２４】
次いで、３次元（図示されていない）に拡がる対向する一対の側壁１２０ａと底１２０ｂとを有するストライプ状のトレンチが半導体基板内に形成される。１．０μｍの幅「Ｗｃ」を有する単位セル１００に対して、トレンチは好ましくは処理の最後に０．５μｍの幅「Ｗｔ」を有するよう形成される。ゲート電極／ソース電極絶縁領域１２５と、ゲート電極１２７（例えばポリシリコン）とトレンチベースのソース電極１２８ａ（例えばポリシリコン）もトレンチ内に形成される。ゲート電極１２７は比較的小さく作られ、そしてトレンチ全体を占有しないので、スイッチングの間に単位セル２００を駆動するために必要とされるゲート電荷量は、（他の全てのパラメータと容積が等しいと仮定すれば）以下詳細に説明されるように図２の単位セル１００を駆動するために要するゲート電荷量よりもずっと少ない。
【００２５】
ここで、トレンチベースのソース電極１２８ａは３次元（図示されていない）においてソース電極１２８ｂに電気的に接続される。ゲート電極／ソース電極絶縁領域１２５の、トレンチの底１２０ｂとドリフト層１１２に隣接して拡がる部分は、トレンチのボトムコーナにおける高い電界集中（electric field crowding）の発生を抑制し、トレンチの側壁１２０ａに沿って実質的に一様な電位勾配を実現するために、約１５００Åから３０００Åの間の範囲にある厚み「Ｔ１」も有してよい。しかしながら、ゲート電極／ソース電極絶縁領域１２５の、ベース層１１６とソース層１１８に対向して拡がる部分は、約２−３ボルトのデバイスの閾値電圧を維持するために、好ましくは約７５０Å未満、より好ましくは５００Åの厚み「Ｔ２」を有する。
【００２６】
図３の単位セル２００の数値シミュレーションは、１μｍの深さにおいて１×１０16ｃｍ-3の値からトレンチの深さ（ＴD（trench depth））である５μｍにおいて２×１０17ｃｍ-3の値まで増大したドリフト領域のドーピング濃度を使用して実行された。ゲート／ソース電極絶縁領域１２５の薄い部分は、トレンチの全深さ４．７μｍの内の１．２μｍまで拡がり、５００Åの厚みを有した。ゲート／ソース電極絶縁領域１２５の厚い部分は３０００Åの厚みを有した。Ｎ＋ソース層１１８の深さは０．３μｍに設定され、Ｐ型ベース領域１１６の深さは０．９μｍに設定された。１μｍの半セル幅が１μｍ設計規則に基づいて使用された。ポリシリコンゲート電極１２７は１．２μｍまで拡がり、ポリシリコンソース電極１２８ａは１．５μｍから４．４μｍまで拡がった。これらのパラメータに基づいて、１５ボルトのゲートバイアスにおける固有オン抵抗（Ｒon,sp）は１１４μｍΩｃｍ2であることが見出され、デバイスは６０ボルト以上を遮断した。図３のデバイスにおける６０ボルトのドレインバイアスでの電位分布と等電位線の図２のデバイスとの比較によって、ドリフト領域内における電場分布の変化は基本的に一切ないことが示された。この調査結果は、トレンチベースの（トレンチに基部を置く）ソース電極１２８ａが高性能運転を得るために必要とされる電荷結合と電界分布の程度を悪くしないことを示唆している。さらに、図３のデバイスの固有オン抵抗が図２のデバイスの固有オン抵抗よりも約２０％も大きかったにも関わらず、（Ｒon,sp（ＱGS＋ＱGD））-1で定義される高周波性能指数（ＨＦＯＭ（high frequency figure-of-merit））は図２のデバイスのＨＦＯＭよりも計算して３倍も良かった。ここで、ＱGSとＱGDは単位面積当たりのゲート・ソース間電荷とゲート・ドレイン間電荷を表す。この結果は図３のデバイスが高周波運転に適することを意味している。
【００２７】
次に図４Ａ−図４Ｋを参照して、図３の集積型パワー半導体デバイスの好ましい製造方法を説明する。図４Ａに最も良く示されているように、この方法は、１×１０18ｃｍ-3よりも大きなドーピング濃度を有する高くドープされた第１の導電型のドレイン領域１４上に第１の導電型（例えばＮ型）のドリフト領域１２をエピタキシャル成長させることによって半導体基板１０を形成する工程から始まる。ドリフト領域１２が、ドレイン領域１４から離れる方向に減少する線形的に漸変的な（linearly graded）（ないし階段状に漸変的な）第１の導電型のドーピング濃度を有するように、ドリフト領域１２のコンピュータ制御による本来の場所のドーピングもエピタキシャル成長の間に好ましくは実行される。特に、ドリフト領域１２のドーピング濃度が急な非整流接合（Ｊ３）において約ｌ×ｌ０17ｃｍ-3、より好ましくは３×ｌ０17ｃｍ-3よりも大きく、かつ第１の面１５ａで５×ｌ０16ｃｍ-3未満、より好ましくは第１の面１５ａにおいてただ１×１０16ｃｍ-3になるように、ドリフト領域１２は好ましくはドープされる。
【００２８】
次に図４Ｂを参照すると、次いで薄いベース領域１６が第１の面１５ａ上に第１のインプラントマスク（図示されていない）をパタニングして、その後にその第１のマスクを通して第２の導電型のドーパントを注入することによって半導体基板１０内に形成される。注入された第２の導電型のドーパントは、その後にドリフト領域１２内に例えば約０．５μｍの初期の深さまで拡散できる。これらの工程に続いて好ましくは、第１の面１５ａ上に第２のインプラントマスク（図示されていない）をパタニングする工程と、その第２のマスクを通して第１の導電型のドーパントを注入する工程が実行される。第２のマスクは、下にあるベース領域１６の部分が注入されたソースのドーパントを受けとらないように、好ましくは３次元（図示されていない）においてもパタン描写される。第１の面１５ａまで拡がるベース領域１６のこれらの部分は処理の最後にソース電極によってオーム接触することができる。次いで注入された第１の導電型のドーパントと第２の導電型のドーパントは、約０．５μｍのベース領域の層厚「Ｔｃ」を提供するために、それぞれ約０．５μｍと約１．０μｍの深さまで拡散できる。好ましくは、ホウ素（Ｂ）がＰ型ドーパントとして使用され、約１×ｌ０14ｃｍ-2の注入量レベルと１００ＫｅＶのエネルギーで注入される。ヒ素（Ａｓ）がＮ型ドーパントとして好ましくは使用され、約ｌ×ｌ０15ｃｍ-2の注入量レベルと５０ＫｅＶのエネルギーで注入される。
【００２９】
当業者によって理解されるであろうが、注入工程と拡散工程によって、基板１０における第２の導電型のドーパントのドーピング分布は、一般にガウス分布形状になり、第１の面１５ａにおいて最大値を有するようになる。ベース領域１６のドーピング濃度は、ソース領域１８に隣接するところで最大値、ドリフト領域１２に隣接するところで最小値も有する。特に、注入工程と拡散工程は、第１の面１５ａにおけるソース領域１８の第１の導電型のドーパント濃度が１×１０18ｃｍ-3よりも大きくなり、ベース領域１６の第２の導電型のドーパント濃度がソース領域１８との第１のＰ−Ｎ接合（Ｊ１）において約１×ｌ０17ｃｍ-3よりも大きくなり、しかしドリフト領域１２との第２のＰ−Ｎ接合（Ｊ２）において約５×１０16ｃｍ-3未満、より好ましくは約ｌ×ｌ０16ｃｍ-3となるよう、実行される。これらの基準を満たすため、ドリフト領域１２の第１のドーピング濃度は第２のＰ−Ｎ接合（Ｊ２）において約１×ｌ０16ｃｍ-3であるべきである。ドリフト領域１２における比較的低い値ｌ×１０16ｃｍ-3のために、ベース領域１６は寄生的リーチスルー破壊（parasitic reach-through breakdown）に影響されることなく薄く（例えば０．５μｍ）作ることができ、かつ約２−３ボルトのトランジスタ閾値電圧を維持するために比較的低くドープされることができる。
【００３０】
次に図４Ｃを参照すると、次いで、ストレスリリーフ酸化物層（stress relief oxide layer）２２ａと酸化障壁層２２ｂ（例えばＳｉ3Ｎ4）とを含むエッチングマスク２２が、ソース領域１８及びベース領域１６上に拡がる第１の面の部分に隣接して露わになる開口部を確定するよう第１の面１５ａ上にパタン描写される。次いでソース領域、ベース領域、及びドリフト領域が複数のトレンチ２０を形成するよう化学的にエッチングされる。示されているように、トレンチはそれぞれ、ソース領域、ベース領域、そしてドリフト領域とトレンチ内部との境界面を確定する対向する垂直の側壁２０ａと、ドリフト領域におけるトレンチの底２０ｂと有する。隣り合うトレンチの向かい合う側壁２０ａは、処理の最後に約０．５μｍの一様な幅を有してよいそれぞれのメサ１７も確定する。３次元（図示されていない）に拡がるトレンチ２０とメサ１７はストライプ状あるいは類似の幾何学的形状であることができる。メサ１７は面１５ａに対して直角な方向から見たときにトレンチ２０とで連続的なメッシュを確定する多角形（例えば六角形）の形状となることもできる。以下においてより十分に説明されるように、メサ１７の幅はトランジスタのブロッキング電圧性能を改善するよう選ばれることができる。特に、メサ１７の幅（処理の最後における）とドリフト領域１２のＪ３におけるドーピング濃度は、ドリフト領域１２の好ましい電荷濃度を得るために、それらの積がｌ×１０13−２×１０13ｃｍ-2の範囲内にあるように選ばれるべきで、そして、メサ１７の幅とドリフト領域１２のＪ２におけるドーピング濃度はそれらの積が１×１０11−２×１０12ｃｍ-2の範囲内にあるように選ばれるべきである。
【００３１】
隣り合う３つのメサ１７の断面を示している図４Ｄを参照すると、この製造方法では続いて、各トレンチ２０のトレンチの側壁２０ａ上とトレンチ底２０ｂ上に、１０００Åより大きな、より好ましくは約３０００Åの第１の厚みを有する第１の電気的絶縁領域２４（例えばＳｉＯ2）が形成される。この工程は好ましくは、エッチングされたソースを、酸化マスクとして酸化障壁層２２ｂを使用して酸化させることによって実行される。当業者によって理解されるであろうように、約３０００Åの厚みを有する酸化物の成長では一般に約０．１μｍ以上の半導体材料を消費する。したがって、メサ１７の初期幅は、処理の最後にその幅が望ましい値である約０．５μｍとなるように選ばれるべきである。
【００３２】
次に図４Ｅ−図４Ｋを参照すると、その後、コンフォーマルなＮ型の第１の多結晶シリコン領域２６が堆積され、それがトレンチ内に第２のＰ−Ｎ接合（Ｊ２）の下のある深さまではめ込まれる（recessed）までエッチングされる。この第１のポリシリコン領域２６はトレンチベースのソース電極を確定する。次に酸化物エッチング工程が、図２Ｆに示されているように、エッチングされたソース領域及びベース領域１８及び１６に隣接して拡がる側壁２０ａの部分から第１の電気的絶縁領域２４を取り除くために実行される。次に図４Ｇを参照すると、その後、１０００Å未満、より好ましくは約５００Åの第２の厚みを有する第２の電気的絶縁領域２８（例えばＳｉＯ2）が、露わになったトレンチ側壁２０ａ上とポリシリコン領域２６上に形成される。次に図２Ｈを参照すると、次にコンフォーマルな第２のポリシリコン領域３０が第２の電気的絶縁領域２８上に堆積される。次いで第２の多結晶シリコン領域３０が、それが第１の面１５ａのすぐ下のある深さまでトレンチ内にはめこまれるまでエッチングされる。第１の面１５ａ上のソース電極へのその後の接触（コンタクト）が作り出されるように第１のポリシリコン領域２６を３次元（図示されていない）において露わにするための工程も好ましくは実行される。
【００３３】
次に第３の電気的絶縁領域３２が、図２Ｉに示されているように、第２の多結晶シリコン領域３０を酸化させることによって、エッチングされた第２の多結晶シリコン領域３０上に形成される。次いでストレスリリーフ酸化物層２２ａと酸化障壁層２２ｂ（例えばＳｉ3Ｎ4）が、図４Ｊに示されているように、面１５ａにおいてソース領域１８とベース領域１６を露わにさせるためにエッチングされる。次に、ソース領域、ベース領域、及び第１のポリシリコン領域（１８，１６，２６）とドレイン領域１４へのオーム接触を形成するために、ソース金属コンタクト層３４が第１の面１５ａ上に堆積され、ドレイン金属コンタクト層３６が対向する第２の面１５ｂ上に堆積される。
【００３４】
次に図５を参照して、本発明の第２の実施態様による集積型パワー半導体デバイス３００を説明する。示されているように、このパワーデバイス３００は、パワー半導体デバイス３００を含む半導体基板の最も外側のエッジに隣接して拡がってよい活性デバイス領域（active device region）と終端部領域を含む。この実施態様の一つの側面によれば、活性デバイス領域は図２と図３のそれぞれの単位セル１００と２００に類似する複数の単位セルを含んでよい。しかしながら、終端部特性を改善するために、終端部トレンチが終端部領域に提供され、そしてその終端部トレンチの側壁と底の内側を覆う一様に厚い第１の電界プレート絶縁領域１３４が提供される。Ｎ型ポリシリコンといった材料を含む電界プレート１３６も、第１の電界プレート絶縁領域１３４上に提供される。さらに、第２の電界プレート絶縁領域１３８が第１の面上に提供され、そしてこの第２の電界プレート絶縁領域は第１の電界絶縁領域１３４に部分的に重なり合う。電界プレート構造を完成するために、電界プレート拡張部１４０が提供される。電気的に電界プレート１３６に接続しているこの電界プレート拡張部１４０は、第２の電界プレート絶縁領域１３８上に提供され、半導体基板の第１の面に対向して拡がる。この電界プレート拡張部１４０もＮ型ポリシリコンを含む。電界プレート１３６は好ましくはソース電極１２８ｂまたはゲート電極１２６にも接続される。
【００３５】
集積型パワーデバイス３００の終端部特性と降伏特性をさらに改善するために、好ましくは終端部トレンチが、遷移メサ領域が終端部トレンチとデバイス３００の最も外側の単位セルに対応するトレンチの対向する側壁の間に確定されるように、配置される。しかしながら、集積型パワーデバイス３００の活性デバイス領域内のトレンチの間に確定されるメサ領域とは異なって、遷移メサ領域は好ましくは第１の導電型のソース領域がないように形成される。その代わりに、第２の導電型（例えば、Ｐ型）の好ましい降伏シールド領域１１７が提供される。降伏シールド領域（breakdown shielding region）１１７は、例えばベース領域１１６が形成されると同時に形成されてよい。しかしながら、本発明の第３の実施態様による集積型パワー半導体デバイス３００’の断面を示している図６に示されているように、降伏シールド領域１１７’は、電子なだれ降伏が活性領域内の代わりに遷移メサ領域内に生じる蓋然性をさらに増大させるために、ベース領域１１６よりも深くに（そしてより高くドープされて）形成されてもよい。パワー半導体デバイスの降伏特性を改善するために降伏シールド領域を使用することは、１９９８年１０月６日に出願された「電子なだれ降伏特性を改善した頑丈なショットキー障壁整流器（Rugged Schottky Barrier Rectifiers Having Improved Avalanche Breakdown Characteristics）」と題された同時譲渡された米国出願番号０９／１６７２９８にも記述されている。詳細についてはこの米国出願書を参照されたい。
【００３６】
図５の単位セル３００の数値シミュレーションが、深さ１μｍにおいて１×１０16ｃｍ-3の値からトレンチの深さ（ＴD（trench depth））５μｍにおいて２×１０17ｃｍ-3の値まで増大したドリフト領域のドーピング濃度を使用して実行された。ゲート電極絶縁領域１２４の薄い部分は５００Åの厚さを有し、ゲート電極絶縁領域１２４の厚い部分は３０００Åの厚さを有し、第１の電界プレート絶縁領域１３４は３０００Åの一様な厚みを有した。これらのパラメータに基づいて、シミュレートされた等電位線（potential contours）は、活性領域と終端領域の両方において等間隔であることが示された。シミュレートされた電流の流線は、降伏シールド領域１１７がソース電極１２８ｂに電気的に接続されている限り、降伏が活性領域と終端領域の両方において同時に生じるであろうことも示した。したがって、図５の集積型パワーデバイス３００の降伏は制限されたエッジには予期されない。さらに、活性領域内のＧＤ−ＭＯＳＦＥＴ単位セルが頻繁に電子なだれ降伏に追い込まれることが予想される用途では、電子なだれ降伏の場所を図６のデバイス３００’内のより高くドープされたより深い降伏シールド領域１１７’に移動させることが好ましい。特に、降伏シールド領域１１７’の深さを増大させることによって、降伏電圧は活性デバイス領域内の単位セルに十分な保護を与え、そしてデバイス３００’全体の寿命と信頼性を改善するレベルまで減少できる。さらに、図７に関して以下さらに詳細に説明されるが、降伏電圧と固有オン抵抗Ｒsp,onはドリフト領域１１２のエピタキシャル層の厚みを減少させることによって縮小することもできる。
【００３７】
次に図７を参照して、本発明の第４の実施態様における集積型パワー半導体デバイス４００を説明する。示されているように、このパワーデバイス４００は、活性領域内における各トレンチの一側壁に隣接して拡がる図２及び図３の（非一様に厚いゲート絶縁領域を有する）ＧＤ−ＵＭＯＳＦＥＴ単位セルと、各トレンチのもう一方の対向する側壁に隣接して拡がる（フライバックダイオードとして作用する）修正されたＴＭＢＳショットキー整流器とを含んでよい混成デバイスである。図７の単位セルの左側にある修正されたＴＭＢＳショットキー整流器では、好ましい電荷結合が、陽極と一様に厚い絶縁領域の代わりに、その中に非一様に厚いゲート絶縁領域を有するトレンチ内のデート電極によって提供される。さらに、バーリャ（Baliga）氏に対する米国特許第５，６１２，５６７号（詳細についてはこれを参照）に開示された整流器のような、従来のＴＭＢＳ整流器は、表面上のショットキー整流接合まで幅広く拡がる線形的に漸変的なドリフト領域ドーピング濃度を含むのに対して、図７の修正されたＴＭＢＳ整流器では一様にドープされた領域がショットキー整流接合に隣接して拡がる。示されているように、ドリフト領域のこの一様にドープされた部分はｌ×ｌ０16ｃｍ-3のドーピング濃度を有する。ＴＭＢＳデバイスのショットキー整流接合に隣接する一様にドープされた領域を含める利点は、前述の「電子なだれ降伏特性を改善した頑丈なショットキー障壁整流器（Rugged Schottky Barrier Rectifiers Having Improved Avalanche Breakdown Characteristics）」と題された特許出願書により詳細に記述されている。
【００３８】
この混成パワーデバイス４００は、ＧＤ−ＭＯＳＦＥＴ単位セルが非常に低い固有オン状態抵抗を有するように設計され、修正されたＴＭＢＳ構造は非常に低い漏れ電流と低いオン状態電圧降下を有すると共に、組み合わされた混成構造は非常に低い寄生インダクタンスを示す。特に、図７の混成デバイスのシミュレーションは、ＧＤ−ＭＯＳＦＥＴと修正されたＴＭＢＳの両方のオン状態電圧降下は、Ｎ＋基板領域１１４における改善された電流の拡がりのために減少することを示している。固有オン抵抗Ｒsp,onもドリフト領域１１２のエピタキシャル層の厚みを減少させることによって縮小することができる。エピタキシャル層の厚みの減少によって、ドリフト領域１１２とドレイン領域との間の非整流接合１１４’（図７の点線によって示された）はプロセスに何の修正もなく各トレンチの側壁に沿って上方に移動する。したがって、エピタキシャル層の厚みの減少（またはトレンチの深さの増加）によってトレンチの底１２０ｂとドレイン領域の間の境界面１１４’が形成される。シミュレーションによって、漏れ電流特性が改善されるので、より小さな熱シンクによるより高い温度での運転の可能性も示される。混成デバイスは、各単位セル内のＧＤ−ＭＯＳＦＥＴ整流器と修正されたＴＭＢＳ整流器の間の寄生インダクタンス量も制限する。
【００３９】
図７にさらに示されているように、電子なだれ降伏の間の熱電子注入に応じて生じることがあるゲート絶縁領域１２４近くでの衝撃イオン化の程度を有利に抑えるためにベース領域１１６の深さを点線１１６’のレベルまでで増大させることもできる。特に、ゲート絶縁領域１２４の（トレンチの底から上方に拡がる）厚い部分とベース領域１１６との部分的な重なり合いが存在するようにゲート絶縁領域を形成する工程は、厚い部分と薄い部分との間のゲートのコーナ（coner）における等電位線（electric field contours）を向上させて、それによって電子なだれ降伏の間に熱電子によって誘導される不安定性の効果からゲート絶縁領域を保護するために使用できる。したがって、ゲート絶縁領域１２４は、ソース領域１１８とＰベース領域１１６との間に形成されたＰ−Ｎ接合と第１の側壁との第１の交差点とゲート電極１２６との間で測定される約７５０Å未満の第１の厚み（Ｔ２）を有してよい。さらに、ゲート絶縁領域１２４は、ドリフト領域１１２とＰベース領域１１６との間に形成されたＰ−Ｎ接合と第１の側壁との第２の交差点とゲート電極１２６との間で測定される約１５００Åより大きな第２の厚み（Ｔ１）を有してよい。さらに、ベース／ドリフト領域接合近くで減少するベース領域１１６の上記漸変的なドーピング分布のために、ゲート酸化物の厚みはベース領域１１６のドレイン側で比較的大きい（例えば３０００Å）にもかかわらず、ベース領域１１６全体にわたって反転層チャネルを形成することはなお可能である。このゲート遮蔽の利点を提供するよう単位セルを設計することは、しかしながら、デバイスの固有オン抵抗を若干増加させるかもしれない。
【００４０】
図面と明細書において、本発明の一般的な好ましい実施態様が開示されてきた。そこでは特定の用語が使用されているけれども、それらは一般的な記述的な意味のみにおいて、かつ限定目的のためにではなく、使用されている。本発明の請求の範囲は、以下の請求項によって明らかにされる。
【図面の簡単な説明】
【図１】 従来技術によるパワーデバイスの断面図である。
【図２】 もう１つの従来技術によるパワー半導体デバイスの断面図と、そのドーピング分布を示した図である。
【図３】 本発明の第１の実施態様における、集積型パワー半導体デバイスの単位セルの断面図と、そのドーピング分布を示した図である。
【図４】 図３の集積型パワー半導体デバイスの好ましい製造方法を説明するための中間的構造を示した図である。
【図５】 本発明の第２の実施態様による、集積型パワー半導体デバイスの断面図である。
【図６】 本発明の第３の実施態様による、集積型パワー半導体デバイスの断面図である。
【図７】 本発明の第４の実施態様による、集積型パワー半導体デバイスの断面図である。

Claims (20)

  1. 第１の導電型のドレイン領域（１１４）、前記ドレイン領域（１１４）に隣接した第１の導電型のドリフト領域（１１２）、前記ドリフト領域（１１２）に隣接した第２の導電型のベース領域（１１６）、及び前記ベース領域（１１６）に隣接した第１の導電型のソース領域（１１８）を含み、前記ソース領域（１１８）が、前記ベース領域（１１６）の第１の面で該ベース領域（１１６）との第１のＰ−Ｎ整流接合を形成し、前記ドリフト領域（１１２）が、前記第１の面に対向する前記ベース領域（１１６）の第２の面で該ベース領域（１１６）との第２のＰ−Ｎ整流接合を形成するとともに、前記ドレイン領域（１１４）との非整流接合を形成した、半導体基板と、
    前記半導体基板内に形成され、前記ドリフト領域（１１２）に隣接した底（１２０ｂ）、及び前記ベース領域（１１６）と前記ドリフト領域（１１２）とに隣接して拡がる側壁（１２０ａ）を有する、第１のトレンチと、
    前記第１のトレンチ内に拡がり、かつ前記ベース領域（１１６）と対向する、ゲート電極（１２７）と、
    前記ゲート電極（１２７）と前記第１のトレンチの前記底（１２０ｂ）との間に拡がる、前記第１のトレンチ内における第１のソース電極（１２８ａ）と、
    前記ゲート電極（１２７）と前記第１のソース電極（１２８ａ）との間に拡がり、更に前記第１のトレンチの前記側壁（１２０ａ）に沿って拡がって前記側壁（１２０ａ）から前記ゲート電極（１２７）及び前記第１のソース電極（１２８ａ）を分離する、前記第１のトレンチ内における電気的絶縁領域（１２５）と、
    前記ソース領域（１１８）と前記第１のソース電極（１２８ａ）とに電気的に接続された、前記半導体基板上の第２のソース電極（１２８ｂ）と、
    を備えたことを特徴とする縦形電界効果型トランジスタ。
  2. 前記ドリフト領域（１１２）は、前記ドレイン領域（１１４）から前記ベース領域（１１６）への方向に減少する漸変的な第１の導電型のドーピング濃度を有することを特徴とする請求項１に記載の縦形電界効果型トランジスタ。
  3. 前記電気的絶縁領域（１２５）は、前記ゲート電極（１２７）と前記第１のトレンチの前記側壁（１２０a）との間で測定された第１の厚み（Ｔ２）を有するゲート絶縁領域と、前記第１のソース電極（１２８a）と前記第１のトレンチの前記側壁（１２０a）との間で測定された第２の厚み（Ｔ１）を有するソース絶縁領域とを有し、前記第２の厚みは前記第１の厚みよりも大きいことを特徴とする請求項１に記載の縦形電界効果型トランジスタ。
  4. 前記電気的絶縁領域（１２５）は、前記ゲート電極（１２７）と前記第１のトレンチの前記側壁（１２０a）との間で測定された第１の厚み（Ｔ２）を有するゲート絶縁領域と、前記第１のソース電極（１２８a）と前記第１のトレンチの前記側壁（１２０a）との間で測定された第２の厚み（Ｔ１）を有するソース絶縁領域とを有し、前記第２の厚みは前記第１の厚みよりも大きいことを特徴とする請求項２に記載の縦形電界効果型トランジスタ。
  5. 前記ドリフト領域（１１２）における前記第１の導電型のドーピング濃度は前記第２のＰ−Ｎ接合において５×１０16ｃｍ-3未満であり、かつ前記ドリフト領域（１１２）における前記第１の導電型のドーピング濃度は前記非整流接合において５×１０16ｃｍ-3よりも大きいことを特徴とする請求項２に記載の縦形電界効果型トランジスタ。
  6. 前記ベース領域（１１６）における前記第２の導電型のドーピング濃度は、前記第１のＰ−Ｎ接合において５×１０16ｃｍ-3よりも大きく、かつ前記非整流接合における前記ドリフト領域（１１２）の前記第１の導電型のドーピング濃度は、前記第１のＰ−Ｎ接合における前記ベース領域（１１６）の前記第２の導電型のドーピング濃度よりも大きいことを特徴とする請求項５に記載の縦形電界効果型トランジスタ。
  7. 前記第１のＰ−Ｎ接合における前記ベース領域（１１６）の前記第２の導電型のドーピング濃度は、前記第２のＰ−Ｎ接合における前記ドリフト領域（１１２）の前記第１の導電型のドーピング濃度よりも１０倍大きいことを特徴とする請求項５に記載の縦形電界効果型トランジスタ。
  8. 前記第１の厚みは７５０Å未満であり、前記第２の厚みは１５００Åよりも大きいことを特徴とする請求項４に記載の縦形電界効果型トランジスタ。
  9. 前記半導体基板の第１の面内に前記第１のトレンチに隣接して拡がる第２のトレンチと、
    前記第２のトレンチの内側を覆う第１の電界プレート絶縁領域（１３４）と、
    前記第１の電界プレート絶縁領域（１３４）上の電界プレート（１３６）とを更に備えたことを特徴とする請求項１に記載の縦形電界効果型トランジスタ。
  10. 前記半導体基板の第１の面内に前記第１のトレンチに隣接して拡がる第２のトレンチと、
    前記第２のトレンチの内側を一様な厚みで覆う第１の電界プレート絶縁領域（１３４）と、
    前記第１の電界プレート絶縁領域（１３４）上の、前記第２のトレンチ内における電界プレート（１３６）とを更に備えたことを特徴とする請求項４に記載の縦形電界効果型トランジスタ。
  11. 前記第１の面上の第２の電界プレート絶縁領域（１３８）と、
    前記第１の面に対向する、前記第２の電界プレート絶縁領域（１３８）上の電界プレート拡張部（１４０）とを更に備えたことを特徴とする請求項９に記載の縦形電界効果型トランジスタ。
  12. 前記電界プレート拡張部（１４０）及び前記電界プレート（１３６）は一緒に電気的に接続されており、かつ前記ゲート電極（１２７）または前記第１のソース電極（１２８a）に電気的に接続されていることを特徴とする請求項１１に記載の縦形電界効果型トランジスタ。
  13. 前記第１の面上の第２の電界プレート絶縁領域（１３８）と、
    前記第１の面に対向する、前記第２の電界プレート絶縁領域（１３８）上の電界プレート拡張部（１４０）とを更に備えたことを特徴とする請求項１０に記載の縦形電界効果型トランジスタ。
  14. 前記電界プレート拡張部（１４０）及び前記電界プレート（１３６）は一緒に電気的に接続されており、かつ前記ゲート電極（１２７）または前記第１のソース電極（１２８a）に電気的に接続されていることを特徴とする請求項１３に記載の縦形電界効果型トランジスタ。
  15. 前記第１のトレンチと前記第２のトレンチはその間に遷移メサ領域を確定し、該遷移メサ領域は前記ドリフト領域（１１２）との第３のＰ−Ｎ接合を形成する第２の導電型の降伏シールド領域（１１７）を含むことを特徴とする請求項１０に記載の縦形電界効果型トランジスタ。
  16. 前記第１の面と前記第３のＰ−Ｎ接合との間の距離は、前記第１の面と前記第２のＰ−Ｎ接合との間の距離よりも大きいことを特徴とする請求項１５に記載の縦形電界効果型トランジスタ。
  17. 前記降伏シールド領域（１１７）は前記ベース領域（１１６）よりも高くドープされていることを特徴とする請求項１６に記載の縦形電界効果型トランジスタ。
  18. 前記第２のソース電極（１２８ｂ）は、前記ドリフト領域（１１２）の一部分とのショットキー整流接合を形成することを特徴とする請求項１に記載の縦形電界効果型トランジスタ。
  19. ソース領域（１１８）とベース領域（１１６）とドリフト領域（１１２）とドレイン領域（１１４）をその中に有し、前記ドリフト領域（１１２）が前記ドレイン領域（１１４）上に配置され、前記ベース領域（１１６）が前記ドリフト領域（１１２）上に配置され、前記ソース領域（１１８）が前記ベース領域（１１６）上に配置された、半導体基板と、
    それぞれが、前記ドリフト領域（１１２）に隣接した底（１２０ｂ）、及び前記ドリフト領域（１１２）と前記ベース領域（１１６）とに隣接して拡がる側壁（１２０ａ）を有する、前記半導体基板内の複数のトレンチと、
    前記複数のトレンチの第１のトレンチ内の絶縁されたゲート電極（１２７）と、
    前記絶縁されたゲート電極（１２７）と前記複数のトレンチの前記第１のトレンチの前記底（１２０ｂ）との間に拡がる絶縁された第１のソース電極（１２８a）と、
    前記ゲート電極（１２７）と前記第１のソース電極（１２８ａ）との間に拡がり、更に前記第１のトレンチの前記側壁（１２０ａ）に沿って拡がって前記側壁（１２０ａ）から前記ゲート電極（１２７）及び前記第１のソース電極（１２８ａ）を分離する、前記第１のトレンチ内における電気的絶縁領域（１２５）と、
    前記半導体基板上に拡がり、前記ソース領域（１１８）と前記絶縁された第１のソース電極（１２８a）とに電気的に接続された、第２のソース電極（１２８ｂ）と、
    を備えたことを特徴とするＵＭＯＳＦＥＴ。
  20. 前記第２のソース電極（１２８ｂ）は、前記ドリフト領域（１１２）とのショットキー整流接合も形成することを特徴とする請求項１９に記載のＵＭＯＳＦＥＴ。
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