KR101619580B1 - 반도체 장치 - Google Patents

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Abstract

반도체 장치는 제 1 그룹의 트렌치형 구조부 및 제 2 그룹의 트렌치형 구조부를 포함한다. 제 1 그룹의 각각의 트렌치형 구조부는 게이트 금속에 접촉된 게이트 전극 및 소스 금속에 접촉된 소스 금속을 포함한다. 제 2 그룹에서 각각의 트렌치형 구조부는 이용이 불가능하다. 이용 불가능한 트렌치형 구조부의 제 2 그룹은 제 1 그룹의 트렌치형 구조부로 삽입된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
관련 U.S. 출원
본 출원은 참조에 의하여 여기에 통합된, 제목 "Semiconductor Device Having Reduced Gate Charges and Superior Figure of Merit"으로 2011년 5월 18일에 출원된, 미국 가출원 번호 61/487,627의 우선권을 주장한다.
에너지 효율적인 전력 변환 시스템(energy-efficient power conversion system)을 구현하기 위하여, 코어 스위치(core switches)로서 이용된 전력 MOSFETs은 낮은 게이트 전하(gate charges) 및 낮은 온-상태 저항(on-state resistances)에 의존한다. 예를 들어, 동기 정류형 변환기(synchronous buck converter)와 같은 DC-DC(직류) 변환기에 있어서, 두 개의 MOSFETs가 이용되며, 하나는 "고측(high side)" MOSRET로서 이용되고, 다른 하나는 "저측(low side)" MOSRET로서 이용된다. 고측 MSOFET은 부하에 흐르는 가능한 외부 신호 및 소스(sources)에 의해 제어되고, 저측 MSOFET은 지반에 부하를 접촉시키거나 분리시키며 따라서 부하로부터 흐르는 싱크(sinks)를 접촉시키거나 분리시킨다.
여기에서 각각의 고측 및 저측 MOSFETs의 몇몇 고유의 특징 및 필요 조건이 있다. 예를 들어, 낮은 온-상태 저항은 저측 MOSFET에 바람직하고, 낮은 게이트 전하를 가지는 고속 스위칭 특성은 고측 MOSFET에 바람직하다.
MOSFET 성능에 대하여 광범위 하게 이용된 메트릭스(metrics) 중 하나는 지정된 게이트 전압에서 드레인/소스 저항(drain-to-source resistance)을 곱한 게이트 전하로서 정의된 FOM이다.
MOSFET은 낮은 게이트 전하로 이루어질 수 있고, 따라서 낮은 값의 성능 지수(figure of merit)는 예를 들어 DC-DC 변환기에서 고측 MOSFET로서 이롭거나 유용할 것이다.
본 발명에 따른 구체예는 낮은 게이트 전하 및 낮은 FOM 값을 가지는 효율적인 및 새로운 금속/절연/반도체(MIS; metal/insulator/semiconductor) 장치(예를 들어, MOSFETs)를 제공한다.
하나의 구체예에서, 반도체 장치(예를 들어, MOSFET)는 트렌치형 구조부부(trench-like structures)의 제 1 그룹 및 트렌치형 구조부부의 제 2 그룹을 포함한다(간단하게, 트렌치형 구조부부는 트렌치로서 아래에서 참조될 수 있다). 제 1 그룹에서 각각의 트렌치는 게이트 금속(gate metal)에 접촉되는 게이트 전극(gate electrode)을 포함하며, 소스 금속(source metal)에 접촉되고 게이트 전극으로부터 절연되는 소스 전극(source electrode)을 포함한다. 제 2 그룹에서 각각의 트렌치는 이용이 불가능하다.
하나의 구체예에서, 소스 금속의 층(layer)은 이용되는 트렌치의 제 1 그룹 및 이용 불가능한 트렌치의 제 2 그룹을 가로지른다. 이러한 구체예에서, 각각의 이용 불가능한 트렌치는 단일 폴리실리콘(polysilicon) 영역을 포함한다. 실질적으로 각각의 이용 불가능한 트렌치의 폴리실리콘 영역은 이용되는 실리콘에서 소스 전극 및 게이트 전극과 동일한 평면에 있다. 각각의 이용 불가능한 트렌치의 폴리실리콘 영역은 반도체 장치의 활성 코어 영역 내 소스 금속층에 접촉되고, 또한 게이트 금속에 접촉된다. 대조적으로, 이용된 트렌치에서, 게이트 전극은 소스 전극 및 소스 금속층 사이에 배치되며, 소스 금속층으로부터 절연되나 게이트 금속에 접촉된다.
또한, 이용되는 트렌치에서, 소스 전극은 활성 코어 영역 외부의 소스 금속에 접촉되나 활성 코어 영역 내부의 소스 금속층으로부터 절연된다.
이용 불가능한 트렌치의 제 2 그룹에 이용되는 트렌치의 제 1 그룹이 삽입된다. 하나의 구체예에서, 이용된 트렌치의 제 1 그룹 및 이용 이용 불가능한 트렌치는 교대 방식(alternating fashion)으로 삽입된다. 하나의 구체예에서, 트렌치는 둘 중 하나의 이용이 불가능하다. 다른 구체예에서, 트렌치 3개 중 하나는 이용이 불가능하거나 트렌치 4개 중 하나는 이용이 불가능하다.
예상하지 않은 이익으로서, 트렌치의 1/2가 이용이 불가능한 경우, 예를 들어 드레인/소스 저항은 예상대로 두 배 대신에 두 배 미만으로 증가하고, 게이트 전하는 약 두 배 감소한다. 결과로서, 바람직하게 FOM의 값은 위에 기술된대로 이용 불가능하게 선택된 트렌치에 의해 감소된다.
하나의 구체예에서, 위에 기술된 반도체 장치의 특성은 MOSFET로 구형된다. 이러한 하나의 구체예에서, 반도체 장치의 특성은 DC-DC 변환기에서 저측 MOSFET에 결합된 고측 MOSFET로 구현된다.
본 발명의 이러한 또는 다른 목적 및 이점은 다양한 도면에 나타내어지고, 다음의 자세한 설명을 읽은 후 기술의 숙련자에게 인식될 것이다.
본 명세서에 포함되고 일부분을 형성하는 첨부된 도면은 본 발명의 구체예를 나타내며 본 발명의 원리를 설명하기 위해 제공된다. 동일한 번호는 도면 및 명세서를 통해 동일한 요소를 나타낸다.
도 1는 본 발명에 따른 구체예에서 반도체 장치 부분의 하향도(top-down view)를 나타낸다.
도 2는 본 발명에 따른 구체예에서 반도체 장치의 요소를 나타내는 단면도이다.
도 3은 본 발명에 따른 구체예에서 반도체 장치 부분의 하향도를 나타낸다.
도 4는 본 발명에 따른 구체예에서 반도체 장치를 조립하는 공정에 이용된 순서도 리스팅 마스크(flowchart listing masks)이다.
본 발명의 다음의 상세한 기술에 있어서, 다양한 특정 세부 사항은 본 발명의 철저한 이해를 제공하기 위하여 설명된다. 그러나 본 발명이 특성 세부 사항 없이 숙련될 수 있거나 특정 세부사항의 등량으로 숙련될 수 있는 것이 기술의 숙련자에게 인식될 수 있다. 다른 경우, 본 발명의 양상을 불필요하게 불분명하게 하지 않도록 공지된 방법, 절차, 구성요소 및 회로는 기술되지 않았다.
다음에 따르는 자세한 세부사항의 일부분은 반도체 장치를 제작하거나 장동시키는 작용의 순서, 논리 블럭, 프로세스, 및 다른 기호적 표면에 의하여 존재한다. 이러한 세부 사항 및 표면은 기술의 숙련자에게 맞추어 구성 요소를 더 효과적으로 전달하기 위하여 반도체 장치 제작의 기술로 숙련된 자에게 이용되는 수단이다. 본 응용에 있어서, 순서, 논리 블럭, 프로세스 또는 등등은 바람직한 결과를 유도하는 단계 또는 설명의 일관성 있는 시퀀스가 되도록 표현된다. 단계는 물리적 양의 물리적 조작을 필요로한다. 즉, 이러한 및 유사한 모든 용어는 적합한 물리적 양에 관련되며, 물리적 양에 적용되는 편리한 라벨인 것을 명심해야한다. 다음의 논의에 드러난대로 다른 방법으로 명확하게 진술되지 않는다면, 본 응용을 통하여 와 "형성하는(forming)", "수행하는(performing)", "생성하는(producing)", "증착하는(depositing)", "에칭하는(etching)" 기타 등등과 같은 용어를 이용하는 논의는 반도체 장치 제작 또는 작동의 실행 및 프로세스를 나타낸다.
도면은 일정한 비율로 도시된 것이 아니며, 구조부부의 일부만, 또한 이런 구조부를 형성하는 다양한 층이 도면이 도시될 수 있다. 게다가, 제작 과정과 단계는 여기에서 논의된 과정 및 단계에 따라 실행될 수도 있다; 다시 말하면, 여기에 도시되고 기술된 단계의 앞에, 중간 및/또는 후에 다수 과정 단계가 있을 수도 있다. 중요한 사실은, 본 발명에 따른 구체예는 이 다른 (아마 종래의) 과정 및 단계를 교란시키지 않고 이들과 함께 실행될 수 있다. 일반적으로 말하자면, 본 발명에 따른 구체예는 지엽적인 프로세스 및 단계에 상당히 영향을 주지 않고 종래의 과정의 일부를 대체할 수 있다.
반도체 장치의 제작을 위해 논의될 때 용어 "트렌치(trench)"는 일반적으로 물질 내에 형성된 자기 용량(empty volume)를 나타낸다. 이러한 트렌치는 이 후 다른 물질 또는 물질로 가득찰 수 있다. 반도체 장치의 제작을 위해 논의될 때 용어 "트렌치"는 일반적으로 한 때 결여된 트렌치 내에 형성된 구조부를 나타낸다. 또한 트렌치는 여기서 스트라이프(stripe)으로 나타내질 수 있다. 아래에 논의에서 용어 "트렌치"의 의미는 논의의 맥락 내에서 명백해질 것이다.
본 발명에 따른 구체예는 예를 들어, 동기 정류형 변환기(synchronous buck converter)와 같은 DC-DC(직류) 변환기에서 고측 MOSFETs로서 이용될 수 있는 MOSFET 장치와 같은 반도체 장치에서 낮은 게이트 전하 및 낮은 FOM 값을 이루도록 새로운 구조부에 관련된다.
도 1은 본 발명에 따른 구체예에서 반도체 장치(semiconductor device, 100)의 특정 소자를 나타내는 하향도(top-down view)이다. 반도체 장치에 포함될 수 있는 모든 소자는 도 1에 도시되지 않는다. 다중 레벨(Multiple levels)은 도 1에 나타낸다; 예를 들어 소스 금속층(source metal layer, 125)는 실제로 스트라이프(stripes, 111~116)를 가로지른다(점선의 위로).
도 1의 예에서, 장치(100)는 본질적으로 활성 코어 영역(active core region, 105)에서 서로 병렬로 있는 복수의 점선(또는 셀(cells))(111~116)을 포함한다. 활성 코어 영역(active core region, 105)은 도 1의 실선에 의해 점선(dashed lines)으로 구획된 영역이다.
도 2와 함께 더 기술되는 대로, 각각의 스트라이프(111~116)는 트렌치형 구조부(trench-like structure)이다. 또한 도 2와 함께 더 기술되는 대로, 몇몇의 스트라이프는 다른 것이 이용되는 동안 이용이 불가능하다. 이용 불가능한 스트라이프는 전기적으로 및 물리적으로 활성 코어 영역(105) 내에 소스 금속층(125)에 접촉되며, 또한 게이트 접촉부(137)를 통해 게이트 금속층(135)에 접촉된다. 이용된 스트라이프(이용가능한)는 활성 코어 영역(105) 내 소스 금속층(125)으로부터 절연되지만, 전기적으로 및 물리적으로 활성 코어 영역 외부의 소스 접촉부(127)을 통해 소스 금속층(125)에 접촉되는 소스 전극(도 2에 도시)을 포함하며, 전기적으로 및 물리적으로 게이트 접촉부(137)를 통해 게이트 금속층(135)에 접촉되는 에이트 전극(도 2에 도시)을 포함한다.
도 2는 본 발명에 따른 구체예에서 장치(100)의 단면도(도 1에서 라인 A-A를 따른)이다. 반도체 장치에 포함될 수 있는 모든 소자는 도 2에 도시되지 않는다.
4개의 트렌치형 구조부(111~114)가 도시된다. 단순히 논의하여, 트렌치형 구조부는 아래의 논의에서 트렌치로서 단순하게 나타낼 수 있다. 도 2의 방향(orientation)에서, 도 1의 방향으로서 트렌치(111~114)는 서로 병렬로 있다.
도 2의 예에서, 장치(100)는 제 1 (또는 버퍼(buffer))에피택셜층(epitaxial layer, 202) 및 제 2 에피텔셜층(204)을 포함한다. 또한 장치(100)는 제 1 에피택셜층(202) 아래의 드레인 영역(drain region)(미도시)일 수 있다.
바디 영역(body region, 206)(예를 들어, p 도핑(p-doped) 영역)은 나타낸대로 이웃하는 트렌치 사이에서 형성된다. 또한, 소스 영역(source regions, 208)(예를 들어, n+ 도핑(n+ doped) 영역)은 나타낸대로 이웃하는 트렌치 사이에서 형성된다. 소스 금속층(source metal layer, 125)은 트렌치(111~114)를 걸쳐(가로질러(traverses)) 연장된다. 아래에 기술된대로, 소스 금속층(source metal layer, 125)은 장치(100)의 활성 영역(105)(도 1)의 선택된 트렌치(예를 들어, 트렌치(112, 114))에서 전극으로부터 분리되지만, 활성 코어 영역의 다른 선택된 트렌치(예를 들어, 트렌치(111, 113))에서 전극과 접촉한다. 따라서, 도 2의 예에서, 트렌치(111, 113)는 이용이 불가능하고, 트렌치(112, 114)는 이용된다(이용가능하다).
트렌치(112, 114)는 스플릿 게이트(split gates)로서 나타낼 수 있다. 각각의 트렌치(112, 114)는 소스 전극(source electrode) 또는 쉴드 전극(shield electrode)으로서 나타낸 제 1 폴리실리콘(폴리-1) 영역(polysilicon (poly-1 ) region, 214)을 포함한다. 소스 전극(214)은 쉴드 산화물(shield oxide, 218)에 의해 인접한 에피택셜층(204)으로부터 분리되고, 게이트 전극(216)은 게이트 산화물(gate oxide, 220)에 의해 인접한 에피택셜층(204)으로부터 분리된다. 트렌치(112, 114)의 소스 전극(214)은 개재된 산화막(intervening oxide layer, 222)에 의해 트렌치(112, 114)의 게이트 전극(216)으로부터 절연된다. 트렌치(112, 114)에서, 게이트 전극(216)은 소스 전극(214) 및 소스 금속층(125) 사이에 위치한다. 게이트 전극(216)은 개재된 분리 산화막(intervening isolation oxide layer, 224)에 의해 소스 금속층(125)으로부터 절연된다. 도 1을 참조하여, 트렌치(112, 114)의 소스 전극(214)은 전기적으로 및 물리적으로 소스 접촉부(127)를 통해 소스 금속층(125)에 접촉되고, 트렌피(112, 114) 내부의 게이트 전극(216)은 전기적으로 및 물리적으로 게이트 접촉부(137)(도 1)를 통해 게이트 금속층(135)에 접촉된다.
도 2의 구체예에서, 각각의 이용이 불가능한 트렌치(111, 1143)는 소스 금속층(125)에 접촉되고, 게이트 금속층(135)(도 1)에 접촉되는 단일 폴리실리콘(폴리-1) 영역(235)을 포함한다. 이용 불가능한 트렌치(111, 114)의 폴리-1 영역은 실질적으로 이용되는 트렌치에서 소스 전극(214) 및 게이트 전극(216)과 동일한 평면에 있다. 도 2의 방향에서, 폴리-1 영역(235)의 상부는 게이트 전극(216)의 상부와 거의 일치하고, 폴리-1 영역(245)의 하부는 소스 전극(214)의 하부와 거의 일치한다. 폴리-1 영역(235)은 산화막(238)에 의해 인접한 에피택셜층(204)으로부터 분리된다.
상당하게, 폴리-1 영역(235)은 소스 금속층(125)으로부터 절연되지 않는다; 소스 금속층(125)은 전기적으로 및 물리적으로 폴리-1 영역(235)과 접촉된다. 게다가, 도 1을 참조하여, 트렌치(111, 114)의 폴리-1 영역(235)은 전기적으로 또는 물리적으로 소스 접촉부(127)을 통해 소스 금속층(125)에 접촉되고, 게이트 접촉부(137)를 통해 게이트 금속층(135)에 접촉된다.
따라서, 도 2의 예에서, 절반의 셀/스트라이프/트렌치(cells/stripes/trenches)가 이용되고(예를 들어, 트렌치(112, 114), 절반의 셀/스트라이프/트렌치가 이용 불가능하다(예를 들어, 트렌치(111, 113).
둘 중 하나의 셀/스트라이프/트렌치의 이용이 불가능하도록 셀/스트라이프/트렌치는 교대 방식으로 이용 불가능한 셀/스트라이프/트렌치로 개재된다. 즉, 장치(100)의 하향도를 나타내는 도 3에 도시된다. 다른 구체예에서, 코어 셀/스트라이프는 1/3(3개 중 하나가 이용 불가능한 셀/스트라이프/트렌치), 1/4, 1/5 등등으로 이용이 불가능할 수 있다.
위에 언급된대로, MOSFET 성능을 위해 광범위하게 이용된 매트릭스는 특정한 게이트 전압에서 드레인/소스 저항을 곱한 게이트 전하로서 정의된 FOM이다. 낮은 값의 FOM은 더 좋은 성능의 고측 MOSFETs로 전환시킨다.
전보다 큰 코어 영역을 이용하여, 절반의 코어 셀/스트라이프/트렌치가 이용되고 다른 절반의 코어 셀/스트라이프/트렌치의 이용이 불가능한 경우, 게이트 전하가 절반으로 감소할 것이며, 저항은 두 배로 증가할 것이다. 그러나, 여기에 기술된 것과 같이, 고밀도 셀 장치의 드리프트 영역(drift region)에 밀집한 전류가 있기 때문에, 영역으로부터 몇몇 연속된 저항이 존재한다. 몇몇의 코어 셀/스트라이프/트렌치의 이용이 불가능하여, 코어 셀/스트라이프의 한 측면 채널을 통해 흐르는 캐리어(carriers)는 전체 드리프트 영역을 이용하며, 영역으로부터 캐리어의 흐름을 위해 밀집한 작은 전류 및 작은 연속 저항이 존재한다. 따라서, 실제로, 전반적인 드레인/소스 저항은 절반의 코어 셀/스트라이프/트렌치의 이용이 불가능한 경우 두 배 보다 적게 증가한다.
한편, 게이트 전하는 활성 코어 셀 영역에 따라 비례적으로 감소한다. 드레인/소스 저항 및 게이트 전하로 결합된 영향의 결과로서, 더 우수한 FOM은 본 발명에 기술된 접근을 이용하여 이루어질 수 있다.
더 우수한 FOM은 표 1에 포함된 결과로 나타낸다. "Rsp4.5v(Core)"는 스트라이프 코어셀/스트라이프의 4.5V의 게이트 전하에서 드레인 및 소스 사이의 특정 저항을 나타낸다. "Rds(on) @4.5V typical"는 Power PAK® 1212 package에서 4.5V의 게이트 전압에서 드레인 및 소스 사이의 최종 생성 저항을 증명한다. "Qgsp4.5V"는 4.5V의 게이트 전하에서 장치 활성 영역(unit active area) 당 특정 게이트 전하를 나타낸다. "Qg4.5V"는 4.5 게이트 전압에서 전체 게이트 전하의 값을 나타낸다. FOM은 Qg4.5V 및 Rds(on) @4.5V typical의 생성물이다. 본 발명에 따른 구체예는 절반의 코어 셀/스트라이프/트렌치가 이용이 불가능한 경우, 약 32%로 FOM 값을 향상시킨다.
Figure 112013104584134-pct00001
예시 결과
도 4는 본 발명에 따른 구체예에서 이용 불가능한 스트라이프/트렌치 및 이용된 스트라이프/트렌치를 형성하기 위해 이용되는 마스크의 시퀀스(sequence)를 나타낸다. 다른 마스크 및 제장 공정 단계는 다음의 논의에 포함된 마스크로 이용될 수 있다. 아래의 논의는 위에 나타낸 이용 불가능한 트렌치를 형성하기 위해 도입되는 제작 공정의 변경을 강조한다. 도 4는 도 2를 참조하여 설명된다.
블럭(block, 401)에서, 트렌치 마스크(trench mask)는 빈 트렌치(empty trenches, 111~114)를 형성하기 위해 이용된다. 블럭(402)에서, 폴리-1이 트렌치에 증착된 후, 쉴드(소스) 폴리 에칭 블럭 마스크(shield (source) poly etch block mask)는 이용 불가능한 트렌치(111, 113)에서 폴리-1이 에칭으로 노출되지 않고 이용되는 트렌치(112, 114)에서 폴리-1이 에칭으로 노출되도록 이루어진다. 따라서, 이용 불가능한 트렌치(111, 113)에서 폴리-1은 에칭 백(etched back)되지 않으나, 이용되는 트렌치(112, 114)에서 폴리-1은 소스 전극(source electrodes, 214)를 형성하도록 에칭 백(etched back)된다.
블럭(403)에서, 활성 마스크는 얇아지는 이용 불가능한 트렌치(111, 113)를 나란히 하는 두꺼운 산화막(oxide layer, 238)을 방지하기 위해 이용되며, 폴리 2가 이용 불가능한 트렌치에 증착되는 것을 방지하기 위해 이용된다. 트렌치(112, 114)는 활성 마스크에 의해 보호되지 않아서, 게이트 산화물(gate oxide, 220)은 게이트 전극(216)을 형성하기 위해 트렌치(112, 114)에서 폴리-2 증착 전에 얇아진다.
블럭(404)에서, 게이트 폴리 에칭 블럭 마스크(gate poly etch block mask )는 폴리-2 영역의 에칭 백 동안 이용된다. 블럭(205)에서, 소스 임플란트 마스크(source implant mask)는 소스 영역(208)의 완전한 증착을 위해 이용된다. 블럭(406)에서, 바디 임플란트 마스크(body implant mask)는 바디 영역(206)의 완전한 증착을 위해 이용된다. 블럭(407~410)에서, 폴리 접촉부(poly contact), 코어 접촉부(core contact), 금속 에칭(metal etch) 및 패드 마스크(pad masks)는 각각 접촉부(135, 137)를 형성하기 위해 이용되고, 소스 금속 및 게이트 금속으로 전극(214, 216, 235)을 접촉하기 위해 이용된다.
따라서, 이용 불가능한 트렌치(111, 113)을 형성하기 위하여, 쉴드 폴리 에칭 블럭 마스크(shield poly etch block mask)(블럭(402)) 및 활성 마스크(블럭(403))는 도입되거나 변경된다. 따라서, 이용 불가능한 트렌치는 제작 공정을 상당히 교란시키지 않고 형성될 수 있다.
요약하여, 반도체 장치의 구체예 및 상기 반도체 장치의 제작 방법의 구체예가 기술된다. 본 발명에 따른 구체예는 고밀도 트렌치 전력 MOS 트랜지스터(trench power MOS transistors) 및 스플릿 게이트 구조부(split gate structure)를 가지는 전하 균형 MOSFET군(charge balance MOSFET family)에 이용될 수 있다. 본 발명에 따른 구체예는 고측 DC-DC 변환기응용에 적용될 수 있다.
본 발명의 특정한 구체예의 앞의 묘사는 설명 및 기술을 목적으로 제공되었다. 그들은 개시된 정확한 형태로 발명을 완전한 것으로 또는 제한하지 않으며, 상기 개시에 비추어 많은 수정 및 변이가 가능하다. 본 발명의 이론 및 그 실제 적용을 가장 잘 설명하기 위해 구체예가 선택되고 기술되고, 그로 인하여 기술분야의 숙련자가 본 발명을 가장 잘 이용할 수 있고 다양한 변형을 가지는 다양한 구체예가 특별한 용도로 관조되기에 적당하다. 본 발명의 범위는 여기에 추가된 청구항 및 그들의 동등안에 의해 정의되는 것으로 예정된다.
대략적으로 본 문서에 반도체 장치를 개시한다. 본 문서는 트렌치형 구조부의 제 1 그룹 및 트렌치형 구조부를 가지는 제 2 그룹을 포함하는 반도체 장치를 추가로 개시한다. 제 1 그룹에서 각각의 트렌치형 구조부는 게이트 금속에 접촉되는 게이트 전극 및 소스 금속에 접촉되는 소스 전극을 포함한다. 제 2 그룹에서 각각의 트렌치형 구조부는 이용이 불가능하다. 이용이 불가능한 트렌치형 구조부의 제 2 그룹은 트렌치형 구조부의 제 1 그룹으로 삽입된다.
여기에서 제공된 모든 요소 및 단계가 바람직하게 포함되는 것으로 이해된다. 이 요소 및 단계 중 일부가 생략되고 또는 기술분야의 숙련자에게 자명한 것으로 대체될 수도 있다.
개념:
본 문서에는 적어도 다음의 개념이 존재한다.
개념 1.
반도체 장치로서,
복수의 제 1 트렌치형 구조부;
상기 복수의 제 1 트렌치형 구조부로 삽입된 이용 불가능한 복수의 제 2 트렌치형 구조부를 포함하며,
각각의 상기 복수의 제 1 트렌치형 구조부는 게이트 금속(gate metal)에 접촉되는 게이트 전극(gate electrode) 및 소스 금속(source metal)에 접촉되는 소스 전극(source electrode)을 포함하는, 반도체 장치.
개념 2.
개념 1에 있어서,
각각의 상기 이용 불가능한 트렌치형 구조부는 상기 소스 금속에 접촉되고 상기 게이트 금속에 접촉되는 단일 폴리실리콘 영역(single polysilicon region)을 포함하는, 반도체 장치.
개념 3.
개념 2에 있어서,
상기 단일 폴리실리콘 영역은 실질적으로 상기 소스 전극 및 상기 게이트 전극과 동일한 평면에 있는, 반도체 장치.
개념 4.
개념 1에 있어서,
상기 복수의 제 1 트렌치형 구조부 및 상기 복수의 제 2 트렌치형 구조부는 교대로 삽입되는, 반도체 장치.
개념 5.
개념 1에 있어서,
적어도 두 개가 연속하는 상기 복수의 제 1 트렌치형 구조부는 이용 불가능한 트렌치형 구조부에 의해 제 1 복수의 다른 트렌치형 구조부로부터 분리되는, 반도체 장치.
개념 6.
개념 1에 있어서,
상기 복수의 제 1 트렌치형 구조부 및 상기 복수의 제 2 트렌치형 구조부를 가로지르는 상기 소스 금속층을 포함하며,
상기 소스 전극은 상기 반도체 장치의 활성 코어 영역(active core region) 외부의 상기 소스 금속에 접촉되며,
상기 소스 전극은 상기 활성 코어 영역 내부의 소스 금속층으로부터 절연되며,
상기 이용 불가능한 트렌치형 소자는 상기 활성 코어 영역 내부의 상기 소스 금속층에 접촉되는, 반도체 장치.
개념 7.
개념 1에 있어서,
상기 복수의 제 1 트렌치형 구조부 및 상기 복수의 제 2 트렌치형 구조부를 가로지르는 상기 소스 전극층을 포함하며,
상기 게이트 전극은 상기 소스 전극 및 상기 소스 전극층 사이에 위치하며,
상기 게이트 전극은 상기 금속의 상기 세리어으로부터 절연되는, 반도체 장치.
개념 8.
개념 1에 있어서,
상기 복수의 제 1 트렌치형 구조부 및 상기 복수의 제 2 트렌치형 구조부는 둘 중 하나의 트렌치형 구조부의 이용이 불가능하고; 셋 중 하나의 트렌치형 구조부가 이용 불가능하며; 넷 중 하나의 트렌치형 구조부가 이용이 불가능하게 이루어진 그룹에서 선택된 패턴에 배치되는, 반도체 장치.
개념 9.
개념 1에 있어서,
금속-산화물-반도체 전계 효과 트랜지스터(metal-oxide-semiconductor field-effect transistor; MOSTET)를 포함하는, 반도체 장치.
개념 10.
개념 9에 있어서,
상기 MOSFET는 DC-DC 변환기의 저측(MOSGET)에 결합되는 고측 MOSFET를 포함하는, 반도체 장치.
개념 11.
반도체 장치로서,
제 1 전극 영역(electrode region) 및 제 2 전극 영역을 포함하는 제 1 스플릿 게이트 구조부(split gate structure);
상기 제 1 스플릿 게이트 구조부와 병렬이며 게이트 금속과 접촉되어 폴리실리콘 영역을 포함하는 제 2 구조부; 및
상기 반도체 장치의 활성 영역 내의 상기 제 1 스플릿 게이트 구조부으로부터 절연되고 상기 활성 영역 내 상기 폴리실리콘 영역과 접촉하는 소스 금속층(source metal layer)을 포함하는, 반도체 장치.
개념 12.
개념 11에 있어서,
상기 제 1 전극 영역은 상기 활성 영역 외부의 소스 금속에 접촉되는 소스 전극을 포함하고,
상기 제 2 전극은 상기 활성 영역 외부의 게이트 금속에 접촉되는 게이트 전극을 포함하는, 반도체 장치.
개념 13.
개념 12에 있어서,
상기 게이트 전극은 상기 소스 금속 및 상기 소스 금속층 사이에 위치하며,
상기 게이트 전극은 상기 소스 금속층 및 상기 소스 전극으로부터 절연되는, 반도체 장치.
개념 14.
개념 11에 있어서,
상기 폴리실리콘 영역은 실질적으로 상기 제 1 전극 영역 및 상기 제 2 전극 영역과 동일한 평면에 있는, 반도체 장치.
개념 15.
개념 11에 있어서,
두 개의 전극 영역을 포함하는 제 2 스플릿 게이트 구조부를 더 포함하며,
상기 제 2 구조부는 상기 제 1 스플릿 게이트 구조부 및 상기 제 2 스플릿 구조부 사이에 위치하는, 반도체 장치.
개념 16.
개념 11에 있어서,
각각 두 개의 전극 영역을 포함하는, 적어도 두 개가 연속하는 스플릿 게이트 구조부를 더 포함하며,
상기 제 2 구조부는 상기 제 1 스플릿 게이트 구조부 및 상기 두 개가 연속하는 스플릿 구조부 사이에 위치하는, 반도체 장치.
개념 17.
반도체 장치로서,
산화물 영역에 의해 서로로부터 절연되는 제 1 폴리실리콘 영역 및 제 2 폴리실리콘 영역을 포함하는 제 1 트렌치형 구조부;
제 1 트렌치형 구조부와 병렬이며 제 3 폴리실리콘 영역을 포함하는 제 2 트렌치형 구조부; 및
상기 제 1 트렌치형 구조부 및 상기 제 2 트렌치형 구조부 둘 다를 가로지르는 소스 금속층을 포함하며,
상기 제 2 폴리실리콘 영역은 제 1 폴리실리콘 영역 및 상기 소스 금속층 사이에 위치하며, 상기 소스 금속층은 상기 제 2 폴리실리콘 영역으로부터 절연되고 상기 제 3 폴리실리콘 영역과 접촉되는, 반도체 장치.
개념 18.
개념 17에 있어서,
상기 제 1 폴리실리콘 영역은 상기 소스 금속층에 접촉된 소스 전극을 포함하고, 상기 제 2 폴리실리콘 영역은 게이트 금속에 접촉된 게이트 전극을 포함하며, 상기 제 3 실리콘 영역은 상기 금촉층 및 상기 게이트 금속에 접촉되는, 반도체 장치.
개념 19.
개념 17에 있어서,
상기 제 3 폴리실리콘 영역은 제 1 폴리실리콘 영역 및 제 2 폴리실리콘 영역과 동일한 평면에 있는, 반도체 장치.
개념 20.
개념 17에 있어서,
두 개의 폴리실리콘 영역을 포함하는 제 3 트렌치형 구조부를 더 포함하며,
상기 제 2 트렌치형 구조부는 상기 제 1 트렌치형 구조부 및 상기 제 3 트렌치형 구조부 사이에 위치하는, 반도체 장치.
개념 21.
개념 17에 있어서,
상기 제 1 트렌치형 구조부 및 상기 제 2 트렌치형 구조부에 병렬인 적어도 두 개가 연속하는 트렌치형 구조부를 더 포함하며,
각각의 상기 연속 트렌치형 구조부는 두 개의 전극 영역을 포함하고,
상기 제 2 트렌치형 구조부는 상기 제 1 트렌치형 구조부 및 상기 두 개가 연속하는 트렌치형 구조부 사이에 위치하는, 반도체 장치.

Claims (21)

  1. 반도체 장치(semiconductor device)로서,
    복수의 트렌치형 구조부를 포함하고,
    상기 복수의 트렌치형 구조부는,
    제 1의 복수의 트렌치형 구조부와,
    제 2의 복수의 트렌치형 구조부를 포함하되,
    상기 제 1의 복수의 트렌치형 구조부의 각 트렌치형 구조부는 게이트 금속(gate metal)에 접촉되는 게이트 전극(gate electrode) 및 소스 금속(source metal)에 접촉되는 소스 전극(source electrode)을 포함하고,
    상기 제 2의 복수의 트렌치형 구조부는 상기 제 1의 복수의 트렌치형 구조부와 교대 방식(alternating fashion)으로 상호 배치되는 이용 불가능한 트렌치형 구조부들을 포함하며,
    상기 각 이용 불가능한 트렌치형 구조부는, 상기 소스 금속(source metal)에 접촉되고 상기 게이트 금속(gate metal)에 접촉되는 단일 폴리실리콘 영역(single polysilicon region)을 포함하면서, 제 1 소스 영역(source region)과 제 2 소스 영역 모두에 인접해 있는
    반도체 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 단일 폴리실리콘 영역(single polysilicon region)은 상기 소스 전극 및 상기 게이트 전극과 동일한 평면에 있는
    반도체 장치.
  4. 삭제
  5. 삭제
  6. 제 1 항 또는 제 3 항에 있어서,
    상기 제 1의 복수의 트렌치형 구조부 및 상기 제 2의 복수의 트렌치형 구조부를 가로지르는 상기 소스 금속의 층(layer)을 포함하고,
    상기 소스 전극은 상기 반도체 장치의 활성 코어 영역(active core region) 외부의 상기 소스 금속에 접촉되며,
    상기 소스 전극은 상기 활성 코어 영역 내부의 상기 소스 금속층으로부터 절연되고,
    상기 이용 불가능한 트렌치형 구조부는 상기 활성 코어 영역 내부의 상기 소스 금속층에 접촉되는
    반도체 장치.
  7. 제 1 항 또는 제 3 항에 있어서,
    상기 제 1의 복수의 트렌치형 구조부 및 상기 제 2의 복수의 트렌치형 구조부를 가로지르는 상기 소스 금속의 층(layer)을 포함하고,
    상기 게이트 전극은 상기 소스 전극 및 상기 소스 금속의 층 사이에 위치하며,
    상기 게이트 전극은 상기 소스 금속의 상기 층으로부터 절연되는
    반도체 장치.
  8. 삭제
  9. 제 1 항 또는 제 3 항에 있어서,
    금속-산화물-반도체 전계 효과 트랜지스터(metal-oxide-semiconductor field-effect transistor; MOSFET)를 포함하는
    반도체 장치.
  10. 삭제
  11. 반도체 장치로서,
    복수의 트렌치형 구조부와 소스 금속층을 포함하고,
    상기 복수의 트렌치형 구조부는
    제 1의 복수의 스플릿 게이트 구조부(split gate structure)와,
    제 2의 복수의 제 2 구조부를 포함하며,
    각 스플릿 게이트 구조부는 제 1 전극 영역(electrode region) 및 제 2 전극 영역을 포함하고, 상기 제 1의 복수의 스플릿 게이트 구조부는 제 1 트렌치형 구조부를 구비하고,
    각 제 2 구조부는 게이트 금속과 접촉되는 폴리실리콘 영역을 포함하고, 상기 제 1의 복수의 스플릿 게이트 구조부는 상기 복수의 트렌치형 구조부의 절반을 포함하고, 상기 제 2의 복수의 제 2 구조부는 상기 복수의 트렌치형 구조부의 나머지를 포함하며,
    상기 제 2의 복수의 제 2 구조부는 상기 제 1의 복수의 스플릿 게이트 구조부와 교대 방식(alternating fashion)으로 상호 배치되며,
    상기 제 2의 복수의 제 2 구조부는 제 2 트렌치형 구조부를 구비하고, 제 1 소스 영역과 제 2 소스 영역이 상기 제 1 트렌치형 구조부와 상기 제 2 트렌치형 구조부 사이에 있으며, 상기 제 1 소스 영역은 상기 제 1 트렌치형 구조부에 인접해 있고, 상기 제 2 소스 영역은 상기 제 2 트렌치형 구조부에 인접해 있으며,
    상기 소스 금속층은 상기 반도체 장치의 활성 영역 내에서 상기 스플릿 게이트 구조부들로부터 절연되고 상기 활성 영역 내에서 상기 복수의 제 2 구조부의 각 폴리실리콘 영역과 접촉하는
    반도체 장치.
  12. 제 11 항에 있어서,
    상기 각 제 1 전극 영역은 상기 활성 영역 외부의 상기 소스 금속층에 접촉되는 소스 전극을 포함하고,
    상기 각 제 2 전극은 상기 활성 영역 외부의 상기 게이트 금속에 접촉되는 게이트 전극을 포함하는
    반도체 장치.
  13. 제 12 항에 있어서,
    상기 각 게이트 전극은 각각의 소스 전극 및 상기 소스 금속층 사이에 위치하며,
    상기 각 게이트 전극은 상기 소스 금속층 및 상기 각각의 소스 전극으로부터 절연되는
    반도체 장치.
  14. 제 11 항 또는 제 12 항에 있어서,
    상기 각 폴리실리콘 영역은 상기 각 제 1 전극 영역 및 상기 각 제 2 전극 영역과 동일한 평면에 있는
    반도체 장치.
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
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