DE112005003584B4 - Verfahren zum Herstellen eines Trench-Metalloxid-Halbleiter-Feldeffekttransistors - Google Patents

Verfahren zum Herstellen eines Trench-Metalloxid-Halbleiter-Feldeffekttransistors Download PDF

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Abstract

Verfahren zur Herstellung eines streifenzelligen Trench-Metalloxid-Halbleiter-Feldeffekttransistors (TMOSFET) mit den folgenden Schritten:
Abscheiden einer ersten Halbleiterschicht auf einem Halbleitersubstrat, wobei die erste Halbleiterschicht mit einem ersten Typ einer Verunreinigung und das Halbleitersubstrat mit einem zweiten Typ einer Verunreinigung dotiert werden;
Abscheiden einer zweiten Halbleiterschicht auf der ersten Halbleiterschicht;
Ätzen einer ersten Vielzahl von Gräben in der ersten Halbleiterschicht, der zweiten Halbleiterschicht und einem Abschnitt des Halbleitersubstrates, wobei die erste Vielzahl von Gräben parallel zueinander verläuft;
Ausbilden einer ersten dielektrischen Schicht in der ersten Vielzahl von Gräben;
Abscheiden einer ersten Polysiliciumschicht in der ersten Vielzahl von Gräben;
Abscheiden einer zweiten dielektrischen Schicht in der ersten Vielzahl von Gräben auf der ersten Polysiliciumschicht;
Dotieren der ersten Halbleiterschicht mit dem ersten Typ von Verunreinigung;
Dotieren eines Abschnittes der zweiten Halbleiterschicht gegenüber der ersten Halbleiterschicht mit dem zweiten Typ von Verunreinigung mit einer ersten Konzentration; und...

Description

  • Ausführungsformen dieser Offenbarung betreffen Metalloxid-Halbleiter-Feldeffekttransistoren (MOSFET), genauer gesagt Vertikal-MOSFET-Vorrichtungen mit einer Trench-Gate-Geometrie. Diese Offenbarung beschreibt einen Drainseiten-Gate-Trench-Metalloxid-Halbleiter-Feldeffekttransistor.
  • 1 zeigt eine perspektivische Schnittansicht eines streifigen Trench-Metalloxid-Halbleiter-Feldeffekttransistors (TMOSFET) 100 nach dem Stand der Technik. Der streifige TMOSFET 100 besitzt eine Vielzahl von Source-Kontakten 110, eine Vielzahl von Source-Bereichen 115, eine Vielzahl von Gate-Bereichen 120, eine Vielzahl von Gate-Isolatorbereichen 125, eine Vielzahl von Body-Bereichen 130, einen Drain-Bereich 135, 140 und einen Drain-Kontakt 145. Der Drain-Bereich 135, 140 kann wahlweise einen ersten Drain-Abschnitt 140 und einen zweiten Drain-Abschnitt 135 aufweisen.
  • Die Body-Bereiche 130 sind über dem Drain-Bereich 135, 140 angeordnet. Die Source-Bereiche 115, Gate-Bereiche 120 und die Gate-Isolatorbereiche 125 sind innerhalb der Bodybereiche 130 angeordnet. Die Gate-Bereiche 120 und die Gate-Isolatorbereiche 125 sind als parallele längliche Strukturen ausgebildet. Der Gate-Isolatorbereich 125 umgibt den Gate-Bereich 120. Somit sind die Gate-Bereiche 120 durch die Gate-Isolatorbereiche 125 gegenüber den umgebenden Bereichen elektrisch isoliert. Die Gate-Bereiche 120 sind gekoppelt, um ein gemeinsames Gate der Vorrichtung 100 zu bilden. Die Source-Bereiche 115 sind als parallele längliche Strukturen entlang dem Umfang der Gate-Isolatorbereiche 125 ausgebildet. Die Source-Bereiche 115 sind gekoppelt, um eine gemeinsame Source der Vorrichtung 100 über die Source-Kontakte 110 zu bilden. Obwohl eine Vielzahl von einzelnen Source-Kontakten 110 dargestellt ist, versteht es sich, dass die Source-Kontakte 110 auch als eine einzige leitende Schicht verwirklicht sein können, die sämtliche Source-Bereiche 115 miteinander verbindet. Die Source-Kontakte 110 verbinden ferner die Source-Bereiche 115 mit den Body-Bereichen 130.
  • Bei den Source-Bereichen 115 und dem Drain-Bereich 140 handelt es sich um einen stark n-dotierten (N+) Halbleiter, wie aus mit Phosphor oder Arsen dotiertes Silicium. Die Body-Bereiche 110 sind ein p-dotierter (P) Halbleiter, wie mit Bor dotiertes Silicium. Bei den Gate-Bereichen 120 handelt es sich um einen stark n-dotierten (N+) Halbleiter, wie Polysilicium, das mit Phosphor dotiert ist. Die Gate-Isolatorbereiche 125 können von einem Isolator, wie Siliciumdioxid, gebildet sein.
  • Wenn das Potential der Gate-Bereiche 120 relativ zu den Source-Bereichen 115 über die Schwellenspannung der Vorrichtung 100 erhöht wird, wird ein leitender Kanal im Body-Bereich 130 entlang dem Umfang der Gate-Isolatorbereiche 125 induziert. Der streifige TMSOFET 100 leitet dann Strom zwischen dem Drain-Bereich 140 und den Source-Bereichen 115. Die Vorrichtung 100 befindet sich daher in ihrem EIN-Zustand.
  • Wenn das Potential der Gate-Bereiche 120 unter die Schwellenspannung verringert wird, wird der Kanal nicht länger induziert. Infolgedessen bewirkt ein zwischen dem Drain-Bereich und die Source-Bereiche 115 gelegtes Spannungspotential einen Stromfluss dazwischen. Daher befindet sich die Vorrichtung 100 in ihrem AUS-Zustand, und der zwischen dem Body-Bereich 130 und dem Drain-Bereich 140 gebildete Übergang trägt die über Source und Drain gelegte Spannung.
  • Wenn der Drain-Bereich 135, 140 einen zweiten Drain-Abschnitt 135 aufweist, der über einem ersten Drain-Abschnitt 140 angeordnet ist, ist der zweite Abschnitt des Drain-Bereiches 135 ein schwach n-dotierter (N–) Halbleiter, wie mit Phosphor oder Arsen dotiertes Silicium, während der erste Abschnitt des Drain-Bereiches 140 ein stark n-dotierter (N+) Halbleiter, wie mit Phosphor oder Arsen dotiertes Silicium, ist. Der schwach n-dotierte zweite (N–) Abschnitt des Drain-Bereiches 135 führt zu einem Verarmungsbereich, der sich sowohl in die Body-Bereiche 130 als auch in den zweiten Abschnitt des Drain-Bereiches 135 erstreckt und auf diese Weise den Durchschlageffekt reduziert. Daher erhöht der schwach n-dotierte zweite (N–) Abschnitt des Drain-Bereiches 135 die Durchschlagspannung des streifigen TMOSFET 100.
  • Die Kanalbreite des streifigen TMOSFET 100 ist von der Länge der Vielzahl der Source-Bereiche 115 abhängig. Somit besitzt der streifige TMOSFET 100 ein großes Kanalbreiten-Längen-Verhältnis. Daher kann der streifige TMOSFET in vorteilhafter Weise für Leistungs-MOSFET-Anwendungsfälle, wie Schaltelemente in einem Impulsbreitenmodulations(PWM)spannungsregler, verwendet werden.
  • 2 zeigt eine perspektivische Schnittansicht eines geschlossenzelligen Trench-Metalloxid-Halbleiter-Feldeffekttransistors (TMOSFET) 200 gemäß dem Stand der Technik. Der geschlossenzellige TMOSFET 200 besitzt eine Vielzahl von Source-Kontakten 210, eine Vielzahl von Source-Bereichen 215, einen Gate-Bereich 220, einen Gate-Isolatorbereich 225, eine Vielzahl von Body-Bereichen 230, einen Drain-Bereich 235, 240 und einen Drain-Kontakt 245. Der Drain-Bereich 235, 240 kann wahlweise einen ersten Drain-Abschnitt 240 und einen zweiten Drain-Abschnitt 235 umfassen.
  • Die Body-Bereiche 230, die Source-Bereiche 215, der Gate-Bereich 220 und der Gate-Isolatorbereich 225 sind über dem Drain-Bereich 235, 240 angeordnet. Ein erster Abschnitt des Gate-Bereiches 220 und des Gate-Isolatorbereiches 225 ist als im wesentlichen parallele längliche Struktur 221 ausgebildet. Ein zweiter Abschnitt des Gate-Bereiches 220 und Gate-Isolations-Bereiches 225 ist als im wesentlichen normal-parallele längliche Struktur 222 ausgebildet. Der erste und zweite Abschnitt des Gate-Bereiches 220 sind miteinander verbunden und bilden eine Vielzahl von Zellen. Die Body-Bereiche 230 sind innerhalb der Vielzahl der Zellen angeordnet, die durch den Gate-Bereich 220 gebildet werden.
  • Der Gate-Isolatorbereich 225 umgibt den Gate-Bereich 220. Somit ist der Gate-Bereich 220 durch den Gate-Isolatorbereich 225 gegenüber den umgebenden Bereichen elektrisch isoliert. Die Source-Bereiche 215 sind in der Vielzahl der Zellen entlang dem Umfang des Gate-Isolatorbereiches 225 ausgebildet.
  • Die Source-Bereiche 215 sind miteinander verbunden, um eine gemeinsame Source der Vorrichtung 200 über die Source-Kontakte 210 zu bilden. Obwohl eine Vielzahl von einzelnen Source-Kontakten 210 gezeigt ist, versteht es sich, dass die Source-Kontakte 210 auch als Vielzahl von leitenden Streifen, von denen jeder eine Vielzahl von Source-Bereichen 215 verbindet, als einzelne leitende Schicht, die sämtliche Source-Bereiche 215 miteinander verbindet, o. ä. ausgebildet sein können. Die Source-Kontakte 210 verbinden ferner die Source-Bereiche 215 mit den Body-Bereichen 230.
  • Bei den Source-Bereichen 215 und dem Drain-Bereich 240 handelt es sich um einen stark n-dotierten (+N) Halbleiter, wie mit Phosphor oder Arsen dotiertes Silicium. Die Body-Bereiche 230 sind ein p-dotierter (P) Halbleiter, wie mit Bor dotiertes Silicium. Bei dem Gate-Bereich 220 handelt es sich um einen stark n-dotierten Halbleiter (N+), wie mit Phosphor dotiertes Polysilicium. Bei dem Gate-Isolatorbereich 225 kann es sich um einen Isolator, wie Siliciumdioxid, handeln.
  • Wenn das Potential des Gate-Bereiches 220 relativ zu den Source-Bereichen 215 über die Schwellenspannung der Vorrichtung 200 angehoben wird, wird ein leitender Kanal im Body-Bereich 230 entlang dem Umfang des Gate-Isolatorereiches 225 induziert. Die Vorrichtung 200 leitet dann Strom zwischen dem Drain-Bereich 240 und den Source-Bereichen 215. Die Vorrichtung 200 befindet sich daher in ihrem EIN-Zustand.
  • Wenn das Potential des Gate-Bereiches 220 unter die Schwellenspannung reduziert wird, wird der Kanal nicht länger induziert. Infolgedessen bewirkt ein zwischen den Drain-Bereich 240 und die Source-Bereiche 215 gelegtes Spannungspotential keinen Stromfluss hierzwischen. Daher befindet sich die Vorrichtung in ihrem AUS-Zustand, und der durch den Body-Bereich 230 und den Drain-Bereich 240 gebildete Übergang trägt die über Source und Drain gelegte Spannung.
  • Wenn der Drain-Bereich 235, 240 einen zweiten Abschnitt 235 aufweist, der über einem ersten Abschnitt 240 angeordnet ist, ist der zweite Abschnitt des Drain-Bereiches 235 als schwach n-dotierter (N–) Halbleiter ausgebildet, wie mit Phosphor oder Arsen dotiertes Silicium, und ist der erste Abschnitt des Drain-Bereiches 240 ein stark n-dotierter (N+) Halbleiter, wie mit Phosphor dotiertes Silicium. Der zweite schwach n-dotierte (N–) Abschnitt des Drain-Bereiches 235 führt zu einem Verarmungsbereich, der sich sowohl in die Body-Bereiche 230 als auch in den zweiten Abschnitt des Drain-Bereiches 235 erstreckt und auf diese Weise den Durchschlageffekt reduziert. Daher erhöht der zweite schwach n-dotierte (N–) Abschnitt des Drain-Bereiches 235 die Durchschlagspannung des geschlossenzelligen TMOSFET 200.
  • Die Kanalbreite des geschlossenzelligen TMOSFET 200 ist von der Summe der Breiten der Source-Bereiche 215 abhängig. Somit erhöht die Geometrie des geschlossenzelligen TMOSFET 200 in vorteilhafter Weise die Breite des Kanalbereiches im Vergleich zum streifigen TMOSFET 100. Daher besitzt der geschlossenzellige TMOSFET 200 einen relativ niedrigen Kanalwiderstand (d. h. Ein-Widerstand) im Vergleich zur Geometrie des streifigen TMOSFET 100. Durch den niedrigen Kanalwiderstand wird die im geschlossenzelligen TMOSFET 200 vernichtete Energie im Vergleich zum streifigen TMOSFET 100 reduziert.
  • In entsprechender Weise ist die Gate-Drain-Kapazität des geschlossenzelligen TMOSFET 220 vom Überlappungsbereich zwischen dem Boden des Gate-Bereiches 220 und dem Drain-Bereich 240 abhängig. Daher leidet die Geometrie des geschlossenzelligen TMOSFET 200 im Vergleich zum streifigen MOSFET 100 an einer höheren Gate-Drain-Kapazität. Diese relativ hohe Gate-Drain-Kapazität begrenzt die Schaltgeschwindigkeit des geschlossenzelligen TMOSFET 200 im Vergleich zum streifigen TMOSFET 100.
  • Die Herstellung einer Trench-Halbleitervorrichtung mit einer dicken oberen Isolierschicht ist in US 2001/0036704 A1 beschrieben. Die Herstellungsschritte umfassen: a) Ätzen des Grabens, b) Bereitstellen der unteren Isolierschicht an den Grabenwänden, c) Ablagern einer weiteren Schicht eines anderen Materials auf der unteren Isolierschicht, d) Ablagern eines Füllmaterials auf der weiteren Schicht, das aus einem anderen Material besteht als die weitere Schicht, e) Wegätzen der weiteren Schicht von dem oberen Teil der Grabenwände, während das Füllmaterial als Ätzmaske benutzt wird, um einen Raum benachbart zu dem oberen Teil der Grabenwände auszubilden, während die weitere Schicht in dem unteren Teil des Grabens belassen wird und f) Bereitstellen der dicken oberen Isolierschicht in dem Raum benachbart des oberen Teils der Grabenwände.
  • Ein vertikaler MOS Transistor und ein Verfahren zu seiner Herstellung ist in US 2001/0 023 959 A1 beschrieben. US 5 760 440 A beschreibt einen weiteren MOSFET.
  • Ein Verfahren zur Herstellung einer elektrisch leitenden Verbindung zwischen einer ersten und einer zweiten vergrabenen Halbleiterschicht ist in DE 102 39 310 A1 beschrieben. Das Verfahren umfasst die Schritte: Herstellen einer Aussparung, die sich, ausgehend von der Vorderseite, bis in die erste Schicht erstreckt, Einbringen von Dotierstoffatomen des ersten oder zweiten Leistungstyps über die Aussparung in einen Grenzbereich zwischen der ersten Schicht und der zweiten Schicht, um eine stärker als die erste Schicht dotierte Verbindungszone in dem Grenzbereich zu erzeugen, die mit der zweiten Schicht eine Tunneldiode bildet.
  • Daher sehen die hier beschriebenen Ausführungsformen einen Trench-Metalloxid-Halbleiter-Feldeffekttransistor (TMOSFET) vor, dessen Gate- und Drain-Bereiche sich auf der gleichen Seite befinden, während der Source-Bereich gegenüber angeordnet ist. Ausführungsformen sehen einen streifigen oder geschlossenzelligen TMOSFET mit einem EIN-Widerstand vor, der im wesentlichen dem eines streifigen oder geschlossenzelligen TMOSFET entspricht. Ferner sehen Ausführungsformen einen streifigen oder geschlossenzelligen TMOSFET vor, der eine niedrige Gate-Drain-Kapazität besitzt.
  • Des weiteren sehen Ausführungsformen einen streifigen oder geschlossenzelligen TMOSFET vor, der einen Source-Bereich, einen über dem Source-Bereich angeordneten Body-Bereich, einen über dem Body-Bereich angeordneten Drift-Bereich und einen über dem Drift-Bereich angeordneten Drain-Bereich aufweist. Ein Gate-Bereich ist über dem Source-Bereich und benachbart zum Body-Bereich angeordnet. Ein Gate-Isola-torbereich isoliert den Gate-Bereich elektrisch gegenüber dem Source-Bereich, Body-Bereich, Drift-Bereich und Drain-Bereich. Der Body-Bereich ist elektrisch mit dem Source-Bereich verbunden.
  • Ausführungsformen der Erfindung sehen ein Verfahren zum Herstellen eines streifigen oder geschlossenzelligen TMOSFET vor. Das Herstellverfahren umfasst das Wachsenlassen einer p-dotierten epitaxialen Sliciumschicht auf einem n-dotier-ten Siliciumsubstrat und das Wachsenlassen einer n-doierten epitaxialen Siliciumschicht auf der p-dotierten Siliciumschicht. Die abgeschiedenen epitaxialen Siliciumschichten und ein Abschnitt des Substrates werden selektiv geätzt, um einen Satz von Gräben (trenches) auszubilden. Das benachbart zu den Gräben angeordnete Silicium wird oxidiert, um einen Gate-Oxidbereich auszubilden. Ein erster Abschnitt der Gräben wird mit einem Polysilicium gefüllt, während der restliche Abschnitt der Gräben mit einem Dielektrikum gefüllt wird. Verunreinigungen vom N-Typ werden implantiert, um Drift-Bereiche und Drain-Bereiche auszubilden. Eine Verunreinigung vom P-Typ wird implantiert, um den Body-Bereich des N-Kanal-MOSFET auszubilden.
  • Die vorliegende Erfindung wird nachfolgend anhand von Ausführungsbeispielen in Verbindung mit der Zeichnung im einzelnen erläutert. In der Zeichnung bezeichnen gleiche Bezugszeichen entsprechende Elemente. Im einzelnen zeigen:
  • 1 eine perspektivische Schnittansicht eines streifigen Trench-Metalloxid-Halbleiter-Feldeffekttransistors (TMOSFET) gemäß dem Stand der Technik;
  • 2 eine perspektivische Schnittansicht eines geschlossenzelligen Trench-Metalloxid-Halbleiter-Feldeffekttransistors (TMOSFET) gemäß dem Stand der Technik;
  • 3 eine perspektivische Schnittansicht eines streifigen Zell-Trench-Metalloxid-Halb-leiter-Feldeffekttransistors (TMOSFET);
  • 4 eine perspektivische Schnittansicht eines anderen streifigen Zell-Trench-Metalloxid-Halbleiter-Feldeffekttransistors (TMOSFET);
  • 5A–5D ein Ablaufdiagramm eines Verfahrens zum Herstellen eines streifigen Zell-Trench-Metalloxid-Halbleiter-Feldeffekttransistors (TMOSFET) gemäß einer Ausführungsform der vorliegenden Erfindung;
  • 6A–6O eine Draufsicht im Schnitt von diversen Phasen der Herstellung eines streifigen Zell-Trench-Metalloxid-Halbleiter-Feldeffekttransistors (TMOSFET) gemäß einer Ausführungsform der vorliegenden Erfindung;
  • 7 eine perspektivische Schnittansicht eines geschlossenzelligen Trench-Metalloxid-Halbleiter-Feldeffekttransistors (TMOSFET);
  • 8A–8D ein Ablaufdiagramm eines Verfahrens zum Herstellen eines geschlossenzelligen Trench-Metalloxid-Halbleiter-Feldeffekttransistors (TMOSFET) gemäß einer Ausführungsform der vorliegenden Erfindung;
  • 9A–9O eine Draufsicht im Schnitt von diversen Phasen der Herstellung eines geschlossenzelligen Trench-Metalloxid-Halbleiter-Feldeffekttransistors (TMOSFET) gemäß einer Ausführungsform der vorliegenden Erfindung;
  • 10A–10D ein Ablaufdiagramm eines Verfahrens zum Herstellen eines geschlossenzelligen Trench-Metalloxid-Halbleiter-Feldeffekttransistors (TMOSFET) gemäß einer anderen Ausführungsform der vorliegenden Erfindung; und
  • 11A–11N eine Draufsicht im Schnitt von diversen Phasen der Herstellung eines geschlossenzelligen Trench-Metalloxid-Halbleiter-Feldeffekttransistors (TMOSFET) gemäß einer anderen Ausführungsform der vorliegenden Erfindung.
  • Es wird nunmehr im einzelnen auf die Ausführungsformen der Erfindung Bezug genommen, von der Beispiele in den Zeichnungen dargestellt sind. Obwohl die Erfindung in Verbindung mit diesen Ausführungsformen beschrieben wird, versteht es sich, dass die Erfindung nicht auf diese Ausführungsformen begrenzt sein soll. Vielmehr soll die Erfindung auch Alternativen, Modifikationen und äquivalente Ausführungsformen abdecken, die von der Lehre der Erfindung, wie sie in den Patentansprüchen wiedergegeben ist, umfasst werden. Des weiteren sind in der nachfolgenden detaillierten Beschreibung der vorliegenden Erfindung zahlreiche spezielle Einzelheiten wiedergegeben, um für ein gründliches Verständnis der vorliegenden Erfindung zu sorgen. Es versteht sich jedoch, dass die vorliegende Erfindung auch ohne diese speziellen Einzelheiten realisiert werden kann. In anderen Fällen sind bekannte Verfahren, Komponenten und Schaltungen nicht im einzelnen beschrieben worden, um Aspekte der vorliegenden Erfindung nicht unnötig zu verbergen.
  • 3 zeigt eine perspektivische Schnittansicht eines streifigen Zell-Trench-Metalloxid-Halbleiter-Feldeffekt-transistors (TMOSFET) 300. Der streifige Zell-TMOSFET 300 besitzt einen Source-Kontakt 310, einen Source-Bereich 315, eine Vielzahl von Gate-Bereichen 320, eine Vielzahl von Gate-Isolatorbereichen 325, eine Vielzahl von Body-Be-reichen 330, eine Vielzahl von Drift-Bereichen 335, eine Vielzahl von Drain-Bereichen 340 und einen Drain-Kontakt 345. Der streifige Zell-TMOSFET 300 kann des weiteren einen ersten Source-Body-Kontaktbereich 350, einen zweiten Source-Body-Kontaktbereiche 355 und einen Source-Body-Kontaktisolatorbereich 360 aufweisen.
  • Die Vielzahl der Gate-Bereiche 320, die Vielzahl der Gate-Isolatorbereiche 325, die Vielzahl der Body-Bereiche 330, die Vielzahl der Drift-Bereiche 335 und die Vielzahl der Drain-Bereiche 340 sind über dem Source-Bereich 315 angeordnet. Die Gate-Bereiche 320 und die Gate-Isolatorbereiche 325 sind als im wesentlichen parallele längliche Strukturen ausgebildet. Die Body-Bereiche 330 sind über dem Source-Bereich 315 und zwischen den parallelen länglichen Strukturen, die von den Gate-Bereichen 320 und Gate-Isolatorbereichen 325 gebildet werden, angeordnet. Die Drift-Bereiche 335 sind über den Body-Bereichen 330 und zwischen den parallelen länglichen Strukturen, die von den Gate-Bereichen 320 und den Gate-Isolatorbereichen 325 gebildet werden, angeordnet. Die Drain-Bereiche 340 sind über den Drift-Bereichen 335 und zwischen den parallelen länglichen Strukturen, die von den Gate-Bereichen 320 und den Gate-Isolatorbereichen 325 gebildet werden, angeordnet.
  • Die Gate-Bereiche 320 sind von entsprechenden Gate-Isolatorbereichen 325 umgeben. Somit sind die Gate-Bereiche 320 gegenüber den umgebenden Bereichen (d. h. Source-Bereich 315, Body-Bereiche 330, Drift-Bereiche 335, Drain-Bereiche 340 und Drain-Kontakt 345) durch die Gate-Isolatorbereiche 325 isoliert. Obwohl nicht gezeigt, sind die Gate-Bereiche 320 miteinander verbunden (d. h. im Umfangsbereich der Vorrichtung über einen Gate-Kontakt). Die Vielzahl der Drain-Bereiche 340 ist miteinander verbunden, um über den Drain-Kontakt 345 einen gemeinsamen Drain-Anschluss zu bilden. Aus der obigen Beschreibung geht hervor, dass bei dem vorliegenden streifigen TMOSFET 300 dessen Gate-Bereiche 320 und Drain-Bereiche 340 im wesentlichen auf der gleichen Seite angeordnet sind.
  • Bei einer Ausführungsform können der Source-Bereich 315 und die Drain-Bereiche 340 von einem stark n-dotierten (N+) Halbleiter, wie mit Phosphor oder Arsen dotiertem Silicium, gebildet werden. Bei den Body-Bereichen 330 kann es sich um einen p-dotierten (P) Halbleiter, wie mit Bor dotiertes Silicium, handeln. Die Drift-Bereiche können einen schwach n-dotierten (N–) Halbleiter, wie mit Phosphor oder Arsen dotiertes Silicium, bilden. Bei den Gate-Bereichen 320 kann es sich um einen stark n-dotierten (N+) oder p-dotierten (P+) Halbleiter, wie mit Phosphor oder Arsen dotiertes Polysilicium oder mit Bor dotiertes Polysilicium, handeln. Der Gate-Isolatorbereich 325 kann von einem Oxid, wie Siliciumdioxid, gebildet sein.
  • Bei einer anderen Ausführungsform können der Source-Bereich 315 und die Drain-Bereiche 340 von einem stark p-dortierten (P+) Halbleiter, wie mit Bor dotiertem Silicium, gebildet werden. Bei den Body-Bereichen 330 kann es sich um einen schwach n-dotierten (N–) Halbleiter, wie mit Phosphor oder Arsen dotiertes Silicium, handeln. Die Drift-Bereiche können von einem schwach p-dotierten (P–) Halbleiter, wie mit Bor dotiertem Silicium, gebildet sein. Die Gate-Bereiche 320 können ein stark n-dotierter (N+) oder p-dotierter (P+) Halbleiter, wie mit Phosphor oder Arsen dotiertes Polysilicium oder mit Bor dotiertes Polysilicium, sein. Bei dem Gate-Isolatorbereich 325 kann es sich um ein Oxid, wie Siliciumdioxid, handeln.
  • Die Body-Bereiche 330 sind mit dem Source-Bereich 315 elektrisch verbunden. Bei einer Ausführungsform sind die Body-Bereiche 330 über den ersten und zweiten Source-Body-Kontaktbereich 350, 355 mit dem Source-Bereich 315 verbunden. Die zweiten Source-Body-Kontaktbereiche 355 werden von einem Silicid, wie Wolframsilicid, gebildet. Bei den ersten Source-Body-Kontaktbereichen 350 handelt es sich um einen stark p-dotierten (P+) Halbleiter, wie mit Bor dotiertes Silicium. Die Source-Body-Kontaktbereiche 350, 355 sind durch den Source-Body-Kontaktisolatorbereich 360 gegenüber den umgebenden Bereichen (d. h. Drift-Bereichen 335) elektrisch isoliert. Bei einer Ausführungsform kann der Source-Body-Kontaktisolatorbereich 360 von einem Oxid, wie Siliciumdioxid o. ä., gebildet sein. Bei einer anderen Ausführungsform kann der Source-Body-Kontaktisolatorbereich 360 von p-dotiertem Polysilicium, Siliciumnitrid o. ä. gebildet sein.
  • Wenn das Potential der Gate-Bereiche 320 relativ zum Source-Bereich 315 über die Schwellenspannung der Vorrichtung 300 erhöht wird, wird ein leitender Kanal in den Body-Bereichen 330 entlang dem Umfang der Gate-Isolatorbereiche 325 induziert. Die Vorrichtung 300 leitet dann Strom zwischen der Vielzahl der Drain-Bereiche 340 und dem Source-Bereich 315. Sie befindet sich daher in ihrem EIN-Zustand. Wenn das Potential der Vielzahl der Gate-Bereiche 320 unter die Schwellenspannung verringert wird, wird der Kanal nicht länger induziert. Infolgedessen bewirkt ein zwischen die Vielzahl der Drain-Bereiche 340 und den Source-Bereich 315 gelegtes Spannungspotential nicht, dass ein Strom dazwischen fließt. Daher befindet sich die Vorrichtung 300 in ihrem AUS-Zustand und trägt der Übergang des Body-Bereiches 330 und des Drift-Bereiches 335 die über den Source-Bereich 315 und die Drain-Bereiche 340 gelegte Spannung.
  • Die Breite des Kanals ist von der Summe der Längen der Drain-Bereiche 340 abhängig. Die Breite des Kanalbereiches entspricht daher im wesentlichen dem streifigen Zell-TMOFET 100 des Standes der Technik. Daher entspricht der EIN-Widerstand (Rds-on) der Vorrichtung 300 im wesentlichen dem des streifigen Zell-TMOSFET 100 des Standes der Technik.
  • Im streifigen Zell-TMOSFET des Standes der Technik findet ein Leitungsdraht Verwendung, um den Source-Anschluss an eine externe Vorrichtung anzuschließen. Der Source-Leitungsdraht erhöht die effektive Induktanz des Source-Anschlusses im streifigen Zell-TMOSFET 100 des Standes der Technik. Der Source-Anschluss des vorliegenden streifigen Zell-TMOSFET 300 kann direkt an einen PCB oder einen streifigen Zell-TMOSFET des Standes der Technik angeschlossen werden (d. h. der Source-Kontakt bedeckt den Boden des Blocks und kann an einen PCB o. ä. wellengelötet sein). Der Leitungsdraht des Source-Anschlusses kann eliminiert werden, so dass auf diese Weise die effektive Source-Induktanz reduziert wird.
  • Der vorliegende streifige Zell-TMOSFET 300 kann so hergestellt werden, dass die Gate-Bereiche 320 die Drain-Bereiche 340 nicht überlappen. Daher wird die Trennung der Gate-Bereiche 320 und Drain-Bereiche 340 verstärkt. Somit kann die Gate-Drain-Kapazität (Cgd) im Vergleich zu dem streifigen Zell-TMOSFET 100 des Standes der Technik wesentlich reduziert werden. Beispielsweise überlappen bei einer Ausführungsform die Gate-Bereiche die Body-Bereiche beträchtlich und die Drift-Bereiche oder Drain-Bereiche nicht wesentlich.
  • Ferner besitzt der vorliegende streifige Zell-TMOSFET 300 eine relativ große Gate-Source-Kapazität (Cgs) infolge der Überlappung der Gate-Bereiche 320 mit dem Source-Bereich 315. Daher ist die Gate-Source-Kapazität (Cgs) des vorliegenden streifigen Zell-TMOSFET 300 generell größer als die Gate-Source-Kapazität (Cgs) des streifigen Zell-TMOSFET 100 des Standes der Technik. Daher ist das Verhältnis zwischen der Gate-Drain-Kapazität (Cgd) und der Source-Drain-Kapa-zität (Cgs) des vorliegenden streifigen Zell-TMOSFET 300 geringer (d. h. besser) als das des streifigen Zell-TMOSFET 100 des Standes der Technik. Es versteht sich ferner, dass das Verhältnis zwischen der Gate-Drain-Kapazität (Cgd) und der Gate-Source-Kapazität (Cgs) eingestellt werden kann, indem die Dicke des Abschnittes der Gate-Oxidbereiche 325 benachbart zum Source-Bereich 315 und/oder des Abschnittes der Gate-Isolatorbereiche 325 benachbart zu den Drain-Bereichen 340 eingestellt wird.
  • Die Überlappung zwischen den Gate-Bereichen 320 und den Drift-Bereichen 335 bewirkt einen Anstieg in der Akkumulation im leitenden Kanal während des EIN-Zustandes der Vorrichtung 300. Wenn sich daher die Gate-Bereiche 320 so weit erstrecken, dass sie die Body-Bereiche 330 und die Drift-Bereiche 335 überlappen, kann der EIN-Widerstand (Rds-on) des vorliegenden streifigen Zell-TMOSFET 300 weiter reduziert werden.
  • In 4 ist eine perspektivische Schnittansicht eines anderen streifigen Zell-Trench-Metalloxid-Halbleiter-Feldeffekttransisotors (TMOSFET) 400 gezeigt. Der streifige Zell-MOSFET 400 entspricht dem der 3 unter Hinzufügung einer Vielzahl von Supersource-Bereichen 365. Diese Supersource-Bereiche 365 sind als im wesentlichen parallele längliche Strukturen ausgebildet, die über den Gate-Bereichen 320 angeordnet sind. Die Gate-Isolatorbereiche umgeben auch die Supersource-Bereiche 365 und isolieren die Supersource-Bereiche 365 gegenüber den umgebenden Bereichen (d. h. Gate-Bereichen 320, Body-Bereichen 330, Drift-Bereichen 335, Drain-Bereichen 340 und Drain-Kontakt 345) elektrisch.
  • Obwohl nicht gezeigt, sind die Supersource-Bereiche 365 elektrisch mit dem Source-Bereich 315 verbunden (d. h. über einen Kontakt im Umfangsbereich). Die Supersource-Bereiche 365 könnenden EIN-Widerstand (Rds-on) erniedrigen und die Durchschlagspannung im AUS-Zustand erhöhen.
  • Der Drain-Kontakt 345 ist in einem im wesentlichen weggeschnittenen Zustand dargestellt, um die streifige Zellstruktur in größeren Einzelheiten aufzuzeigen. Es versteht sich jedoch, dass der Drain-Kontakt 345 die Oberfläche des Kernbereiches des vorliegenden streifigen Zell-TMOSFET 400 überlagert.
  • Die 5A–5D zeigen ein Ablaufdiagramm eines Verfahrens zum Herstellen eines streifigen Zell-Trench-Metalloxid-Halbleiter-Feldeffekttransistors (TMOSFET) gemäß einer Ausführungsform der vorliegenden Erfindung. Das Verfahren zum Herstellen des streifigen Zell-TMOSFET gemäß einer Ausführungsform der Erfindung ist in den 6A–6O gezeigt. Wie in den 5A und 6A dargestellt, beginnt das Verfahren bei 502 mit diversen Anfangsprozessen mit einem Substrat 502', wie Reinigen, Abscheiden, Dotieren, Ätzen und/oder ä. Bei einer Ausführungsform umfasst das Substrat 502' stark mit Phosphor dotiertes Silicium (N+). Es versteht sich, dass das Halbleitersubstrat 502' bei Beendigung des Herstellprozesses im wesentlichen einen Source-Bereich des TMOSFET besitzt.
  • Bei 504 wird eine erste Halbleiterschicht 504' auf epitaxiale Weise auf dem Substrat 502' abgeschieden. Bei einer Ausführungsform umfasst die erste Halbleiterschicht 504' p-dotiertes (P) Silicium. Das epitaxiale abgeschiedene Silicium kann dotiert werden, um die gewünschte Verunreinigung, wie Bor, in die epitaxiale Reaktionskammer einzuführen. Alternativ dazu kann das epitaxiale Dotieren der ersten Halbleiterschicht 504' über eine Hochenergieimplantation mit einem Dotiermittel vom p-Typ, wie Bor, erreicht werden.
  • Bei 506 wird eine zweite Halbleiterschicht 506' epitaxial auf der ersten Halbleiterschicht 504' abgeschieden. Bei einer Ausführungsform umfasst die zweite Halbleiterschicht 506' schwach p-dotiertes (P–) Silicium. Das epitaxiale abgeschiedene Silicium kann dotiert werden, indem die gewünschte Verunreinigung, wie Bor, in die Reaktionskammer eingeführt wird. Alternativ dazu kann die Dotierung der zweiten Halbleiterschicht 506' über eine Hochenergieimplantation mit einem Dotiermittel vom p-Typ, wie Bor, erreicht werden.
  • Bei einem optionalen Prozess 508 wird eine Opferoxidschicht 508' auf der zweiten Halbleiterschicht 506' ausgebildet. Bei einer Ausführungsform wird das Opferoxid 508' ausgebildet, indem die Oberfläche der zweiten Halbleiterschicht 506' oxidiert wird. Bei 510 wird ein Photoresist abgeschieden und über irgendeinen bekannten Lithographieprozess gemustert, um eine Gate-Trench-Resistschicht 510' auszubilden.
  • Bei 512 werden die freiliegenden Abschnitte der Opferoxidschicht 508', der zweiten Halbleiterschicht 506', der ersten Halbleiterschicht 504' und eines Abschnittes des Substrates 502' über irgendein bekanntes anisotropes Ätzverfahren (d. h. Trockenätzen) geätzt. Bei einer Ausführungsform interagiert ein ionisches Ätzmittel mit der Opferoxidschicht 508', der zweiten Halbleiterschicht 506', der ersten Halbleiterschicht 504' und dem Substrat 502', das durch die Gate-Trench-Resistschicht 510' freigelegt wurde. Der Ätzprozess führt zu einer Vielzahl von Gräben 512' (trenches), die als im wesentlichen parallele Strukturen ausgebildet werden.
  • Bei 514 wird die Gate-Trench-Resistschicht 510' unter Verwendung eines geeigneten Resiststrippers oder Anwendung eines Resistveraschungsprozesses entfernt. Bei 516 wird eine dielektrische Schicht 516' auf den Wänden der ersten Vielzahl von Gräben 512' ausgebildet. Bei einer Ausführungsform wird die dielektrische Schicht 516' durch Oxidieren der freiliegenden Oberfläche des Siliciums ausgebildet, um eine Siliciumdioxidschicht zu erzeugen. Die entstandene dielektrische Schicht 516' entlang den Gräbenwänden bildet einen ersten Abschnitt der Gate-Isolatorbereiche.
  • Bei 518 wird eine Polysiliciumschicht in der ersten Vielzahl der Gräben 512' abgeschieden. Bei einer Ausführungsform wird das Polysilicium in den Gräben 512' über ein Verfahren, wie die Zersetzung eines Silans (SiH4), abgeschieden. Das Polysilicium wird mit einer Verunreinigung vom n-Typ, wie Phosphor oder Arsen, dotiert. Das Polysilicium kann dotiert werden, indem die Verunreinigung während des Abscheidungsprozesses eingeführt wird. Bei 520 wird ein Rückätzprozess durchgeführt, um überschüssiges Polysiliciummaterial zu entfernen und die Gate-Bereiche 520' auszubilden. Die Polysiliciumschicht wird so zurückgeätzt, dass die gewünschte Trennung/Überlappung zwischen dem von der Polysiliciumschicht im Graben ausgebildeten Gate-Bereich und den nachfolgend ausgebildeten Body-, Drift- und Drain-Bereichen erreicht wird. Bei einer Ausführungsform wird das überschüssige Polysilicium durch einen Kombination eines chemisch-mechanischen Polierprozesses (CMP) und eines anisotropen Ätzverfahrens entfernt.
  • Bei einer optionalen Ausführungsform wird eine dielektrische Schicht über den Gate-Bereichen 520' ausgebildet. Bei einer Ausführungsform wird das Polysilicium der Gate-Bereiche 512' oxidiert, um eine Siliciumdioxidschicht zu erzeugen. Eine zweite Polysiliciumschicht wird über der auf den Gate-Bereichen 520' gebildeten dielektrischen Schicht abgeschieden. Ein anderer Rückätzprozess wird benutzt, um Supersource-Bereiche aus der zweiten Polysiliciumschicht auszubilden.
  • Wie in den 5B und 6B gezeigt, wird eine dielektrische Schicht in der ersten Vielzahl von Gräben 512' bei 522 abgeschieden. Bei einer Ausführungsform wird die dielektrische Schicht in den Gräben über ein Verfahren, wie die Zersetzung von Tetraethlorthosilicat (TEOS) oder eine Plasmafüllung mit hoher Dichte (HDP), abgeschieden. Bei 524 wird überschüssiges dielektrisches Material entfernt, um die Gate-Isolatorbereiche 524' zu vervollständigen. Bei einer Ausführungsform wird das überschüssige dielektrische Material über einen chemisch-mechanischen Polierprozess (CMP) entfernt.
  • Bei 526 wird die erste Halbleiterschicht 504' p-dotiert, um die Dotierungskonzentration zur Ausbildung von Body-Bereichen 526' zwischen der ersten Vielzahl der Gräben 512' einzustellen. Bei einer Ausführungsform wird mit dem Dotierungsprozess eine Verunreinigung 527' vom p-Typ, wie Bor, in die erste Halbleiterschicht 504' implantiert. Bei 528 wird ein thermischer Zyklus benutzt, um die implantierte Verunreinigung im wesentlichen durch die Tiefe der ersten Halbleiterschicht 504' zu treiben (d. h. zu diffundieren) und auf diese Weise die Body-Bereiche 526' zu bilden. Bei 530 wird die zweite Halbleiterschicht 506' n-dotiert. Bei einer Ausführungsform wird mit dem Dotierungsprozess eine Verunreinigung 531' vom n-Typ, wie Phosphor oder Arsen, in die zweite Halbleiterschicht 506' implantiert. Bei 532 wird ein zweiter thermischer Zyklus benutzt, um die implantierte Verunreinigung im wesentlichen durch die Tiefe der zweiten Halbleiterschicht 506' zu treiben (d. h. zu diffundieren). Bei 534 wird der obere Abschnitt der zweiten Halbleiterschicht 506' stark n-dotiert, um die Drain-Anschlüsse 534' im oberen Abschnitt und die Drift-Bereiche 530' im unteren Abschnitt der zweiten Halbleiterschicht 506' zwischen der ersten Vielzahl von Gräben 512' auszubilden. Bei einer Ausführungsform wird mit dem Dotierungsprozess eine Verunreinigung 533' vom n-Typ, wie Phosphor oder Arsen, in den oberen Abschnitt der zweiten Halbleiterschicht 506' implantiert. Bei 536 kann ein dritter thermischer Zyklus benutzt werden, um das dritte Implantat so zu treiben, dass die gewünschte Tiefe der Drain-Bereiche 534' erreicht wird.
  • In einem optionalen Prozess 538 wird eine zweite Opferoxidschicht 538' auf dem Wafer ausgebildet. Bei einer Ausführungsform wird die Opferoxidschicht 538' durch Oxidieren der Oberfläche des Wafers erzeugt. Bei 542 wird ein Photoresist abgeschieden und über irgendeinen bekannten Lithographieprozess gemustert, um eine Source-Body-Kontakt-Trench-Resistschicht 542' auszubilden.
  • Wie in den 5C und 6J gezeigt, werden die freiliegenden Abschnitte der zweiten Opferoxidschicht 538', der Drain-Bereiche 534' und der Drift-Bereiche 530' über irgendein bekanntes anisotropes Ätzverfahren bei 544 geätzt. Bei einer Ausführungsform interagiert ein ionisches Ätzmittel mit der Opferoxidschicht 538', den Drain-Bereichen 534' und den Drift-Bereichen 530', die durch die Source-Body-Kontakt-Trench-Resistschicht 542' freigelegt wurden. Durch den Ätzprozess wird eine zweite Vielzahl von im wesentlichen parallelen Gräben 544' ausgebildet. Jeder der zweiten Vielzahl der Gräben 544' wird zwischen jedem der ersten Vielzahl von Gräben 512' angeordnet.
  • Bei 546 wird der freiliegende Abschnitt der Body-Bereiche 526' stark p-dotiert um erste Source-Body-Kontakte 516' zu erzeugen. Bei einer Ausführungsform wird durch den Dotierungsprozess eine Verunreinigung 545' vom p-Typ, wie Bor, in die Body-Bereiche 526' implantiert. Ein thermischer Zyklus kann benutzt werden, um das Source-Body-Implantat im wesentlichen durch die freiliegenden Abschnitte der Body-Bereiche 526' zu treiben. Es versteht sich, dass ein Teil des Implantates seitlich in den benachbarten nichtfreigelegten Abschnitt der Body-Bereiche 526' diffundiert.
  • Bei 548 wird die Source-Body-Kontakt-Trench-Resistschicht 542' unter Verwendung eines geeigneten Resiststrippers oder unter Anwendung eines Resistveraschungsprozesses entfernt. Bei 550 wird eine dielektrische Schicht 550' auf den Wänden der zweiten Vielzahl von Gräben 544' ausgebildet. Bei einer Ausführungsform wird die dielektrische Schicht 550' durch Oxidieren der freiliegenden Oberfläche des Siliciums erzeugt, um eine Siliciumdioxidschicht auszubilden.
  • Bei 552 werden die am Boden der zweiten Vielzahl der Gräben 544' ausgebildete dielektrische Schicht und die freiliegenden Abschnitte der Body-Bereiche 526' über irgendein bekanntes anisotropes Ätzverfahren geätzt. Der Ätzprozess wird durchgeführt, bis sich die zweite Vielzahl der Gräben 552' teilweise in den Source-Bereich 502' (d. h. das Substrat) erstreckt. Der Ätzprozess lässt die benachbarten Abschnitte der Body-Bereiche 526' und des Source-Bereiches 502' frei, während die Drift-Bereiche 530' und die Drain-Bereiche durch die dielektrische Schicht 550' entlang den Seitenwänden geschützt bleiben. Es versteht sich, dass die Abschnitte des Source-Body-Kontaktimplantates, die seitlich in die nichtfreigelegten Abschnitte der Body-Bereiche 526' diffundiert sind, nach dem vorliegenden Ätzprozess im wesentlichen zurückbleiben. Die zurückbleibenden Abschnitte des Source-Body-Kontaktimplantates bilden erste Source-Body-Kontakte.
  • Bei 554 wird eine erste Metallschicht 554' in den Böden der zweiten Vielzahl von Gräben 552' abgeschieden und mit dem Source-Bereich 502' und den Body-Bereichen 526' reagieren gelassen. Bei einer Ausführungsform wird Titan gesputtert und rasch thermisch abgekühlt, um Titansilicid (TiSi) entlang den freigelegten Abschnitten des Source-Bereiches 502' und der Body-Bereiche 526' auszubilden. Das Titansilicid bildet zweite Source-Body-Kontakte 556', die in Kombination mit den ersten Source-Body-Kontakten 546' die Body-Bereiche 526' mit dem Source-Bereich 502' elektrisch verbinden. Bei 556 werden die nichtreagierten Abschnitte des Metalls entlang den mit dem Dielektrikum beschichteten Wänden des Source-Body-Grabens geätzt.
  • Bei 558 wird ein zweites Dielektrikum in der zweiten Vielzahl von Gräben 552' abgeschieden, um Source-Body-Isolatorbereiche 560' zu bilden. Bei einer Ausführungsform wird das Dielektrikum in den Gräben 552' durch ein Verfahren, wie die Zersetzung von Tetraethlorthosilicat (TEOS) oder eine Plasmafüllung (HDP) mit hoher Dichte, abgeschieden.
  • Bei 564 wird ein Photoresist abgeschieden und über irgendein bekanntes Lithographieverfahren gemustert, um eine Gate-Kontakt-Resistschicht (nicht gezeigt) zu erzeugen. Die Gate-Kontakte werden im Umfang ausgebildet (nicht gezeigt). Bei 566 wird der freiliegende Abschnitt der Gate-Isolatoren 524' über irgendein bekanntes anisotropes Ätzverfahren (nicht gezeigt) geätzt. Bei einer Ausführungsform interagiert ein ionisches Ätzmittel mit dem durch die Gate-Kontakt-Resistschicht freigelegten Gate-Oxid. Die Gate-Kontakt-Öffnungen erstrecken sich nach unten bis zu den Gates 520'. Bei 568 wird die Gate-Kontakt-Resistschicht unter Verwendung eines geeigneten Resiststrippers oder unter Anwendung eines Resistveraschungsprozesses (nicht gezeigt) entfernt.
  • Bei 570 wird ein Photoresist abgeschieden und über irgendein bekanntes Lithographieverfahren gemustert, um eine Drain-Kontakt-Resistschicht (nicht gezeigt) auszubilden. Bei 572 wird der freiliegende Abschnitt des dritten Opferoxides über irgendein bekanntes anisotropes Ätzverfahren (nicht gezeigt) geätzt. Bei einer Ausführungsform interagiert ein ionisches Ätzmittel mit dem dritten Opferoxid und überschüssigem zweiten dielektrischen Material zur Ausbildung von Drain-Kontakt-Öffnungen. Diese Drain-Kontakt-Öffnungen erstrecken sich nach unten bis zu den Drain-Bereichen. Bei 574 wird die Drain-Kontakt-Resistschicht unter Verwendung eines geeigneten Resiststrippers oder unter Anwendung eines Resistveraschungsprozesses entfernt.
  • Bei 576 wird eine zweite Metallschicht auf dem Wafer abgeschieden. Bei einer Ausführungsform wird die zweite Metallschicht, wie Aluminium, über irgendein bekanntes Verfahren, wie Sputtern, abgeschieden. Die zweite Metallschicht deckt die oberen Enden der Drain-Anschlüsse 534', der Gate-Isolatoren 524' und der Source-Body-Kontaktisolatoren 560' ab. Die zweite Metallschicht erstreckt sich nach unten in die Gate-Kontaktöffnungen, um einen elektrischen Kontakt mit den Gates 520' herzustellen, und nach unten in die Drain-Kontaktöffnungen, um einen elektrischen Kontakt mit den Drain-Anschlüssen herzustellen. Die zweite Metallschicht wird dann unter Anwendung einer Photoresistmaske und eines Selektivätzverfahrens zur Ausbildung einer Gate-Kontaktschicht (nicht gezeigt) und einer Drain-Kontakt-schicht 578' bei 578 gemustert.
  • Bei 584 wird die Herstellung mit diversen Rückseitenverfahren fortgesetzt, um einen Source-Kontakt auszubilden. Diese verschiedenen Prozesse umfassen typischerweise Ätzen, Abscheiden, Dotieren, Reinigen, Abkühlen, Passivieren, Trennen und/oder ä.
  • 7 zeigt eine perspektivische Schnittansicht eines geschlossenzelligen Trench-Metalloxid-Halbleiter-Feldeffekttransistors (TMOSFET) 700. Der geschlossenzellige TMOSFET 700 besitzt einen Source-Kontakt 710, einen Source-Bereich 715, einen Gate-Bereich 720, einen Gate-Isolatorbereich 725, eine Vielzahl von Body-Bereichen 730, eine Vielzahl von Drift-Bereichen 735, eine Vielzahl von Drain-Bereichen 740 und einen Drain-Kontakt 745. Der geschlossenzellige TMOSFET 700 kann ferner eine Vielzahl von ersten Source-Body-Kontaktbereichen 750, eine Vielzahl von zweiten Source-Body-Kontaktbereichen 755 und eine Vielzahl von Source-Body-Kontaktisolatorbereichen 760 aufweisen.
  • Der Gate-Bereich 720, der Gate-Isolatorbereich 725, die Vielzahl der Body-Bereiche 730, die Vielzahl der Drift-Bereiche 735 und die Vielzahl der Drain-Bereiche 740 sind über dem Source-Bereich 715 angeordnet. Ein erster Abschnitt des Gate-Bereiches 720 und der Gate-Isolatorbereich 725 sind als im wesentlichen parallele längliche Strukturen ausgebildet. Ein zweiter Abschnitt des Gate-Bereiches 620 und der Gate-Isolatorbereich 625 sind als im wesentlichen normal-parallele längliche Strukturen ausgebildet (d. h. in der Oberflächenebene des Wafers besitzen der zweite Abschnitt des Gate-Bereiches und der Gate-Isolatorbereich eine Vielzahl von im wesentlichen parallelen länglichen Strukturen, die unter rechten Winkeln zum ersten Abschnitt des Gate-Bereiches und Gate-Isolatorbereiches ausgebildet sind). Der erste und zweite Abschnitt des Gate-Bereiches 720 sind miteinander verbunden und bilden eine Vielzahl von Zellen. Die Body-Bereiche 730 sind in der Vielzahl der Zellen und über dem Source-Bereich 715 angeordnet. Die Drift Bereiche 735 sind in der Vielzahl von Zellen und über den Body-Bereichen 730 angeordnet. Die Drain-Bereiche 740 sind in der Vielzahl der Zellen und über den Drift-Bereichen 735 angeordnet. Der Drain-Kontakt 745 ist im wesentlichen weggeschnitten dargestellt, um die geschlossenzellige Struktur in größeren Einzelheiten zu zeigen. Es versteht sich jedoch, dass der Drain-Kontakt 745 die gesamte Oberfläche des Kernbereiches überlagert.
  • Der Gate-Bereich 720 wird vom Gate-Isolatorbereich 725 umgeben. Somit ist der Gate-Bereich 720 durch den Gate-Isolatorbereich 725 gegenüber den umgebenden Bereichen (d. h. Source-Bereich 715, Body-Bereichen 730, Drift-Bereichen 735, Drain-Bereichen 740 und Drain-Kontakt 745) elektrisch isoliert. Die Vielzahl der Drain-Bereiche 740 ist miteinander verbunden, um einen gemeinsamen Drain-Anschluss der Vorrichtung durch den Drain-Kontakt 745 zu bilden. Aus der obigen Beschreibung wird deutlich, dass sich bei dem vorliegenden geschlossenzelligen TMOSFET 700 dessen Gate- und Drain-Anschluss auf der gleichen Seite befinden.
  • Bei einer Ausführungsform können der Source-Bereich 715 und die Drain-Bereiche 740 von einem stark n-dotierten (N+) Halbleiter, wie mit Phosphor oder Arsen dotiertem Silicium, gebildet sein. Bei den Body-Bereichen 730 kann es sich um einen p-dotierten (P) Halbleiter, wie mit Bor dotiertes Silicium, handeln Die Drift-Bereiche 735 können einen schwach n-dotierten (N–) Halbleiter, wie mit Phosphor oder Arsen dotiertes Silicium, umfassen. Bei dem Gate-Bereich 720 kann es sich um einen stark n-dotierten (N+) oder p-dotierten (P+) Halbleiter handeln, wie mit Phosphor oder Arsen dotiertes Polysilicium oder mit Bor dotiertes Polysilicium. Der Gate-Isolatorbereich 725 kann von einem Oxid, wie Siliciumdioxid, gebildet sein.
  • Bei einer anderen Ausführungsform können der Source-Bereich 715 und die Drain-Bereiche 740 von einem stark p-dotierten (P+) Halbleiter, wie mit Bor dotiertem Silicium, gebildet sein. Bei den Body-Bereichen 730 kann es sich um einen schwach n-dotierten (N–) Halbleiter, wie mit Phosphor oder Arsen dotiertes Silicium, handeln. Die Drift-Bereiche 735 können von einem schwach p-dotierten (P–) Halbleiter, wie mit Bor dotiertem Silicium, gebildet sein. Bei dem Gate-Bereich 720 kann es sich um einen stark p-dotierten (P+) oder n-dotierten (N+) Halbleiter, wie mit Bor dotiertes Polysilicium oder mit Phosphor oder Arsen dotiertes Polysilicium, handeln. Der Gate-Isolatorbereich 725 kann von einem Oxid, wie Siliciumdioxid, gebildet sein.
  • Die Body-Bereiche 730 sind mit dem Source-Bereich 715 elektrisch verbunden. Bei einer Ausführungsform sind die Body-Bereiche 730 mit dem Source-Bereich 715 über den ersten und zweiten Source-Body-Kontaktbereich 750, 755 verbunden. Bei den zweiten Source-Body-Kontaktbereichen 750 kann es sich um Silicid, wie Wolframsilicid, handeln. Bei den ersten Source-Body-Kontaktbereichen 755 kann es sich um einen stark p-dotierten (P+) Halbleiter, wie mit Bor dotiertes Silicium, handeln. Die Source-Body-Kontaktbereiche 750, 755 sind durch den Source-Body-Kontaktisolatorbereich 760 gegenüber den umgebenden Drift-Bereichen 735 elektrisch isoliert. Bei einer Ausführungsform kann der Source-Body-Kontaktisolatorbereich 760 von einem Oxid, wie Siliciumdioxid, gebildet sein. Bei einer anderen Ausführungsform kann es sich bei dem Source-Body-Kontaktisolatorbereich 760 um p-dotiertes Polysilicium, Siliciumnitrid o. ä. handeln. Die Source-Body-Kontaktbereiche 750, 755 und Source-Body-Isolatorbereiche 760 sind im wesentlichen in der Mitte einer jeden Zelle ausgebildet. Die vordere Ecke der Schnittansicht ist weggeschnitten, um die Struktur der Source-Body-Kontaktbereiche 750 755 und Source-Body-Isolatorbereiche 760 in größeren Einzelheiten zu zeigen.
  • Wenn das Potential des Gate-Bereiches 720 relativ zu den Source-Bereichen 715 über die Schwellenspannung der Vorrichtung 700 erhöht wird, wird ein leitender Kanal im Body-Bereich 730 entlang dem Umfang des Gate-Isolatorbereiches 725 induziert. Die Vorrichtung 700 leitet dann Strom zwischen der Vielzahl der Drain-Bereiche 740 und dem Source-Bereich 715. Die Vorrichtung befindet sich daher in ihrem EIN-Zustand. Wenn das Potential der Vielzahl der Gate-Bereiche 720 unter die Schwellenspannung verringert wird, wird der Kanal nicht länger induziert. Infolgedessen bewirkt ein Spannungspotential, das zwischen die Vielzahl der Drain-Bereiche 740 und den Source-Bereich 715 gelegt wird, keinen Stromfluss dazwischen. Daher befindet sich die Vorrichtung 700 in ihrem AUS-Zustand und trägt der Übergang zwischen dem Body-Bereich 730 und dem Drift-Bereich 735 die über den Source-Bereich 715 und die Drain-Bereiche 740 gelegte Spannung.
  • Die Breite des Kanals ist von der Summe des Umfanges der Drain-Bereiche 740 benachbart zum Gate-Isolatorbereich 725 abhängig. Die Breite des Kanalbereiches entspricht daher im wesentlichen dem geschlossenzelligen TMOSFET 200 des Standes der Technik. Daher entspricht der EIN-Widerstand (Rds-on) der Vorrichtung 700 im wesentlichen dem des geschlossenzelligen TMOSFET 200 des Standes der Technik.
  • Bei dem geschlossenzelligen TMOSFET 200 des Standes der Technik findet ein Leitungsdraht Verwendung, um den Source-Anschluss auf dem Block an eine externe Vorrichtung anzuschließen. Der Source-Leitungsdraht erhöht die effektive Induktanz der Source im geschlossenzelligen TMOSFET 200 des Standes der Technik. Der Source-Anschluss des vorliegenden geschlossenzelligen TMOSFET 700 kann direkt an einen PCT oder einen geschlossenzelligen TMOSFET 200 des Standes der Technik angeschlossen werden (d. h. der Source-Kontakt deckt den Boden des Blockes ab und kann an eine PCT o. ä. wellengelötet sein). Der Leitungsdraht der Source kann eliminiert werden, so dass daher die effektive Source-Induktanz des vorliegenden geschlossenzelligen TMOSFET 700 reduziert wird.
  • Der vorliegende geschlossenzellige TMOSFET 700 kann so hergestellt werden, dass der Gate-Bereich 720 die Drain-Bereiche 740 nicht überlappt. Daher wird die Trennung zwischen dem Gate-Bereich 720 und den Drain-Bereichen 740 erhöht. Durch die erhöhte Trennung wird die Gate-Drain-Kapazität (Cgd) erniedrigt. Daher wird die Gate-Drain-Kapazität (Cgd) des vorliegenden geschlossenzelligen TMOSFET 700 im Vergleich zum geschlossenzelligen TMOSFET 200 des Standes der Technik verringert.
  • Des weiteren besitzt der vorliegende geschlossenzellige TMOSFET 700 eine relativ große Gate-Source-Kapazität (Cgs) aufgrund der Überlappung des Gate-Bereiches 720 mit dem Source-Bereich 715. Daher ist die Gate-Source-Kapazität (Cgs) des vorliegenden geschlossenzelligen TMOSFET 700 generell größer als die Gate-Source-Kapazität (Cgs) des geschlossenzelligen TMOSFET 200 des Standes der Technik. Das Verhältnis zwischen der Gate-Drain-Kapazität (Cgd) und der Source-Drain-Kapazität (Cgs) des vorliegenden geschlossenzelligen TMOSFET 700 ist geringer (d. h. besser) als bei dem geschlossenzelligen TMOSFET 200 des Standes der Technik. Es versteht sich ferner, dass das Verhältnis zwischen der Gate-Drain-Kapazität (Cgd) und der Gate-Source-Kapazität (Cgs) eingestellt werden kann, indem die Dicke des Abschnittes des Gate-Isolatorbereiches 725 benachbart zum Source-Bereich 715 und/oder des Abschnittes des Gate-Isolatorbereiches 725 benachbart zu den Drain-Bereichen 740 eingestellt wird.
  • Die Überlappung zwischen dem Gate-Bereich 725 und den Drift-Bereichen 735 bewirkt einen Anstieg in der Akkumulation im Leitungskanal während des EIN-Zustandes der Vorrichtung 700. Wenn sich daher der Gate-Bereich 720 so weit erstreckt, dass er die Body-Bereiche 730 und die Drift-Bereiche 735 überlappt, kann der Ein-Widerstand (Rds-on) des vorliegenden geschlossenzelligen TMOSFET 700 weiter verringert werden.
  • Obwohl nicht gezeigt, versteht es sich, dass der geschlossenzellige TMOSFET 700 ferner einen Supersource-Bereich aufweisen kann. Dieser Supersource-Bereich ist als im wesentlichen parallele längliche Struktur ausgebildet, die über dem Gate-Bereich 720 angeordnet ist. Der Gate-Isolatorbereich 725 umgibt ebenfalls den Supersource-Bereich und isoliert den Supersource-Bereich gegenüber den umgebenden Bereichen (d. h. Gate-Bereich 720, Body-Bereiche 730, Drift-Bereiche 735, Drain-Bereiche 740 und Drain-Kontakt 745) elektrisch. Der Supersource-Bereich ist elektrisch mit dem Source-Bereich 715 verbunden (d. h. über einen Kontakt im Umfangsbereich). Der Supersource-Bereich kann ferner den EIN-Zustand-Widerstand (Rds-on) verringern und die Durchschlagspannung im AUS-Zustand des geschlossen zelligen TMOSFET 700 erhöhen.
  • In den 8A–8D ist ein Ablaufdiagramm eines Verfahrens zur Herstellung eines geschlossenzelligen Trench-Metalloxid-Halbleiter-Feldeffekttransistors (TMOSFET) gemäß einer Ausführungsform der vorliegenden Erfindung dargestellt. Das Verfahren zur Herstellung des geschlossenzelligen TMOSFET gemäß einer Ausführungsform der vorliegenden Erfindung ist in den 9A–9N gezeigt. Wie die 8A und 9A zeigen, beginnt der Prozess bei 802 mit diversen Anfangsverfahren, die an einem Substrat 802 durchgeführt werden, wie Reinigen, Abscheiden, Dotieren, Ätzen und/oder ä. Bei einer Ausführungsform umfasst das Substrat 802' stark mit Phosphor (N+) dotiertes Silicium. Das Halbleitersubstrat 802' besitzt im wesentlichen einen Source-Bereich des TMOSFET nach Beendigung des Herstellprozesses.
  • Bei 804 wird eine erste Halbleiterschicht 804' epitaxial auf dem Substrat 802' abgeschieden. Bei einer Ausführungsform umfasst die erste Halbleiterschicht 804' stark p-dotiertes (P+) Silicium. Das epitaxial abgeschiedene Silicium kann dotiert werden, indem die gewünschte Verunreinigung, wie Bor, in die epitaxiale Reaktionskammer eingeführt wird. Alternativ dazu kann das Dotieren der ersten Haltleiterschicht über eine Hochenergieimplantation mit einem Dotierungsmittel vom p-Typ, wie Bor, durchgeführt werden.
  • Bei 806 wird eine zweite Halbleiterschicht 806' epitaxial auf der ersten Halbleiterschicht 804' abgeschieden. Bei einer Ausführungsform umfasst die zweite Halbleiterschicht 806' n-dotiertes (N) Silicium. Das epitaxial abgeschiedene Silicium kann dotiert werden, indem die gewünschte Verunreinigung, wie Phosphor oder Arsen, in die Reaktionskammer eingeführt wird. Alternativ dazu kann das Dotieren der zweiten Halbleiterschicht über eine Hochenergieimplantation mit einem Dotierungsmittel vom n-Typ, wie Phosphor oder Arsen, durchgeführt werden.
  • In einem optionalen Prozess 808 wird eine erste Opferoxidschicht 808' auf der zweiten Halbleiterschicht 806' ausgebildet. Bei einer Ausführungsform wird die Opferoxidschicht 808' ausgebildet, indem die Oberfläche der zweiten Halbleiterschicht 806' oxidiert wird. Bei 810 wird ein Photoresist abgeschieden und über irgendein bekanntes Lithographieverfahren gemustert, um eine Gate-Trench-Resistschicht 810' auszubilden.
  • Bei 812 werden die freiliegenden Abschnitte der Opferoxidschicht 808', der zweiten Halbleiterschicht 806', der ersten Halbleiterschicht 804' und eines Abschnittes des Substrates 802' über irgendein bekanntes anisotropes Ätzverfahren (d. h. Trockenätzen) geätzt. Bei einer Ausführungsform interagiert ein ionisches Ätzmittel mit der Opferoxidschicht 808', der zweiten Halbleiterschicht 806', der ersten Halbleiterschicht 804' und dem Substrat 802', das durch die Gate-Trench-Resistschicht 810' freigelegt wurde. Der Ätzprozess führt zu einer Vielzahl von Gräben 812' mit einer Vielzahl von darin angeordneten Zellen. Die Vielzahl der Gräben 812' wird mit einem ersten Abschnitt von im wesentlichen parallelen Strukturen und einem zweiten Abschnitt von im wesentlichen normal-parallelen Strukturen ausgebildet.
  • Bei 814 wird die Gate-Trench-Resistschicht 810' unter Verwendung eines geeigneten Resiststrippers oder unter Anwendung eines Resistveraschungsprozesses entfernt. Bei 816 wird ein erstes Dielektrikum 816' auf den Wänden der Vielzahl der Gräben 812' ausgebildet. Bei einer Ausführungsform wird das erste Dielektrikum 816' ausgebildet, indem die freiliegende Oberfläche des Siliciums oxidiert wird, um eine Siliciumdioxidschicht zu erzeugen. Die resultierende dielektrische Schicht 816' entlang den Gräbenwänden bildet einen ersten Abschnitt von Gate-Isolatorbereichen.
  • Bei 818 wird eine Polysiliciumschicht 820' in der ersten Vielzahl der Gräben 812' abgeschieden. Bei einer Ausführungsform wird das Polysilicium 820' in den Gräben 812' über ein Verfahren, wie die Zersetzung von Silan (SiH4), abgeschieden. Das Polysilicium kann mit einer Verunreinigung vom n-Typ, wie Phosphor oder Arsen, dotiert werden. Das Polysilicium kann dotiert werden, indem die Verunreinigung während des Abscheidungsprozesses eingeführt wird. Bei 820 wird ein Rückätzprozess durchgeführt, um überschüssiges Polysiliciummaterial zur Ausbildung von Gate-Bereichen zu entfernen. Die Polysiliciumschicht wird zurückgeätzt, so dass die gewünschte Trennung/Überlappung zwischen dem Gate-Bereich, der aus der Polysiliciumschicht in den Gräben gebildet wurde, und den nachfolgend ausgebildeten Body-, Drift- und Drain-Bereichen vorhanden ist. Bei einer Ausführungsform wird das überschüssige Polysilicium über eine Kombination eines chemisch-mechanischen Polierprozesses (CMP) und eines anisotropen Ätzverfahrens entfernt.
  • Bei einer optionalen Ausführungsform wird eine dielektrische Schicht über dem Gate ausgebildet. Bei einer Ausführungsform wird das Polysilicium des Gates oxidiert, um ein Siliciumdioxid zu erzeugen. Eine zweite Polysiliciumschicht wird über der auf dem Gate ausgebildeten dielektrischen Schicht abgeschieden. Ein anderer Rückätzprozess wird angewendet, um eine Supersource von der zweiten Polysiliciumschicht auszubilden.
  • Wie in den 8B und 9E gezeigt, wird ein zweites Dielektrikum 824' in der ersten Vielzahl der Gräben 812' bei 822 abgeschieden. Bei einer Ausführungsform wird das Dielektrikum über ein Verfahren, wie die Zersetzung von Tetraethlorthosilicat (TEOS) oder eine Plasmafüllung (HDP) hoher Dichte, in den Gräben abgeschieden. Bei 824 wird überschüssiges dielektrisches Material entfernt, um den Gate-Isolatorbereich zu vervollständigen. Bei einer Ausführungsform wird das überschüssige dielektrische Material über einen chemisch-mechanischen Polierprozess (CMP) entfernt.
  • Bei 826 wird die erste Halbleiterschicht 804' p-dotiert, um die Dotierkonzentration des Body-Bereiches 826' zwischen der Vielzahl der Gräben 812' einzustellen. Bei einer Ausführungsform wird mit dem Dotierprozess eine Verunreinigung 827' vom p-Typ, wie Bor, in der ersten Halbleiterschicht 804' dotiert. Bei 828 wird ein thermischer Zyklus benutzt, um die implantierte Verunreinigung im wesentlichen durch die Tiefe der ersten Halbleiterschicht 804' zu treiben (d. h. durch Diffusion) und auf diese Weise die Body-Bereiche 826' zu bilden. Bei 830 wird die zweite Halbleiterschicht 806' n-dotiert. Bei einer Ausführungsform wird über den Dotierprozess eine Verunreinigung 831' vom n-Typ, wie Phosphor oder Arsen, in der zweiten Halbleiterschicht 806' implantiert. Bei 832 wird ein zweiter thermischer Zyklus benutzt, um die implantierte Verunreinigung im wesentlichen durch die Tiefe der zweiten Halbleiterschicht 806' zu treiben (d. h. durch Diffusion). Bei 834 wird der obere Abschnitt der zweiten Halbleiterschicht 806' stark n-dotiert, um Drain-Bereiche 834' im oberen Abschnitt und Drift-Bereiche 830' im unteren Abschnitt der zweiten Halbleiterschicht 806' zwischen der Vielzahl der Gräben 812' zu bilden. Bei einer Ausführungsform wird mit dem Dotierprozess eine Verunreinigung 833' vom n-Typ, wie Phosphor oder Arsen, im oberen Abschnitt der zweiten Halbleiterschicht 806' implantiert. Bei 836 kann ein dritter thermischer Zyklus benutzt werden, um das Drain-Bereichsimplantat zu treiben, um die gewünschte Tiefe der Drain-Bereiche 834' zu erzielen.
  • Bei 838 wird eine zweite Opferoxidschicht 838' auf dem Wafer ausgebildet. Bei einer Ausführungsform wird das zweite Opferoxid 838' durch Oxidation der Oberfläche des Wafers erzeugt. Bei 840 wird ein Photoresist abgeschieden und durch irgendeinen bekannten Lithographieprozess gemustert, um eine Source-Body-Kontaktöffnungsresistschicht 840' auszubilden.
  • Wie in den 8C und 9J gezeigt, werden die freiliegenden Abschnitte der zweiten Opferoxidschicht 838', der Source-Bereiche 834' und der Drift-Bereiche 830' durch irgendein bekanntes anisotropes Ätzverfahren bei 842 geätzt. Bei einer Ausführungsform interagiert ein ionisches Ätzmittel mit der Opferoxidschicht 836', den Source-Bereichen 834' und den Drift-Bereichen 830', die durch die Source-Body-Kontaktöffnungsresistschicht 840' freigelegt wurden.
  • Durch den Ätzprozess wird eine Vielzahl von Source-Body-Kontaktöffnungen 842' gebildet. Jede der Source-Body-Kontaktöffnungen 842' ist in den durch die Vielzahl der Gräben 812' ausgebildeten Zellen angeordnet.
  • Bei 844 wird der freiliegende Abschnitt der Body-Bereiche 826' stark dotiert, um erste Source-Body-Kontaktbereiche 844' zu erzeugen. Bei einer Ausführungsform wird durch den Dotierprozess eine Verunreinigung 843' vom p-Typ, wie Bor, im Body-Bereich 826' implantiert. Ein thermischer Zyklus kann benutzt werden, um das Source-Body-Implantat im wesentlichen durch den freiliegenden Abschnitt der Body-Bereiche 826' zu treiben. Es versteht sich, dass ein Abschnitt des Implantates seitlich in den benachbarten nichtfreiliegenden Abschnitt der Body-Bereiche 826' diffundiert.
  • Bei 846 wird die Source-Body-Kontaktöffnungsresistschicht 840' unter Verwendung eines geeigneten Resiststrippers oder unter Anwendung eines Resistveraschungsprozesses entfernt. Bei 848 wird eine dielektrische Schicht 848' auf den Wänden der Source-Body-Kontaktöffnungen 842' ausgebildet. Bei einer Ausführungsform wird die dielektrische Schicht 848' durch Oxidation der freiliegenden Oberfläche des Siliciums erzeugt, um eine Siliciumdioxidschicht auszubilden.
  • Bei 850 werden der Abschnitt der dielektrischen Schicht 848, der am Boden der Source-Body-Kontaktöffnungen 842' ausgebildet wurde, und der freiliegende Abschnitt der Body-Bereiche 826' über irgendein bekanntes anisotropes Ätzverfahren geätzt. Der Ätzprozess wird durchgeführt, bis sich die Source-Body-Kontaktöffnungen 850' teilweise in den Source-Bereich 802' (d. h. das Substrat) erstrecken. Der Ätzprozess lässt die benachbarten Abschnitte der Body-Bereiche 826' und des Source-Bereiches 802' frei, während die Drift-Bereiche 830' und Drain-Bereiche 834' durch die dielektrische Schicht 848' geschützt bleiben. Es versteht sich, dass die Abschnitte des Source-Body-Kontaktimplantates 844', die seitlich in den nichtfreiliegenden Abschnitt der Body-Bereiche 826' diffundiert sind, nach dem vorliegenden Ätzprozess im wesentlichen zurückbleiben. Die verbleibenden Abschnitte des Source-Body-Kontaktimplantates bilden erste Source-Body-Kontakte 844'.
  • Bei 852 wird ein erstes Metall 852' im Boden der Source-Body-Kontaktöffnungen 850' abgeschieden und mit den freiliegenden Abschnitten der Body-Bereiche 826' und des Source-Bereiches 802 reagierengelassen. Bei einer Ausführungsform wird Titan in die Öffnungen gesputtert und rasch thermisch entspannt, um Titansilicid (TiSi) zu bilden. Das Titansilicid bildet zweite Source-Body-Kontakte 854', die in Kombination mit den ersten Source-Body-Kontakten die Body-Bereiche 826' mit der Source 802' elektrisch kontaktieren. Bei 854 wird der nichtreagierte Abschnitt des Titans entlang den mit dem Dielektrikum ausgekleideten Wänden der Source-Body-Kontaktöffnungen 850' weggeätzt.
  • Bei 856 wird eine dritte dielektrische Schicht in den Source-Body-Kontaktöffnungen 850' abgeschieden, um einen Source-Body-Isolatorbereich 856' auszubilden. Bei einer Ausführungsform wird die dielektrische Schicht 856' über ein Verfahren, wie die Zersetzung von Tetraethlorthosilicat (TEOS) oder eine Plasmafüllung mit hoher Dichte (HDP), in den Öffnungen 850' abgeschieden.
  • Bei 862 wird ein Photoresist abgeschieden und über irgendein bekanntes Lithographieverfahren gemustert, um eine Gate-Kontaktresistschicht (nicht gezeigt) auszubilden. Die Gate-Kontakte werden im Umfangsbereich ausgebildet. Wie in 8D gezeigt, wird der freiliegende Abschnitt des Gate-Ioslatorbereiches 822' über irgendein bekanntes anisotropes Ätzverfahren geätzt, um Gate-Kontakte im Umfangsbereich (nicht gezeigt) bei 864 auszubilden. Bei einer Ausführungsform interagiert ein ionisches Ätzmittel mit dem von der Gate-Kontaktresistschicht freigesetzten Gate-Oxid. Die Gate-Kontaktöffnungen erstrecken sich bis in die Gate-Bereiche 820' nach unten. Bei 866 wird die Gate-Kontaktresistschicht unter Verwendung eines geeigneten Resiststrippers oder unter Anwendung eines Resistveraschungsprozesses entfernt.
  • Bei 868 wird ein Photoresist abgeschieden und über irgendein bekanntes Lithographieverfahren gemustert, um eine Drain-Kontaktresistschicht (nicht gezeigt) auszubilden. Bei 870 werden der freiliegende Abschnitt des überschüssigen dielektrischen Materiales und das dritte Opferoxid im Kern über irgendein bekanntes anisotropes Ätzverfahren geätzt, um eine Drain-Kontaktöffnung (nicht gezeigt) auszubilden. Bei einer Ausführungsform interagiert ein ionisches Ätzmittel mit dem überschüssigen dielektrischen Material und dem dritten Opferoxid, um eine Drain-Kontaktöffnung zu bilden. Diese Drain-Kontaktöffnung erstreckt sich bis zu den Drain-Bereichen 834' nach unten. Bei 872 wird die Drain-Kontaktresistschicht unter Verwendung eines geeigneten Resiststrippers oder unter Anwendung eines Resistveraschungsprozesses (nicht gezeigt) entfernt.
  • Bei 874 wird eine zweite Metallschicht auf dem Wafer abgeschieden. Bei einer Ausführungsform wird die zweite Metallschicht, wie Aluminium, über irgendein bekanntes Verfahren, wie Sputtern, abgeschieden. Die Metallschicht deckt die Oberseiten der Drain-Bereiche 834', der Gate-Isolatorbereiche 856' und der Source-Body-Kontaktisolatorbereiche 856' ab. Die zweite Metallschicht erstreckt sich in die Gate-Kontaktöffnungen nach unten, um einen elektrischen Kontakt mit den Gate-Bereichen herzustellen, und in die Drain-Kontaktöffnungen nach unten, um einen elektrischen Kontakt mit den Drain-Bereichen 834' herzustellen. Die zweite Metallschicht wird dann unter Verwendung einer Photoresistmaske und über ein selektives Ätzverfahren gemustert, um eine Gate-Kontaktschicht (nicht gezeigt) sowie eine Drain-Kontaktschicht 876' bei 876 auszubilden.
  • Bei 882 wird die Herstellung mit diversen Rückseitenprozessen fortgesetzt, um einen Source-Kontakt auszubilden. Diese verschiedenen Prozesse umfassen typischerweise Ätzen, Abscheiden, Dotieren, Reinigen, Kühlen, Passivieren, Trennen und/oder ä.
  • Die 10A–10D zeigen ein Ablaufdiagramm eines Verfahrens zum Herstellen eines geschlossenzelligen Trench-Metalloxid-Halbleiter-Feldeffekttransistors (TMOSFET) gemäß einer anderen Ausführungsform der vorliegenden Erfindung. Das Verfahren zum Herstellen des geschlossenzelligen TMOSFET gemäß der anderen Ausführungsform der vorliegenden Erfindung ist in den 11A–11O dargestellt. Wie die 10A und 11A zeigen, beginnt der Prozess bei 1002 mit diversen Anfangsprozessen an einem Substrat 1002', wie Reinigen, Abscheiden, Dotieren, Ätzen und/oder ä. Bei einer Ausführungsform umfasst das Substrat 1002' stark mit Phosphor dotiertes Silicium (N+). Das Halbleitersubstrat 1002' umfasst im wesentlichen einen Source-Bereich des TMOSFET bei Beendigung des Herstellprozesses.
  • Bei 1004 wird eine erste Halbleiterschicht 1004' epitaxial auf dem Substrat 1002' abgeschieden. Bei einer Ausführungsform umfasst die erste Halbleiterschicht 1004' stark p-dotiertes (P+) Silicium. Das epitaxial abgeschiedene Silicium kann durch Einführung der gewünschten Verunreinigung, wie Bor, in die epitaxiale Reaktionskammer dotiert werden. Alternativ dazu kann die Dotierung der ersten Halbleiterschicht 1004' über eine Hochenergieimplantation mit einem Dotiermittel vom p-Typ, wie Bor, erreicht werden.
  • Bei 1006 wird eine zweite Halbleiterschicht 1006' epitaxial auf der ersten Halbleiterschicht 1004' abgeschieden. Bei einer Ausführungsform umfasst die zweite Halbleiterschicht schwach n-dotiertes (N–) Silicium. Das epitaxial abgeschiedene Silicium kann dotiert werden, indem die gewünschte Verunreinigung, wie Phosphor oder Arsen, in die Reaktionskammer eingeführt wird. Alternativ dazu kann die Dotierung der zweiten Halbleiterschicht 1006' über eine Hochenergieimplantation mit einem Dotiermittel vom n-Typ, wie Phosphor oder Arsen, erreicht werden.
  • Bei 1008 wird eine erste Opferoxidschicht 1008' auf der zweiten Halbleiterschicht 1006' ausgebildet. Bei einer Ausführungsform wird die Opferoxidschicht 1008' durch Oxidieren der Oberfläche der zweiten Halbleiterschicht 1006' ausgebildet. Bei 1010 wird ein Photoresist abgeschieden und über irgendein bekanntes Lithographieverfahren gemustert, um eine Gate-Trench-Resistschicht 1010' zu erzeugen.
  • Bei 1012 werden die freiliegenden Abschnitte der ersten Opferoxidschicht 1008', der zweiten Halbleiterschicht 1006', der ersten Halbleiterschicht 1004' und eines Abschnittes des Substrates 1002' über irgendein bekanntes anisotropes Ätzverfahren (d. h. Trockenätzen) geätzt. Bei einer Ausführungsform interagiert ein ionisches Ätzmittel mit der Opferoxidschicht 1008', der zweiten Halbleiterschicht 1006', der ersten Halbleiterschicht 1004' und dem Substrat 1002', das von der Gate-Trench-Resistschicht 1010' freigelegt wurde. Die Vielzahl der Gräben 1012' besitzt einen ersten Abschnitt einer im wesentlichen parallelen Struktur und einen zweiten Abschnitt einer im wesentlichen normal-parallelen Struktur.
  • Bei 1014 wird die Gate-Trench-Resistschicht 1010' unter Verwendung eines geeigneten Resiststrippers oder unter Anwendung eines Resistveraschungsprozesses entfernt. Bei 1016 wird eine erste dielektrische Schicht 1016' auf den Wänden der Vielzahl der Gräben 1012' ausgebildet. Bei einer Ausführungsform wird die dielektrische Schicht 1016' erzeugt, indem die freiliegende Oberfläche des Siliciums oxidiert wird, um eine Siliciumdioxidschicht auszubilden. Die entstandene dielektrische Schicht 1016' entlang den Trench-Wänden bildet einen ersten Abschnitt eines Gate-Isolatorbereiches.
  • Bei 1018 wird eine erste Polysiliciumschicht in der Vielzahl der Gräben abgeschieden. Bei einer Ausführungsform wird das Polysilicium über ein Verfahren, wie die Zersetzung von Silan (SiH4), in Gräben abgeschieden. Das Polysilicium kann mit einer Verunreinigung vom n-Typ, wie Phosphor oder Arsen, dotiert werden. Es kann dotiert werden, indem die Verunreinigung während des Abscheidungsprozesses eingeführt wird. Bei 1020 wird ein Rückätzverfahren durchgeführt, um überschüssiges Polysiliciummaterial zu entfernen und die Gate-Bereiche 1020' auszubilden. Die Polysiliciumschicht wird so zurückgeätzt, dass die gewünschte Trennung/Überlappung zwischen dem aus der Polysiliciumschicht in den Gräben gebildeten Gate-Bereich und den danach ausgebildeten Body-, Drift- und Drain-Bereichen erzeugt wird. Bei einer Ausführungsform wird das überschüssige Polysilicium durch eine Kombination eines chemisch-mechanischen Polierprozesses (CMP) und eines anisotropen Ätzverfahrens entfernt.
  • Wie die 10B und 11E zeigen, wird eine zweite dielektrische Schicht 1022' über den Gate-Bereichen 1020' in einem optionalen Prozess 1022 ausgebildet. Bei einer Ausführungsform wird das Polysilicium des Gates 1020' oxidiert, um Siliciumdioxid zu bilden. In einem optionalen Prozess 1024 wird eine zweite Polysiliciumschicht über der auf dem Gate 1020' ausgebildeten dielektrischen Schicht 1022' abgeschieden. In einem optionalen Prozess 1026 wird ein anderer Rückätzprozess benutzt, um Supersource-Bereiche 1026' aus der zweiten Polysiliciumschicht auszubilden.
  • Bei 1028 wird eine dritte dielektrische Schicht in der Vielzahl der Gräben 1012' abgeschieden. Bei einer Ausführungsform wird die dielektrische Schicht unter Anwendung eines unteratmosphärischen chemischen Bedampfungsprozesses (SACVD) abgeschieden. Bei 1030 wird überschüssiges dielektrisches Material entfernt, um den Gate-Isolatorbereich 1030' zu vervollständigen. Bei einer Ausführungsform wird das überschüssige dielektrische Material über einen chemisch-mechanischen Polierprozess (CMP) entfernt.
  • Bei 1032 wird der untere Abschnitt der zweiten Halbleiterschicht 1004' mit einer Verunreinigung vom p-Typ dotiert. Bei einer Ausführungsform wird über den Dotierprozess eine Verunreinigung 1032' vom p-Typ, wie Bor, im unteren Abschnitt der zweiten Halbleiterschicht 1006' implantiert. In einem optionalen Prozess 1034 wird ein thermischer Zyklus benutzt, um die implantierten Verunreinigungen zu treiben (d. h. durch Diffusion) und auf diese Weise die Body-Bereiche 1035' auszubilden. Es versteht sich, dass durch den thermischen Zyklus die Verunreinigungen in der ersten Halbleiterschicht 1004' und die implantierten Verunreinigungen aus dem Prozess 1034 im unteren Abschnitt der zweiten Halbleiterschicht 1006' so diffundiert werden, dass Body-Bereiche 1035' im wesentlichen aus der ersten Halbleiterschicht 1004' und dem unteren Abschnitt der zweiten Halbleiterschicht 1006' gebildet werden.
  • Bei 1036 wird der obere Abschnitt der zweiten Halbleiterschicht 1006' n-dotiert, um die Dotierungskonzentration des Drift-Bereiches 1036' einzustellen. Bei einer Ausführungsform wird durch den Dotierprozess eine Verunreinigung 1037' vom n-Typ, wie Phosphor oder Arsen, im oberen Abschnitt der zweiten Halbleiterschicht 1006' implantiert. In einem optionalen Prozess 1038 wird ein zweiter thermischer Zyklus benutzt, um die zweiten implantierten Verunreinigungen zu treiben (d. h. durch Diffusion) und auf diese Weise die Drift-Bereiche 1036' auszubilden.
  • Bei 1042 wird eine zweite Opferoxidschicht 1042' auf dem Wafer erzeugt. Bei einer Ausführungsform wird die Opferoxidschicht durch Oxidieren der Oberfläche des Wafers ausgebildet. Wie in den 10C und 11H gezeigt, wird ein Photoresist abgeschieden und durch irgendein bekanntes Lithographieverfahren gemustert, um eine Source-Body-Kontaktöffnungsresistschicht 1046' bei 1046 auszubilden.
  • Bei 1048 werden die freiliegenden Abschnitte der zweiten Opferoxidschicht 1042' und Drift-Bereiche 1036' über irgendein bekanntes anisotropes Ätzverfahren geätzt. Bei einer Ausführungsform interagiert ein ionisches Ätzmittel mit der zweiten Opferoxidschicht 1042' und den Drift-Bereichen 1036', die durch die Source-Body-Kontaktöffnungsresistschicht 1046' freigelegt wurden. Der Ätzprozess bildet eine Vielzahl von Source-Body-Kontaktöffnungen 1048'. Jede der Source-Body-Kontaktöffnungen ist in den durch die Vielzahl der Gräben 1012' gebildeten Zellen angeordnet.
  • Bei 1050 wird der freiliegende Abschnitt der Body-Bereiche stark p-dotiert, um Source-Body-Implantatbereiche 1050' zu erzeugen. Bei einer Ausführungsform wird durch den Dotierprozess eine Verunreinigung 1049' vom p-Typ, wie Bor, in den Body-Bereichen 1035' implantiert. Ein thermischer Zyklus kann benutzt werden, um das Source-Body-Implantat 1050' im wesentlichen durch den freiliegenden Abschnitt der Body-Bereiche 1035' zu treiben. Es versteht sich, dass ein Abschnitt des Source-Body-Implantates 1050' seitlich in die benachbarten nichtfreiliegenden Abschnitte der Body-Bereiche 1035' diffundiert.
  • Bei 1052 wird die Source-Body-Kontaktöffnungsresistschicht 1046' unter Verwendung eines geeigneten Resiststrippers oder unter Anwendung eines Resistveraschungsprozesses entfernt. Bei 1054 wird eine vierte dielektrische Schicht 1054' auf den Wänden der Source-Body-Kontaktöffnungen 1048' ausgebildet. Bei einer Ausführungsform wird die dielektrische Schicht 1054' durch Oxidieren der freiliegenden Oberfläche des Siliciums erzeugt, um eine Siliciumdioxidschicht auszubilden.
  • Bei 1056 werden der Abschnitt der dielektrischen Schicht 1054', der am Boden der Source-Body-Kontaktöffnungen 1048' gebildet wurde, und der freiliegende Abschnitt der Body-Bereiche 1035' über irgendein bekanntes anisotropes Ätzverfahren geätzt. Der Ätzprozess wird durchgeführt, bis sich die Source-Body-Kontaktöffnungen 1056' teilweise in das Substrat 1002' erstrecken. Der Ätzprozess lässt die benachbarten Abschnitte der Body-Bereiche 1035' und des Source-Bereiches 1002' frei, während die Drift-Bereiche 1036' durch die dielektrische Schicht 1054' geschützt bleiben. Es versteht sich, dass die Abschnitte des Source-Body-Kontaktimplantates, die seitlich in den nichtfreiliegenden Abschnitt der Body-Bereiche 1035' diffundiert sind, nach dem vorliegenden Ätzprozess im wesentlichen zurückbleiben. Die zurückbleibenden Abschnitte des Source-Body-Kontaktimplantates bilden erste Source-Body-Kontakte 1050'.
  • Bei 1058 wird eine erste Metallschicht 1060' in den Böden der Source-Body-Kontaktöffnungen 1056' abgeschieden und mit den freiliegenden Abschnitten der Body-Bereiche 1035' und des Substrates 1002' zur Reaktion gebracht. Bei einer Ausführungsform wird Titan in die Öffnungen gesputtert und rasch thermisch entspannt, um Titansilicid (TiSi) zu erzeugen. Das Titansilicid bildet zweite Source-Body-Kontakte 1060', die in Kombination mit den ersten Source-Body-Kontakten 1050' die Body-Bereiche 1035' mit dem Substratbereich 1002' elektrisch verbinden. Bei 1060 wird der nichtreagierte Abschnitt des Titans entlang den mit dem Dielektrikum verkleideten Wänden der Source-Body-Kontaktöffnungen weggeätzt. Bei 1062 wird eine fünfte dielektrische Schicht in den Source-Body-Kontaktöffnungen abgeschieden, um einen Source-Body-Isolatorbereich 1064' auszubilden. Bei einer Ausführungsform wird die dielektrische Schicht unter Anwendung eines unteratmosphärischen chemischen Bedampfungsprozesses (SACVD) in den Source-Body-Kontaktöffnungen 1056' abgeschieden.
  • Wie in 10D gezeigt, wird ein Photoresist abgeschieden und über irgendein bekanntes Lithographieverfahren gemustert, um eine Gate-Kontaktresistschicht (nicht gezeigt) bei 1068 zu erzeugen. Die Gate-Kontakte werden im Umfang (nicht gezeigt) ausgebildet. Bei 1070 werden der freiliegende Abschnitt der fünften dielektrischen Schicht und die Gate-Isolatorbereiche 1030' über irgendein bekanntes anisotropes Ätzverfahren (nicht gezeigt) geätzt. Bei einer Ausführungsform interagiert ein ionisches Ätzmittel mit dem durch die Gate-Kontaktresistschicht freigelegten Gate-Oxid. Die Gate-Kontaktöffnung erstreckt sich nach unten bis zu den Gate-Bereichen 1020'. Bei 1072 wird die Gate-Kontaktresistschicht unter Verwendung eines geeigneten Resiststrippers oder unter Anwendung eines Resistveraschungsprozesses (nicht gezeigt) entfernt.
  • Bei 1074 wird ein Photoresist abgeschieden und über irgendeinen bekannten Lithographieprozess gemustert, um eine Drain-Kontaktresistschicht (nicht gezeigt) auszubilden. Bei 1076 wird der freiliegende Abschnitt der fünften dielektrischen Schicht über irgendein bekanntes anisotropes Ätzverfahren geätzt. Bei einer Ausführungsform interagiert ein ionisches Ätzmittel mit der fünften dielektrischen Schicht, um Drain-Kontaktöffnungen auszubilden. Diese Drain-Kontaktöffnungen erstrecken sich nach unten bis zu den Drift-Bereichen 1036'. Bei 1078 wird der obere Abschnitt des Drift-Bereiches stark n-dotiert, um Drain-Bereiche auszubilden. In einem optionalen Prozess 1080 wird ein dritter thermischer Zyklus benutzt, um die implantierte Verunreinigung zu treiben (d. h. durch Diffusion) und die gewünschte Tiefe der Drain-Bereiche 1080' zu erzielen. Bei 1082 wird die Drain-Kontaktresistschicht unter Verwendung eines geeigneten Resiststrippers oder unter Anwendung eines Resistveraschungsverfahrens entfernt.
  • Bei 1084 wird eine zweite Metallschicht auf dem Wafer abgeschieden. Bei einer Ausführungsform wird die zweite Metallschicht, wie Aluminium, über irgendein bekanntes Verfahren, wie Sputtern, abgeschieden. Die Metallschicht deckt die Oberseiten des Drain-Bereiches, des Gate-Oxidbereiches und der Source-Body-Kontaktoxidbereiche ab und stellt einen elektrischen Kontakt mit den Drain-Bereichen her. Die zweite Metallschicht erstreckt sich ferner nach unten in die Gate-Kontaktöffnung, um einen elektrischen Kontakt mit dem Gate-Bereich herzustellen. Die Metallschicht wird dann unter Verwendung einer Photoresistmaske und unter Anwendung eines selektiven Ätzverfahrens gemustert, um eine Gate-Kontaktschicht (nicht gezeigt) sowie eine Drain-Kontaktschicht 1086' bei 1086 auszubilden.
  • Bei 1088 wird die Herstellung mit verschiedenen Rückseitenprozessen fortgesetzt, um einen Source-Kontakt herzustellen. Diese verschiedenen Prozesse umfassen typischerweise Ätzen, Abscheiden, Dotieren, Reinigen, Entspannen, Passivieren, Trennen und/oder ä.

Claims (16)

  1. Verfahren zur Herstellung eines streifenzelligen Trench-Metalloxid-Halbleiter-Feldeffekttransistors (TMOSFET) mit den folgenden Schritten: Abscheiden einer ersten Halbleiterschicht auf einem Halbleitersubstrat, wobei die erste Halbleiterschicht mit einem ersten Typ einer Verunreinigung und das Halbleitersubstrat mit einem zweiten Typ einer Verunreinigung dotiert werden; Abscheiden einer zweiten Halbleiterschicht auf der ersten Halbleiterschicht; Ätzen einer ersten Vielzahl von Gräben in der ersten Halbleiterschicht, der zweiten Halbleiterschicht und einem Abschnitt des Halbleitersubstrates, wobei die erste Vielzahl von Gräben parallel zueinander verläuft; Ausbilden einer ersten dielektrischen Schicht in der ersten Vielzahl von Gräben; Abscheiden einer ersten Polysiliciumschicht in der ersten Vielzahl von Gräben; Abscheiden einer zweiten dielektrischen Schicht in der ersten Vielzahl von Gräben auf der ersten Polysiliciumschicht; Dotieren der ersten Halbleiterschicht mit dem ersten Typ von Verunreinigung; Dotieren eines Abschnittes der zweiten Halbleiterschicht gegenüber der ersten Halbleiterschicht mit dem zweiten Typ von Verunreinigung mit einer ersten Konzentration; und Ätzen einer zweiten Vielzahl von Gräben in der ersten Halbleiterschicht, der zweiten Halbleiterschicht und einem Abschnitt des Halbleitersubstrates, wobei die zweite Vielzahl von Gräben parallel zueinander verläuft und zwischen der ersten Vielzahl von Gräben angeordnet ist; Dotieren eines Abschnittes der ersten Halbleiterschicht benachbart zu der zweiten Vielzahl von Gräben; Ausbilden eines Silicides entlang dem Halbleitersubstrat und der ersten Halbleiterschicht in der zweiten Vielzahl von Gräben; und Abscheiden einer dritten dielektrischen Schicht in der zweiten Vielzahl von Gräben.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das Abscheiden der ersten Halbleiterschicht das epitaxiale Abscheiden von mit Bor dotiertem Silicium umfasst.
  3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass das Abscheiden der zweiten Halbleiterschicht das epitaxiale Abscheiden von mit Bor dotiertem Silicium umfasst.
  4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass das Dotieren der ersten Halbleiterschicht mit dem ersten Typ von Verunreinigung das Implantieren von Bor umfasst.
  5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass das Abscheiden der zweiten Halbleiterschicht das epitaxiale Abscheiden von mit Phosphor oder Arsen dotiertem Silicium umfasst.
  6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass das Dotieren eines Abschnittes der zweiten Halbleiterschicht gegenüber der ersten Halbleiterschicht mit dem zweiten Typ von Verunreinigung das Implantieren von Phosphor oder Arsen umfasst.
  7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass es des weiteren das Dotieren der zweiten Halbleiterschicht mit dem zweiten Typ von Verunreinigung mit einer zweiten Konzentration vor dem Dotieren des Abschnittes der zweiten Halbleiterschicht umfasst, wobei die erste Konzentration größer ist als die zweite Konzentration.
  8. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das Ausbilden des Silicides die folgenden Schritte umfasst: Sputtern eines Metallfilmes entlang dem Halbleitersubstrat und der ersten Halbleiterschicht in der zweiten Vielzahl von Gräben; und Durchführen eines thermischen Zyklus mit dem Metallfilm, dem Halbleitersubstrat und der ersten Halbleiterschicht.
  9. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass es die folgenden Schritte umfasst: Abscheiden einer zweiten Polysiliciumschicht in der ersten Vielzahl von Gräben zwischen der ersten Polysiliciumschicht und der zweiten dielektrischen Schicht; und Ausbilden einer vierten dielektrischen Schicht zwischen der ersten Polysiliciumschicht und der zweiten Polysiliciumschicht.
  10. Verfahren zur Herstellung eines geschlossenzelligen Trench-Metalloxid-Halbleiter-Feldeffekttransistors (TMOSFET) mit den folgenden Schritten: Abscheiden einer ersten Halbleiterschicht auf einem Halbleitersubstrat, wobei die erste Halbleiterschicht mit einem ersten Typ von Verunreinigung und das Halbleitersubstrat mit einem zweiten Typ von Verunreinigung dotiert werden; Abscheiden einer zweiten Halbleiterschicht auf der ersten Halbleiterschicht; Ätzen einer Vielzahl von Gräben in der ersten Halbleiterschicht, der zweiten Halbleiterschicht und im Abschnitt des Halbleitersubstrates, wobei ein erster Satz der Vielzahl von Gräben parallel zueinander und ein zweiter Satz der Vielzahl von Gräben normal-parallel relativ zum ersten Satz der Vielzahl von Gräben verlaufen; Ausbilden einer ersten dielektrischen Schicht in der ersten Halbleiterschicht, der zweiten Halbleiterschicht und dem Substrat benachbart zur Vielzahl von Gräben; Abscheiden einer ersten Polysiliciumschicht in der ersten Vielzahl von Gräben; Abscheiden einer zweiten dielektrischen Schicht in der ersten Vielzahl von Gräben auf der ersten Polysiliciumschicht; Dotieren der ersten Halbleiterschicht mit dem ersten Typ von Verunreinigung; Dotieren der zweiten Halbleiterschicht mit dem zweiten Typ von Verunreinigung mit einer ersten Konzentration; Dotieren eines Abschnittes der zweiten Halbleiterschicht gegenüber der ersten Halbleiterschicht mit dem zweiten Typ von Verunreinigung mit einer zweiten Konzentration; und Ätzen einer Vielzahl von Öffnungen in der ersten Halbleiterschicht, der zweiten Halbleiterschicht und einem Abschnitt des Halbleitersubstrates, wobei die Öffnungen in jeder aus einer Vielzahl von Zellen, die zwischen der Vielzahl der Gräben ausgebildet sind, angeordnet werden; Dotieren eines Abschnittes der ersten Halbleiterschicht benachbart zur Vielzahl der Öffnungen; Ausbilden eines Silicides entlang dem Halbleitersubstrat und der ersten Halbleiterschicht in der Vielzahl der Öffnungen; und Abscheiden einer dritten dielektrischen Schicht in der Vielzahl der Öffnungen.
  11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass das Abscheiden der ersten Halbleiterschicht das epitaxiale Abscheiden von mit Bor dotiertem Silicium umfasst; und dass das Abscheiden der zweiten Halbleiterschicht das epitaxiale Abscheiden von mit Phosphor oder Arsen dotiertem Silicium umfasst.
  12. Verfahren nach einem der Ansprüche 10 bis 11, dadurch gekennzeichnet, dass das Dotieren der zweiten Halbleiterschicht mit dem zweiten Typ von Verunreinigung das Implantieren von Phosphor oder Arsen umfasst.
  13. Verfahren nach einem der Ansprüche 10 bis 12, dadurch gekennzeichnet, dass das Dotieren der ersten Halbleiterschicht mit dem ersten Typ von Verunreinigung das Implantieren von Bor umfasst.
  14. Verfahren nach einem der Ansprüche 10 bis 13, dadurch gekennzeichnet, dass das Dotieren eines Abschnittes der zweiten Halbleiterschicht gegenüber der ersten Halbleiterschicht mit dem zweiten Typ von Verunreinigung das Implantieren von Phosphor umfasst.
  15. Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass das Ausbilden des Silicides die folgenden Schritte umfasst: Sputtern eines Metallfilmes entlang dem Halbleitersubstrat und der ersten Halbleiterschicht in der Vielzahl von Öffnungen; und Durchführen eines thermischen Zyklus mit dem Metallfilm, dem Halbleitersubstrat und der ersten Halbleiterschicht.
  16. Verfahren nach einem der Ansprüche 10 bis 15, dadurch gekennzeichnet, dass es des weiteren die folgenden Schritte umfasst: Abscheiden einer zweiten Polysiliciumschicht in der ersten Vielzahl von Gräben zwischen der ersten Polysiliciumschicht und der zweiten dielektrischen Schicht; und Ausbilden einer vierten dielektrischen Schicht zwischen der ersten Polysiliciumschicht und der zweiten Polysiliciumschicht.
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