DE69735349T2 - Graben-dmos-transistor mit leichtdotierter wanne - Google Patents

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Description

  • STAND DER TECHNIK
  • Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft integrierte Schaltungsstrukturen und Leistungstransistorstrukturen, und im Besonderen betrifft sie einen DMOSFET mit reduziertem Einschaltwiderstand.
  • Beschreibung des Stands der Technik
  • Leistungs-MOSFET-Vorrichtungen (MOSFET als englische Abkürzung von Metal Oxide Semiconductor Field Effect Transistor bzw. auf Deutsch Metalloxid-Halbleiter-Feldeffekttransistor) finden weit verbreitet Anwendung in Kraftfahrzeugen, elektrischen Systemen, Stromversorgungseinheiten und beim Power Management. Bei einem DMOS-Transistor mit Graben besteht die Gate-Elektrode aus einem leitfähigen Material, für gewöhnlich einem polykristallinen Silizium (Polysilizium), die sich in einem Graben in einem Transistorsubstrat befindet, wobei die Seitenwände und der Boden des Grabens mit Siliziumdioxid isoliert sind. Die Grabenstruktur erhöht die Transistordichte, d.h. sie reduziert den durch die Polysilizium-Gate-Elektrode verbrauchten Oberflächenbereich jedes Transistors. Für gewöhnlich wird ein derartiger Transistor in Niederspannungsanwendungen eingesetzt, bei denen ein Transistor eine hohe Anzahl (tausende) von Zellen aufweist. Jede Zelle ist durch eine Source-Region definiert, der in das Substrat diffundiert ist, und durch die Gräben der Gate-Elektrode.
  • Der Einsatz von Gräben reduziert in vorteilhafter Weise auch die unerwünschte parasitäre JFET-Region (JFET als englische Abkürzung von Junction Field Transistor bzw. Sperrschicht-Feldeffekt-Transistor), die für gewöhnlich zwischen benachbarten Transistoren vorhanden ist. Dieser Widerstand wird auch als Rdson (Drain-Source-Einschaltwiderstand) bezeichnet und stellt den Widerstand dar, wenn sich der Transistor in dessen leitfähigen Zustand befindet. Es ist wünschenswert, den Einschaltwiderstand so niedrig wie möglich zu halten.
  • Gleichzeitig muss die Durchbruchspannung eines MOSFET so hoch wie möglich gestaltet werden. Die Durchbruchspannung ist die maximal aufrecht erhaltbare Spannung, oberhalb welcher ein destruktiver Durchbruch am Boden des Grabens in die darunter liegende Drain-Region aufgrund eines übermäßigen lokalen elektrischen Felds erfolgt. Für gewöhnlich werden MOSFETs mit Gräben so hergestellt, dass sich eine P+ dotierte tiefe Körperregion tiefer in das Substrat erstreckt als der Boden bzw. die Unterseite des Grabens. An Stelle eines zerstörenden bzw. destruktiven Durchbruchs bzw. Durchschlags an der Unterseite oder den Ecken des Grabens erfolgt in diesem Fall ein nicht destruktiver Lawinen- bzw. Spannungsdurchbruch von dem untersten Bereich dieser P+ tiefen Körperregion in die darunter liegende Drain-Region. Allerdings ist es wünschenswert, den Einschaltwiderstand noch weiter zu reduzieren, während gleichzeitig ein ausreichend hoher Wert der Durchbruchspannung aufrechterhalten wird.
  • Das am 19. April 1994 an Hamza Yilmaz erteilte U.S. Patent US-A-5.304.831 offenbart im Zusammenhangt mit einem planaren (ohne Graben) MOSFET die Realisierung eines reduzierten Drain-Source-Einschaltwiderstands. Die offenbarte Struktur mit einer seichten bzw. flachen P-Körperregion, P-Wanne und P+ Diffusionen führt zu einem reduzierten Kanalwiderstand und einem reduzierten JFET-Widerstand.
  • Die Abbildung aus 1 ist ein Abbild der 17a aus dem oben genannten Patent. Die Referenznummern wurden verändert, und die Zwischenverbindungsstruktur auf der Oberseite ist in der anhängigen Abbildung aus 1 vereinfacht dargestellt, um die relevanten Aspekte zu betonen. Die N+ dotierte Region des Substrats (Drain) 12 wird durch eine N– dotierte Epitaxialschicht 14 überlagert. Die Epitaxialschicht 14 umfasst eine stark dotierte P+ Körperregion 18, die von einer leichter dotierten P-Wannenregion 16 umgeben ist. Diese leicht dotierte P-Wannenregion 16 stellt eine leicht dotierte Diffusion dar, die stark bis auf eine Tiefe von 2,5 bis 5 μm eingetrieben wird.
  • Der Rest der Struktur aus 1 ist von herkömmlicher Beschaffenheit, mit den N+ dotierten Source-Regionen 20, der Gate-Oxidschicht 22, der Gate-Elektrode 24 und der isolierenden Schicht 26 über der Gate-Elektrode, der BPSG-Schicht 28 und einer Körper-Source metallisierten Schicht 32.
  • EP 0 616 372 A2 offenbart einen DMOS-Transistor mit kurzem Kanal und Graben mit einem Gate mit Graben, das in einem Substrat ausgebildet ist, so dass die P-Körperregion des Transistor stärker oder tiefer ausgebildet werden kann, während gleichzeitig ein „kurzer" Kanal aufrechterhalten wird. Erreicht wird dies durch das Bilden der N+ Source-Region in der P-Körperregion vor dem Ausbilden des Grabens, gefolgt von einer zweiten Implantierung und Diffusion einer verhältnismäßig seichten bzw. flachen Extension der N+ Source-Region. Ferner wird eine P+ Region mit „tiefem Körper" innerhalb der P-Körperregion ausgebildet, räumlich getrennt von den Grabenwänden und nur sehr flach bzw. seicht im Vergleich zu der P-Körperregion. Die größere Tiefe oder Dotierkonzentration der P-Körperregion senkt den Widerstand der P-Körperregion, während der kurze Kanal den Einschaltwiderstand des Transistors für eine verbesserte Leistung senkt.
  • US-A-5.072.266 offenbart einen Graben-DMOS-Transistor, dessen Gate-Region in einer vertikal ausgerichteten Rille bzw. einem „Graben" positioniert ist, die bzw. der sich von der oberen Oberfläche der Struktur nach unten erstreckt, unter Verwendung einer dreidimensionalen Zellengeometrie, welche die dielektrische Gate-Durchbruchspannung maximiert und zudem die Position der Spannungsdurchbruch-Initiierung bereitstellt, um den Einsatz eines geregelten Blockhalbleiterdurchbruchs zu ermöglichen. Der Blockdurchbruch wird erreicht durch den Einsatz eines zweidimensionalen, Feld bildenden Dotierstoffprofils, das eine zentrale tiefe p+ (oder n+) Schicht aufweist, die sich lateral angrenzend an eine Körperschicht befindet, und die sich vertikal angrenzend an eine Epitaxialschicht mit entsprechender Dicke befindet, sowie mit einem Gate-Dielektrikum mit entsprechender Dicke innerhalb eines Grabens.
  • WO-A-82/02981 offenbart einen planaren MOS-Leistungstransistor mit einer hohen Durchbruchspannung und reduziertem Einschaltwiderstand. Der Transistor ist vom Typ mit diffundiertem Kanal mit Source- und Gate-Elektroden auf einer ersten Oberfläche und einer Drain-Elektrode auf einer zweiten Oberfläche. Die hohe Durchbruchspannung wird erreicht durch Herstellung der Vorrichtung bzw. des Bausteins in einer Epitaxialschicht mit hohem Widerstandswert mit einer Dotierung gemäß der vorgesehenen Anforderung in Bezug auf die Durchbruchspannung. Ein reduzierter Einschaltwiderstand wird erreicht durch das lokale Reduzieren des Widerstands der epitaxialen Schicht in Oberflächenbereichen, die sich zwischen zwei benachbarten Source-Regionen befinden.
  • Schließlich offenbart US-A-4.893.160 einen DMOS-Transistor mit Graben, der höhere Durchbruchspannungen ermöglicht als wie diese unter Verwendung von Vorrichtungen bzw. Bausteinen mit Graben gemäß dem Stand der Technik erreicht werden können. Der Graben erstreckt sich nur in die epitaxiale Schicht, wodurch die Durchbruchprobleme reduziert werden, die dem Stand der Technik entsprechenden Grabenvorrichtungen zugeordnet sind, bei denen sich der Graben in das höher dotierte Substrat erstreckt. Um höhere Durchbruchspannungen zu erreichen, wird die Dotierstoffkonzentration in diesem Bereich der epitaxialen Schicht erhöht, der den Boden bzw. die Unterseite des Grabens umgibt. Somit erreicht die Vorrichtung höhere Durchbruchspannungen, indem bewirkt wird, dass der Graben von einem verhältnismäßig hoch dotierten Material umgeben ist, während es nicht erforderlich ist, dass sich der Graben in das Substrat erstreckt, das selbst eine höhere Dotierung aufweist.
  • Weiterhin benötigt wird ein verbesserter (reduzierter) Drain-Source-Einschaltwiderstand für DMOS-Transistoren mit Graben.
  • Erreicht wird dies gemäß der vorliegenden Erfindung durch eine Transistorstruktur gemäß dem gegenständlichen Anspruch 1. Ein entsprechendes Herstellungsverfahren ist in dem gegenständlichen Hauptanspruch 6 definiert.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Der Drain-Source-Einschaltwiderstand eines DMOSFET wird reduziert durch das Bereitstellen einer leicht dotierten P Wannenregion, welche die P+ Körperregion umgibt, um den Lawinendurchbruch zu verbessern. Somit wird der Widerstand der darunter liegenden epitaxialen Schicht (Driftregion) verringert, um einen insgesamt reduzierten Einschaltwiderstand der Vorrichtung bzw. des Bausteins zu erreichen. Gleichzeitig kann die gewünschte Durchbruchspannung erreicht werden. Der Einschaltwiderstand wird weiter durch das Hinzufügen eines pre-initialen Oxidationsimplantats reduziert, d.h. Phosphor für einen N-Kanal-Baustein oder Bor für einen P-Kanal-Baustein. Durch das Bereitstellen dieses zusätzlichen Implantats wird um den Boden des Grabens und der darüber liegenden Driftregion eine N JFET- oder Verarmungsregion (oder eine P Region für eine P Kanal-Vorrichtung) gebildet, welche stärker dotiert ist als die darunter liegende N– dotierte Epitaxialschicht (Driftregion). Somit wird der Einschaltwiderstand reduziert, indem die Dotierkonzentration in den Bereichen erhöht wird, in denen sich der parasitäre JFET bilden würde, d.h. unmittelbar unterhalb und an den unteren Ecken des Grabens.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Es zeigen:
  • 1 eine Querschnittsansicht eines dem Stand der Technik entsprechenden planaren DMOSFET-Transistors mit einer P-Wanne, welche die Körperregion umgibt;
  • 2 eine Querschnittsansicht eines DMOSFET mit Graben gemäß der vorliegenden Erfindung; und
  • die 3A und 3E die Schritte zur Fertigung des Transistors aus 2.
  • GENAUE BESCHREIBUNG DES BEVORZUGTEN AUSFÜHRUNGSBEISPIELS
  • Die Abbildung aus 2 zeigt eine Querschnittsansicht eines Transistors (DMOSFET) gemäß der vorliegenden Erfindung. Hiermit wird festgestellt, dass die Querschnittsansicht einer herkömmlichen Zeichnung entspricht, wobei ein Abschnitt der verschiedenen Zellen eines kennzeichnenden Transistors dargestellt ist, der Tausende derartiger Zellen aufweisen kann. Ebenso möglich ist aber auch ein Transistor mit einer einzigen Zelle. Während sich die vorliegende Offenbarung zwar an einen Transistor mit einem negativ (N) dotierten Substrat, einer positiv (P) dotierten Körperregion und einer N dotierten Source-Region richtet, wird hiermit festgestellt, dass komplementäre Vorrichtungen bzw. Bausteine ebenfalls möglich sind, wobei jeder Dotierstoff in Bezug auf dessen Leitfähigkeitstyp umgekehrt ist.
  • Die hier dargestellten Querschnittsansichten sind ferner nicht maßstabsgetreu, sondern dienen Zwecken der Veranschaulichung. Darin sind zwar verschiedene dotierte Bereiche bzw. Regionen des Transistors durch Linien begrenzt dargestellt, wobei auch dies veranschaulichenden Zwecken dient und keine repräsentative Funktion hat. In den Abbildungen bezeichnen übereinstimmende Bezugsziffern in den verschiedenen Abbildungen ähnliche oder identische Strukturen. Ferner dienen die verschiedenen offenbarten Parameter in Bezug auf Tiefen, Dicken und Breiten von Übergängen, Dotierkonzentrationen, Dosierungen und Implantierungsenergien Veranschaulichungszwecken, ohne dabei die Erfindung einzuschränken. Für die positiven und negativen Dotierstoffe können verschiedene Stoffe verwendet werden. Die für gewöhnlich für derartige Dotierungen eingesetzten Substanzen können verwendet werden, ohne darauf beschränkt zu sein.
  • Die Abbildung aus 2 zeigt somit einen Querschnitt einer Zelle des vorliegenden Transistors, mit kleinen Abschnitten bzw. Teilstücken aneinander angrenzender Zellen, wobei der Transistor eine Drain-Region 40 aufweist, die eine N+ Dotierung aufweist, so dass sie einen Widerstandswert von 1 bis 10 Milliohm × cm und eine herkömmliche Dicke aufweist. Eine herkömmliche metallisierte Drain-Elektrode (nicht abgebildet) ist auf der unteren Oberfläche der Drain-Region 40 als ein elektrischer Kontakt mit dieser ausgebildet. Auf der Drain-Region 40 (Substrat) gewachsen ist eine N– dotierte Epitaxialschicht, deren N– dotierten Abschnitte mit der Bezugsziffer 42 bezeichnet sind. Hiermit wird festgestellt, dass die Region 42 auch durch andere Mittel als durch Epitaxie gebildet werden kann. Die N– Driftregion 42 weist einen spezifischen Widerstand von 0,7 bis 1,0 Milliohm × cm auf. Die epitaxiale Schicht weist eine Gesamtdicke von 8 bis 12 μm auf.
  • Eine P dotierte Wanne 46 ist in dem oberen Abschnitt des Halbleiterkörpers ausgebildet. Eine kennzeichnende Dotierung der P Wannenregion liegt zwischen 1 × 1016 bis 1 × 1017/cm3. Somit handelt es sich dabei um einen verhältnismäßig leicht dotierten Bereich. Eine typische Übergangstiefe für die P Wanne 46 beträgt 3 μm; wobei ein kennzeichnender Bereich zwischen 2 und 4 μm liegt. In der P dotierten Wanne 46 ausgebildet ist die P+ dotierte Körperregion 48. Eine typische Dotierung der Körperregion liegt zwischen 1 × 1018/cm3 und 5 × 1018/cm3. Als Teil der P+ dotierten Körperregion 48 enthalten ist niedrigerer P+ tiefer Körperabschnitt in dem unteren Abschnitt der Körperregion. Eine kennzeichnende Übergangstiefe der P+ Körperregion entspricht 2,5 μm, so dass sie um ungefähr 0,5 μm flacher bzw. seichter ist als die umgebende P dotierte Wannenregion 46.
  • Von der Hauptoberfläche des Halbleiterkörpers nach unten penetriert eine Reihe von Gräben; ein derartiger Graben 50 ist in der Abbildung veranschaulicht. Der Graben 50 ist wie die anderen Gräben mit einer Gate-Oxidschicht 54 ausgekleidet, die für gewöhnlich eine Dicke von 0,05 bis 0,07 μm aufweist, und jeder Graben wird für gewöhnlich mit einer leitfähig dotierten Polysilizium-Gate-Elektrode 52 gefüllt. Für gewöhnlich erstreckt sich die P+ Körperregion 0,5 μm unterhalb der Unterseite des Grabens 50.
  • Eine weitere Region des Transistors aus 2 ist die N dotierte Region 58, die unter dem Graben 50 liegt und sich ferner entlang des unteren Abschnitts der Seitenwände des Grabens 50 erstreckt. Die Region 58 wird als JFET- oder Verarmungsregion bezeichnet.
  • Die N dotierte Region 58 reduziert in vorteilhafter Weise den Einschaltwiderstand des Transistors zusätzlich, indem ein stärker dotierter Bereich an den unteren Seitenwänden und dem Boden des Grabens erzeugt wird im Vergleich zu der darunter liegenden epitaxialen Driftregion 42. Dies reduziert somit den Einschaltwiderstand weiter durch Erhöhen der Dotierkonzentration in dieser Region, bei der es sich für gewöhnlich um den Bereich handelt, in dem sich der parasitäre JFET bilden würde. Eine typische Dotierkonzentration der N dotierten Region 58 ist 1 × 1015/cm3. Diese Dotierkonzentration ist so optimiert, dass sie den Kompromiss zwischen Durchbruchspannung und Einschaltwiderstand so hoch wie möglich hält. Eine typische Dicke der N Region 58 entspricht etwa 0,5 μm. (Dies ist die Dicke zwischen dem Boden des Grabens 50 und dem obersten Abschnitt der darunter liegenden Driftregion 42.)
  • In dem oberen Abschnitt des Transistors sind N+ dotierte Source-Regionen 56 mit einer kennzeichnenden Übergangstiefe von 0,5 μm ausgebildet. Ein kennzeichnender Dotierungswert der N+ Source-Regionen 56 liebt an der Hauptoberfläche bei etwa 6 × 1019/cm3.
  • Der obere Abschnitt jeder leitfähigen Gate-Elektrode 52 wird durch eine BPSG (Borphosphorsilikatglas) Isolationsschicht 60 isoliert, welche herkömmlicher Art ist und von einer Körper-Source metallisierten Schicht 62 überlagert wird.
  • Hiermit wird festgestellt, dass hierin nur ein kleiner Abschnitt des aktiven Teils des Transistors dargestellt ist. Jeder aktive Abschnitt bzw. Teil des Transistors ist von einem Abschluss an der Hauptoberfläche des Halbleiterkörpers umgeben, wobei der Abschnitt für gewöhnlich dotierte Regionen und teilweise einen Graben aufweist. Herkömmliche Abschlüsse eignen sich zur Verwendung gemäß der vorliegenden Erfindung, und somit wird der Abschnitt hierin weder veranschaulicht noch näher beschrieben.
  • Eine kennzeichnende Breite jedes Grabens liegt zwischen 0,8 und 1,0 μm. Eine kennzeichnende Zellenbreite beträgt 10 μm, wobei dieser Wert lediglich Veranschaulichungszwecke erfüllt. Die Zellen können eine beliebige Konfiguration einer Vielzahl möglicher Konfigurationen aufweisen.
  • Ein beispielhafter Verfahrensablauf zur Herstellung des Transistors aus 2 wird nachstehend im Text beschrieben. Hiermit wird festgestellt, dass dieser Verfahrensablauf nicht die einzige mögliche Methode zur Herstellung dieser Struktur darstellt, sondern lediglich Veranschaulichungszwecken dient. Ferner können die verschiedenen hierin dargestellten Parameter angepasst werden, wobei weiterhin die Struktur und das Verfahren gemäß der vorliegenden Erfindung resultieren.
  • Den Anfang in Bezug auf die Abbildung aus 3A macht ein herkömmlich hergestelltes N+ dotiertes Substrat 40 mit einem spezifischen Widerstand im Bereich von 1 bis 10 Milliohm × cm. Danach wird eine N– dotierte epitaxiale Schicht 42 darauf gewachsen, mit einem Widerstand im Bereich von 0,7 bis 1,0 Milliohm × cm und einer Dicke von 6 bis 11 μm. Gemäß der Abbildung aus 3A wird der obere Abschnitt der epitaxialen Schicht 42 danach unter Verwendung eines N Flächenimplantats auf einen letztendlichen Dotierungswert von zum Beispiel 1 × 1015/cm3 stärker dotiert. (Der Durchschnittsfachmann auf dem Gebiet kann die erforderlichen Energiewerte und Dosierungen, um dies zu erreichen, sowie die anderen hierin offenbarten Dotierkonzentrationen leicht bestimmen.) Dieser Implantierungsschritt ist so optimiert, dass der Kompromiss zwischen Durchbruchspannung und Einschaltwiderstand maximiert wird.
  • Danach wird in der Abbildung aus 3B eine herkömmliche Maskierungsschicht abgeschieden und mit Muster versehen, so dass der verbleibende Abschnitt 68 definiert wird. Diese Maskierungsschicht 68 wird verwendet, um die folgende P Implantierung zu maskieren, welche die P Wannenregionen 46 bildet. Die P Implantierung führt zu einer finalen P Dotierkonzentration im Bereich von 1016 bis 1017/cm3 nach einer verhältnismäßig langen Diffusion bei hoher Temperatur, um diese P Wannendiffusion auf einen Übergang von 2 bis 4 μm einzutreiben. Der gleiche Schritt treibt ferner das vorherige N Implantat ein, das die Region 58 bildet, bis auf eine Tiefe von 1 bis 3 μm.
  • Gemäß der Abbildung aus 3C bildet danach unter Verwendung der gleichen Maskierungsschicht 68 ein P+ Implantat die P+ Regionen 48. An Stelle eines Borimplantats kann es sich alternativ dabei um eine Bornitrid- oder Bordiffusion handeln. Das P+ Implantat führt zu einer letztendlichen Dotierkonzentration von 1 bis 5 × 1018/cm3. Wie dies ersichtlich ist, umgibt die P Wannenregion 46 (d.h. eine tiefere Übergangstiefe als) die P+ Region 58 nach Abschluss aller Eintreibungsschritte.
  • Die verbleibenden Schritte zur Herstellung der Transistoren sind herkömmlicher Art. In dem nächsten Schritt wird auf der Hauptoberfläche des Halbleiterkörpers eine herkömmliche aktive Maskierungsschicht ausgebildet und gemustert. Diese aktive Maskierung kann ein Oxid oder ein anderes geeignetes Material darstellen. Diese aktive Maskierung definiert den aktiven Abschnitt des Transistors und maskiert somit den Transistorabschluss. Hiermit wird festgestellt, dass in den hierin dargestellten Ausführungsbeispielen nur der aktive Abschnitt abgebildet ist, wobei sich der Abschluss außerhalb des Bereichs der Zeichnung befindet.
  • Danach wird eine Grabenmaskierungsschicht ausgebildet und mit Muster versehen (nicht abgebildet). Unter Verwendung der Grabenmaskierung als ein Muster werden die Gräben 50 danach anisotrop geätzt. Die Gräben werden danach einem Opferoxidierungsschritt unterzogen, um ihre Seitenwände und Böden zu glätten. Danach wird die Gate-Oxidschicht 54 auf herkömmliche Art und Weise auf eine Dicke zwischen 0,05 bis 0,07 μm gewachsen. Eine Schicht aus Polysilizium 52 wird danach auf der Hauptoberfläche des Halbleiterkörpers ausgebildet und füllt alle Gräben. Die Polysiliziumschicht 52 wird danach dotiert, um eine maximale Leitfähigkeit mit einem N Dotierstoff zu erreichen (dieser Schritt ist nicht abgebildet).
  • Danach wird eine Gate-Maskierungsschicht (Polymaskierung) über der ganzen Oberfläche des Polysiliziums ausgebildet und mit Muster versehen. Die Gate-Maskierungsschicht wird danach eingesetzt, um das Polysilizium mit Ausnahme der Gräben wegzuätzen, während gleichzeitig Kontaktfinger auf der Hauptoberfläche verbleiben, welche die Gate-Elektroden in den verschiedenen Gräben verbinden (nicht abgebildet).
  • Danach wird in der Abbildung aus 3E eine Source-Blockierungsmaske 74 auf der Hauptoberfläche des Substrats ausgebildet, so dass die Regionen dort definiert werden, wo die Source-Regionen gebildet werden. Diese Maskierungsschicht 74 wird auf herkömmliche Art und Weise mit Mustern versehen, und danach wird eine N+ Implantierung ausgeführt, um die N+ Source-Regionen 56 zu definieren. Die N+ Source-Implantierung, wobei der Dotierstoff auf herkömmliche Art und Weise arsenisch ist, führt zu einer Dotierkonzentration von etwa 6 × 1019/cm3. Danach wird die N+ Source-Maskierungsschicht 74 abgezogen.
  • Die folgenden Schritte sind herkömmlicher Art, um den Transistor fertig zu stellen. Eine Schicht von Borphosphorsilikatglas (BPSG) wird auf herkömmliche Art und Weise bis auf eine Dicke von 1 bis 1,5 μm abgeschieden und dotiert. Eine BPSG-Maskierungsschicht wird danach über der BPSG-Schicht ausgebildet und mit Muster versehen, und danach wird die BPSG-Maskierungsschicht zum Ätzen des BPSG verwendet, wobei die BPSG-Regionen 60 aus 2 definiert werden, welche die Oberseite jeder leitfähigen Gate-Elektrode 52 isolieren.
  • Danach wird die BPSG-Maskierungsschicht abgezogen, und eine Source-Körper-Metallschicht wird abgeschieden und maskiert, so dass die Source-Körper-Metallisierungskontakte 62 aus 2 definiert werden. Danach wird eine Passivierungsschicht ausgebildet, und eine Anschlussflächenmaskierung wird ausgebildet und mit Muster versehen, und dazu eingesetzt, die Anschlussflächenkontakte durch die Passivierungsschicht (nicht abgebildet) zu definieren. Hiermit wird festgestellt, dass die Bildung der Metallschicht 62 einen entsprechenden Schritt zur Bildung der Kontakt-Drain-Region 40 (nicht abgebildet) auf der Rückseite des Substrats aufweist. Dadurch wird der Transistor fertig gestellt.

Claims (11)

  1. Transistorstruktur, die folgendes umfasst: ein Halbleitersubstrat (40) eines ersten Leitfähigkeitstyps; eine Driftregion (42), welche das Substrat (40) überlagert und vom ersten Leitfähigkeitstyp ist, wobei sie mit einer niedrigeren Dotierkonzentration dotiert ist als das Substrat (40); eine Wannenregion (46) eines zweiten Leitfähigkeitstyps, der zu dem ersten Leitfähigkeitstyp entgegengesetzt ist und sich von einer oberen Oberfläche der Transistorstruktur in die Driftregion (42) erstreckt; eine Körperregion (48) des zweiten Leitfähigkeitstyps in der Wannenregion (46), und wobei die Körperregion mit einer höheren Konzentration als die Wannenregion (46) dotiert ist, wobei sich die Körperregion von der oberen Oberfläche in die Wannenregion (46) bis auf eine Tiefe erstreckt, die geringer ist als die Tiefe der Wannenregion (46); eine leitfähige Gate-Elektrode (52), die sich von der oberen Oberfläche in die Driftregion (42) erstreckt, und zwar auf eine geringere Tiefe als die Tiefe der Wannenregion (46); und eine Source-Region (56) des ersten Leitfähigkeitstyps, die sich von der oberen Oberfläche in die Wannenregion (46) und in die Körperregion (48) erstreckt; wobei die Wannenregion (46) lateral die Körperregion (48) umgibt, dadurch gekennzeichnet, dass sich die Körperregion (48) tiefer von der oberen Oberfläche erstreckt als die Gate-Elektrode (52); und wobei die Transistorstruktur ferner eine Verarmungsregion (58) des ersten Leitfähigkeitstyps umfasst und mit einer höheren Dotierkonzentration als die Driftregion (42), und wobei sie angrenzend an einen unteren Abschnitt der Gate-Elektrode (52) angeordnet ist, wobei sich die Verarmungsregion (58) angrenzend an die Seiten und die Unterseite der Gate-Elektrode (52) erstreckt und durch einen intervenierenden Abschnitt der Driftregion (42) von dem Substrat (40) räumlich getrennt ist, und wobei ein lateraler und ein oberer Bereich der Verarmungsregion (58) durch die Wannenregion (46) definiert sind, und wobei sich die Wannenregion (46) und die Körperregion (48) von der oberen Oberfläche (40) bis auf eine Tiefe in das Substrat (40) erstrecken, die größer ist als die Tiefe der Verarmungsregion (58).
  2. Transistorstruktur nach Anspruch 1, wobei die Übergangstiefe der Wannenregion (46) etwa um 0,5 μm größer ist als die Übergangstiefe der Körperregion (48).
  3. Transistorstruktur nach Anspruch 1, wobei eine Tiefe der Wannenregion (46) von der oberen Oberfläche mindestens 2,5 μm beträgt.
  4. Transistorstruktur nach Anspruch 1, wobei eine Dotierkonzentration der Körperregion (48) mindestens dem Zehnfachen der Dotierkonzentration der Wannenregion (46) entspricht.
  5. Transistorstruktur nach Anspruch 1, wobei eine Dotierkonzentration der Wannenregion (46) niedriger ist als 1 × 1017/cm3.
  6. Verfahren zum Bilden der Transistorstruktur nach einem der vorstehenden Ansprüche, wobei das Verfahren nacheinander die folgenden Schritte umfasst: (a) das Bereitstellen eines Halbleitersubstrats (40) eines ersten Leitfähigkeitstyps; (b) das Bilden einer Driftregion (42) des ersten Leitfähigkeitstyps und mit einer Dotierung mit einer niedrigeren Konzentration als die Dotierung des Substrats (40), und wobei die Driftregion das Substrat (40) überlagert; (c) das Bilden einer Verarmungsregion (58) des ersten Leitfähigkeitstyps durch Dotieren eines oberen Abschnitts der Driftregion (42) auf eine höhere Konzentration als die Konzentration der Driftregion (42); (d) das Bilden einer Maskierungsschicht (68), die einen Teil der Verarmungsregion (58) abdeckt; (e) das Bilden einer Wannenregion (46) eines zweiten Leitfähigkeitstyps, der entgegengesetzt zu dem ersten Leitfähigkeitstyp ist, und wobei sich die Wannenregion von einer oberen Oberfläche der Driftregion (52) in dem Abschnitt der Verarmungsregion (58), der nicht von der Maskierungsschicht (68) bedeckt ist, in die Driftregion (42) erstreckt; (f) das gleichzeitige Treiben der Wannenregion (46) und der Verarmungsregion (58) auf ihre entsprechend gewünschten Übergangstiefen; (g) das Bilden einer Körperregion (48) des zweiten Leitfähigkeitstyps und mit höherer Dotierkonzentration als die Dotierkonzentration der Wannenregion (46), und wobei sich die Körperregion von der Oberfläche bis auf eine Tiefe in die Wannenregion (46) erstreckt, die geringer ist als die Tiefe der Wannenregion (46), und wobei die Körperregion unter Verwendung der Maskierungsschicht (68) von der Wannenregion (46) umgeben ist, wobei ein lateraler und ein oberer Bereich der Verarmungsregion (58) durch die Wannenregion (46) definiert sind, und wobei sich die Wanneregion (46) und die Körperregion (48) von der oberen Oberfläche bis auf eine Tiefe in das Substrat (40) erstrecken, die größer ist als die Tiefe der Verarmungsregion (58); (h) das Bilden eines Grabens (50), der sich von der oberen Oberfläche erstreckt; (i) das Bilden einer leitfähigen Gate-Elektrode (52) in dem Graben (50), so dass sich die Verarmungsregion (58) angrenzend an die Seiten und die Unterseite der Gate-Elektrode (52) erstreckt, und wobei sich die Körperregion (48) und die Wannenregion (46) jeweils tiefer von der oberen Oberfläche erstrecken als die Gate-Elektrode (52); und (j) das Bilden einer Source-Region (56) des ersten Leitfähigkeitstyps, die sich von der oberen Oberfläche in die Körperregion (48) erstreckt.
  7. Verfahren nach Anspruch 6, wobei der Schritt des Bildens der Wannenregion (46) folgendes umfasst: das Implantieren von Ionen des zweiten Leitfähigkeitstyps; und das Diffundieren der implantierten Ionen bis auf eine Tiefe von mindestens 2 μm von der oberen Oberfläche.
  8. Verfahren nach Anspruch 6, wobei die Übergangstiefe der Wannenregion (46) etwa 0,5 μm größer ist als die Übergangstiefe der Körperregion (48).
  9. Verfahren nach Anspruch 6, wobei die Übergangstiefe der Wannenregion (46) mindestens 2,5 μm beträgt.
  10. Verfahren nach Anspruch 6, wobei eine Dotierkonzentration der Körperregion (48) mindestens das Zehnfache der Dotierkonzentration der Wannenregion (46) beträgt.
  11. Verfahren nach Anspruch 6, wobei eine Dotierkonzentration der Wannenregion (46) niedriger ist als 1 × 1017/cm3.
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