DE112006000156B4 - LDMOS Halbleitertransistorstruktur und Verfahren zu deren Herstellung - Google Patents

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Abstract

LDMOS Halbleitertransistorstruktur, umfassend: – ein Substrat, das eine epitaxiale Schicht eines ersten Leitfähigkeitstyps aufweist; – eine Sourceregion eines zweiten Leitfähigkeitstyps, die sich von einer Oberfläche der epitaxialen Schicht aus erstreckt; – eine gering dotierte Drainregion innerhalb der epitaxialen Schicht des zweiten Leitfähigkeitstyps, aufweisend: – eine erste Region des zweiten Leitfähigkeitstyps, um einen Kontakt mit einer Drainelektrode einzurichten; – eine zweite Region des zweiten Leitfähigkeitstyps, die geringer dotiert ist als die erste Region, die innerhalb der epitaxialen Schicht verdeckt ist und sich von der ersten Region horizontal in Richtung zu einem zwischen Drain- und Sourceregion angeordneten Kanals unterhalb eines in einer Isolierschicht angeordneten Gates erstreckt; – eine dritte Region des zweiten Leitfähigkeitstyps, die geringer dotiert ist als die zweite Region und sich vertikal von der Oberfläche der epitaxialen Schicht und horizontal von der zweiten Region bis unter das Gate erstreckt; – eine oberste Schicht des ersten Leitfähigkeitstyps, die sich von der Oberfläche der epitaxialen Schicht zu der zweiten Region erstreckt; und – eine unterste Schicht des ersten Leitfähigkeitstyps, die sich von der zweiten Region in die epitaxiale Schicht erstreckt; und – wobei eine Implantationsregion des ersten Leitfähigkeitstyps vorhanden ist, die sich von der Oberfläche der epitaxialen Schicht in die epitaxiale Schicht hinein erstreckt, und die einen Endbereich der gering dotierten Drainregion neben dem Gate überlappt und sich innerhalb eines Teilbereichs des Kanals erstreckt, und wobei sich ein Spannungswiderstandsabschluss des zweiten Leitfähigkeitstyps von der Drainelektrode tiefer als die erste Region in die epitaxiale Schicht hinein erstreckt.

Description

  • Die vorliegende Erfindung bezieht sich auf eine LDMOS Transistorstruktur.
  • LDMOS Transistorstrukturen werden häufig als Halbleiterbauteile für viele Arten von Transistoranwendungen wie zum Beispiel Hochspannungs-MOS Feldeffekttransistoren verwendet. Ein LDMOS Transistor umfasst eine gering dotierte Drainregion, um die Durchbruchspannung zu verbessern. LDMOS Transistoren umfassen daher aufgrund der gering dotierten Region innerhalb des Drains einen höheren Durchlasswiderstand.
  • 1 zeigt einen typischen Leistungs-LDMOS Transistor. Ein Wafer umfasst zum Beispiel ein p Substrat 13, auf dem eine epitaxiale Schicht 1 aufgebracht ist. Diese Schicht 1 umfasst die Bereiche 2, 4 und 15 vom Typ n Leitfähigkeit, die in die Oberfläche implantiert sind, um eine Source- beziehungsweise eine Drainregion zur Verfügung zu stellen. Die epitaxiale Schicht 1 wird normalerweise mit einer isolierenden dielektrischen Schicht 7, wie zum Beispiel Siliziumoxid, bedeckt, in der ein Polysiliziumgate 8 angeordnet ist, um den Kanal zwischen dem Drain 4, 15 und der Source 2 zu bedecken. Der Drain in diesem beispielhaften LDMOS Transistor umfasst eine erste Region 15, die n+ dotiert ist und die einen Anschluss zu einer Drainelektrode 12 umfasst, die durch ein Fenster in der Isolierschicht 7 über dieser Region 15 angeordnet ist. Diese n+ Region ist von einer geringer dotierten n– Region 4 umgeben, die sich bis unter das Gate 8 ausdehnt, um einen Kanal zwischen der Source und der Drainregion zu definieren. Auf der Sourceseite dieses Transistors wird eine p+ dotierte Senke 14 zur Verfügung gestellt, die sich von der Oberfläche der epitaxialen Schicht 1 zum Substrat hinunter erstreckt, um einen rückseitigen Sourceanschluss zur Verfügung zu stellen. Der Anschluss 11 verbindet die Sourceregion 2 mit der Senke 14.
  • Die Wechselbeziehung zwischen Durchbruchspannung und Durchlasswiderstand steht in Beziehung mit dem maximalen, durch die p-n Sperrschicht definierten elektrischen Feld, das unterhalb des kritischen elektrischen Felds für den Halbleiter bleiben muss, um einen Durchbruch zu vermeiden. Dieses maximale elektrische Feld ist durch den Dotierungsgrad definiert, zum Beispiel den n dotierten Rains in einem NMOS Feldeffekttransistor. Weiterhin kann in Anwendungen, in denen der Transistor die meiste Zeit angesteuert ist, um zu leiten, der lange andauernde Durchlasszustand zu einer wesentlichen Injektion von Ladungsträgern mit hoher Beweglichkeit führen, die zu parametrischer Gleichstromdrift führt. Dies ist ein sehr üblicher Sachverhalt in LDMOS Transistorstrukturen, weil die Dosierungen des n Implantats in LDD Transistoren erhöht sind, um den Durchlasswiderstand zu senken, was daher mit der Zeit zu einem höheren elektrischen Feld der Sperrschicht und zur Injektion von Elektronen mit hoher Beweglichkeit führt.
  • Die Druckschriften US 5 155 563 A , US 4 811 075 A und US 6 424 007 B1 offenbaren jeweils eine Halbleitertransistorstruktur.
  • Entsprechend der vorliegenden Anmeldung wird eine Transistorstruktur eingeführt. Erfindungsgemäß umfasst eine LDMOS Halbleitertransistorstruktur ein Substrat, das eine epitaxiale Schicht eines ersten Leitfähigkeitstyps aufweist, eine Sourceregion eines zweiten Leitfähigkeitstyps, die sich von einer Oberfläche der epitaxialen Schicht aus erstreckt, eine gering dotierte Drainregion innerhalb der epitaxialen Schicht des zweiten Leitfähigkeitstyps, die eine erste Region des zweiten Leitfähigkeitstyps, um einen Kontakt mit einer Drainelektrode einzurichten, eine zweite Region des zweiten Leitfähigkeitstyps, die geringer dotiert ist als die erste Region, die innerhalb der epitaxialen Schicht verdeckt ist und sich von der ersten Region horizontal in Richtung zu einem zwischen den Drain- und Sourceregionen angeordneten Kanals unterhalb eines in einer Isolierschicht angeordnetes Gates erstreckt, eine dritte Region des zweiten Leitfähigkeitstyps, de geringer dotiert ist als die zweite Region und sich vertikal von der Oberfläche der epitaxialen Schicht und horizontal von der zweiten Region bis unter das Gate erstreckt, eine oberste Schicht des ersten Leitfähigkeitstyps, die sich von der Oberfläche der epitaxialen Schicht zu der zweiten Region erstreckt, und eine unterste Schicht des ersten Leitfähigkeitstyps, die sich von der zweiten Region in die epitaxiale Schicht erstreckt und
    wobei eine Implantationsregion des ersten Leitfähigkeitstyps vorhanden ist, die sich von der Oberfläche der epitaxialen Schicht in die epitaxiale Schicht hinein erstreckt, die einen Endteilbereich der gering dotierten Drainregion neben dem Gate überlappt und sich innerhalb eines Teilbereichs des Kanals erstreckt, und wobei sich ein Spannungswiderstandsabschluss des zweiten leitfähigkeitstype von der Drainelektrode tiefer als die erste Region in die epitaxiale Schicht hinein erstreckt.
  • Die gering dotierte Drainregion kann eine erste Region unterhalb eines Drainanschlusses umfassen und eine zweite Region, die sich von der ersten hoch dotierten Region in Richtung zum Gate erstreckt, wobei die zweite Region geringer dotiert ist als die erste Region. Die Halbleitertransistorstruktur kann weiterhin eine dritte Region umfassen, die die erste hoch dotierte Region umgibt, wobei die dritte Region geringer dotiert ist als die erste hoch dotierte Region und höher dotiert als die zweite Region. Die Halbleitertransistorstruktur kann weiterhin eine Senkenstruktur des ersten Leitfähigkeitstyps umfassen, die sich von der Sourceregion zum Boden der epitaxialen Schicht erstreckt. Das Substrat kann stark dotiert sein. Die Implantatregion kann eine ungefähre horizontale Länge von etwa 0,5 μm aufweisen. Die Implantatregion kann eine ungefähre vertikale Länge der Höchstkonzentration von etwa 0,6 Mikron aufweisen. Die Implantatregion kann teilweise mit einer gering dotierten Drainregion überlappt werden. Der Halbleitertransistor kann weiterhin eine Wanne vom ersten Leitfähigkeitstyp umfassen, die mindestens zum Teil die Sourceregion umgibt und sich innerhalb des Kanals erstreckt. Die Implantatregion kann teilweise mit der Wanne überlappen. Der erste Leitfähigkeitstyp kann ein p leitender sein, und der zweite Leitfähigkeitstyp ist n leitend, oder umgekehrt. Die Implantatregion kann lateral diffundiert sein. Die gering dotierte Drainregion kann eine erste Region des zweiten Leitfähigkeitstyps umfassen, um einen Anschluss zu einer Elektrode einzurichten, wobei eine zweite Region des zweiten Leitfähigkeitstyps geringer dotiert ist als die erste Region, die innerhalb der epitaxialen Schicht verdeckt ist und sich von der ersten Region horizontal in einer Richtung hin zu dem Gate erstreckt, wobei sich eine dritte Schicht in die epitaxiale Schicht hinein erstreckt, die einen Endteilbereich der gering dotierten Drainregion neben dem Gate bedeckt.
  • Die gering dotierte Drainregion kann eine erste Region unterhalb eines Drainanschlusses umfassen und eine zweite Region, die sich von der ersten hoch dotierten Region in Richtung zum Gate erstreckt, wobei die zweite Region geringer dotiert ist als die erste Region. Die Halbleitertransistorstruktur kann weiterhin eine dritte Region umfassen, die die erste hoch dotierte Region umgibt, wobei die dritte Region geringer dotiert ist als die erste hoch dotierte Region und höher dotiert als die zweite Region. Die Halbleitertransistorstruktur kann weiterhin eine Senkenstruktur des ersten Leitfähigkeitstyps umfassen, die sich von der Sourceregion zum Boden der epitaxialen Schicht erstreckt. Das Substrat kann stark dotiert sein. Die Implantatregion kann eine ungefähre horizontale Länge von etwa 0,5 μm aufweisen. Die Implantatregion kann eine ungefähre vertikale Länge der Höchstkonzentration von etwa 0,6 Mikron aufweisen. Die Implantatregion kann teilweise mit einer gering dotierten Drainregion überlappt werden. Der Halbleitertransistor kann weiterhin eine Wanne vom ersten Leitfähigkeitstyp umfassen, die mindestens zum Teil die Sourceregion umgibt und sich innerhalb des Kanals erstreckt. Die Implantatregion kann teilweise mit der Wanne überlappen. Der erste Leitfähigkeitstyp kann ein p leitender sein, und der zweite Leitfähigkeitstyp ist n leitend, oder umgekehrt. Die Implantatregion kann lateral diffundiert sein. Die gering dotierte Drainregion kann eine erste Region des zweiten Leitfähigkeitstyps umfassen, um einen Anschluss zu einer Elektrode einzurichten, wobei eine zweite Region des zweiten Leitfähigkeitstyps geringer dotiert ist als die erste Region, die innerhalb der epitaxialen Schicht verdeckt ist und sich von der ersten Region horizontal in einer Richtung hin zu dem Gate erstreckt, wobei eine dritte Region vom zweiten Leitfähigkeitstyp geringer dotiert ist als die zweite Region und sich von der ersten Oberfläche der epitaxialen Schicht vertikal erstreckt und horizontal von der zweiten Region bis hin unter das Gate, wobei sich eine oberste Schicht des ersten Leitfähigkeitstyps von der Oberfläche der epitaxialen Schicht zu der zweiten Region erstreckt, und eine unterste Schicht vom ersten Leitfähigkeitstyp sich von der zweiten Region in die epitaxiale Schicht hinein erstreckt. Die dritte Region kann eine erste Unterregion des zweiten Leitfähigkeitstyps umfassen, die sich von der zweiten Region horizontal in Richtung hin zu dem Gate erstreckt und eine zweite Unterregion des zweiten Leitfähigkeitstyps, die sich vertikal von der Oberfläche der epitaxialen Schicht und horizontal von der ersten Unterregion bis hin unter das Gate erstreckt. Die erste Unterregion kann geringer dotiert sein als die zweite Region und die zweite Unterregion kann geringer dotiert sein als die erste Unterregion. Die erste Unterregion kann geringer dotiert sein als diese zweite Region und die erste und die zweite Unterregion können überlappen, und die erste Unterregion ist zum Teil geringer dotiert als die zweite Unterregion. Die Halbleitertransistorstruktur kann weiterhin einen Spannungsabschlusswiderstand des zweiten Leitfähigkeitstyps umfassen, der sich von der Drainelektrode tiefer in die epitaxiale Schicht erstreckt als die erste Region. Die zweite Region kann eine ungefähre horizontale Länge von 0,5–3 µm aufweisen. Die Halbleitertransistorstruktur kann weiterhin eine zwischen der Drainelektrode und der Gateelektrode auf der Isolierschicht angeordnete Feldplatte umfassen, die die Gateelektrode zumindest teilweise bedeckt.
  • Ein Verfahren zur Herstellung eines LDMOS Halbleitertransistors, der ein Substrat und eine epitaxiale Schicht eines ersten Leitfähigkeitstyps aufweist, umfasst die Schritte der Ausformung einer Sourceregion und einer gering dotierten Drainregion eines zweiten Leitfähigkeitstyps in der epitaxialen Schicht, Ausformung von mindestens einer Gateelektrode, die eine Kanalregion zwischen der Source und der gering höher dotierten Drainregion bedeckt, Ausformung einer Photolackschicht, die die Oberfläche der Transistorstruktur bedeckt, Öffnen eines Fensters in der Photolackschicht, das einen Endbereich der gering dotierten Drainregion neben dem Gate aufdeckt, Implantieren einer Taschenregion des ersten Leitfähigkeitstyps durch das Fenster, Implantieren einer Taschenregion des ersten leitfähigkeitstype durch das Fenster, Implantieren im Bereich der Drainregion eine erste hoch dotierten Region in Richtung zu dem Gate hin erstreckt, wobei die zweite Region geringer dotiert wird als die erste hoch dotierte Region, Implantieren einer dritten Region, welch die erste hoch dotierte Region umgibt, und wobei die dritte Region geringer dotiert wird als die erste hoch dotiert Region und höher dotiert wird als die zweite Region, und Implantieren einer Widerstandabschlussregion, die von der Oberfläche im Zentrum unter einer Draineleketrode beginnt und tiefer in die epitaxiale Schicht hineinreicht als die erst Region.
  • Das Fenster kann einen Teil der Gateelektrode aufdecken. Das Fenster kann eine bevorzugte horizontale Größe von etwa 0,5 μm aufweisen. Der Schritt des Implantierens kann eine Tasche mit einer vertikalen Länge der Höchstkonzentration von 0,6 Mikron erzeugen. Die Drainregion kann eine erste hoch dotierte Region unterhalb eines Drainanschlusses umfassen und eine zweiten Region, die sich von der ersten hoch dotierten Region in Richtung zu dem Gate hin erstreckt, wobei die zweite Region geringer dotiert ist als die erste hoch dotierte Region. Die gering dotierte Drainregion kann weiterhin eine dritte Region umfassen, die die erste hoch dotierte Region umgibt, wobei die dritte Region geringer dotiert ist als die erste hoch dotierte Region und höher dotiert ist als die zweite Region. Die Taschenregion kann teilweise mit der zweiten gering dotierten Drainregion überlappt sein. Die Taschenregion kann auch lateral unter das Gate diffundiert sein. Das Verfahren kann weiterhin den Schritt umfassen, eine Wanne des ersten Leitfähigkeitstyps auszuformen, die mindestens zum Teil die Sourceregion umgibt und sich innerhalb besagtem Kanal erstreckt. Die Implantatregion kann teilweise mit dieser Wanne überlappen. Eine Struktur einer Senke des ersten Leitfähigkeitstyps kann innerhalb der epitaxialen Schicht ausgeformt werden, die sich von der Sourceregion zum Boden der epitaxialen Schicht erstreckt. Das Substrat kann stark dotiert sein. Der erste Leitfähigkeitstyp kann ein p leitender Typ sein, und der zweite Leitfähigkeitstyp ist ein n leitender Typ, oder umgekehrt.
  • Eine LDMOS Halbleitertransistorstruktur kann auch ein Substrat umfassen, das eine epitaxiale Schicht eines ersten Leitfähigkeitstyps aufweist, eine Sourceregion, die sich von einer Oberfläche der epitaxialen Schicht eines zweiten Leitfähigkeitstyps erstreckt, eine gering dotierte Drainregion innerhalb der epitaxialen Schicht eines zweiten Leitfähigkeitstyps, die eine erste Region unterhalb eines Drainanschlusses umfasst und eine zweite Region, die sich von der ersten Region in Richtung zum Gate hin erstreckt, wobei die zweite Region geringer dotiert ist als die erste Region, einen zwischen den Drain- und Sourceregionen angeordneter Kanal und ein in einer isolierenden Schicht oberhalb des Kanals angeordnetes Gate, wobei die gering dotierte Drainregion eine Implantatregion des ersten Leitfähigkeitstyps umfasst, die sich von der Oberfläche der epitaxialen Schicht in die epitaxiale Schicht hinein erstreckt, die einen Endteilbereich der gering dotierten Drainregion neben dem Gate bedeckt.
  • Die Halbleitertransistorstruktur kann weiterhin eine dritte Region umfassen, die die erste Region umgibt, wobei die dritte Region geringer dotiert ist als die erste Region und höher dotiert ist als die zweite Region. Die Halbleitertransistorstruktur kann weiterhin eine Senkenstruktur des ersten Leitfähigkeitstyps umfassen, die sich von der Sourceregion zum Boden der epitaxialen Schicht erstreckt. Das Substrat kann hoch dotiert sein. Die Implantatregion kann eine ungefähre horizontale Länge von etwa 0,5 µm aufweisen. Die Implantatregion kann eine ungefähre vertikale Länge der Höchstkonzentration von etwa 0,6 Mikron aufweisen. Der erste Leitfähigkeitstyp kann eine p leitender Typ sein, und der zweite Leitfähigkeitstyp kann ein n leitender Typ sein, oder umgekehrt. Die Halbleitertransistorstruktur kann weiterhin eine Feldplatte umfassen, die zwischen der Drainelektrode und der Gateelektrode auf der Isolierschicht angeordnet ist, die die Gateelektrode mindestens teilweise bedeckt. Die Implantatregion kann teilweise mit der zweiten Region überlappt sein. Die Halbleitertransistorstruktur kann weiterhin eine Wanne des ersten Leitfähigkeitstyps umfassen, die mindestens zum Teil die Sourceregion umgibt und sich innerhalb des Kanals erstreckt. Die Implantatregion kann teilweise mit der Wanne überlappen.
  • Andere technische Vorteile der vorliegenden Offenbarung werden für eine Person, die in der Technik ausgebildet ist, leicht aus den folgenden Figuren, Beschreibungen und Ansprüchen offensichtlich werden. Verschiedene Ausführungsformen der vorliegenden Anmeldung erzielen nur eine Teilmenge der beschriebenen Vorteile. Keiner der Vorteile ist für die Ausführungsformen entscheidend.
  • Ein vollständigeres Verständnis der vorliegenden Offenbarung und der Vorteile davon kann dadurch erworben werden, dass man sich auf die in Verbindung mit den begleitenden Zeichnungen durchgeführte folgende Beschreibung bezieht, in welcher gleiche Bezugszeichen gleiche Merkmale kennzeichnen und wobei:
  • 1 eine teilweise Schnittansicht auf einen Halbleiterwafer einschließlich einer Transistorstruktur entsprechend dem Stand der Technik ist;
  • 2 eine teilweise Schnittansicht auf einen Halbleiterwafer einschließlich einer Transistorstruktur entsprechend einer Ausführungsform der vorliegenden Anwendung ist;
  • Die 3A–B beispielhafte Schritte im Herstellungsverfahren für eine Transistorstruktur entsprechend einer Ausführungsform der vorliegenden Anwendung sind;
  • 4 eine teilweise Schnittansicht auf eine weitere Ausführungsform entsprechend der vorliegenden Erfindung zeigt;
  • 5 Graphen einer Prozesssimulation einer Transistorstruktur entsprechend der vorliegenden Anmeldung zeigt;
  • 6 eine teilweise Schnittansicht von einer noch weiteren Ausführungsform entsprechend der vorliegenden Erfindung zeigt; und
  • 7 eine teilweise Schnittansicht von einer noch weiteren Ausführungsform entsprechend der vorliegenden Erfindung zeigt.
  • Sich den Figuren zuwendend, werden jetzt beispielhafte Ausführungsformen der vorliegenden Anmeldung beschrieben. 2 beschreibt eine verbesserte Transistorstruktur entsprechend einer beispielhaften Ausführungsform der vorliegenden Erfindung. Auf einem p+ Substrat 160 ist eine epitaxiale Schicht 150 angeordnet. Das Substrat kann zum Beispiel hoch dotiert sein mit 1018–1019/cm3 und die epitaxiale Schicht kann geringer dotiert sein mit 1014–1015/cm3. Entlang der obersten Oberfläche der epitaxialen Schicht 150 erstreckt sich eine Sourceregion 114 lateral von der Sourceseite des Gates 120 hin zu einer Elektrode oder einer Metallzusammenschaltung 110. Diese Sourceregion kann in eine p leitende Wanne 118 eingebettet werden, wie in 2 gezeigt. Der Anschluss 110 verbindet die entgegengesetzt dotierte Sourceregion 114 und eine Senkenregion 112. Die p+ Senkenregion 112 reicht von der Sourceregion 114 bis hin zu dem p+ Substrat 160. Ein (nicht gezeigter) Sourcemetallkontakt kann entlang der ganzen Rückseite des Wafers angeordnet werden. Wieder wird eine Isolierschicht 140 auf der obersten Oberfläche der epitaxialen Schicht 150 angeordnet und umfasst ein Gate 120 und Fenster für entsprechende Drain- und Sourceelektroden 130, 110. Auf der Isolierschicht 140 wird normalerweise eine (nicht gezeigte) Passivierungsschicht aufgebracht.
  • Die verbesserte Transistorstruktur umfasst eine Drainregion mit einer LDD Region, die aus einer ersten gering dotierten Region 136 besteht, die sich von unterhalb dem Gate 120 hin zu einer hoch dotierten Region 132 unter der Drainelektrode 130 erstreckt, wie in 2 gezeigt. Andere Ausführungsformen von LDD Regionen sind ebenfalls möglich. Die Implantatdosis von Region 136 könnte zum Beispiel 2E1012/cm2 und für die Region 132 zum Beispiel 5E1015/cm2.
  • Andere Arten von LDD Transistoren können verwendet werden, zum Beispiel Transistoren mit vielfach gestaffelten Schichten, wie zum Beispiel in 4 gezeigt. Die Ausführungsform ist der in 2 gezeigten Ausführungsform ähnlich. Daher weisen ähnliche Regionen dieselben Bezugszeichen auf. In dieser beispielhaften Ausführungsform wird eine gestaffelte Sperrschicht durch eine vielschichtige Anordnung erzeugt. Eine erste Region 136, die n– dotiert ist, erstreckt sich von unterhalb des Gates 120 nahe zu der Drainanschlusselektrode 130. Auf diese n– dotierte Region 136 und unterhalb der Drainanschlusselektrode 130 folgt wieder eine n+ dotierte Region 132, die sich ungefähr so tief wie die Schicht 136 in die epitaxiale Schicht erstreckt. Jedoch kann die n– dotierte Region 134 in einer anderen Ausführungsform die n+ Region 132 umgeben und tiefer in die epitaxiale Schicht 150 hinein reichen. Die Implantatdosis von Region 132 könnte zum Beispiel 5E1015/cm2 sein, für Region 134 4E1012/cm2, und könnte für Region 136 zum Beispiel wiederum 2E1012/cm2 sein.
  • Außerdem erstreckt sich für die beispielhaften Ausführungsformen ein p dotiertes Taschenimplantat 138 von der obersten Oberfläche der epitaxialen Schicht 150 in die epitaxiale Schicht 150 hinein. Dieses p dotierte Taschenimplantat 138 überlappt mit dem Endteilbereich der ersten Drainregion 136 auf der Seite des Gates 120, die der Drainelektrode 130 gegenüber liegt. Das p dotierte Taschenimplantat 138 reicht auf der anderen Seite auch in den vom Gate 120 bedeckten Kanal hinein. Für einen Transistor vom Niederfrequenztyp und für Transistoren mit einer langen Gate-/Kanallänge kann das p dotierte Taschenimplantat 138 so weit in den Kanal hinein reichen, bis es die p leitende Wanne 118 berührt, oder diese p leitende Wanne 118 sogar überlappt. Jedoch kann, wie mit der punktierten Linie angezeigt, in Hochfrequenzanwendungen und für Transistoren mit kurzer Gate-/Kanallänge, das p dotierte Taschenimplantat 138 in einer bevorzugten Implementierung tatsächlich mit der p leitenden Wanne 118 überlappen. Dieses Taschenimplantat 138 reicht tiefer in die epitaxiale Schicht 150 hinein und formt auf diese Weise eine Grenzschicht aus. Dieses Implantat 138 kann 10–20% der N-LDD Dosis 136 kompensieren, lokal das E-Feld der Sperrschicht zwischen dem Drain und dem Kanal und die Injektion von Elektronen mit hoher Beweglichkeit unterdrücken und auf diese Weise Kanallängenmodulation und jede Art von Gleichstromdrift der Vorspannung über die Zeit reduzieren. Die Injektion von Elektronen mit hoher Beweglichkeit ist ein lokal begrenzter Effekt und tritt normalerweise in 0,5 μm Abstand von der Drainseite des Gates auf. Die Implantatregion kann weiterhin eine ungefähre vertikale Länge der Höchstkonzentration von ungefähr 0,6 Mikron aufweisen. Der Widerstand Rdson ist ein verteilter Wert über einige Mikron der Drainabmessung. Durch Optimieren der Beschaffenheit des p leitenden Taschenimplantats, zum Beispiel durch Verwendung einer Implantatdosis von 5E1011/cm2 und 180 KeV Bor oder jedes anderen geeigneten Implantats vom p leitenden Typ und durch Erhöhen der Implantatdosis des LDD n– Implantats für die Regionen 136, zum Beispiel auf > 2E1012/cm2, kann eine wesentliche Verminderung von Rdson und eine Verbesserung in der HF Leistung eines Leistungs-LDMOS Transistors erreicht werden, ohne die Gleichstromdrift der Vorspannung über die Zeit zu erhöhen. Diese Art von Implantat stellt aufgrund der Diffusionseigenschaften von Bor und der hohen Implantationsenergie auch ein lateral besonders ausgeprägtes Diffusionsprofil zur Verfügung.
  • 5 zeigt das vertikale Profil eines möglichen beispielhaften tiefen Taschenimplantats. Das Dotierungsprofil des tiefen Implantats der p leitenden Tasche kompensiert 10–20% der N-LDD Dosis und verschiebt die p leitende Tasche/N-LDD Sperrschicht, verglichen mit der P-epi/N-LDD Sperrschicht, näher an die Oberfläche. Das tiefe p leitende Taschenimplantat diffundiert lateral unter die Drainseite des Gates, um das Wachstum der Verarmungsregion in den Kanal mit wachsendem Vds der Drainvorspannung zu unterdrücken, wodurch auf diese Weise die Kanallängenmodulation und die parametrische Gleichstromdrift unterdrückt werden.
  • Die p leitende Tasche 138 kann vorteilhaft mithilfe eines Selbstausrichtungsverfahrens implantiert werden, wie zum Beispiel in den 3A–B gezeigt. 3A zeigt zum Beispiel Teile eines LDD Transistors mit implantierter Drainregion 136. Während darauffolgender Schritte können die Source- und Drainmetallanschlüsse 110 und 130 und das Gate 120 ausgeformt werden (nicht gezeigt). Auf diese Weise bedeckt eine dünne Oxidschicht die Oberfläche der epitaxialen Schicht 150. In einem nächsten Schritt wird, wie in 3B gezeigt, ein Fenster in einer Photolackschicht 300 ausgeformt, die das Gate 120 und die Metallkontakte 110 und 130 bedeckt. Dieses Fenster kann vorzugsweise einen kleinen Teilbereich des Gates 120 aufdecken, das in diesem Beispiel eine linke Sperrschicht für den nachfolgenden Implantationsschritt ausformt. Das Fenster kann sich jedoch auch einfach zur linken Kante des Gates hin erstrecken. Das Fenster kann eine bevorzugte horizontale Größe von etwa 0,5 μm aufweisen. Auf diese Weise beeinflusst diese Tasche den Widerstand Rdson am geringsten, während sie immer noch wirksam ist zur Unterdrückung der Injektion von Elektronen mit hoher Beweglichkeit, indem sie das E-Feld der Sperrschicht reduziert.
  • 6 zeigt noch eine weitere, der in 4 gezeigten Ausführungsform ähnliche Ausführungsform. Wiederum weisen gleiche Elemente gleiche Bezugszeichen auf. Zusätzlich zu der Anordnung wie in 4 gezeigt umfasst diese Ausführungsform weiterhin eine Feldplatte 170, die angeordnet ist, um die Gateelektrode mindestens teilweise zu bedecken. Zu diesem Zweck wird diese Feldplatte 170 auf dem Oxid 140 angeordnet, das die Gateelektrode bedeckt. Diese Feldplatte 170 reicht weiterhin so weit nach rechts von der Gateelektrode, dass sie in dieser Ausführungsform die p leitende Tasche 138 bedeckt.
  • 7 zeigt eine noch weitere Ausführungsform einer verbesserten Transistorstruktur entsprechend der vorliegenden Erfindung. Auf einem p+ Substrat 520 ist eine p leitende epitaxiale Schicht 521 angeordnet. Wiederum kann das Substrat hoch dotiert sein, zum Beispiel mit 1019/cm3 und die epitaxiale Schicht kann geringer dotiert sein mit 1015/cm3. Entlang der obersten Oberfläche der epitaxialen Schicht 521 erstreckt sich eine Sourceregion 523 lateral von der Sourceseite des Gates 526 hin zu einer elektrisch erdfreien Elektroden- oder Metallzusammenschaltung 524. Der elektrisch erdfreie Anschluss 524 verbindet die entgegengesetzt dotierte Sourceregion 523 und eine p+ Senkenregion 522. Die p+ Senkenregion 522 reicht von der Sourceregion 523 bis zu dem p+ Substrat 520. Ein (nicht gezeigter) Sourcemetallanschluss ist entlang der ganzen Rückseite des Wafers angeordnet. Wieder wird eine Isolierschicht 525 auf die oberste Oberfläche der epitaxialen Schicht 521 angeordnet und umfasst ein Gate 526 und Fenster für entsprechende Drain- und Sourceelektroden 524, 534. Auf der Isolierschicht 525 wird normalerweise eine (nicht gezeigte) Passivierungsschicht aufgebracht.
  • Die verbesserte Transistorstruktur umfasst eine Drainregion mit einer Anordnung aus mehrfachen Schichten, wie in 7 gezeigt. In dieser beispielhaften Ausführungsform wird durch diese vielschichtige Anordnung eine gestaffelte Überlagerungssperrschicht erzeugt. Eine erste relativ kurze daraus entstehende Region 533, die n– dotiert ist, erstreckt sich von unter dem Gate 526 hin zur Drainanschlusselektrode 534. Zwischen dieser kurzen n– dotierten Region 533 und der Drainanschlusselektrode 534 folgt eine zweite n– dotierte Region 532, die sich tiefer in die epitaxiale Schicht 521 hinein erstreckt. In einer Ausführungsform wird von Region 533 zu Region 528 eine gestaffelte Dotierungskonzentration mit wachsender Dotierungskonzentration erzielt. Jedoch sind andere Ausführungsformen möglich. In einer bevorzugten Ausführungsform ist die maximale Dotierungskonzentration dieser Region 532 nicht unbedingt höher als die maximale Dotierungskonzentration für die Region 533. Die Implantatdosis von Region 532 könnte geringer sein als die von Region 533. Das Implantat in der Region 532 überlappt jedoch mit dem Implantat in der Region 533 und wird teilweise von dem Implantat in der Region 531 kompensiert. Die Dotierungsüberlappung zwischen den Regionen 532 und 533 führt, im Vergleich mit der Region 533 und einer geringeren Dotierungskonzentration im übrigen Teil der Region 532, zu einer höheren Dotierungskonzentration im Teil der Überlappungsregion von 532. Dies ist so, weil die Dotierungskonzentration der Region 533 mit vertikalem Abstand von der obersten Oberfläche abfällt. Die Region 532 weist daher in dieser bestimmten Ausführungsform zwei Funktionen auf. Der überlappende Teil der Region 532 wird verwendet, um den Strom zu führen, während der geringer dotierte Teil dieser Region verwendet wird, um das elektrische Feld abzuschwächen. Auf diese Weise können unterschiedliche gestaffelte Sperrschichten von der Region 533 zu der Region 530 ausgeformt werden, die immer noch innerhalb des Schutzumfangs der vorliegenden Anmeldung sind.
  • Weiterhin erreicht die Region 532 in dieser Ausführungsform die Oberfläche der epitaxialen Schicht 521 nicht. Jedoch könnte diese Schicht, je nach der Dotierungskonzentration, auch bis hin zu der obersten Oberfläche der epitaxialen Schicht 521 reichen. Zwischen der zweiten n– dotierten Region 532 und der Drainanschlusselektrode 534 erstreckt sich ein relativ langer (ungefähr 1–3 µm) n dotierter leitfähiger Streifen 530, der die n– dotierte Region 532 mit einer stark dotierten n+ Region 528 verbindet, die sich von der Drainelektrode 534 in die epitaxiale Schicht 521 hinein erstreckt. Auf diese Weise beginnt der Drain mit einer stark n– dotierten Region 528 von der Elektrode 534, die allmählich in einer gering n– dotierten Region 533 unter dem Gate 526 endet. Der n dotierte leitende Streifen kann eine ungefähre horizontale Länge von 1–3 µm aufweisen und wird grundsätzlich von einer implantierten p dotierten obersten Schicht 531 und einer unteren Schicht 529 abgeschirmt, die sich von der hoch n+ dotierten Region 528 über im Wesentlichen die Länge der n dotierten leitenden Schicht 530 horizontal in Richtung hin zu dem Gate 526 erstreckt. Im Zentrum der Drainregion, die unter der Drainelektrode 534 beginnt, wird eine n+ dotierte Widerstandsabschlussregion 527 implantiert, die von der Oberfläche tief in die epitaxiale Schicht 521 hineinreicht. Die Region 528 ist höher dotiert als die Region 527. Auch die Region 527 ist höher dotiert als die Region 529. Dies ist notwendig, um einen Durchbruch zwischen dem Drainanschluss 534 und der Region 529 zu vermeiden.
  • Die gering dotierte n– Region 533 nahe zu dem Gate 526 hält das elektrische Feld niedrig, um eine Injektion von Ladungsträgern mit hoher Beweglichkeit in das Gate zu unterdrücken und auch, um einen frühen Durchbruch der Anordnung zu vermeiden. Weiterhin hält diese Region 533 die Rückkopplungskapazität Cdg zwischen dem Gate und dem Drain auf einem geringen Wert. Die zweite oder mittlere dotierte Region 532 kann zur Verfügung gestellt werden, um zwischen Durchlasswiderstand, Durchbruch der Transistorstruktur, Injektion von Ladungsträgern mit hoher Beweglichkeit und Rückkopplungskapazität Cdg auszugleichen. Die mittlere n– dotierte Implantatregion 532 kann zum Beispiel durch eine mit 0 Grad eingerichtete Implantatmaske erzeugt werden oder eine selbstjustierende Implantatmaske mit geneigtem Winkel. Solch eine Anordnung mit vertikal wechselnden Schichten 531, 530, 529 und den gestaffelten Regionen 533, 532, 528, und 521 formt eine neue Kombination von Überlagerungssperrschichten und gestaffelten Sperrschichten aus. Der Vorteil dieses Konzepts liegt in der Tatsache, dass die hoch dotierte leitende Schicht sowohl von oben als auch von unten abgereichert wird und auf diese Weise trotz der höheren Dotierungskonzentration des n leitenden Streifens auch eine hohe Durchbruchspannung ermöglicht. Durch die Einführung von lateral gestaffelten Sperrschichten 533, 532 und 529 nahe bei dem Gate 526 wird eine Optimierung mehrerer kritischer Parameter, die die Hochfrequenzleistung beeinflussen, möglich gemacht. Zusätzlich zu der Optimierung des Durchlasswiderstands und der Durchbruchspannung, halten die gestaffelten Sperrschichten das elektrische Feld am Gateoxid niedrig, um eine Injektion von Ladungsträgern mit hoher Beweglichkeit (niedrige Drift) zu unterdrücken, die ein wichtiger Sachverhalt bei LDMOS Transistoren ist. Außerdem kann die kritische Rückkopplungskapazität Cdg auf einem niedrigen Wert gehalten werden. Auf der rechten Seite verhindert ein tiefes Hochenergieimplantat 527, dass ein Durchbruch zwischen dem Drainanschluss 534 und der Region 529 auftritt.
  • Alle Regionen können durch Ionenimplantation erzeugt werden. Der n leitende Streifen kann als eine verdeckte Schicht erzeugt werden und wird von oben und von unten abgereichert durch die Schichten 531 beziehungsweise 529. Im Besonderen reichert die implantierte p Schicht 529 den n leitenden Streifen 530 von unten her ab, was es möglich macht, die Dotierungskonzentration des n leitenden Streifens zu erhöhen. Die oberste p Schicht 531 reichert den n leitenden Streifen von oben her ab. Es gibt eine gering dotierte Region 533 nahe bei dem Gateoxid 526, um das elektrische Feld um diese kritische „Ecke” herum niedrig zu halten. Dies unterdrückt eine Injektion von Ladungsträgern mit hoher Beweglichkeit in das Gateoxid 526, vermeidet frühen Durchbruch und hält die Rückkopplungskapazität Cdg niedrig. Die mittlere dotierte n– implantierte Region 532 dient als eine überlappende Region zwischen der n– Region 533 und dem n leitenden Streifen 530. Die Tiefe und die Dotierungskonzentration dieses Implantats werden verwendet, um den Ausgleich zwischen Durchlasswiderstand, Durchbruchspannung, Injektion von Ladungsträgern mit hoher Beweglichkeit und Rückkopplungskapazität Cdg zu optimieren.
  • Wiederum erstreckt sich zusätzlich zu der vielschichtigen Drainregion ein p dotiertes Taschenimplantat 538 von der obersten Oberfläche der epitaxialen Schicht 521 in die epitaxiale Schicht 521 hinein. Dieses Taschenimplantat 538 reicht wiederum tiefer in die epitaxiale Schicht 521 hinein und formt auf diese Weise eine Grenzschicht aus. Dieses Implantat 538 kann auf diese Weise 10–20% der N-LDD Dosis 533 kompensieren; lokal das E-Feld der Sperrschicht zwischen Drain und Kanal und die Kanallängenmodulation unterdrücken, um auf diese Weise die Injektion von Ladungsträgern mit hoher Beweglichkeit und jede Art von Gleichstromdrift der Vorspannung über die Zeit reduzieren. Wiederum ist die Injektion von Ladungsträgern mit hoher Beweglichkeit ein lokaler Effekt und tritt normalerweise in 0,5 μm Abstand von der Drainseite des Gates auf. Der Widerstand Rdson ist ein über einige Mikron der Draindimension verteilter Wert. Das p Taschenimplantat kann auf eine ähnliche Weise optimiert werden, wie weiter oben beschrieben.
  • Obwohl bestimmte Ausführungsformen der Erfindung gezeigt und beschrieben worden sind, ist die Erfindung nicht auf die bevorzugten Ausführungsformen beschränkt, und es wird jenen, die in der Technik ausgebildet sind, klar sein, dass verschiedene Änderungen und Modifikationen gemacht werden können, ohne vom Schutzumfang der Erfindung abzuweichen, der nur durch die anhängenden Ansprüche und ihre Entsprechungen definiert ist. Zum Beispiel kann das Substrat ein Substrat vom p leitenden oder n leitenden Typ sein. Daher wären die Source- und die Drainregion entweder vom n leitenden beziehungsweise p leitenden Typ. Auch andere Kombinationen von spezifischen Merkmalen der gezeigten Ausführungsformen sind möglich. Zum Beispiel kann eine p leitende Wanne gemäß der in 7 gezeigten Ausführungsform hinzugefügt werden, oder die p leitende Wanne, wie in den Ausführungsformen gemäß der 2, 4 und 6 gezeigt, kann weggelassen werden. Weiterhin kann die Anordnung entsprechend der vorliegenden Anmeldung für laterale und vertikale Transistorstrukturen verwendet werden.

Claims (24)

  1. LDMOS Halbleitertransistorstruktur, umfassend: – ein Substrat, das eine epitaxiale Schicht eines ersten Leitfähigkeitstyps aufweist; – eine Sourceregion eines zweiten Leitfähigkeitstyps, die sich von einer Oberfläche der epitaxialen Schicht aus erstreckt; – eine gering dotierte Drainregion innerhalb der epitaxialen Schicht des zweiten Leitfähigkeitstyps, aufweisend: – eine erste Region des zweiten Leitfähigkeitstyps, um einen Kontakt mit einer Drainelektrode einzurichten; – eine zweite Region des zweiten Leitfähigkeitstyps, die geringer dotiert ist als die erste Region, die innerhalb der epitaxialen Schicht verdeckt ist und sich von der ersten Region horizontal in Richtung zu einem zwischen Drain- und Sourceregion angeordneten Kanals unterhalb eines in einer Isolierschicht angeordneten Gates erstreckt; – eine dritte Region des zweiten Leitfähigkeitstyps, die geringer dotiert ist als die zweite Region und sich vertikal von der Oberfläche der epitaxialen Schicht und horizontal von der zweiten Region bis unter das Gate erstreckt; – eine oberste Schicht des ersten Leitfähigkeitstyps, die sich von der Oberfläche der epitaxialen Schicht zu der zweiten Region erstreckt; und – eine unterste Schicht des ersten Leitfähigkeitstyps, die sich von der zweiten Region in die epitaxiale Schicht erstreckt; und – wobei eine Implantationsregion des ersten Leitfähigkeitstyps vorhanden ist, die sich von der Oberfläche der epitaxialen Schicht in die epitaxiale Schicht hinein erstreckt, und die einen Endbereich der gering dotierten Drainregion neben dem Gate überlappt und sich innerhalb eines Teilbereichs des Kanals erstreckt, und wobei sich ein Spannungswiderstandsabschluss des zweiten Leitfähigkeitstyps von der Drainelektrode tiefer als die erste Region in die epitaxiale Schicht hinein erstreckt.
  2. Halbleitertransistorstruktur gemäß Anspruch 1, wobei die erste Region unterhalb der Drainelektrode höher dotiert ist als die zweite Region.
  3. Halbleitertransistorstruktur gemäß Anspruch 2, wobei die dritte Region, welche die erste höher dotierte Region umgibt, geringer dotiert ist als die erste Region und höher dotiert ist als die zweite Region.
  4. Halbleitertransistorstruktur gemäß Anspruch 1, weiterhin umfassend eine Senkenstruktur des ersten Leitfähigkeitstyps, die sich von der Sourceregion zum Boden der epitaxialen Schicht erstreckt.
  5. Halbleitertransistorstruktur gemäß Anspruch 1, wobei die Implantationsregion eine ungefähre horizontale Länge von etwa 0,5 μm aufweist.
  6. Halbleitertransistorstruktur gemäß Anspruch 1, wobei die Implantationsregion eine ungefähre vertikale Länge der Höchstkonzentration von etwa 0,6 μm aufweist.
  7. Halbleitertransistorstruktur gemäß Anspruch 2, wobei die Implantationsregion teilweise mit der zweiten Region überlappt ist.
  8. Halbleitertransistorstruktur gemäß Anspruch 1, weiterhin umfassend eine Wanne des ersten Leitfähigkeitstyps, die mindestens zum Teil die Sourceregion umgibt und sich innerhalb des Kanals erstreckt.
  9. Halbleitertransistorstruktur gemäß Anspruch 8, wobei die Implantationsregion teilweise mit der Wanne überlappt.
  10. Halbleitertransistorstruktur gemäß Anspruch 1, wobei die Implantationsregion lateral diffundiert ist.
  11. Halbleitertransistorstruktur gemäß Anspruch 1, wobei die dritte Region eine erste Unterregion des zweiten Leitfähigkeitstyps umfasst, die sich von der zweiten Region horizontal in Richtung zu dem Gate erstreckt, und eine zweite Unterregion des zweiten Leitfähigkeitstyps, die sich vertikal von der Oberfläche der epitaxialen Schicht und horizontal von der erster Unterregion bis unter das Gate erstreckt.
  12. Halbleitertransistorstruktur gemäß Anspruch 11, wobei die erste Unterregion geringer dotiert ist als die zweite Region und die zweite Unterregion geringer dotiert ist als die erste Unterregion.
  13. Halbleitertransistorstruktur gemäß Anspruch 11, wobei die erste Unterregion geringer dotiert ist als die zweite Region und die erste und die zweite Unterregion die zweite Region überlappen und die erste Unterregion teilweise geringer dotiert ist als die zweite Unterregion.
  14. Halbleitertransistorstruktur gemäß Anspruch 1, wobei die zweite Region eine ungefähre horizontale Länge von 1–3 μm aufweist.
  15. Halbleitertransistorstruktur gemäß Anspruch 1, weiterhin umfassend eine Feldplatte, die zwischen dem Drain und dem Gate auf der Isolierschicht angeordnet ist, wobei die Feldplatte das Gate mindestens teilweise bedeckt.
  16. Verfahren zur Herstellung einer LDMOS Halbleitertransistorstruktur, die ein Substrat und eine epitaxiale Schicht eines ersten Leitfähigkeitstyps aufweist, wobei das Verfahren die Schritte umfasst: – Ausformen einer Sourceregion und einer gering dotierten Drainregion eines zweiten Leitfähigkeitstyps in der epitaxialen Schicht; – Ausformen von mindestens einer Gateelektrode, die eine Kanalregion zwischen der Source und der gering dotierten Drainregion bedeckt; – Ausformen einer Photolackschicht, die die Oberfläche der Transistorstruktur bedeckt; – Öffnen eines Fensters in der Photolackschicht, das einen Endbereich der gering dotierter Drainregion neben dem Gate aufdeckt; und – Implantieren einer Taschenregion des ersten Leitfähigkeitstyps durch das Fenster; – Implantieren im Bereich der Drainregion eine erste hoch dotierte Region unterhalb eines Drainanschlusses; – Implantieren einer zweiten Region, die sich von der ersten hoch dotierten Region in Richtung zu dem Gate hin erstreckt, wobei die zweite Region geringer dotiert wird als die erste hoch dotierte Region; – Implantieren einer dritten Region, welche die erste hoch dotierte Region umgibt, und wobei die dritte Region geringer dotiert wird als die erste hoch dotierte Region und höher dotiert wird als die zweite Region; – Implantieren einer Widerstandabschlussregion, die von der Oberfläche im Zentrum unter einer Drainelektrode beginnt und tiefer in die epitaxiale Schicht hineinreicht als die erste Region.
  17. Verfahren nach Anspruch 16, wobei das Fenster einen Teil der Gateelektrode aufdeckt.
  18. Verfahren nach Anspruch 16, wobei das Fenster in einer bevorzugten horizontalen Größe von etwa 0,5 μm vorgesehen wird.
  19. Verfahren nach Anspruch 16, wobei mit dem Schritt des Implantierens einer Tasche eine vertikale Länge der Höchstkonzentration von etwa 0,6 μm erzeugt wird.
  20. Verfahren nach Anspruch 19, wobei die Taschenregion teilweise mit der zweiten gering dotierten Drainregion überlappt wird.
  21. Verfahren nach Anspruch 19, wobei die Taschenregion lateral unter das Gate diffundiert wird.
  22. Verfahren nach Anspruch 21, weiterhin umfassend den Schritt der Ausformung einer Wanne des ersten Leitfähigkeitstyps, die mindestens zum Teil die Sourceregion umgibt und sich innerhalb des Kanals erstreckt.
  23. Verfahren nach Anspruch 19, wobei die Taschenregion teilweise mit der Wanne überlappt wird.
  24. Verfahren nach Anspruch 19, wobei eine Senkenstruktur des ersten Leitfähigkeitstyps innerhalb der epitaxialen Schicht ausgeformt wird, die sich von der Sourceregion bis zum Boden der epitaxialen Schicht erstreckt.
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