CN107437563B - Ldmos晶体管及其形成方法、以及esd器件及其形成方法 - Google Patents

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Abstract

一种LDMOS晶体管及其形成方法、以及ESD器件及其形成方法，其中LDMOS晶体管包括：基底；第一阱区，位于基底中，第一阱区掺杂有第一阱离子；第二阱区，位于基底中，所述第二阱区位于第一阱区侧部，第二阱区掺杂有第二阱离子，所述第二阱区包括第一区域，所述第一区域与第一阱区邻接；第一离子掺杂区，位于第一阱区和第一区域内，第一离子掺杂区中掺杂有第一离子，第一离子的类型与第一阱离子的类型相同且与第二阱离子的类型相反；栅极结构，位于部分第一阱区和至少部分第一区域上。由于LDMOS晶体管具有第一离子掺杂区，能够在调节LDMOS晶体管的阈值电压的同时改善LDMOS晶体管的热载流子效应，从而提高了LDMOS晶体管的电学性能。

Description

LDMOS晶体管及其形成方法、以及ESD器件及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种LDMOS晶体管及其形成方法、以及ESD器件及其形成方法。
背景技术
功率场效应晶体管是一种重要的晶体管。所述功率场效应晶体管主要包括垂直扩散MOS(Vertical Diffused Metal Oxide semiconductor，VDMOS)晶体管和横向扩散MOS(Lateral Double-Diffused MOSFET，LDMOS)晶体管。相对于VDMOS晶体管，LDMOS晶体管具有许多优点，如更好的热稳定性和频率稳定性、更高的增益、更低的反馈电容和热阻、以及恒定的输入阻抗。
然而，现有技术中形成的LDMOS晶体管在调节LDMOS晶体管的阈值电压的同时不能改善LDMOS晶体管的热载流子效应，导致LDMOS晶体管的电学性能降低。
发明内容
本发明解决的问题是提供一种LDMOS晶体管及其形成方法、以及ESD器件及其形成方法，以在调节LDMOS晶体管的阈值电压的同时改善LDMOS晶体管的热载流子效应。
为解决上述问题，本发明提供一种LDMOS晶体管，包括：基底；第一阱区，位于基底中，第一阱区掺杂有第一阱离子；第二阱区，位于基底中，所述第二阱区位于第一阱区侧部，第二阱区掺杂有第二阱离子，所述第二阱区包括第一区域，所述第一区域与第一阱区邻接；第一离子掺杂区，位于第一阱区和第一区域内，第一离子掺杂区中掺杂有第一离子，第一离子的类型与第一阱离子的类型相同且与第二阱离子的类型相反；栅极结构，位于部分第一阱区和至少部分第一区域上。
可选的，位于所述第一阱区内的第一离子掺杂区适于调节LDMOS晶体管的阈值电压。
可选的，当所述LDMOS晶体管的类型为P型时，所述第一离子为N型离子。
可选的，当所述LDMOS晶体管的类型为N型时，所述第一离子为P型离子。
可选的，所述第一离子掺杂区还掺杂有第二离子，所述第二离子为碳离子或者氟离子。
可选的，所述栅极结构位于部分第一阱区和部分第一区域上；或者所述栅极结构位于部分第一阱区和全部第一区域上。
可选的，还包括：源区，所述源区位于栅极结构一侧的第一阱区内。
可选的，所述第二阱区还包括第二区域，所述第二区域与第一区域邻接，所述第二区域和第一阱区分别位于第一区域两侧。
可选的，还包括：漏区，所述漏区位于第二区域内。
可选的，还包括：隔离结构，所述隔离结构位于第一区域和漏区之间的第二区域内。
可选的，所述栅极结构位于部分第一阱区和全部第一区域上、以及部分隔离结构上。
本发明还提供一种ESD器件，包括上述任意一项所述的LDMOS晶体管。
本发明还提供一种LDMOS晶体管的形成方法，包括：提供基底；在基底中形成第一阱区，第一阱区掺杂有第一阱离子；在基底中形成第二阱区，所述第二阱区位于第一阱区侧部，第二阱区掺杂有第二阱离子，所述第二阱区包括第一区域，所述第一区域与第一阱区邻接；在所述第一阱区和第一区域内形成第一离子掺杂区，第一离子掺杂区中掺杂有第一离子，第一离子的类型与第一阱离子的类型相同且与第二阱离子的类型相反；在部分第一阱区和至少部分第一区域上形成栅极结构。
可选的，形成第一离子掺杂区的方法包括：在所述基底上形成第三掩膜层，所述第三掩膜层暴露出第一阱区和第一区域；以所述第三掩膜层为掩膜，采用第一离子注入工艺将第一离子注入到第一阱区和第一区域中，形成第一离子掺杂区。
本发明还提供一种ESD器件的形成方法，包括形成LDMOS晶体管，所述LDMOS晶体管采用上述LDMOS晶体管的形成方法形成。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供的LDMOS晶体管具有第一离子掺杂区，所述第一离子掺杂区位于第一阱区和第一区域内，第一离子掺杂区中具有第一离子，第一离子的类型与第一阱离子的类型相同且与第二阱离子的类型相反。由于第一离子的类型与第一阱离子的类型相同，使得位于第一阱区内的第一离子掺杂区能够调节LDMOS晶体管的阈值电压。由于第一离子的类型与第二阱离子的类型相反，使得位于第一区域内的第一离子掺杂区中的第一离子能够和第一区域中部分第二阱离子中和，使得第二阱离子对应类型的离子浓度减小，从而使得第一区域和第一阱区形成的耗尽层的宽度增加，使得所述耗尽层之间的电场强度降低，进而使得LDMOS晶体管的热载流子效应得到改善。即本发明提供的LDMOS晶体管能够在调节LDMOS晶体管的阈值电压的同时改善LDMOS晶体管的热载流子效应。从而提高了LDMOS晶体管的电学性能。
本发明提供的ESD器件，由于包括具有第一离子掺杂区的LDMOS晶体管，使得ESD器件的电学性能得到提高。
本发明提供的LDMOS晶体管的形成方法，在第一阱区和第一区域内形成了第一离子掺杂区，第一离子掺杂区中具有第一离子，第一离子的类型与第一阱离子的类型相同且与第二阱离子的类型相反。由于第一离子的类型与第一阱离子的类型相同，使得位于第一阱区内的第一离子掺杂区能够调节LDMOS晶体管的阈值电压。由于第一离子的类型与第二阱离子的类型相反，使得位于第一区域内的第一离子掺杂区中的第一离子能够和第一区域中部分第二阱离子中和，使得第二阱离子对应类型的离子浓度减小，从而使得第一区域和第一阱区形成的耗尽层的宽度增加，使得所述耗尽层之间的电场强度降低，进而使得LDMOS晶体管的热载流子效应得到改善。
本发明提供的ESD器件的形成方法，由于包括形成具有第一离子掺杂区的LDMOS晶体管，使得ESD器件的电学性能得到提高。
附图说明
图1是一实施例中LDMOS晶体管的结构示意图；
图2至图7是本发明一实施例中LDMOS晶体管形成过程的结构示意图；
图8至图9是本发明另一实施例中LDMOS晶体管形成过程的结构示意图；
图10至图11是本发明又一实施例中LDMOS晶体管形成过程的结构示意图；
图12为在图7基础上形成的LDMOS晶体管的结构示意图；
图13为LDMOS晶体管和LDMOS晶体管形成的ESD器件电路的示意图。
具体实施方式
正如背景技术所述，现有技术形成的LDMOS晶体管的电学性能较差。
一实施例中，LDMOS晶体管，请参考图1，包括：基底，所述基底内具有第一阱区101a、以及位于第一阱区101a侧部且与第一阱区101a邻接的第二阱区101b，第一阱区101a掺杂有第一阱离子，第二阱区101b掺杂有第二阱离子，所述第一阱离子的类型和第二阱离子的类型相反；栅极结构140，位于部分第一阱区101a和部分第二阱区101b上；漏区151，位于栅极结构140一侧的第一阱区101a中；漏区152，位于栅极结构140另一侧的第二阱区101b中。
第一阱区101a中还掺杂有第一离子，所述第一离子适于调节LDMOS晶体管的阈值电压，所述第一离子的类型和第一阱离子的类型相同。
然而，上述实施例中LDMOS晶体管的电学性能较差，经过研究发现，原因在于：
由于在第一阱区101a中掺杂第一离子，且第一离子的类型和第一阱离子的类型相同，当LDMOS晶体管的类型为P型时，第一离子的类型和第一阱离子的类型均为N型，当LDMOS晶体管的类型为N型时，第一离子的类型和第一阱离子的类型均为P型，使得当LDMOS晶体管的类型为P型时，在第一阱区101a中的N型离子的浓度增加，当LDMOS晶体管的类型为N型时，在第一阱区101a中的P型离子的浓度增加。从而导致第一阱区101a和第二阱区101b形成耗尽层的宽度减小，进而导致LDMOS晶体管中的热载流子效应较为严重。可见，上述实施例中，在调节LDMOS晶体管的阈值电压的同时加重了LDMOS晶体管的热载流子效应，从而导致LDMOS晶体管的电学性能降低。
在此基础上，本发明提供一种LDMOS晶体管的形成方法，包括：提供基底；在基底中形成第一阱区，第一阱区掺杂有第一阱离子；在基底中形成第二阱区；其中，所述第二阱区位于第一阱区侧部，第二阱区掺杂有第二阱离子，所述第二阱区包括第一区域，所述第一区域与第一阱区邻接；在所述第一阱区和第一区域内形成第一离子掺杂区，第一离子掺杂区中掺杂有第一离子，第一离子的类型与第一阱离子的类型相同且与第二阱离子的类型相反；在部分第一阱区和至少部分第一区域上形成栅极结构。由于形成了第一离子掺杂区，所述第一离子掺杂区不仅位于第一阱区内还位于第一区域内，使得在调节LDMOS晶体管的阈值电压的同时改善了LDMOS晶体管的热载流子效应，从而使得LDMOS晶体管的电学性能提高。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图7是本发明一实施例中LDMOS晶体管形成过程的结构示意图。
结合参考图2和图3，图3为沿着图2中A-A1切割线获得的剖面图，提供基底。
本实施例中，所述基底包括半导体衬底200和位于半导体衬底200表面的鳍部。在其它实施例中，所述基底可以为半导体衬底。
所述半导体衬底200可以是单晶硅、多晶硅或非晶硅；半导体衬底200也可以是硅、锗、锗化硅、砷化镓等半导体材料。本实施例中，所述半导体衬底200的材料为单晶硅。
所述鳍部包括第一子鳍部210和与第一子鳍部210相邻的第二子鳍部220，自第一子鳍部210指向第二子鳍部220的方向平行于鳍部的延伸方向(A-A1所示)。
本实施例中，所述第一子鳍部210和第二子鳍部220通过刻蚀半导体衬底200而形成；或者是：在半导体衬底200上形成鳍部材料层，然后图形化所述鳍部材料层，从而形成第一子鳍部210和第二子鳍部220。
继续结合参考图2和图3，在基底中形成第一阱区201a；第一阱区201a掺杂有第一阱离子；在基底中形成第二阱区201b；其中，所述第二阱区201b位于第一阱区201a侧部，第二阱区201b掺杂有第二阱离子，所述第二阱区201b包括第一区域Ⅰ，所述第一区域Ⅰ与第一阱区201a邻接。
本实施例中，第一阱区201a和部分第二阱区201b位于第一子鳍部210和第一子鳍部210下方的半导体衬底200中，所述第一阱区201a和第二阱区201b沿着自第一子鳍部210向第二子鳍部220的方向排列，且所述第二阱区201b沿着自第一子鳍部210向第二子鳍部220的方向延伸至第二子鳍部220和第二子鳍部220下方的半导体衬底200中。
在其它实施例中，当所述基底为半导体衬底时，第一阱区和第二阱区位于半导体衬底中，第二阱区位于第一阱区侧部，所述第二阱区包括第一区域，所述第一区域与第一阱区邻接。
所述第一阱区201a作为横向扩散区以形成有浓度梯度的沟道；所述第二阱区201b作为漂移区以承受较大的分压。
形成第一阱区201a的步骤包括：在基底上形成第一掩膜层(未图示)，第一掩膜层暴露出第一阱区201a所对应的基底表面；以第一掩膜层为掩膜，采用第一阱离子注入工艺将第一阱离子注入到基底中，形成第一阱区201a。
形成第二阱区201b的步骤包括：在基底上形成第二掩膜层(未图示)，第二掩膜层暴露出第二阱区201b所对应的基底表面；以第二掩膜层为掩膜，采用第二阱离子注入工艺将第二阱离子注入到基底中，形成第二阱区201b。
可以先形成第一阱区201a，后形成第二阱区201b；或者先形成第二阱区201b，后形成第一阱区201a。
所述第一阱区201a掺杂有第一阱离子，第二阱区201b掺杂有第二阱离子。所述第一阱离子的类型和第二阱离子的类型相反。
当所述LDMOS晶体管的类型为P型时，所述第一阱离子的类型为N型，所述第二阱离子的类型为P型；当所述LDMOS晶体管的类型为N型时，所述第一阱离子的类型为P型时，所述第二阱离子的类型为N型。
所述第二阱区201b包括第一区域Ⅰ和第二区域Ⅱ，所述第一区域Ⅰ与第一阱区201a邻接，所述第二区域Ⅱ与第一区域Ⅰ邻接，所述第一阱区201a和第二区域Ⅱ分别位于第一区域Ⅰ两侧。
后续在第一阱区和第一区域上形成栅极结构。
本实施例中，部分第二阱区201b位于第一子鳍部210和第一子鳍部210下方的半导体衬底200中，部分第二阱区201b位于第一子鳍部210和第二子鳍部220之间的半导体衬底200中，部分第二阱区201b位于第二子鳍部220和第二子鳍部220下方的半导体衬底200中。位于第一子鳍部210和第一子鳍部210下方的半导体衬底200中的第二阱区201b为第一区域Ⅰ；位于第一子鳍部210和第二子鳍部220之间的半导体衬底200中的第二阱区201b、以及位于第二子鳍部220和第二子鳍部220下方的半导体衬底200中的第二阱区201b为第二区域Ⅱ。
参考图4，图4为在图3基础上形成的示意图，在第二区域Ⅱ中形成隔离结构203。
本实施例中，所述隔离结构203的作用为：将相邻的第一子鳍部210和第二子鳍部220电学隔离。
本实施例中，还在相邻的第一子鳍部210之间的、以及相邻的第二子鳍部220之间的半导体衬底200上形成了隔离层(未图示)，所述隔离层的顶部表面低于第一子鳍部210和第二子鳍部220的顶部表面，使得相邻第一子鳍部210之间电学隔离，使得相邻第二子鳍部220之间电学隔离。
所述隔离结构203和隔离层的材料为氧化硅、氮氧化硅或者碳氧化硅。
本实施例中，隔离结构203的顶部表面低于第一阱区201a和第二阱区201b的顶部表面。在其它实施例中，隔离结构203的顶部表面可以与第一阱区和第二阱区的顶部表面齐平。
形成隔离层和隔离结构203的步骤包括：形成隔离材料层，隔离材料层位于相邻第一子鳍部210和第二子鳍部220之间的半导体衬底200上、相邻第二子鳍部220之间的半导体衬底200上、相邻第一子鳍部210之间的半导体衬底200上，且所述隔离材料层的顶部表面高于第一子鳍部210和第二子鳍部的顶部表面；去除部分高度的隔离材料层，形成隔离结构203和隔离层。
若隔离结构203的顶部表面和隔离层的顶部表面齐平，可以在一个刻蚀步骤中同时形成隔离结构203和隔离层，相应的只需要进行一次形成对应的掩膜层并去除对应掩膜层的步骤，简化了工艺步骤。
需要说明的是，当基底为半导体衬底时，需要在半导体衬底中的第二区域形成隔离结构。
所述隔离结构的顶部表面可以低于或高于第一阱区和第一阱区的顶部表面，所述隔离结构的顶部表面也可以与第一阱区和第一阱区的顶部表面齐平。
当基底为半导体衬底时，所述隔离结构的作用为：增加后续形成的源区和漏区之间源漏电路的路径长度。
参考图5，在所述第一阱区201a和第一区域Ⅰ内形成第一离子掺杂区230，第一离子掺杂区230中掺杂有第一离子，第一离子的类型与第一阱离子的类型相同且与第二阱离子的类型相反。
形成第一离子掺杂区230的方法包括：在所述基底上形成第三掩膜层，所述第三掩膜层暴露出第一阱区201a和第一区域Ⅰ；以所述第三掩膜层为掩膜，采用第一离子注入工艺将第一离子注入到第一阱区201a和第一区域Ⅰ中，形成第一离子掺杂区230。
当所述LDMOS晶体管的类型为P型时，所述第一离子为N型离子，如P(磷)离子或As离子；当所述LDMOS晶体管的类型为N型时，所述第一离子为P型离子，如B离子。
所述第一离子注入工艺需要选择合适的注入剂量，若所述注入剂量过大，导致第一离子的浓度过大，使得第一阱区作为横向扩散区形成的沟道的浓度梯度增加。同时，若所述注入剂量过大，第一离子会中和较多的第二阱离子导致第二阱区作为漂移区承受的分压减小。
所述第一离子注入工艺需要选择合适的注入能量，若所述注入能量较大，会造成对第一阱区和第一区域表面的损伤，若所述注入能量过小，导致不能有效的将第一离子注入到第一阱区和第一区域中。且不同的第一离子对应的注入能量范围不同。
当所述第一离子为N型离子时，在一个实施例中，所述第一离子注入工艺的参数为：第一离子为As离子，注入剂量为2E12atom/cm2～3E14atom/cm2，注入能量为3KeV～6KeV，注入角度为0度～10度。在另一个实施例中，所述第一离子注入工艺的参数为：第一离子为P离子，注入剂量为2E12atom/cm2～3E14atom/cm2，注入能量为2KeV～3KeV，注入角度为0度～10度。所述注入角度指的是与基底顶部表面法线方向之间的夹角。
当所述第一离子为P型离子时，在一个实施例中，所述第一离子注入工艺的参数为：第一离子为B离子，注入剂量为2E12atom/cm2～3E14atom/cm2，注入能量为2KeV～6KeV，注入角度为0度～10度。所述注入角度指的是与基底顶部表面法线方向之间的夹角。
位于所述第一阱区201a内的第一离子掺杂区230适于调节LDMOS晶体管的阈值电压。所述LDMOS晶体管的阈值电压指的是触发LDMOS晶体管进行工作所需要的电压。
由于第一离子的类型与第一阱离子的类型相同，使得位于第一阱区201a内的第一离子掺杂区230能够调节LDMOS晶体管的阈值电压。由于第一离子的类型与第二阱离子的类型相反，使得位于第一区域Ⅰ内的第一离子掺杂区230中的第一离子能够和第一区域Ⅰ中部分第二阱离子中和，使得第二阱离子对应类型的离子浓度减小，使得第一区域Ⅰ和第一阱区201a形成的耗尽层的宽度增加，使得所述耗尽层之间的电场强度降低，从而使得LDMOS晶体管的热载流子效应得到改善。
所述第一离子掺杂区230还掺杂有第二离子，所述第二离子为碳离子或者氟离子。
所述第二离子的作用为：进一步改善LDMOS晶体管的热载流子效应。
参考图6，在部分第一阱区201a和部分第一区域Ⅰ上形成栅极结构240。
所述栅极结构240包括位于部分第一阱区201a和部分第一区域Ⅰ上的栅介质层241、以及位于栅介质层241表面的栅电极层242。
本实施例中，所述栅极结构240还包括位于栅介质层241和栅电极层242侧壁的侧墙243。在其它实施例中，栅极结构可以不包括侧墙。
所述栅介质层241的材料为氧化硅或高K介质材料。所述栅电极层242的材料为多晶硅。所述侧墙243的材料可以为氮化硅、氮氧化硅或碳氧化硅。
本实施例中，所述栅极结构240横跨所述第一子鳍部210，覆盖部分第一子鳍部210的顶部表面和侧壁。所述栅介质层241位于隔离层表面、覆盖部分第一子鳍部210的顶部表面和侧壁。
本实施例中，还形成了横跨第一子鳍部210中第一阱区201a的第一阻挡结构244，后续在第一阻挡结构244和栅极结构240之间的第一阱区201a中形成源区。
所述第一阻挡结构244的作用为：(1)后续在形成源区的过程中，第一阻挡结构244和栅极结构240共同限制源区的形成空间，避免源区中靠近第一阻挡结构244的区域相对于靠近栅极结构240的区域形成塌陷；(2)后续限制源区生长的区域，以限制源区的横向尺寸。
本实施例中，还形成了横跨所述第二子鳍部220的第二阻挡结构248，第二阻挡结构248位于后续形成的漏区的两侧。第二阻挡结构248的作用为：(1)在后续形成漏区的过程中，第二阻挡结构248限制漏区的形成空间，以限制漏区的横向尺寸。
本实施例中，在形成栅极结构240的同时形成第一阻挡结构244和第二阻挡结构248，使得第一阻挡结构244包括横跨第一子鳍部210中第一阱区201a的第一阻挡介质层245和位于第一阻挡介质层245上的第一阻挡电极层246，使得第二阻挡结构248包括横跨第二子鳍部220的第二阻挡介质层249和位于第二阻挡介质层249上的第二阻挡电极层2410。在其它实施例中，可以在不同步骤中分别形成栅极结构、第一阻挡结构和第二阻挡结构。
本实施例中，所述第一阻挡结构244还包括位于第一阻挡介质层245和第一阻挡电极层246侧壁的第一阻挡侧壁247；所述第二阻挡结构248还包括位于第二阻挡栅介质层249和第二阻挡栅电极层2410侧壁的第二阻挡侧墙2411。在其它实施例中，可以不形成第一阻挡侧墙和第二阻挡侧墙。
第一阻挡栅介质层245、第二阻挡栅介质层249和栅介质层241的材料相同。第一阻挡栅电极层246、第二阻挡栅电极层2410和栅电极层242的材料相同。第一阻挡侧墙247、第二阻挡侧墙2411和侧墙243的材料相同。
具体的，形成栅极结构240、第一阻挡结构244和第二阻挡结构248的方法包括：在基底上形成栅介质材料层(未图示)、位于栅介质材料层表面的栅介质材料层(未图示)；图形化所述栅电极材料层和栅介质材料层，形成栅介质层241、栅电极层242、第一阻挡介质层245、第一阻挡电极层246、第二阻挡介质层249和第二阻挡电极层2410。
其中，第一阻挡电极层246、第二阻挡电极层2410和栅电极层242对应栅电极材料层，栅介质层241、第一阻挡介质层245和第二阻挡介质层249对应栅介质材料层。
形成栅极结构240、第一阻挡结构244和第二阻挡结构248的方法还包括：形成侧墙材料层，所述侧墙材料层覆盖栅介质层241、栅电极层242、第一阻挡介质层245、第一阻挡电极层246、第二阻挡介质层249、第二阻挡电极层2410和基底；采用各向异性干法刻蚀工艺刻蚀侧墙材料层，从而形成第一阻挡侧墙247、第二阻挡侧墙2411以及侧墙243。
由于在形成栅极结构240和同时形成了第一阻挡结构244和第二阻挡结构248，使得工艺得到简化。
需要说明的是，在其它实施例中，第一阻挡结构和第二阻挡结构可以为单层材料，当所述第一阻挡结构和第二阻挡结构为单层材料时，所述第一阻挡结构和第二阻挡结构的材料可以为绝缘材料、如氮化硅、氧化硅。
本实施例中，第一阻挡电极层246、第二阻挡电极层2410和栅电极层242的顶部表面形成有掩膜保护层250。
所述掩膜保护层250的作用为：(1)在图形化所述栅电极材料层和栅介质材料层的过程中用作硬掩膜层，避免形成的栅介质层241、栅电极层242、第一阻挡介质层245、第一阻挡电极层246、第二阻挡介质层249和第二阻挡电极层2410的图形失真；(2)在后续形成源区和漏区的过程中，避免源漏区材料层生长在第一阻挡电极层246、第二阻挡电极层2410和栅电极层242的顶部表面。
本实施例中，在形成第一阻挡电极层246、第二阻挡电极层2410、栅电极层242、第一阻挡介质层245、第二阻挡介质层2410和栅介质层241的同时形成掩膜保护层250。
所述掩膜保护层250的材料可以为氮化硅、氮氧化硅或者氧化硅。
具体的，在形成栅电极材料层后，在所述栅电极材料层表面形成掩膜保护材料层；在图形化所述栅电极材料层和栅介质材料层的同时图形化所述掩膜保护材料层，从而形成第一阻挡电极层246、第二阻挡电极层2410、栅电极层242、第一阻挡介质层245、第二阻挡介质层249、栅介质层241和掩膜保护层250。
所述掩膜保护层250对应所述掩膜保护材料层。
参考图7，在所述栅极结构240一侧的第一阱区201a内形成源区251；在所述栅极结构240另一侧的第二阱区201b内形成漏区252。
形成所述源区251和漏区252的步骤包括：去除栅极结构240和第一阻挡结构244之间的部分第一阱区201a，形成第一凹陷(未图示)；去除第二阻挡结构248之间的部分第二阱区201b，形成第二凹陷(未图示)；在所述第一凹陷和第二凹陷内形成源漏区材料层(未图示)，从而形成源区251和漏区252。
本实施例中，所述漏区252位于第二区域Ⅱ内。
形成漏区后，所述隔离结构203位于第一区域Ⅰ和漏区252之间的第二区域Ⅱ内。
需要说明的是，由于形成了第一阻挡结构244，使得第一凹陷两侧侧壁均能暴露出第一子鳍部210；使得在形成源漏区材料层的过程中，能以第一凹陷两侧侧壁所暴露出的第一子鳍部210作为生长源漏区材料层的种子以形成源区251，使得靠近第一阻挡结构244一侧源漏区材料层的生长速率和靠近栅极结构240一侧源漏区材料层的生长速率一致，避免源区中靠近第一阻挡结构244的区域相对于靠近栅极结构240的区域形成塌陷。
另需说明的是，第一阻挡结构244能够限制源区251生长的区域，以限制源区251的横向尺寸。第二阻挡结构248能够限制漏区252生长的区域，以限制漏区252的横向尺寸。
本实施例中，所述第一离子掺杂区230沿基底顶部表面法线方向上的尺寸小于所述源区251沿基底顶部表面法线方向上的尺寸；在其它实施例中，所述第一离子掺杂区沿基底顶部表面法线方向上的尺寸大于所述源区沿基底顶部表面法线方向上的尺寸，或者所述第一离子掺杂区沿基底顶部表面法线方向上的尺寸等于所述源区沿基底顶部表面法线方向上的尺寸。
相应的，本实施例还提供一种采用上述方法形成的LDMOS晶体管，请继续参考图7，包括：基底；第一阱区201a，位于基底中；第二阱区201b，位于基底中，所述第二阱区201b位于第一阱区201a侧部，第一阱区201a掺杂有第一阱离子，第二阱区201b掺杂有第二阱离子，所述第二阱区201b包括第一区域Ⅰ，所述第一区域Ⅰ与第一阱区201a邻接；第一离子掺杂区230，位于第一阱区201a和第一区域Ⅰ内，第一离子掺杂区230中掺杂有第一离子，第一离子的类型与第一阱离子的类型相同且与第二阱离子的类型相反；栅极结构240，位于部分第一阱区201a和部分第一区域上Ⅰ。
所述第二阱区201b还包括第二区域Ⅱ，所述第二区域Ⅱ与第一区域Ⅰ邻接，所述第二区域Ⅱ和第一阱区201a分别位于第一区域Ⅰ两侧。
本实施例中，所述基底包括半导体衬底200和位于半导体衬底200表面的鳍部。在其它实施例中，基底为半导体衬底。
所述鳍部包括第一子鳍部210和与第一子鳍部210相邻的第二子鳍部220，自第一子鳍部210指向第二子鳍部220的方向平行于鳍部的延伸方向(A-A1所示)。
第一阱区201a和部分第二阱区201b位于第一子鳍部210和第一子鳍部210下方的半导体衬底200中，所述第一阱区201a和第二阱区201b沿着自第一子鳍部210向第二子鳍部220的方向排列，且所述第二阱区201b沿着自第一子鳍部210向第二子鳍部220的方向延伸至第二子鳍部220和第二子鳍部220下方的半导体衬底200中。
本实施例中，部分第二阱区201b位于第一子鳍部210和第一子鳍部210下方的半导体衬底200中，部分第二阱区201b位于第一子鳍部210和第二子鳍部220之间的半导体衬底200中，部分第二阱区201b位于第二子鳍部220和第二子鳍部220下方的半导体衬底200中。位于第一子鳍部210和第一子鳍部210下方的半导体衬底200中的第二阱区201b为第一区域Ⅰ；位于第一子鳍部210和第二子鳍部220之间的半导体衬底200中的第二阱区201b、以及位于第二子鳍部220和第二子鳍部220下方的半导体衬底200中的第二阱区201b为第二区域Ⅱ。
所述第一阱区201a内的第一离子掺杂区适于调节LDMOS晶体管的阈值电压。
当所述LDMOS晶体管的类型为P型时，所述第一离子为N型离子；当所述LDMOS晶体管的类型为N型时，所述第一离子为P型离子。
所述LDMOS晶体管还包括：源区251，所述源区251位于栅极结构240一侧的第一阱区内201a；漏区252，位于栅极结构240另一侧的第二阱区201b内，具体的，漏区252位于第二区域Ⅱ内；隔离结构203，所述隔离结构203位于第一区域Ⅰ和漏区252之间的第二区域Ⅱ内。
图8至图9是本发明另一实施例中LDMOS晶体管形成过程的结构示意图。
本实施例与前一实施例的区别在于：栅极结构形成的位置不同。本实施例和前一实施例相同的部分不再详述。
参考图8，图8为在图5基础上形成的示意图，在部分第一阱区201a和全部第一区域Ⅰ上形成栅极结构340。
所述栅极结构340包括位于部分第一阱区201a和全部第一区域Ⅰ上的栅介质层341、以及位于栅介质层341表面的栅电极层342。
本实施例中，所述栅极结构340还包括位于栅介质层341和栅电极层342侧壁的侧墙343。在其它实施例中，栅极结构可以不包括侧墙。
所述栅极结构340横跨所述第一子鳍部210，覆盖部分第一子鳍部210的顶部表面和侧壁。所述栅介质层341位于隔离层表面、覆盖部分第一子鳍部210的顶部表面和侧壁。
形成栅极结构340的方法参照形成栅极结构240的方法，不再详述。
参考图9，在所述栅极结构340一侧的第一阱区201a内形成源区351；在所述栅极结构340另一侧的第二阱区201b内形成漏区352。
源区351和漏区352的位置、结构和形成方法参照源区251和漏区252的位置、结构和形成方法，不再详述。
相应的，本实施例还提供一种采用上述方法形成的LDMOS晶体管。关于本实施例提供的LDMOS晶体管和前一实施例相同的部分，不再详述。
所述LDMOS晶体管包括：栅极结构340；所述栅极结构340位于部分第一阱区201a和全部第一区域Ⅰ上。
所述LDMOS晶体管还包括：源区351，所述源区351位于栅极结构340一侧的第一阱区201a内；漏区352，所述漏区352位于栅极结构340另一侧的第二阱区201b内，具体的，漏区352位于第二区域Ⅱ内；隔离结构203，所述隔离结构203位于第一区域Ⅰ和漏区352之间的第二区域Ⅱ内。
图10至图11是本发明又一实施例中LDMOS晶体管形成过程的结构示意图。
本实施例与前一实施例的区别在于：栅极结构形成的位置不同。本实施例和前一实施例相同的部分不再详述。
参考图10，图10为在图5基础上形成的示意图，在部分第一阱区201a和全部第一区域Ⅰ上、以及部分隔离结构203上形成栅极结构440。
所述栅极结构440包括位于部分第一阱区201a和全部第一区域Ⅰ、以及部分隔离结构203上的栅介质层441、以及位于栅介质层441表面的栅电极层442。
本实施例中，所述栅极结构440还包括位于栅介质层441和栅电极层442侧壁的侧墙443。在其它实施例中，栅极结构可以不包括侧墙。
所述栅极结构440横跨所述第一子鳍部210，覆盖部分第一子鳍部210的顶部表面和侧壁。所述栅介质层441位于隔离层表面、覆盖部分第一子鳍部210的顶部表面和侧壁。
需要说明的是，本实施例中，由于隔离结构203的顶部表面低于第一阱区201a的顶部表面，第一阱区和第二阱区之间具有开口，所述开口侧壁暴露出第一阱区201a，使得栅极结构440还位于所述开口侧壁暴露出的第一阱区201表面。
形成栅极结构440的方法参照形成栅极结构240的方法，不再详述。
参考图11，在所述栅极结构440一侧的第一阱区201a内形成源区451；在所述栅极结构440另一侧的第二阱区201b内形成漏区452。
源区451和漏区452的位置、结构和形成方法参照源区251和漏区252的位置、结构和形成方法，不再详述。
相应的，本实施例还提供一种采用上述方法形成的LDMOS晶体管。关于本实施提供的LDMOS晶体管和前一实施例相同的部分，不再详述。
所述LDMOS晶体管包括：栅极结构440，所述栅极结构440位于部分第一阱区201a和全部第一区域Ⅰ上、以及部分隔离结构203上。
需要说明的是，本实施例中，由于隔离结构203的顶部表面低于第一阱区201a的顶部表面，第一阱区和第二阱区之间具有开口，所述开口侧壁暴露出第一阱区201a，使得栅极结构440还位于所述开口侧壁暴露出的第一阱区201表面。
所述LDMOS晶体管还包括：源区451，所述源区451位于栅极结构440一侧的第一阱区201a内；漏区452，所述漏区452位于栅极结构440另一侧的第二区域内201b，具体的，漏区452位于第二区域Ⅱ内；隔离结构203，所述隔离结构203位于第一区域Ⅰ和漏区452之间的第二区域Ⅱ内。
需要说明的是，本发明提供的上述实施例中，在形成源漏和漏区后，还形成覆盖基底、源漏、漏区、栅极结构、隔离结构、第一阻挡结构和第二阻挡结构、掩膜保护层的层间介质材料层，所述层间介质材料层的整个表面高于掩膜保护层的表面；平坦化所述层间介质材料层直至暴露出栅电极层、第一阻挡电极层和第二阻挡电极层的顶部表面，形成层间介质层；然后去除栅电极层和栅介质层，形成第一凹槽(未图示)；去除第一阻挡电极层和第一阻挡介质层，形成第二凹槽(未图示)；去除第二阻挡电极层和第二阻挡介质层，形成第三凹槽(未图示)；然后在第一凹槽中形成金属栅极结构，在第二凹槽中形成第一金属阻挡结构，在第三凹槽中形成第二金属阻挡结构。下面在图7的基础上进行说明。
参考图12，图12为在图7基础上形成的示意图，在形成源漏251和漏区252后，形成覆盖基底、源漏251、漏区252、栅极结构240(参考图7)、隔离结构203、第一阻挡结构244(参考图7)、第二阻挡结构248(参考图7)和掩膜保护层250的层间介质材料层，所述层间介质材料层的整个表面高于掩膜保护层的表面；平坦化所述层间介质材料层直至暴露出栅电极层242(参考图7)、第一阻挡电极层246(参考图7)和第二阻挡电极层2410(参考图7)的顶部表面，形成层间介质层270；形成层间介质层270后，去除栅电极层242和栅介质层241，形成第一凹槽(未图示)；去除第一阻挡电极层246和第一阻挡介质层245，形成第二凹槽(未图示)；去除第二阻挡电极层2410和第二阻挡介质层249，形成第三凹槽(未图示)；然后在第一凹槽中形成金属栅极结构260，在第二凹槽中形成第一金属阻挡结构263，在第三凹槽中形成第二金属阻挡结构266。
所述金属栅极结构260包括位于第一凹槽底部和侧壁的金属栅介质层261和位于金属栅介质层261表面的金属栅电极层262；第一金属阻挡结构263包括位于第二凹槽底部和侧壁的第一金属阻挡介质层264和位于第一金属阻挡介质层264表面的第一金属阻挡电极层265；第二金属阻挡结构266包括位于第三凹槽底部和侧壁的第二金属阻挡介质层267和位于第二金属阻挡介质层267表面的第一金属阻挡电极层268。
需要说明的是，在其它实施例中，可以不形成第二凹槽和第一金属阻挡结构263、以及第三凹槽和第二金属阻挡结构266。
相应的，本发明还提供一种ESD(Electro-Static discharge)器件的形成方法，包括形成LDMOS晶体管，所述LDMOS晶体管采用上述LDMOS晶体管的形成方法形成。
相应的，本发明还提供一种ESD器件，包括采用上述LDMOS晶体管的形成方法所形成的LDMOS。
图13中示出了ESD器件电路的示意图，所述ESD器件包括：MOS晶体管M1，MOS晶体管M1具有第一栅极G、第一漏极D和第一源极S；LDPMOS晶体管M2，LDPMOS晶体管M2具有第二栅极、第二漏极和第二源极，第二栅极和第二源极接高电平，第二漏极连接第一栅极G；LDNMOS晶体管M3，LDNMOS晶体管M3具有第三栅极、第三漏极和第三源极，第三栅极和第三源极接低电平，第三漏极连接第一栅极G。第一栅极还连接input端。
具体的，第一漏极、第二栅极和第二源极接Vdd，第一源极、第三栅极和第三源极接Vss。
需要说明的是，第二栅极对应LDPMOS晶体管M2的栅极结构或者金属栅极结构；第二漏极对应LDPMOS晶体管M2的漏区；第二源极对应LDPMOS晶体管M2的源区；第三栅极对应LDNMOS晶体管M3的栅极结构或者金属栅极结构；第三漏极对应LDNMOS晶体管M3的漏区；第三源极对应LDNMOS晶体管M3的源区。
当input端有负向静电放电脉冲来临时，LDPMOS晶体管M2的第二源极和第二漏极之间的电压达到LDPMOS晶体管M2所需的触发电压，这时，在LDPMOS晶体管M2中形成自第二源极到第二漏极的静电放电电流，拉高负向静电放电脉冲，使得高负向静电放电脉冲的绝对值降低，避免击穿MOS晶体管M1。
当input端有正向静电放电脉冲来临时，LDNMOS晶体管M3的第三源极和第三漏极之间的电压达到LDNMOS晶体管M3所需的触发电压，这时，在LDNMOS晶体管M3中形成自第三漏极到第二源极的静电放电电流，拉低正向静电放电脉冲，使得正向静电放电脉冲的绝对值降低，避免击穿MOS晶体管M1。
综上所述，本发明的技术方案具有以下优点：
本发明提供的LDMOS晶体管具有第一离子掺杂区，所述第一离子掺杂区位于第一阱区和第一区域内，第一离子掺杂区中具有第一离子，第一离子的类型与第一阱离子的类型相同且与第二阱离子的类型相反。由于第一离子的类型与第一阱离子的类型相同，使得位于第一阱区内的第一离子掺杂区能够调节LDMOS晶体管的阈值电压。由于第一离子的类型与第二阱离子的类型相反，使得位于第一区域内的第一离子掺杂区中的第一离子能够和第一区域中部分第二阱离子中和，使得第二阱离子对应类型的离子浓度减小，使得第一区域和第一阱区形成的耗尽层的宽度增加，使得所述耗尽层之间的电场强度降低，从而使得LDMOS晶体管的热载流子效应得到改善。即本发明提供的LDMOS晶体管能够在调节LDMOS晶体管的阈值电压的同时改善LDMOS晶体管的热载流子效应。从而提高了LDMOS晶体管的电学性能。
本发明提供的ESD器件，由于包括具有第一离子掺杂区的LDMOS晶体管，使得ESD器件的电学性能得到提高。
本发明提供的LDMOS晶体管的形成方法，在第一阱区和第一区域内形成了第一离子掺杂区，第一离子掺杂区中具有第一离子，第一离子的类型与第一阱离子的类型相同且与第二阱离子的类型相反。由于第一离子的类型与第一阱离子的类型相同，使得位于第一阱区内的第一离子掺杂区能够调节LDMOS晶体管的阈值电压。由于第一离子的类型与第二阱离子的类型相反，使得位于第一区域内的第一离子掺杂区中的第一离子能够和第一区域中部分第二阱离子中和，使得第二阱离子对应类型的离子浓度减小，使得第一区域和第一阱区形成的耗尽层的宽度增加，使得所述耗尽层之间的电场强度降低，从而使得LDMOS晶体管的热载流子效应得到改善。
本发明提供的ESD器件的形成方法，由于包括形成具有第一离子掺杂区的LDMOS晶体管，使得ESD器件的电学性能得到提高。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (18)

1.一种LDMOS晶体管，其特征在于，包括：
基底；
第一阱区，位于基底中，第一阱区掺杂有第一阱离子；
第二阱区，位于基底中，所述第二阱区位于第一阱区侧部，第二阱区掺杂有第二阱离子，所述第二阱区包括第一区域，所述第一区域与第一阱区邻接；
第一离子掺杂区，位于第一阱区和第一区域内，第一离子掺杂区中掺杂有第一离子，第一离子的类型与第一阱离子的类型相同且与第二阱离子的类型相反，所述第一离子掺杂区还掺杂有第二离子，所述第二离子为碳离子或者氟离子；
栅极结构，位于部分第一阱区和至少部分第一区域上。
2.根据权利要求1所述的LDMOS晶体管，其特征在于，位于所述第一阱区内的第一离子掺杂区适于调节LDMOS晶体管的阈值电压。
3.根据权利要求1所述的LDMOS晶体管，其特征在于，当所述LDMOS晶体管的类型为P型时，所述第一离子为N型离子。
4.根据权利要求1所述的LDMOS晶体管，其特征在于，当所述LDMOS晶体管的类型为N型时，所述第一离子为P型离子。
5.根据权利要求1所述的LDMOS晶体管，其特征在于，所述栅极结构位于部分第一阱区和部分第一区域上；或者所述栅极结构位于部分第一阱区和全部第一区域上。
6.根据权利要求1所述的LDMOS晶体管，其特征在于，还包括：源区，所述源区位于栅极结构一侧的第一阱区内。
7.根据权利要求6所述的LDMOS晶体管，其特征在于，所述第一离子掺杂区沿基底顶部表面法线方向上的尺寸大于所述源区沿基底顶部表面法线方向上的尺寸；或者所述第一离子掺杂区沿基底顶部表面法线方向上的尺寸小于所述源区沿基底顶部表面法线方向上的尺寸；或者所述第一离子掺杂区沿基底顶部表面法线方向上的尺寸等于所述源区沿基底顶部表面法线方向上的尺寸。
8.根据权利要求1所述的LDMOS晶体管，其特征在于，所述第二阱区还包括第二区域，所述第二区域与第一区域邻接，所述第二区域和第一阱区分别位于第一区域两侧。
9.根据权利要求8所述的LDMOS晶体管，其特征在于，还包括：漏区，所述漏区位于第二区域内。
10.根据权利要求9所述的LDMOS晶体管，其特征在于，还包括：隔离结构，所述隔离结构位于第一区域和漏区之间的第二区域内。
11.根据权利要求10所述的LDMOS晶体管，其特征在于，所述栅极结构位于部分第一阱区和全部第一区域上、以及部分隔离结构上。
12.一种ESD器件，其特征在于，包括权利要求1至11任意一项所述的LDMOS晶体管。
13.一种LDMOS晶体管的形成方法，其特征在于，包括：
提供基底；
在基底中形成第一阱区，第一阱区掺杂有第一阱离子；
在基底中形成第二阱区，所述第二阱区位于第一阱区侧部，第二阱区掺杂有第二阱离子，所述第二阱区包括第一区域，所述第一区域与第一阱区邻接；
在所述第一阱区和第一区域内形成第一离子掺杂区，第一离子掺杂区中掺杂有第一离子，第一离子的类型与第一阱离子的类型相同且与第二阱离子的类型相反，所述第一离子掺杂区还掺杂有第二离子，所述第二离子为碳离子或者氟离子；
在部分第一阱区和至少部分第一区域上形成栅极结构。
14.根据权利要求13所述的LDMOS晶体管的形成方法，其特征在于，形成第一离子掺杂区的方法包括：
在所述基底上形成第三掩膜层，所述第三掩膜层暴露出第一阱区和第一区域；
以所述第三掩膜层为掩膜，采用第一离子注入工艺将第一离子注入到第一阱区和第一区域中，形成第一离子掺杂区。
15.根据权利要求14所述的LDMOS晶体管的形成方法，其特征在于，当所述LDMOS晶体管的类型为P型时，所述第一离子为N型离子；当所述LDMOS晶体管的类型为N型时，所述第一离子为P型离子。
16.根据权利要求15所述的LDMOS晶体管的形成方法，其特征在于，当所述第一离子为N型离子时，所述第一离子注入工艺的参数为：第一离子为As离子，注入剂量为2E12atom/cm2～3E14atom/cm2，注入能量为3KeV～6KeV，注入角度为0度～10度；或者所述第一离子注入工艺的参数为：第一离子为P离子，注入剂量为2E12atom/cm2～3E14atom/cm2，注入能量为2KeV～3KeV，注入角度为0度～10度。
17.根据权利要求15所述的LDMOS晶体管的形成方法，其特征在于，当所述第一离子为P型离子时，所述第一离子注入工艺的参数为：第一离子为B离子，注入剂量为2E12atom/cm2～3E14atom/cm2，注入能量为2KeV～6KeV，注入角度为0度～10度。
18.一种ESD器件的形成方法，其特征在于，包括：形成LDMOS晶体管，所述LDMOS晶体管采用权利要求13至17任意一项所述的LDMOS晶体管的形成方法形成。
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