CN108281479A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：形成基底，基底内具有相邻接的第一阱区和第二阱区；在第二阱区内形成第一隔离层，第一隔离层将第二阱区分为靠近第一阱区的第一区域、第二区域以及第三区域；形成栅极结构和第一掩膜栅结构；在栅极结构露出的第一阱区内和第一掩膜栅结构露出的第二阱区第二区域内分别形成源漏掺杂区。本发明技术方案能够延长第二阱区内源漏掺杂区与第一阱区内源漏掺杂区之间的距离，有利于延长所形成半导体结构源区与漏区之间的距离，延长半导体结构沟道导通后电流通道的长度，有利于提高半导体结构的耐压性能。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，特别涉及一种半导体结构及其形成方法。
背景技术
横向扩散场效应晶体管(Laterally Diffused Metal Oxide Semiconductor,LDMOS)是一种常用的高压器件。
LDMOS由于更容易与CMOS工艺兼容而被广泛采用。LDMOS是一种双扩散结构的功率器件，在相同的源区或漏区进行两次注入，一次注入浓度较大的砷离子，另一次注入浓度较小的硼离子。注入之后再进行一个高温推进过程，由于硼离子扩散比砷离子快，因此硼离子在栅极边界下方会沿着横向扩散更远，从而形成一个有浓度梯度的沟道。LDMOS沟道的长度由两次横向扩散的距离之差决定。
为了提高耐压性，源区和漏区之间还设置有一个漂移区，漂移区的掺杂浓度较低。因此，当LDMOS接高压时，漂移区由于电阻较大，所以分压较高，能够承受更高的电压。
但是现有技术所形成LDMOS的耐压性能有待提高。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，以提高半导体结构的耐压性能。
为解决上述问题，本发明提供一种半导体结构，包括：
基底，所述基底内具有相邻接的第一阱区和第二阱区，所述第一阱区内具有第一类型掺杂离子，所述第二阱区内具有第二类型掺杂离子；位于所述第二阱区内的第一隔离层，所述第一隔离层将所述第二阱区分为靠近所述第一阱区的第一区域、远离所述第一阱区的第二区域以及位于所述第一隔离层下的第三区域；位于所述第一阱区上的栅极结构，所述栅极结构还位于所述第二阱区第一区域上；位于所述第二阱区上的第一掩膜栅结构，所述第一掩膜栅结构位于靠近第一区域的部分第二区域上；分别位于所述第一阱区和第二阱区内的源漏掺杂区，所述第一阱区内的源漏掺杂区位于所述栅极结构露出的第一阱区内，所述第二阱区内的源漏掺杂区位于所述第一掩膜栅结构露出的第二阱区第二区域内。
相应的，本发明还提供一种半导体结构的形成方法，包括：
形成基底，所述基底内具有相邻接的第一阱区和第二阱区，所述第一阱区内具有第一类型掺杂离子，所述第二阱区内具有第二类型掺杂离子；在所述第二阱区内形成第一隔离层，所述第一隔离层将所述第二阱区分为靠近所述第一阱区的第一区域、远离所述第一阱区的第二区域以及位于所述第一隔离层下的第三区域；形成位于所述第一阱区上的栅极结构和位于所述第二阱区上的第一掩膜栅结构，所述栅极结构还位于所述第二阱区第一区域上，所述第一掩膜栅结构位于靠近第一区域的部分第二区域上；在所述栅极结构露出的第一阱区内和所述第一掩膜栅结构露出的第二阱区第二区域内分别形成源漏掺杂区。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案在靠近第一区域的部分第二阱区第二区域上形成第一掩膜栅结构；之后，在所述第一掩膜栅结构露出的第二阱区第二区域内形成源漏掺杂区。由于第二区域内的源漏掺杂区形成于第一掩膜栅结构露出的第二阱区第二区域内，也就是说，所述源漏掺杂区位于所述第一掩膜栅结构远离所述第一阱区的一侧，所以所述第一掩膜栅结构的设置，能够延长所述第二阱区内源漏掺杂区与所述第一阱区内源漏掺杂区之间的距离，有利于延长所形成半导体结构源区与漏区之间的距离，延长所述半导体结构沟道导通后电流通道的长度，有利于提高所述半导体结构的耐压性能。
本发明可选方案中，所述第一掩膜栅结构还位于部分所述第一隔离层上。所以所述第一掩膜栅结构位于部分所述第一隔离层和部分第二阱区第二区域上；这种做法能够扩大形成所述第一掩膜栅结构的工艺窗口，有利于降低形成所述第一掩膜栅结构的工艺难度，有有利于良率的提高、半导体结构性能的改善。
本发明可选方案中，所述半导体结构为鳍式场效应晶体管，所述基底包括衬底和位于衬底上的多个第一鳍部和第二鳍部；所述半导体结构还包括：位于相邻第二鳍部之间的第二隔离层，所述第二隔离层的顶部高于所述第二鳍部的顶部，且覆盖所述第二鳍部的部分顶部；所述第一掩膜栅结构位于所述第二隔离层上。由于第一掩膜栅结构位于所述第二隔离层上，所以所述第一掩膜栅结构并未覆盖所述第二鳍部的侧壁，仅仅位于所述第二鳍部上；而且所述第二隔离层的顶部高于所述第二鳍部的顶部，且覆盖所述第二鳍部的部分顶部，所以所述第一掩膜栅结构和所述第二鳍部顶部之间的第二隔离层能够有效的提高所述第一掩膜栅结构与所述第二鳍部之间的电隔离性能，从而减少所述第一掩膜栅结构出现漏电的现象，有利于所述半导体结构性能的提高。
附图说明
图1是一种半导体结构的剖面结构示意图；
图2至图10是本发明半导体结构形成方法一实施例各个步骤对应的剖面结构示意图。
具体实施方式
由背景技术可知，所述LDMOS的耐压性能有待提高。现结合一种半导体结构的形成方法分析其耐压性能有待提高的原因：
参考图1，示出了一种半导体结构的剖面结构示意图。
所述半导体结构包括：基底10，所述基底10内形成有相邻的P型阱区10p和N型阱区10n；位于N型区10n内的隔离结构11，所述隔离结构11的顶部表面低于所述P型阱区10p和N型阱区10n的顶部表面，所述隔离结构11将所述N型阱区10n分为靠近所述P型阱区10p的第一区域11n、远离所述P型阱区10p的第二区域12n以及位于所述隔离结构11下的第三区域13n；位于所述P型阱区10p、N型阱区10n的第一区域11n和部分隔离结构11上的栅极结构12；位于栅极结构12一侧P型阱区10p内的第一应力层11s，所述第一应力层11s用于形成所述半导体结构的源区；位于隔离结构11远离所述栅极结构12一侧N型阱区10n内的第二应力层11d，所述第二应力层11d用于形成所述半导体结构的漏区。其中N型阱区10n为漂移区，其掺杂浓度较低，因此在所述半导体结构接高压时，N型阱区10n的分压较大。
随着半导体器件的元件密度和集成度的提高，平面晶体管的栅极尺寸也越来越短，传统的平面晶体管对沟道电流的控制能力变弱，产生短沟道效应。为了克服晶体管的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应晶体管(Fin FET)，
因此所述基底10表面形成有相邻的第一鳍部10a和第二鳍部10b，所述P型阱区10p和所述N型阱区10n位于第一鳍部10a内，沿朝向第二鳍部10b的方向依次排列，且所述N型阱区10n延伸至所述第二鳍部10b内；所述隔离结构11位于第一鳍部10a和第二鳍部10b之间，且覆盖所述第一鳍部10a和所述第二鳍部10b的部分侧壁；所述栅极结构12覆盖所述第一鳍部10a的部分顶部和部分侧壁的表面；第一应力层11s位于所述栅极结构12露出的第一鳍部10a内；所述第二应力层11d位于所述第二鳍部10b内。
如图1所示，所述第二鳍部10b上仅形成第二应力层11d，所以沿所述第二鳍部10b延伸方向，所述第二应力层11d从所述第二鳍部10b的一端延伸至另一端，也就是说，沿所述第二鳍部10b延伸方向，所述半导体结构的漏区从所述第二鳍部10b的一端延伸至另一端，造成了所述半导体结构之间源区和漏区之间距离较小，从而导致所述半导体结构工作时，电流通道长度较短，影响了所述半导体结构耐压性能的提高。
为解决所述技术问题，本发明提供一种半导体结构的形成方法，包括：
形成基底，所述基底内具有相邻接的第一阱区和第二阱区，所述第一阱区内具有第一类型掺杂离子，所述第二阱区内具有第二类型掺杂离子；在所述第二阱区内形成第一隔离层，所述第一隔离层将所述第二阱区分为靠近所述第一阱区的第一区域、远离所述第一阱区的第二区域以及位于所述第一隔离层下的第三区域；形成位于所述第一阱区上的栅极结构和位于所述第二阱区上的第一掩膜栅结构，所述栅极结构还位于所述第二阱区第一区域上，所述第一掩膜栅结构位于靠近第一区域的部分第二区域上；在所述栅极结构露出的第一阱区内和所述第一掩膜栅结构露出的第二阱区第二区域内分别形成源漏掺杂区。
本发明技术方案在靠近第一区域的部分第二阱区第二区域上形成第一掩膜栅结构；之后，在所述第一掩膜栅结构露出的第二阱区第二区域内形成源漏掺杂区。由于第二区域内的源漏掺杂区形成于第一掩膜栅结构露出的第二阱区第二区域内，也就是说，所述源漏掺杂区位于所述第一掩膜栅结构远离所述第一阱区的一侧，所以所述第一掩膜栅结构的设置，能够延长所述第二阱区内源漏掺杂区与所述第一阱区内源漏掺杂区之间的距离，有利于延长所形成半导体结构源区与漏区之间的距离，延长所述半导体结构沟道导通后电流通道的长度，有利于提高所述半导体结构的耐压性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参考图2至图10，示出了本发明半导体结构形成方法一实施例各个步骤对应的剖面结构示意图。
参考图2，结合参考图3，形成基底，所述基底内具有相邻接的第一阱区100p和第二阱区100n，所述第一阱区100p内具有第一类型掺杂离子，所述第二阱区内具有第二类型掺杂离子。
其中图3是图2中沿AA线的剖视结构示意图。
所述基底用于提供工艺操作平台；所述第一阱区100p作为横向扩散区以形成有浓度梯度的沟道；所述第二阱区100n作为漂移区以承受较大的分压。
本实施例中，所述第一阱区100p为P型阱区，即所述第一类型掺杂离子为P型离子，包括：B离子、Ga离子或In离子；所述第二阱区100n为N型阱区，即所述第二类型掺杂离子为N型离子，包括：P离子、As离子或Sb离子。
具体的，所述半导体结构为鳍式场效应晶体管。所述基底包括衬底100以及位于所述衬底100上沿延伸方向排列的第一鳍部101和第二鳍部102。所述第一阱区100p和所述第二阱区100n位于所述第一鳍部101内且沿朝向第二鳍部102的方向依次排列，所述第二阱区100n延伸至所述第二鳍部102内。
所述衬底100用于提供工艺操作平台。
本实施例中，所述衬底100的材料为单晶硅。本发明其他实施例中，所述衬底还可以是多晶硅衬底、非晶硅衬底或者锗硅衬底、碳硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或者III－V族化合物衬底，例如氮化镓衬底或砷化镓衬底等。所述衬底的材料可以选取适宜于工艺需求或易于集成的材料。
所述第一鳍部101用于提供所述鳍式场效应晶体管的沟道；所述第二鳍部102用于延长所述鳍式场效应晶体管源极和漏极之间的距离，从而延长所述半导体结构沟道导通时的电流通道，提高所述半导体结构的耐压性能。
本实施例中，所述第一鳍部101、所述第二鳍部102的材料与所述衬底100的材料相同，同为单晶硅。本发明其他实施例中，所述鳍部的材料也可以与所述衬底的材料不同，可以选自锗、锗硅、碳硅或砷化镓等适宜于形成鳍部的材料。
所述第二鳍部102的数量为多个，所述第一鳍部101的数量也为多个。相邻第一鳍部101之间平行设置，相邻第二鳍部102之间也是平行设置。具体的，如图2所示，本实施例中，所述衬底100上具有3个平行设置的第一鳍部101和3个平行设置的第二鳍部102。
具体的，所述衬底100和所述第一鳍部101以及所述第二鳍部102可以同时形成。形成所述衬底100和所述第一鳍部101以及所述第二鳍部102的步骤包括：提供初始衬底；在所述初始衬底表面形成鳍部掩膜层(图中未示出)；以所述鳍部掩膜层为掩膜刻蚀所述初始衬底，形成所述衬底100和所述第一鳍部101以及所述第二鳍部102；去除所述鳍部掩膜层，露出所述第一鳍部101和所述第二鳍部102的顶部表面。
所述鳍部掩膜层用于定义所述鳍部101的尺寸和位置。
形成所述鳍部掩膜层的步骤包括：在所述初始衬底上形成掩膜材料层；在所述掩膜材料层上形成图形层；以所述图形层为掩膜，刻蚀所述掩膜材料层，露出所述初始衬底，以形成所述鳍部掩膜层。
所述图形层用于对所述掩膜材料层进行图形化，以形成所述鳍部掩膜层。
本实施例中，所述图形层为图形化的光刻胶层，可以通过涂布工艺和光刻工艺形成。本发明其他实施例中，所述图形层还可以为多重图形化掩膜工艺所形成的掩膜，以缩小鳍部的特征尺寸以及相邻鳍部之间的距离，提高所形成半导体结构的集成度。其中多重图形化掩膜工艺包括：自对准双重图形化(Self-aligned Double Patterned，SaDP)工艺、自对准三重图形化(Self-aligned Triple Patterned)工艺、或自对准四重图形化(Self-aligned Double Double Patterned，SaDDP)工艺。
继续参考图2和图3，在所述第二阱区100n内形成第一隔离层111，所述第一隔离层111将所述第二阱区100n分为靠近所述第一阱区100p的第一区域101n、远离所述第一阱区100p的第二区域102n以及位于所述第一隔离层111下的第三区域103n。
所述第一隔离层111用于延长所述半导体结构中源极和漏极之间的距离，从而延长所述半导体结构沟道导通时的电流通道，提高所述半导体结构的耐压性能。
本实施例中，所述半导体结构为鳍式场效应晶体管，所述基底包括衬底100以及所述第一鳍部101和所述第二鳍部102；所以在所述第二阱区100n内形成第一隔离层111的步骤包括：在所述第一鳍部101和所述第二鳍部102之间形成所述第一隔离层111，所述第一隔离层111覆盖所述第一鳍部101的部分侧壁。
所以本实施例中，所述第一隔离层111还用于实现相邻第一鳍部101和第二鳍部102之间的电隔离。所述第一隔离层111露出所述第一鳍部101的部分侧壁，从而使后续所形成的栅极结构能够覆盖所述第一鳍部101部分侧壁。
本实施例中，所述第一隔离层111的材料为氧化硅。本发明其他实施例中，所示第一隔离层111的材料还可以为氮化硅、氮氧化硅、低K介质材料(介电常数大于或等于2.5、小于3.9)或超低K介质材料(介电系数小于2.5)等其他绝缘材料。
具体的，形成所述第一隔离层111的步骤包括：在所述第一鳍部101和所述第二鳍部102露出的衬底100上形成隔离材料层，所述隔离材料层覆盖所述第一鳍部101和所述第二鳍部102的顶部；对所述隔离材料层进行回刻处理，以形成所述第一隔离层111。
需要说明的是，如图2和图3所示，本实施例中，所述第二鳍部102的数量为多个。所述形成方法还包括：在形成所述第一隔离层111的过程中，在相邻第二鳍部102之间形成第二隔离层112，所述第二隔离层112顶部高于所述第二鳍部102的顶部且覆盖所述第二鳍部102的部分顶部。
所述第二隔离层112用于实现相邻第二鳍部102之间的电隔离。
具体的，本实施例中，所述多个第二鳍部102沿垂直延伸方向平行排列，所以所述第二隔离层112位于垂直延伸方向相邻的第二鳍部102之间，从而实现垂直延伸方向相邻第二鳍部102之间的电隔离。
此外，如图3所示，所述第二隔离层112还覆盖所述第二鳍部102的部分顶部，后续在所述第二隔离层102上形成第一掩膜栅结构，所以所述第二隔离层112还用于提高所述第一掩膜栅结构与所述第二鳍部102之间的电绝缘性能，减少漏电现象的出现。
所述第二隔离层112和所述第一隔离结构111都是由隔离材料层刻蚀形成的，所以所述第二隔离层112的材料与所述第一隔离结构111的材料相同。所以本实施例中，所述第二隔离层112的材料为氧化硅。
所以所述回刻处理包括：对所述隔离材料层进行第一回刻处理，以减薄所述第二鳍部102上隔离材料层的厚度；在经第一回刻处理的隔离材料层上形成隔离掩膜层，所述隔离掩膜层位于靠近第一鳍部101的部分第二鳍部102上；以所述隔离掩膜层为掩膜，对剩余的隔离材料层进行第二回刻处理，形成所述第一隔离层111和位于所述隔离掩膜层下的第二隔离层112。
所述第一鳍部101和所述第二鳍部102上隔离材料层的厚度较大，以保证所述隔离材料层的填充效果，所以所述第一回刻处理用于去除所述第二鳍部102上部分厚度的隔离材料层，以使所述第二鳍部102上隔离材料层的厚度减小。
需要说明的是，所述第一回刻处理使所述第二鳍部102上隔离材料层的厚度减小，所以所述第二隔离层112还覆盖所述第二鳍部102顶部的部分表面。
具体的，所述第二鳍部102上所述第二隔离层112的厚度不宜太大也不宜太小。所述第二鳍部102上所述第二隔离层112的厚度如果太小，则会影响所述第二鳍部101的电隔离性能，可能会影响所形成半导体结构的性能；所述第二鳍部102上所述第二隔离层112的厚度如果太大，则容易引起材料浪费，增加工艺难度的问题。具体的，本实施例中，所述第二鳍部102上所述第二隔离层112的厚度在30nm到60nm范围内。
所述隔离掩膜层用于保护部分隔离材料层，以定义第二隔离层112的位置和尺寸。所述隔离掩膜层的材料可以为光刻胶层，可以通过涂覆工艺和光刻工艺形成于所述第二鳍部102上。
需要说明的是，本实施例中，所述隔离掩膜层还位于第二鳍部102和第一鳍部101之间的部分隔离材料层上，所以所形成的第二隔离结构不仅覆盖所述第二鳍部102顶部的部分表面，还覆盖所述第二鳍部102朝向所述第一鳍部101的侧面。将所述第二隔离层112这样设置的做法，有利于扩大形成第二隔离层112的工艺窗口，有利于降低工艺难度。
所述第二回刻处理用于去除部分厚度剩余的隔离材料层，从而形成第一隔离层111和第二隔离层112。所述第二回刻处理用于使所形成的第一隔离层111露出所述第一鳍部101的部分侧壁表面，从而使后续所形成的栅极结构能够覆盖所述第一鳍部101的侧壁。
需要说明的是，所述第一回刻处理和所述第二回刻处理中一个或两个步骤包括：通过干法刻蚀的方式进行回刻处理。
结合参考图4，形成位于所述第一阱区100p上的栅极结构121和位于所述第二阱区100n上的第一掩膜栅结构122，所述栅极结构121还位于所述第二阱区100n第一区域101n上，所述第一掩膜栅结构122位于靠近第一区域101n的部分第二区域上102n。
图4是图3所对应的剖面结构示意图。
所述栅极结构121用于遮挡部分第一阱区100p，从而定义所述第一阱区100p内源漏掺杂区的位置。
由于所述栅极结构121还位于所述第二阱区100n第一区域101n上，所以所述栅极结构121露出远离第二阱区100n的部分第一阱区100p，从而使所述第一阱区100p内的源漏掺杂区形成于所述栅极结构121远离所述第二阱区100n一侧的第一阱区100p内。
所述第一掩膜栅结构122用于遮挡靠近第一阱区100p的部分第二阱区100n，从而定义所述第二阱区100n内源漏掺杂区的位置。
由于所述第一掩膜栅结构122位于靠近第一区域101n的部分第二区域102n上，所以所述第一掩膜栅结构122露出远离所述第一区域101n的部分第二区域102n，从而使所述第二阱区100n内的源漏掺杂区形成于所述第一掩膜栅结构122远离所述第一阱区100p一侧的第二区域102n内。
所述第一掩膜栅结构122的设置，遮挡靠近第一区域101n的部分第二区域102n，从而使所述第二阱区100n内的源漏掺杂区位于远离第一区域101n的第二区域102n内，能够有效的延长所述第二阱区100n内源漏掺杂区与所述第一阱区100p内源漏掺杂区之间距离，有利于延长所形成半导体结构源区与漏区之间的距离，延长所述半导体结构沟道导通后电流通道的长度，有利于提高所述半导体结构的耐压性能。
本实施例中，形成第一掩膜栅结构122的步骤中，所述第一掩膜栅结构122还位于部分所述第一隔离层111上，也就是说，所述第一掩膜栅结构122位于部分所述第二阱区100n第二区域102n和部分所述第一隔离层111上。将所述第一掩膜栅结构122设置为这样的做法，能够扩大形成所述第一掩膜栅结构122的工艺窗口，有利于降低形成所述第一掩膜栅结构122的工艺难度，有有利于良率的提高、半导体结构性能的改善。
所述半导体结构为鳍式场效应晶体管，所述基底包括衬底100以及第一鳍部101和第二鳍部102，所以形成栅极结构121和第一掩膜栅结构122的步骤包括：形成位于所述第一鳍部101上的栅极结构121和位于所述第二鳍部102上的第一掩膜栅结构122，所述栅极结构121横跨所述第一鳍部101且位于所述第一鳍部101部分顶部和部分侧壁上，所述第一掩膜栅结构122位于所述第二鳍部102上。
所述半导体结构还包括位于相邻第二鳍部102之间的第二隔离结构112，所述第二隔离结构112还覆盖所述第二鳍部102的部分顶部，所以形成所述第一掩膜栅结构122的步骤包括：在所述第二隔离层112上形成所述第一掩膜栅结构122。
具体的，所述第二隔离结构112覆盖所述第二鳍部102部分顶部和朝向所述第一鳍部101的侧壁；所以第一掩膜栅结构122位于所述第二鳍部102部分顶部和朝向所述第一鳍部101的侧壁上。
需要说明的是，本实施例中，相邻第二鳍部102之间具有第二隔离层112，且所述第二隔离层112覆盖所述第二鳍部102的部分顶部表面，所以所述第一掩膜栅结构122仅位于所述第二鳍部102上，并未横跨所述第二鳍部102，未覆盖所述第二鳍部102的侧壁。所述第一掩膜栅结构122与所述第二鳍部102之间覆盖面积的减小，能够有效的提高所述第一掩膜栅结构122与所述第二鳍部102之间电隔离性能，从而减少第一掩膜栅结构122出现漏电现象的可能，有利于提高所形成半导体结构的性能。
而且所述第二隔离层112还位于所述第二鳍部102朝向所述第一鳍部101的侧壁上，也就是说，所述第一掩膜栅结构122与所述第二鳍部102朝向所述第一鳍部101的侧壁之间具有第二隔离层112以实现电隔离。
本实施例中，所述栅极结构121为伪栅结构，所以所述栅极结构121还用于为后续栅极结构的形成占据空间位置。
此外，形成所述栅极结构121和所述第一掩膜栅结构122的步骤包括：形成材料相同的栅极结构121和第一掩膜栅结构122，以简化工艺步骤，降低工艺成本。本发明其他实施例中，所述第一伪掩膜栅极结构的材料可以与所述栅极结构的材料不同。
具体的，所述栅极结构121为单层结构，包括伪栅极；所述第一掩膜栅结构122包括第一伪掩膜栅极。所述伪栅极和所述第一伪掩膜栅极的材料均为多晶硅。
采用多晶硅材料形成栅极结构121和第一掩膜栅结构122的做法，能够降低工艺难度，有利于良率的提高；而且多晶硅材料是工艺中常用于形成栅极的材料，这种做法还能够提高所述形成方法的兼容性。
本发明其他实施例中，所述伪栅极的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳等其他材料。相应的，所述第一伪掩膜栅极的材料也可以选自氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳等其他材料。
此外，本发明另一些实施例中，伪栅结构还可以为叠层结构，也就是说，所述栅极结构还可以为叠层结构，包括位于伪氧化层以及位于所述伪氧化层上的伪栅极，所述伪氧化层的材料可以为氧化硅和氮氧化硅。相应的，所述述第一伪掩膜栅极也可以为与所述栅极结构类似的叠层结构。
由于所述栅极结构121的材料与所述第一掩膜栅极结构122的材料相同，同为多晶硅，所以所述栅极结构121和所述第一掩膜栅极结构122可以通过同一工艺过程形成。
具体的，形成所述栅极结构121和所述第一掩膜栅极结构122的步骤包括：在所述基底上形成栅极材料层；在所述栅极材料层上形成栅极掩膜层(图中未标示)；以所述栅极掩膜层为掩膜，刻蚀所述栅极材料层，形成所述栅极结构121和所述第一掩膜栅结构122。
所述栅极材料层用于形成所述栅极结构121和所述第一掩膜栅结构122。具体的，所述伪栅材料层为多晶硅层。
所述栅极掩膜层用于定义所述栅极结构121和所述第一掩膜栅结构122的尺寸和位置。此外，本实施例中，所述栅极掩膜层还用于在后续工艺中起到刻蚀停止的作用。具体的，所述栅极掩膜层的材料为氮化硅。
需要说明的是，形成所述栅极结构121和所述第一掩膜栅结构122后，还在所述栅极结构121和所述第一掩膜栅结构122的侧壁上形成侧墙(图中未标示)。所述侧墙的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼，所述侧墙可以为单层结构或叠层结构。本实施例中，所述侧墙为单层结构，所述侧墙的材料为氮化硅。
此外，本实施例中，在形成所述第一隔离层111之后，在形成所述栅极结构121之前，所述形成方法还包括：在所述第一鳍部101上形成氧化层113，所述氧化层113的厚度小于所述第二鳍部102上第二隔离层112的厚度。
所以，所述第一掩膜栅结构122与所述第二鳍部102顶部之间第二隔离层112厚度大于所述氧化层113的厚度，从而能够有效的提高所述第一掩膜栅结构122与所述第二鳍部102之间的电隔离性能，从而减少所述第一掩膜栅结构122出现漏电的现象，有利于所述半导体结构性能的提高。
所述氧化层113可以是界面层，用于改善所述第一鳍部101与后续膜层之间的界面性能；也可以是保护层，用于在半导体工艺过程中保护所述第一鳍部101。本发明对所述氧化层113的作用不做限定。所述氧化层113可以通过原位水汽退火、化学气相沉积、物理气相沉积、原子层沉积或炉管等氧化物膜层形成工艺形成。
结合参考图5至图7，在所述栅极结构121露出的第一阱区100p内和所述第一掩膜栅结构122露出的第二阱区100n第二区域102n内分别形成源漏掺杂区(图中未标示)。
其中图6是图5中BB线的剖视结构示意图，图7是图5中沿CC线的剖视结构示意图。
所述源漏掺杂区用于形成所述半导体结构的源区或漏区。
本实施例中，所述第一阱区100p为横向扩散区；所述第二阱区100n为漂移区。所以所述第一阱区100p内的源漏掺杂区用于形成所述半导体结构的源区；所述第二阱区100n内的源漏掺杂区用于形成所述半导体结构的漏区。
由于所述栅极结构121位于第一阱区100p和第二阱区100n第一区域101n上，所述栅极结构121遮挡了靠近第二阱区100n的部分第一阱区100p，露出了远离所述第一阱区100p的部分第一阱区。因此所述第一阱区100p内的源漏掺杂区位于所述栅极结构121远离所述第二阱区100n一侧的第一阱区100p内。
所述第一掩膜栅结构122位于靠近第一区域101n的部分第二区域102n上，所述第一掩膜栅结构122遮挡了靠近第一阱区100p的部分第二阱区100n第二区域102n，因此所述第二阱区100n内的源漏掺杂区位于所述第一掩膜栅结构122远离所述第一阱区100p一侧的第二区域102n内。
所以所述第二阱区100n内源漏掺杂区与所述第一阱区100p内源漏掺杂区之间的距离较大，也就是说，所形成半导体结构的源区与漏区之间的距离较大，所述半导体结构沟道导通后电流通道的长度，有利于提高所述半导体结构的耐压性能。
具体的，形成所述源漏掺杂区的步骤包括：在所述第一阱区100p内形成第一应力层131，所述第一应力层131位于所述栅极结构121露出的第一阱区100p内；在所述第二阱区100n内形成第二应力层132，所述第二应力层132位于所述第一掩膜栅结构122露出的第二阱区100n第二区域102n内。
所述第一应力层131用于形成第一阱区100p内的源漏掺杂区；所述第二应力层132用于形成第二阱区100n内的源漏掺杂区。
本实施例中，所述半导体结构为N型鳍式场效应晶体管，所以所述第一应力层131和所述第二应力层132的材料为N型掺杂的Si或SiC材料，可以通过外延生长的方式形成于所述第一鳍部101和第二鳍部102内。在外延生长形成所述第一应力层131和所述第二应力层132的过程中，可以通过原位自掺杂的方式对所述第一应力层131和所述第二应力层132进行掺杂。
需要说明的是，为了改善所形成第一应力层131和第二应力层132的质量，提高所形成半导体结构的性能，本实施例中，所述形成方法还包括：形成第一隔离层111之后，形成所述源漏掺杂区之前，形成位于所述第一阱区100p上的第二掩膜栅结构123和位于所述第二阱区100n第二区域102n上的第三掩膜栅结构124，所述第二掩膜栅结构123与所述栅极结构121间具有间隔，且位于所述栅极结构121远离所述第一隔离层111一侧，所述第三掩膜栅结构124与所述第一掩膜栅结构122间具有间隔，且位于所述第一掩膜栅结构122远离所述第一隔离层111一侧。
所述第二掩膜栅结构123用于与所述栅极结构121相配合，定义所述第一应力层131的尺寸和位置；所述第三掩膜栅结构124用于与所述第一掩膜栅结构122相配合，定义所述第二应力层132的位置。
所以形成所述第一应力层131的步骤包括：在所述第二掩膜栅结构123和所述栅极结构121之间形成所述第一应力层131；形成所述第二应力层132的步骤包括：在所述第三掩膜栅结构124和所述第一掩膜栅结构122之间形成所述第二应力层132。
本实施例中，所述第二掩膜栅结构123和所述第三掩膜栅结构124的材料与所述第一掩膜栅结构122相同，也就是说，所述第二掩膜栅结构123和所述第三掩膜栅结构124以及所述第一掩膜栅结构122和所述栅极结构121的材料相同。本发明其他实施例中，所述第二掩膜栅结构123和所述第三掩膜栅结构124的材料与所述第一掩膜栅结构122也可以不相同。
所以所述第二掩膜栅结构123和所述第三掩膜栅结构124与所述第一掩膜栅结构122和所述栅极结构121可以通过同一工艺过程形成，以简化工艺步骤，降低工艺成本。具体的，形成所述第二掩膜栅结构123和所述第三掩膜栅结构124步骤的技术方案可以参考前述所述栅极结构121和所述第一掩膜栅结构122的形成过程，本发明在此不再赘述。
此外，如图6所示，所述第二掩膜栅结构123还位于所述第一鳍部101远离所述第一隔离层111的侧壁上，所述第三掩膜栅结构124还位于所述第二鳍部102远离所述第一隔离层111的侧壁上。将所述第二掩膜栅结构123和所述第三掩膜栅结构124设置成这样形式的做法，能够有效的扩大形成所述第二掩膜栅结构123和所述第三掩膜栅结构124的工艺窗口，有利于降低工艺难度。
需要说明的是，本实施例中，所述栅极结构为伪栅结构，所以参考图8至图10，所述形成方法还包括：如图8所示，形成所述源漏掺杂区之后，在所述栅极结构121露出的基底上形成介质层140；如图9所示，去除所述栅极结构121，形成栅极开口151；如图9和图10所示，形成位于所述栅极开口151内的金属栅极结构161。
图9和图10是图8所对应的剖面结构示意图。
所述介质层140为层间介质层，用于实现半导体结构之间的电隔离，也用于定义后续所形成栅极结构的尺寸和位置。
本实施例中，所述介质层140的材料为氧化硅。本发明其他实施例中，所述介质层的材料还可以选自氮化硅、氮氧化硅或碳氮氧化硅等其他介质材料。
本实施例中，所述基底上还形成有第一掩膜栅结构122、第二掩膜栅结构123以及第三掩膜栅结构124，所以所述介质层140位于所述栅极结构121、所述第一掩膜栅结构122、所述第二掩膜栅结构123以及所述第三掩膜栅结构124露出的基底上。
由于所述栅极结构121、所述第一掩膜栅结构122、所述第二掩膜栅结构123以及所述第三掩膜栅结构124通过同一工艺过程形成，所以所述介质层140也露出所述第一掩膜栅结构122、所述第二掩膜栅结构123以及所述第三掩膜栅结构124。
具体的，所以，形成所述介质层170的步骤包括：通过化学气相沉积(例如：流体化学气相沉积)等方法在所述栅极结构121、所述第一掩膜栅结构122、所述第二掩膜栅结构123和所述第三掩膜栅结构124露出的基底上形成介质材料层，所述介质材料层覆盖所述栅极结构121、所述第一掩膜栅结构122、所述第二掩膜栅结构123和所述第三掩膜栅结构124；通过化学机械研磨等方式去除高于所述栅极结构121、所述第一掩膜栅结构122、所述第二掩膜栅结构123和所述第三掩膜栅结构124的介质材料层，露出所述栅极结构121、所述第一掩膜栅结构122、所述第二掩膜栅结构123和所述第三掩膜栅结构124，形成所述介质层140。
需要说明的是，去除高于所述栅极结构121、所述第一掩膜栅结构122、所述第二掩膜栅结构123和所述第三掩膜栅结构124的介质材料层的过程中，以所述栅极掩膜层(图中未标示)为停止层进行所述化学机械研磨。此外，在去除高于所述栅极结构121、所述第一掩膜栅结构122、所述第二掩膜栅结构123和所述第三掩膜栅结构124的介质材料层之后，去除所述栅极掩膜层，以露出所述栅极结构121、所述第一掩膜栅结构122、所述第二掩膜栅结构123和所述第三掩膜栅结构124的顶部。
去除所述栅极结构121(如图8所示)的步骤用于为后续金属栅极结构的形成提供工艺空间。
具体的，所述栅极结构121包括伪栅极，所以形成所述栅极开口151的步骤包括：去除所述伪栅极，形成所述栅极开口。
需要说明的是，本实施例中，所述第一掩膜栅结构122与所述栅极结构121的材料相同，所述第一掩膜栅极结构122包括第一伪掩膜栅极。所以所述形成方法还包括：形成所述栅极开口151的过程中，去除所述第一伪掩膜栅极，形成第一掩膜栅极开口152。通过同一工艺步骤去除所述伪栅极和所述第一伪掩膜栅极的做法能够减少掩膜的使用，从而有利于降低工艺成本。
类似的，由于所述第二掩膜栅结构123和所述第三掩膜栅结构124的材料与所述第一掩膜栅结构122相同，所述第二掩膜栅极结构123包括第二伪掩膜栅极，所述第三掩膜栅极124包括第三伪掩膜栅极，所以形成所述栅极开口151和第一掩膜栅极开口152的过程中，所述形成方法还包括：去除所述第二伪掩膜栅极，形成第二掩膜栅极开口153；去除所述第三伪掩膜栅极，形成第三掩膜栅极开口154。类似的，通过同一工艺步骤去除所述伪栅极、所述第一伪掩膜栅极、所述第二伪掩膜栅极和所述第三伪掩膜栅极的做法能够减少掩膜的使用，从而有利于降低工艺成本。
所述金属栅极结构161用于控制所形成半导体结构沟道的导通和截断。
由于介质层140内还形成有第一掩膜栅极开口152，所以所述形成方法还包括：形成所述金属栅极结构161的过程中，形成位于所述第一掩膜栅极开口152的第一金属掩膜栅结构162。
此外，所述介质层140内还形成有第二掩膜栅极开口153和第三掩膜栅极开口154，所以形成所述金属栅极结构161和所述第一金属掩膜栅结构162的过程中，形成位于所述第二掩膜栅极开口153的第二金属掩膜栅结构163和位于所述第三掩膜栅极开口154的第三金属掩膜栅结构164。
具体的，所述金属栅极结构161包括位于所述栅极开口151(如图9所示)内的金属材料以及位于所述金属材料和基底之间的所述功函数层以及所述栅介质层。
所述第一金属掩膜栅结构162的结构与材料与所述金属栅极结构161的结构和材料相同，包括：位于所述第一掩膜栅极开口152(如图9所示)内的金属材料以及位于所述金属材料和所述基底之间的所述功函数层以及所述栅介质层。
所述第二金属掩膜栅结构163的结构和材料和所述第三金属掩膜栅结构164的结构和材料均与所述第一金属掩膜栅结构162的结构和材料相同。所以所述第二金属掩膜栅结构163包括：位于所述第二掩膜栅极开口153(如图9所示)内的金属材料以及位于所述金属材料和所述基底之间的所述功函数层以及所述栅介质层；所述第三金属掩膜栅结构164包括：所述第三掩膜栅极开口154(如图9所示)内的金属材料以及位于所述金属材料和所述基底之间的所述功函数层以及所述栅介质层。
具体的，形成所述金属栅极结构161的步骤包括：在所述栅极开口151(如图9所示)底部形成栅介质层(图中未标示)；在所述栅介质层上形成功函数层；形成所述功函数层之后，向所述栅极开口151内填充金属材料，以形成金属栅极结构161。
所述栅介质层用于实现所述栅极结构与所述基底之间电绝缘。
所述栅介质层为高K介质层，为相对介电常数大于氧化硅相对介电常数的栅介质材料，包括：氧化铪、氧化锆、氧化镧、氧化铝、氧化钛、钛酸锶、氧化铝镧、氧化钇、氮氧化铪、氮氧化锆、氮氧化镧、氮氧化铝、氮氧化钛、氮氧化锶钛、氮氧化镧铝、氮氧化钇中的一种或多种。
本实施例中，所述栅介质层不仅位于所述栅极开口151的底部上，所述栅介质层还位于所述栅极开口151的侧壁。由于介质层140内还形成有第一掩膜栅极开口152，所以形成所述栅介质层的步骤中，所述栅介质层还位于所述第一掩膜栅极开口152的底部和侧壁上。
此外，所述介质层140内还具有第二掩膜栅极开口153和第三掩膜栅极开口154，所以形成所述栅介质层的步骤中，所述栅介质层还位于所述第二掩膜栅极开口153底部和侧壁上；并且还位于所述第三掩膜栅极开口154底部和侧壁上。
所述功函数层用于调节所形成金属栅极结构的功函数，以调节所形成半导体结构的阈值电压。所以根据所述半导体结构的类型，所述功函数层的材料可以为TiN或TiAl。
所述功函数层位于所述栅介质层上，所以所述功函数层不仅位于所述栅极开口151底部的栅介质层上，还位于所述栅极开口151侧壁的栅介质层上；此外，所述功函数层还位于所述第一掩膜栅极开口152底部和侧壁的栅介质层上；另外，所述功函数层还位于所述第二掩膜栅极开口153底部和侧壁的栅介质层上，以及所述第三掩膜栅极开口154底部和侧壁的栅介质层上。
所述金属材料用于形成栅电极。
本实施例中，所述金属材料为钨。填充金属材料的步骤包括：向所述栅极开口151内填充金属材料，所述金属材料覆盖所述介质层140；对所述金属材料进行平坦化处理至露出所述介质层140，以形成所述金属栅极结构161。
本实施例中，由于所述介质层140内还形成有第一掩膜栅极开口152，所以所述金属材料还填充于所述第一掩膜栅极开口152内，以形成第一金属掩膜栅结构162。
此外所述介质层140内还具有第二掩膜栅极开口153和第三掩膜栅极154，所以所述金属材料还填充于所述第二掩膜栅极开口153以形成第二金属掩膜栅结构163，所述金属材料还填充于所述第三掩膜栅极开口154内以形成第三金属掩膜栅结构164。
相应的，本发明还提供一种半导体结构。
参考图10，示出本发明半导体结构一实施例的剖面结构示意图。
基底，所述基底内具有相邻接的第一阱区100p和第二阱区100n，所述第一阱区100p内具有第一类型掺杂离子，所述第二阱区100n内具有第二类型掺杂离子；位于所述第二阱区100n内的第一隔离层111，所述第一隔离层111将所述第二阱区100n分为靠近所述第一阱区100p的第一区域101n、远离所述第一阱区100p的第二区域102n以及位于所述第一隔离层111下的第三区域103n；位于所述第一阱区100p上的栅极结构，所述栅极结构还位于所述第二阱区100n第一区域101n上；位于所述第二阱区100n上的第一掩膜栅结构，所述第一掩膜栅结构位于靠近第一区域100p的部分第二区域102n上；分别位于所述第一阱区100p和第二阱区100n内的源漏掺杂区，所述第一阱区100p内的源漏掺杂区位于所述栅极结构露出的第一阱区100p内，所述第二阱区100n内的源漏掺杂区位于所述第一掩膜栅结构露出的第二阱区100n第二区域102n内。
所述基底内具有相邻接的第一阱区100p和第二阱区100n，所述第一阱区100p内具有第一类型掺杂离子，所述第二阱区100n内具有第二类型掺杂离子；
所述基底用于提供工艺操作平台；所述第一阱区100p作为横向扩散区以形成有浓度梯度的沟道；所述第二阱区100n作为漂移区以承受较大的分压。
本实施例中，所述第一阱区100p为P型阱区，即所述第一类型掺杂离子为P型离子，包括：B离子、Ga离子或In离子；所述第二阱区100n为N型阱区，即所述第二类型掺杂离子为N型离子，包括：P离子、As离子或Sb离子。
具体的，所述半导体结构为鳍式场效应晶体管。所述基底包括衬底100以及位于所述衬底100上沿延伸方向排列的第一鳍部101和第二鳍部102。所述第一阱区100p和所述第二阱区100n位于所述第一鳍部101内且沿朝向第二鳍部102的方向依次排列，所述第二阱区100n延伸至所述第二鳍部102内。
所述衬底100用于提供工艺操作平台。
本实施例中，所述衬底100的材料为单晶硅。本发明其他实施例中，所述衬底还可以是多晶硅衬底、非晶硅衬底或者锗硅衬底、碳硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或者III－V族化合物衬底，例如氮化镓衬底或砷化镓衬底等。所述衬底的材料可以选取适宜于工艺需求或易于集成的材料。
所述第一鳍部101用于提供所述鳍式场效应晶体管的沟道；所述第二鳍部102用于延长所述鳍式场效应晶体管源极和漏极之间的距离，从而延长所述半导体结构沟道导通时的电流通道，提高所述半导体结构的耐压性能。
本实施例中，所述第一鳍部101、所述第二鳍部102的材料与所述衬底100的材料相同，同为单晶硅。本发明其他实施例中，所述鳍部的材料也可以与所述衬底的材料不同，可以选自锗、锗硅、碳硅或砷化镓等适宜于形成鳍部的材料。
所述第二鳍部102的数量为多个，所述第一鳍部101的数量也为多个。相邻第一鳍部101之间平行设置，相邻第二鳍部102之间也是平行设置。具体的，如图2所示，本实施例中，所述衬底100上具有3个平行设置的第一鳍部101和3个平行设置的第二鳍部102。
所述第一隔离层111用于延长所述半导体结构中源极和漏极之间的距离，从而延长所述半导体结构沟道导通时的电流通道，提高所述半导体结构的耐压性能。
本实施例中，所述半导体结构为鳍式场效应晶体管，所述基底包括衬底100以及所述第一鳍部101和所述第二鳍部102；所以所述第一隔离层111位于所述第一鳍部101和所述第二鳍部102之间，且覆盖所述第一鳍部101的部分侧壁。
所以本实施例中，所述第一隔离层111还用于实现相邻第一鳍部101和第二鳍部102之间的电隔离。所述第一隔离层111露出所述第一鳍部101的部分侧壁，从而使后续所述栅极结构能够覆盖所述第一鳍部101部分侧壁。
本实施例中，所述第一隔离层111的材料为氧化硅。本发明其他实施例中，所示第一隔离层111的材料还可以为氮化硅、氮氧化硅、低K介质材料(介电常数大于或等于2.5、小于3.9)或超低K介质材料(介电系数小于2.5)等其他绝缘材料。
所述半导体结构还包括：位于相邻第二鳍部102之间的第二隔离层112，所述第二隔离层112顶部高于所述第二鳍部102的顶部且覆盖所述第二鳍部102的部分顶部。
所述第二隔离层112用于实现相邻第二鳍部102之间的电隔离。
具体的，本实施例中，所述多个第二鳍部102沿垂直延伸方向平行排列，所以所述第二隔离层112位于垂直延伸方向相邻的第二鳍部102之间，从而实现垂直延伸方向相邻第二鳍部102之间的电隔离。
本实施例中，所述第二隔离层112的材料与所述第一隔离结构111的材料相同。所以所述第二隔离层112的材料为氧化硅。
此外，如图3所示，所述第二隔离层102还覆盖所述第二鳍部102的部分顶部，所述第一掩膜栅结构位于所述第二隔离层102上，所以所述第二隔离层112还用于提高所述第一掩膜栅结构与所述第二鳍部102之间的电绝缘性能，减少漏电现象的出现。
需要说明的是，本实施例中，半导体结构还包括：位于所述栅极结构与所述第一鳍部101之间的氧化层113，所述氧化层113的厚度小于所述第二鳍部102上第二隔离层112的厚度。
所述氧化层113可以是界面层，用于改善所述第一鳍部101与后续膜层之间的界面性能；也可以是保护层，用于在半导体工艺过程中保护所述第一鳍部101。
具体的，所述第二鳍部102上所述第二隔离层112的厚度不宜太大也不宜太小。所述第二鳍部102上所述第二隔离层112的厚度如果太小，则会影响所述第二鳍部101的电隔离性能，可能会影响所述半导体结构的性能；所述第二鳍部102上所述第二隔离层112的厚度如果太大，则容易引起材料浪费，增加工艺难度的问题。具体的，本实施例中，所述第二鳍部102上所述第二隔离层112的厚度在30nm到60nm范围内。
所述第二隔离结构112不仅覆盖所述第二鳍部102顶部的部分表面，还覆盖所述第二鳍部102朝向所述第一鳍部101的侧面。将所述第二隔离层112这样设置的做法，有利于扩大形成第二隔离层112的工艺窗口，有利于降低工艺难度。
所述栅极结构用于遮挡部分第一阱区100p，从而定义所述第一阱区100p内源漏掺杂区的位置；所述栅极结构还用于控制所述半导体结构沟道的导通和截断。
由于所述栅极结构还位于所述第二阱区100n第一区域101n上，所以所述栅极结构露出远离第二阱区100n的部分第一阱区100p。
所述半导体结构为鳍式场效应晶体管，所述基底包括衬底100以及第一鳍部101和第二鳍部102，所述栅极结构位于所述第一鳍部101上，横跨所述第一鳍部101且位于所述第一鳍部101部分顶部和部分侧壁上。
本实施例中，所述栅极结构为金属栅极结构161。
具体的，所述金属栅极结构161包括：位于部分第一阱区100p和所述第二阱区100n第一区域101n上的栅介质层、位于所述栅介质层上的功函数层以及位于所述功函数层上的金属材料。
所述栅介质层用于实现所述栅极结构与所述基底之间电绝缘。
所述栅介质层为高K介质层，为相对介电常数大于氧化硅相对介电常数的栅介质材料，包括：氧化铪、氧化锆、氧化镧、氧化铝、氧化钛、钛酸锶、氧化铝镧、氧化钇、氮氧化铪、氮氧化锆、氮氧化镧、氮氧化铝、氮氧化钛、氮氧化锶钛、氮氧化镧铝、氮氧化钇中的一种或多种。
所述功函数层用于调节所述金属栅极结构的功函数，以调节所述半导体结构的阈值电压。所以根据所述半导体结构的类型，所述功函数层的材料可以为TiN或TiAl。
所述金属材料用于形成栅电极。本实施例中，所述金属材料为钨。
需要说明的是，本实施例中，所述功函数层和所述栅介质层还位于所述金属材料的侧壁。
此外，本发明其他实施例中，所述栅极结构还可以为伪栅结构。所述栅极结构为伪栅结构时，所述伪栅结构可以为单层结构，包括伪栅极，所述伪栅极的材料可以为多晶硅。
将所述栅极结构的材料设置为多晶硅的做法能够降低工艺难度，有利于良率的提高；而且多晶硅材料是工艺中常用于形成栅极的材料，这种做法还能够提高所述半导体结构的兼容性。
本发明其他实施例中，所述伪栅极的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳等其他材料。
此外，本发明另一些实施例中，伪栅结构还可以为叠层结构，也就是说，所述栅极结构还可以为叠层结构，包括位于伪氧化层以及位于所述伪氧化层上的伪栅极，所述伪氧化层的材料可以为氧化硅和氮氧化硅。
所述第一掩膜栅结构用于遮挡靠近第一阱区100p的部分第二阱区100n，从而定义所述第二阱区100n内源漏掺杂区的位置。
由于所述第一掩膜栅结构位于靠近第一区域101n的部分第二区域102n上，所以所述第一掩膜栅结构露出远离所述第一区域101n的部分第二区域102n，从而使所述第二阱区100n内的源漏掺杂区位于所述第一掩膜栅结构远离所述第一阱区100p一侧的第二区域102n内。
所述第一掩膜栅结构的设置，遮挡靠近第一区域101n的部分第二区域102n，从而使所述第二阱区100n内的源漏掺杂区位于远离第一区域101n的第二区域102n内，能够有效的延长所述第二阱区100n内源漏掺杂区与所述第一阱区100p内源漏掺杂区之间距离，有利于延长所述半导体结构源区与漏区之间的距离，延长所述半导体结构沟道导通后电流通道的长度，有利于提高所述半导体结构的耐压性能。
本实施例中，所述第一掩膜栅结构还位于部分所述第一隔离层111上，也就是说，所述第一掩膜栅结构位于部分所述第二阱区100n第二区域102n和部分所述第一隔离层111上。将所述第一掩膜栅结构设置为这样的做法，能够扩大形成所述第一掩膜栅结构的工艺窗口，有利于降低形成所述第一掩膜栅结构的工艺难度，有利于良率的提高、半导体结构性能的改善。
所述半导体结构为鳍式场效应晶体管，所述基底包括衬底100以及第一鳍部101和第二鳍部102，所以所述第一掩膜栅结构位于所述第二鳍部102上。
所述半导体结构还包括位于相邻第二鳍部102之间的第二隔离结构112，所述第二隔离结构112还覆盖所述第二鳍部102的部分顶部，所以所述第一掩膜栅结构位于所述第二隔离层112上。
具体的，所述第二隔离结构112覆盖所述第二鳍部102部分顶部和朝向所述第一鳍部101的侧壁；所以第一掩膜栅结构位于所述第二鳍部102部分顶部和朝向所述第一鳍部101的侧壁上。
本实施例中，相邻第二鳍部102之间具有第二隔离层112，且所述第二隔离层112覆盖所述第二鳍部102的部分顶部表面，所以所述第一掩膜栅结构仅位于所述第二鳍部102上，并未横跨所述第二鳍部102，未覆盖所述第二鳍部102的侧壁。所述第一掩膜栅结构与所述第二鳍部102之间覆盖面积的减小，能够有效的提高所述第一掩膜栅结构与所述第二鳍部102之间电隔离性能，从而减少第一掩膜栅结构出现漏电现象的可能，有利于提高所述半导体结构的性能。
而且所述第二隔离层112还位于所述第二鳍部102朝向所述第一鳍部101的侧壁上，也就是说，所述第一掩膜栅结构与所述第二鳍部102朝向所述第一鳍部101的侧壁之间具有第二隔离层112以实现电隔离。
本实施例中，所述第一掩膜栅结构与所述栅极结构材料相同。因此所述第一掩膜栅结构能够与所述栅极结构通过同一工艺过程形成，有利于简化工艺步骤，减小掩膜的使用，有利于降低工艺成本，提高工艺效率。本发明其他实施例中，所述第一掩膜栅结构也可以与所述栅极结构材料不同。
本实施例中，所述栅极结构为金属栅极结构161，所以所述第一掩膜栅结构为第一金属掩膜栅结构162。具体的，所述第一金属掩膜栅结构162包括：靠近第一阱区100p部分第二阱区100n上的栅介质层、位于所述栅介质层上的功函数层以及位于所述功函数层上的金属材料。
需要说明的是，与所述栅极结构类似，本发明其他实施例中，所述第一掩膜栅结构也可以为伪栅结构。具体的，所述第一掩膜栅结构为伪栅结构时，所述伪栅结构可以为单层结构，包括第一伪掩膜栅极，所述第一伪掩膜栅极的材料为多晶硅。
将所述第一掩膜栅结构设置为多晶硅材料的做法，能够降低工艺难度，有利于良率的提高；而且多晶硅材料是工艺中常用于形成栅极的材料，这种做法还能够提高所述形成方法的兼容性。
此外，本发明另一些实施例中，伪栅结构还可以为叠层结构，也就是说，所述第一掩膜栅结构还可以为叠层结构，包括位于伪氧化层以及位于所述伪氧化层上的伪栅极，所述伪氧化层的材料可以为氧化硅和氮氧化硅。
所述源漏掺杂区用于形成所述半导体结构的源区或漏区。
本实施例中，所述第一阱区100p为横向扩散区；所述第二阱区100n为漂移区。所以所述第一阱区100p内的源漏掺杂区用于形成所述半导体结构的源区；所述第二阱区100n内的源漏掺杂区用于形成所述半导体结构的漏区。
由于所述栅极结构位于第一阱区100p和第二阱区100n第一区域101n上，所述栅极结构遮挡了靠近第二阱区100n的部分第一阱区100p，露出了远离所述第二阱区100n的部分第一阱区。因此所述第一阱区100p内的源漏掺杂区位于所述栅极结构远离所述第二阱区100n一侧的第一阱区100p内。
所述第一掩膜栅结构位于靠近第一区域101n的部分第二区域102n上，所述第一掩膜栅结构遮挡了靠近第一阱区100p的部分第二阱区100n第二区域102n，因此所述第二阱区100n内的源漏掺杂区位于所述第一掩膜栅结构远离所述第一阱区100p一侧的第二区域102n内。
所以所述第二阱区100n内源漏掺杂区与所述第一阱区100p内源漏掺杂区之间的距离较大，也就是说，所述半导体结构的源区与漏区之间的距离较大，所述半导体结构沟道导通后电流通道的长度，有利于提高所述半导体结构的耐压性能。
本实施例中，所述半导体结构还包括：位于所述第一阱区100p内的第一应力层131，所述第一应力层131位于所述栅极结构露出的第一阱区100p内；位于所述第二阱区100n内的第二应力层132，所述第二应力层132位于所述第一掩膜栅结构露出的第二阱区100n第二区域102n内。
所述第一应力层131用于形成第一阱区100p内的源漏掺杂区；所述第二应力层132用于形成第二阱区100n内的源漏掺杂区。
本实施例中，所述半导体结构为N型鳍式场效应晶体管，所以所述第一应力层131和所述第二应力层132的材料为N型掺杂的Si或SiC材料。
为了改善所述第一应力层131和第二应力层132的质量，提高所述半导体结构的性能，本实施例中，所述半导体结构还包括：位于所述第一阱区100p上的第二掩膜栅结构，所述第二掩膜栅结构与所述栅极结构间具有间隔，且位于所述栅极结构远离所述第一隔离层111一侧；位于所述第二阱区100n第二区域102上的第三掩膜栅结构，所述第三掩膜栅结构与所述第一掩膜栅结构间具有间隔，且位于所述第一掩膜栅结构远离所述第一隔离层111一侧。
所述第二掩膜栅结构用于与所述栅极结构相配合，定义所述第一应力层131的尺寸和位置；所述第三掩膜栅结构用于与所述第一掩膜栅结构相配合，定义所述第二应力层132的位置。
所以所述第一应力层131位于所述第二掩膜栅结构与所述栅极结构之间；所述第二应力层132位于所述第三掩膜栅结构与所述第一掩膜栅结构之间。
本实施例中，所述第二掩膜栅结构和所述第三掩膜栅结构的材料与所述第一掩膜栅结构相同，也就是说，所述第二掩膜栅结构和所述第三掩膜栅结构以及所述第一掩膜栅结构和所述栅极结构的材料相同。所以所述第二掩膜栅结构和所述第三掩膜栅结构与所述第一掩膜栅结构和所述栅极结构可以通过同一工艺过程形成，以简化工艺步骤，降低工艺成本。本发明其他实施例中，所述第二掩膜栅结构和所述第三掩膜栅结构的材料与所述第一掩膜栅结构也可以不相同。
具体的，所述栅极结构为金属栅极结构161，所述第一掩膜栅结构为第一金属掩膜栅结构162，所以所述第二掩膜栅结构为第二金属掩膜栅结构163，所述第三掩膜栅结构为第三金属掩膜栅结构164。
具体的，所述第二金属掩膜栅结构163包括：位于所述第一阱区100p远离所述第一隔离层111上的栅介质层、位于所述栅介质层上的功函数层以及位于所述功函数层上的金属材料。
所述第三金属掩膜栅结构164包括：位于所述第二阱区100n第二区域102n远离所述第一隔离层111上的栅介质层、位于所述栅介质层上的功函数层以及位于所述功函数层上的金属材料
需要说明的是，所述半导体结构还包括：位于所述栅极结构、所述第一掩膜栅结构、第二掩膜栅结构以及第三掩膜栅结构侧壁上的侧墙(图中未标示)。所述侧墙的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼，所述侧墙可以为单层结构或叠层结构。本实施例中，所述侧墙为单层结构，所述侧墙的材料为氮化硅。
此外，本实施例中，所述半导体结构还包括：位于所述栅极结构和所述第一掩膜栅结构露出基底上的介质层140，所述介质层140露出所述栅极结构和所述第一掩膜栅结构。
所述介质层140为层间介质层，用于实现半导体结构之间的电隔离。
本实施例中，所述介质层140的材料为氧化硅。本发明其他实施例中，所述介质层的材料还可以选自氮化硅、氮氧化硅或碳氮氧化硅等其他介质材料。
本实施例中，所述基底上还具有第二掩模栅结构和第三掩膜栅结构，所以所述介质层140位于所述栅极结构、所述第一掩膜栅结构、所述第二掩模栅结构和所述第三掩膜栅结构露出的基底上，且露出所述栅极结构、所述第一掩膜栅结构、所述第二掩模栅结构和所述第三掩膜栅结构。
综上，本发明技术方案在靠近第一区域的部分第二阱区第二区域上形成第一掩膜栅结构；之后，在所述第一掩膜栅结构露出的第二阱区第二区域内形成源漏掺杂区。由于第二区域内的源漏掺杂区形成于第一掩膜栅结构露出的第二阱区第二区域内，也就是说，所述源漏掺杂区位于所述第一掩膜栅结构远离所述第一阱区的一侧，所以所述第一掩膜栅结构的设置，能够延长所述第二阱区内源漏掺杂区与所述第一阱区内源漏掺杂区之间的距离，有利于延长所形成半导体结构源区与漏区之间的距离，延长所述半导体结构沟道导通后电流通道的长度，有利于提高所述半导体结构的耐压性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构，其特征在于，包括：
基底，所述基底内具有相邻接的第一阱区和第二阱区，所述第一阱区内具有第一类型掺杂离子，所述第二阱区内具有第二类型掺杂离子；
位于所述第二阱区内的第一隔离层，所述第一隔离层将所述第二阱区分为靠近所述第一阱区的第一区域、远离所述第一阱区的第二区域以及位于所述第一隔离层下的第三区域；
位于所述第一阱区上的栅极结构，所述栅极结构还位于所述第二阱区第一区域上；
位于所述第二阱区上的第一掩膜栅结构，所述第一掩膜栅结构位于靠近第一区域的部分第二区域上；
分别位于所述第一阱区和第二阱区内的源漏掺杂区，所述第一阱区内的源漏掺杂区位于所述栅极结构露出的第一阱区内，所述第二阱区内的源漏掺杂区位于所述第一掩膜栅结构露出的第二阱区第二区域内。
2.如权利要求1所述的半导体结构，其特征在于，所述第一掩膜栅结构还位于部分所述第一隔离层上。
3.如权利要求1所述的半导体结构，其特征在于，所述半导体结构为鳍式场效应晶体管；
所述基底包括衬底和位于所述衬底上沿延伸方向排列的第一鳍部和第二鳍部，所述第一阱区和所述第二阱区位于所述第一鳍部内且沿朝向第二鳍部的方向依次排列，所述第二阱区延伸至所述第二鳍部内；
所述第一隔离层位于所述第一鳍部和所述第二鳍部之间且覆盖所述第一鳍部的部分侧壁；
所述栅极结构位于所述第一鳍部上，横跨所述第一鳍部且位于所述第一鳍部部分顶部和部分侧壁上；
所述第一掩膜栅结构位于所述第二鳍部上。
4.如权利要求3所述的半导体结构，其特征在于，所述第二鳍部的数量为多个；
所述半导体结构还包括：位于相邻第二鳍部之间的第二隔离层，所述第二隔离层顶部高于所述第二鳍部的顶部且覆盖所述第二鳍部的部分顶部；
所述第一掩膜栅结构位于所述第二隔离层上。
5.如权利要求4所述的半导体结构，其特征在于，半导体结构还包括：位于所述栅极结构与所述第一鳍部之间的氧化层，所述氧化层的厚度小于所述第二鳍部上第二隔离层的厚度。
6.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：
位于所述第一阱区内的第一应力层，所述第一应力层位于所述栅极结构露出的第一阱区内；
位于所述第二阱区内的第二应力层，所述第二应力层位于所述第一掩膜栅结构露出的第二阱区第二区域内。
7.如权利要求6所述的半导体结构，其特征在于，所述半导体结构还包括：
位于所述第一阱区上的第二掩膜栅结构，所述第二掩膜栅结构与所述栅极结构间具有间隔，且位于所述栅极结构远离所述第一隔离层一侧；
位于所述第二阱区第二区域上的第三掩膜栅结构，所述第三掩膜栅结构与所述第一掩膜栅结构间具有间隔，且位于所述第一掩膜栅结构远离所述第一隔离层一侧；
所述第一应力层位于所述第二掩膜栅结构和所述栅极结构之间；
所述第二应力层位于所述第三掩膜栅结构和所述第一掩膜栅结构之间。
8.如权利要求1所述的半导体结构，其特征在于，所述栅极结构和所述第一掩膜栅结构材料相同。
9.如权利要求1或8所述的半导体结构，其特征在于，所述栅极结构为金属栅极结构，所述第一掩膜栅结构为第一金属掩膜栅结构。
10.如权利要求1或8所述的半导体结构，其特征在于，所述栅极结构包括伪栅极，所述第一掩膜栅结构包括第一伪掩膜栅极，所述伪栅极和所述第一伪掩膜栅极的材料为多晶硅。
11.一种半导体结构的形成方法，其特征在于，包括：
形成基底，所述基底内具有相邻接的第一阱区和第二阱区，所述第一阱区内具有第一类型掺杂离子，所述第二阱区内具有第二类型掺杂离子；
在所述第二阱区内形成第一隔离层，所述第一隔离层将所述第二阱区分为靠近所述第一阱区的第一区域、远离所述第一阱区的第二区域以及位于所述第一隔离层下的第三区域；
形成位于所述第一阱区上的栅极结构和位于所述第二阱区上的第一掩膜栅结构，所述栅极结构还位于所述第二阱区第一区域上，所述第一掩膜栅结构位于靠近第一区域的部分第二区域上；
在所述栅极结构露出的第一阱区内和所述第一掩膜栅结构露出的第二阱区第二区域内分别形成源漏掺杂区。
12.如权利要求11所述的形成方法，其特征在于，形成第一掩膜栅结构的步骤中，所述第一掩膜栅结构还位于部分所述第一隔离层上。
13.如权利要求11所述的形成方法，其特征在于，所述半导体结构为鳍式场效应晶体管；
形成基底的步骤中，所述基底包括衬底以及位于所述衬底上沿延伸方向排列的第一鳍部和第二鳍部，所述第一阱区和所述第二阱区位于所述第一鳍部内且沿朝向第二鳍部的方向依次排列，所述第二阱区延伸至所述第二鳍部内；
在所述第二阱区内形成第一隔离层的步骤包括：在所述第一鳍部和所述第二鳍部之间形成所述第一隔离层，所述第一隔离层覆盖所述第一鳍部的部分侧壁；
形成栅极结构和第一掩膜栅结构的步骤包括：形成位于所述第一鳍部上的栅极结构和位于所述第二鳍部上的第一掩膜栅结构，所述栅极结构横跨所述第一鳍部且位于所述第一鳍部部分顶部和部分侧壁上，所述第一掩膜栅结构位于所述第二鳍部上。
14.如权利要求13所述的形成方法，其特征在于，形成基底的步骤中，所述第二鳍部的数量为多个；
所述形成方法还包括：在形成所述第一隔离层的过程中，在相邻第二鳍部之间形成第二隔离层，所述第二隔离层顶部高于所述第二鳍部的顶部且覆盖所述第二鳍部的部分顶部；
形成所述第一掩膜栅结构的步骤包括：在所述第二隔离层上形成所述第一掩膜栅结构。
15.如权利要求14所述的形成方法，其特征在于，形成所述第一隔离层的步骤包括：
在所述第一鳍部和所述第二鳍部露出的衬底上形成隔离材料层，所述隔离材料层覆盖所述第一鳍部和所述第二鳍部的顶部；
对所述隔离材料层进行回刻处理，以形成所述第一隔离层；
所述回刻处理包括：
对所述隔离结构层进行第一回刻处理，以减薄所述第二鳍部上隔离材料层的厚度；
在经第一回刻处理的隔离材料层上形成隔离掩膜层，所述隔离掩膜层位于靠近第一鳍部的部分第二鳍部上；
以所述隔离掩膜层为掩膜，对剩余的隔离材料层进行第二回刻处理，形成所述第一隔离层和位于所述隔离掩膜层下的第二隔离层。
16.如权利要求11所述的形成方法，其特征在于，形成栅极结构和第一掩膜栅结构的步骤包括：形成材料相同的栅极结构和第一掩膜栅结构。
17.如权利要求11所述的形成方法，其特征在于，形成所述源漏掺杂区的步骤包括：
在所述第一阱区内形成第一应力层，所述第一应力层位于所述栅极结构露出的第一阱区内；
在所述第二阱区内形成第二应力层，所述第二应力层位于所述第一掩膜栅结构露出的第二阱区第二区域内。
18.如权利要求17所述的形成方法，其特征在于，所述形成方法还包括：
形成第一隔离层之后，形成所述源漏掺杂区之前，形成位于所述第一阱区上的第二掩膜栅结构和位于所述第二阱区第二区域上的第三掩膜栅结构，所述第二掩膜栅结构与所述栅极结构间具有间隔，且位于所述栅极结构远离所述第一隔离层一侧，所述第三掩膜栅结构与所述第一掩膜栅结构间具有间隔，且位于所述第一掩膜栅结构远离所述第一隔离层一侧；
形成所述第一应力层的步骤包括：在所述第二掩膜栅结构和所述栅极结构之间形成所述第一应力层；
形成所述第二应力层的步骤包括：在所述第三掩膜栅结构和所述第一掩膜栅结构之间形成所述第二应力层。
19.如权利要求11所述的形成方法，其特征在于，形成栅极结构的步骤中，所述栅极结构为伪栅结构；
所述形成方法还包括：
形成所述源漏掺杂区之后，在所述栅极结构露出的基底上形成介质层，所述介质层露出所述栅极结构；
去除所述栅极结构，形成栅极开口；
形成位于所述栅极开口内的金属栅极结构。
20.如权利要求19所述的形成方法，其特征在于，形成栅极结构和第一掩膜栅结构的步骤中，所述栅极结构包括伪栅极，所述第一掩膜栅结构包括第一伪掩膜栅极；
形成所述栅极开口的步骤包括：去除所述伪栅极，形成所述栅极开口；
所述形成方法还包括：形成所述栅极开口的过程中，去除所述第一伪掩膜栅极，形成第一掩膜栅极开口；
形成所述金属栅极结构的过程中，形成位于所述第一掩膜栅极开口的第一金属掩膜栅结构。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111128731A (zh) * 2018-10-31 2020-05-08 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN114171585A (zh) * 2022-02-10 2022-03-11 北京芯可鉴科技有限公司 一种ldmosfet、制备方法及芯片和电路

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11393711B2 (en) * 2018-11-21 2022-07-19 Taiwan Semiconductor Manufacturing Company, Ltd. Silicon oxide layer for oxidation resistance and method forming same
TWI772588B (zh) * 2019-01-03 2022-08-01 聯華電子股份有限公司 半導體元件及其製作方法
CN111508843B (zh) * 2019-01-31 2023-07-14 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US11183591B2 (en) * 2019-10-30 2021-11-23 Avago Technologies International Sales Pte. Ltd. Lateral double-diffused metal-oxide-semiconductor (LDMOS) fin field effect transistor with enhanced capabilities
US11658184B2 (en) * 2020-12-02 2023-05-23 Texas Instruments Incorporated Fin field effect transistor with merged drift region

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150014768A1 (en) * 2013-07-10 2015-01-15 United Microelectronics Corp. High voltage metal-oxide-semiconductor transistor device and manufacturing method thereof
CN105514160A (zh) * 2014-09-26 2016-04-20 中芯国际集成电路制造(上海)有限公司 Ldmos器件及其制造方法
CN105826189A (zh) * 2015-01-06 2016-08-03 中芯国际集成电路制造(上海)有限公司 Ldmos晶体管的形成方法及ldmos晶体管
CN106158651A (zh) * 2015-04-16 2016-11-23 中芯国际集成电路制造(上海)有限公司 Ldmos晶体管的形成方法及ldmos晶体管
CN107437563A (zh) * 2016-05-27 2017-12-05 中芯国际集成电路制造(上海)有限公司 Ldmos晶体管及其形成方法、以及esd器件及其形成方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9006055B2 (en) * 2013-01-30 2015-04-14 Globalfoundries Singapore Pte. Ltd. High voltage FINFET structure
US9105724B2 (en) * 2013-09-18 2015-08-11 Broadcom Corporation Field effect transistor structure having one or more fins
US9082852B1 (en) * 2014-12-04 2015-07-14 Stmicroelectronics, Inc. LDMOS FinFET device using a long channel region and method of manufacture
US9660083B2 (en) * 2014-12-04 2017-05-23 Stmicroelectronics, Inc. LDMOS finFET device and method of manufacture using a trench confined epitaxial growth process
US9472615B2 (en) * 2014-12-22 2016-10-18 Broadcom Corporation Super junction LDMOS finFET devices
US9698148B2 (en) * 2015-07-17 2017-07-04 Avago Technologies General Ip (Singapore) Pte. Ltd. Reduced footprint LDMOS structure for finFET technologies
US10205024B2 (en) * 2016-02-05 2019-02-12 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure having field plate and associated fabricating method
KR102513081B1 (ko) * 2016-07-08 2023-03-24 삼성전자주식회사 반도체 장치
US9634138B1 (en) * 2016-08-24 2017-04-25 Qualcomm Incorporated Field-effect transistor (FET) devices employing adjacent asymmetric active gate / dummy gate width layout
US10505020B2 (en) * 2016-10-13 2019-12-10 Avago Technologies International Sales Pte. Limited FinFET LDMOS devices with improved reliability

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150014768A1 (en) * 2013-07-10 2015-01-15 United Microelectronics Corp. High voltage metal-oxide-semiconductor transistor device and manufacturing method thereof
CN105514160A (zh) * 2014-09-26 2016-04-20 中芯国际集成电路制造(上海)有限公司 Ldmos器件及其制造方法
CN105826189A (zh) * 2015-01-06 2016-08-03 中芯国际集成电路制造(上海)有限公司 Ldmos晶体管的形成方法及ldmos晶体管
CN106158651A (zh) * 2015-04-16 2016-11-23 中芯国际集成电路制造(上海)有限公司 Ldmos晶体管的形成方法及ldmos晶体管
CN107437563A (zh) * 2016-05-27 2017-12-05 中芯国际集成电路制造(上海)有限公司 Ldmos晶体管及其形成方法、以及esd器件及其形成方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111128731A (zh) * 2018-10-31 2020-05-08 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN111128731B (zh) * 2018-10-31 2023-07-21 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN114171585A (zh) * 2022-02-10 2022-03-11 北京芯可鉴科技有限公司 一种ldmosfet、制备方法及芯片和电路

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