CN109148278A - 半导体结构及其形成方法 - Google Patents

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    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate

Abstract

一种半导体结构及其形成方法，所述形成方法包括：形成基底，所述基底上具有栅极结构；在所述基底上形成第一介质层；去除部分厚度的所述第一介质层，使剩余的第一介质层顶部低于所述栅极结构的顶部；在露出的所述栅极结构侧壁上形成隔离侧墙。所述隔离侧墙能够有效提高栅极结构和后续所形成插塞之间的电隔离性能，有利于减少栅极结构和插塞之间击穿问题的出现，有利于提高所形成半导体结构的可靠性。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，特别涉及一种半导体结构及其形成方法。
背景技术
随着集成电路向超大规模集成电路发展，集成电路内部的电路密度越来越大，所包含的元器件数量也越来越多，元器件的尺寸也随之减小。随着半导体结构尺寸的减小，半导体结构中器件的沟道随之缩短。由于沟道缩短，缓变沟道近似不再成立，而凸显出各种不利的物理效应(特别是短沟道效应)，这使得器件性能和可靠性发生退化，限制了器件尺寸的进一步缩小。
为了控制短沟道效应，器件尺寸的进一步缩小要求栅极电容的进一步增大。栅极电容的增大能够通过减薄栅介质层的厚度而实现。但是栅介质层厚度的减小会引起栅极漏电流的增大。为了抑制栅极漏电流，金属栅极结构被引入半导体结构中。金属栅极结构包括金属电极和高K介质层。金属栅极结构能够有效提高栅极电容，同时能够有效抑制栅极漏电流。
同时，电路密度的增大，晶圆表面无法提供足够的面积来制造连接线。为了满足元器件缩小后的互连需求，两层及两层以上的多层金属间互连线的设计成为超大规模集成电路技术常采用的方法之一。不同金属层或者金属层与半导体器件之间通过插塞实现连接导通。
随着器件尺寸的减小，现有技术所形成半导体结构的可靠性有待提高。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，以提高所形成半导体结构的可靠性。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：
形成基底，所述基底上具有栅极结构；在所述基底上形成第一介质层；去除部分厚度的所述第一介质层，使剩余的第一介质层顶部低于所述栅极结构的顶部；在露出的所述栅极结构侧壁上形成隔离侧墙。
相应的，本发明还提供一种半导体结构，包括：
基底；栅极结构，位于所述基底上；源漏掺杂区，位于所述栅极结构两侧的基底内；第一介质层，位于所述基底上，所述第一介质层的顶部低于所述栅极结构的顶部；隔离侧墙，位于所述第一介质层上，且设置于所述栅极结构侧壁上。
与现有技术相比，本发明的技术方案具有以下优点：
形成所述第一介质层之后，在所述栅极结构的侧壁上形成隔离侧墙；所述隔离侧墙能够有效提高栅极结构和后续所形成插塞之间的电隔离性能，有利于减少栅极结构和插塞之间击穿问题的出现，有利于提高所形成半导体结构的可靠性。
本发明可选方案中，形成所述隔离侧墙之后，在剩余的所述第一介质层上形成第二介质层；在所述第一介质层和所述第二介质层内形成贯穿厚度的接触孔；在所述接触孔内形成插塞；形成所述接触孔的过程中，所述第二介质层的刻蚀选择比大于所述隔离侧墙的刻蚀选择比，所以形成所述插塞的过程中，所述隔离侧墙受到刻蚀较少，刻蚀后剩余的隔离侧墙厚度较大；所以将所述隔离侧墙的材料设置为刻蚀选择比较小的材料，能够有效增大所述插塞和所述栅极结构之间的距离，有利于减少击穿问题的出现，有利于提高所形成半导体结构的可靠性。
本发明可选方案中，所述隔离侧墙的材料包括氮化硅。氮化硅具有较高的刻蚀选择比，将所述隔离侧墙的材料设置为氮化硅基质的材料，能够有效降低所述隔离侧墙在形成所述接触孔过程中受到刻蚀的几率，有利于提高剩余隔离侧墙的厚度，有利于增大所述插塞和所述栅极结构之间的距离，有利于减少击穿问题的出现；而且将所述隔离侧墙的材料设置为氮化硅基质的材料，还可以控制栅极结构和插塞之间材料的介电常数，有利于防止栅极结构和插塞之间寄生电容过大的问题，能够实现刻蚀选择比和寄生电容的兼顾。
本发明可选方案中，所述隔离侧墙仅位于所述栅极结构侧壁上，所述第一介质层和所述栅极结构顶部上并未形成有所述隔离侧墙；这种做法能够降低形成所述接触孔的工艺难度，减少所述隔离侧墙对后续工艺的影响，有利于提高良率。
本发明可选方案中，所述隔离侧墙仅位于所述第一介质层露出的所述栅极结构侧壁上，从而控制栅极结构和插塞之间材料的介电常数，有利于防止栅极结构和插塞之间寄生电容过大的问题。
附图说明
图1是一种半导体结构的剖面结构示意图；
图2至图11是本发明半导体结构形成方法一实施例各个步骤的剖面结构示意图。
具体实施方式
由背景技术可知，现有技术所形成的半导体结构存在可靠性欠佳的问题。现结合一种半导体结构分析其可靠性欠佳问题的原因：
参考图1，示出了一种半导体结构的剖面结构示意图。
所述半导体结构包括：
衬底11，所述衬底11上具有鳍部12；金属栅极结构13，横跨所述鳍部12且覆盖所述鳍部12部分顶部和部分侧壁的表面；源漏掺杂区，包括应力层14所述应力层14位于所述金属栅极结构13两侧的所述鳍部12内；层间介质层15，位于所述衬底11上，且覆盖所述鳍部12、所述应力层14以及所述金属栅极结构13；插塞16，所述源漏掺杂区上，与所述应力层14电连接，所述插塞16贯穿所述层间介质层15。
随着器件尺寸的减小，源漏掺杂区与所述金属栅极结构13之间的距离越来越小，所述应力层14与所述金属栅极结构13之间的距离也越来越小；所述应力层14与所述金属栅极结构13之间距离的减小，会使所述应力层14上插塞16和所述金属栅极结构13之间距离随之减小。
所述插塞16和所述金属栅极结构13之间过小的距离，会使所述插塞16和所述金属栅极结构13之间电隔离性能下降，从而使所述插塞16和所述金属栅极结构13之间(如图1中圈20所示)出现击穿(breakdown)问题的可能性增大。
而且为了增大所述插塞16的接触，降低接触电阻，沿远离所述源漏掺杂区的方向，所述插塞16的径向尺寸逐渐增大；所以所述插塞16与所述栅极结构13顶部的距离更小，更容易出现击穿的问题，从而影响了所形成半导体结构的可靠性。
为解决所述技术问题，本发明提供一种半导体结构及其形成方法，通过在所述栅极结构的侧壁上形成隔离侧墙，以提高栅极结构和后续所形成插塞之间的电隔离性能，从而提高所形成半导体结构的可靠性。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参考图2至图11，示出了本发明半导体结构形成方法一实施例各个步骤的剖面结构示意图。
参考图2，形成基底100，所述基底100上具有栅极结构。
所述基底100用于为后续步骤提供操作基础。
本实施例中，所形成半导体结构为CMOS器件，所以所述基底100包括用于形成PMOS器件的PMOS区100P和用于形成NMOS器件的NMOS区100N。本发明其他实施例中，所形成半导体器件也可以仅为PMOS器件或者仅为NMOS器件，则所述基底仅具有PMOS区或者仅具有NMOS区。
本实施例中，所述PMOS区100P的基底100与所述NMOS区100N的基底100间隔设置。本发明其他实施例中，所述PMOS区100P的基底100与所述NMOS区100N的基底100也可以相邻设置。
本实施例中，所形成半导体结构具有鳍式结构，所述基底100包括衬底110和位于所述衬底110上分立的鳍部120。本发明其他实施例中，所形成半导体结构也可以为平面结构，所述基底也可以为平面衬底。
本实施例中，所述基底100还包括：隔离层(图中未标示)，填充于相邻鳍部120之间。
所述衬底110用于提供工艺操作平台；所形成半导体结构的沟道位于所述鳍部120内。
本实施例中，所述衬底110材料为单晶硅。本发明其他实施例中，所述衬底的材料还可以选自多晶硅、非晶硅或者锗、锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料。本发明另一些实施例中，所述衬底还可以为绝缘体上的硅衬底、绝缘体上的锗衬底或玻璃衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
本实施例中，所述鳍部120的材料与所述衬底110的材料相同，同为单晶硅。本发明其他实施例中，所述鳍部的材料也可以与所述衬底的材料不同。所述鳍部的材料也可以为锗、锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料。
本实施例中，所述衬底110和所述鳍部120可以同时形成，形成所述衬底110和所述鳍部120的步骤包括：提供初始衬底；在所述初始衬底表面形成图形化的鳍部掩膜层(图中未标示)；以所述鳍部掩膜层为掩膜，刻蚀所述初始衬底，去除部分所述初始衬底，形成所述衬底110和凸起于所述衬底110表面的所述鳍部120。
所述隔离层覆盖所述鳍部120的部分侧壁，且所述隔离层顶部低于所述鳍部120顶部。所述隔离层作为半导体结构的隔离结构，能够在相邻器件以及相邻鳍部之间起到电学隔离的作用。所述隔离层位于所述鳍部120露出的所述衬底110上，且所述隔离层的高度低于所述鳍部120的高度。
本实施例中，所述隔离层的材料为氧化硅。本发明其他实施例中，所述隔离结构的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。
本实施例中，形成所述隔离层的步骤包括：在所述鳍部120露出的所述衬底110上形成隔离材料层(图中未标示)，所述隔离材料层覆盖所述鳍部120的顶部；研磨去除所述鳍部120顶部上的隔离材料层；如图5所示，通过回刻的方式去除剩余隔离材料层的部分厚度，露出所述鳍部120的顶部以及部分侧壁，形成所述隔离层；去除所述鳍部掩膜层，以露出所述鳍部120的顶部。
本实施例中，所述栅极结构为伪栅结构130，用于为后续金属栅极结构的形成占据空间位置。本发明其他实施例中，所述栅极结构也可以为所形成半导体结构的栅极结构，用于控制所形成半导体结构沟道的导通和截断。
本实施例中，所述基底100包括所述衬底110和所述鳍部120，因此所述伪栅结构130横跨所述鳍部120且覆盖所述鳍部120部分顶部和部分侧壁的表面。
本实施例中，所述伪栅结构130为叠层结构，包括伪氧化层(图中未标示)和位于所述伪氧化层上的伪栅极(图中未标示)。本发明其他实施例中，所述伪栅结构130还可以为单层结构，相应的，所述伪栅结构130包括伪栅层。
本实施例中，所述伪氧化层的材料为氧化硅。本发明其他实施例中，所述伪氧化层的材料还可以为氮氧化硅。
本实施例中，所述伪栅层的材料为多晶硅。本发明其他实施例中，所述伪栅层的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳等其他材料。
具体的，形成所述伪栅结构130的步骤包括：在所述隔离层露出的所述鳍部120表面形成氧化材料层；在所述氧化材料层上形成伪栅材料层；在所述伪栅材料层表面形成栅极掩膜层(图中未标示)；以所述栅极掩膜层为掩膜，刻蚀所述伪栅材料层至露出所述氧化材料层，形成位于所述氧化材料层上的伪栅层，所述伪栅层横跨所述鳍部120且位于所述鳍部120部分顶部和部分侧壁上；去除所述伪栅层露出的氧化材料层，露出所述鳍部120的表面，被所述伪栅材料层覆盖的剩余的氧化材料层作为伪氧化层，所以所述伪氧化层横跨所述鳍部120且覆盖所述鳍部120部分顶部和部分侧壁的表面。
需要说明的是，本实施例中，形成所述伪栅结构130后，保留位于所述伪栅结构130顶部上的栅极掩膜层。所述栅极掩膜层的材料为氮化硅，所述栅极掩膜层在后续工艺过程中用于对所述伪栅结构130顶部起到保护作用。在其他实施例中，所述栅极掩膜层的材料还可以为氮氧化硅、碳化硅或氮化硼。
还需要说明的是，形成所述伪栅结构130后，所述形成方法还包括：在伪栅结构130侧壁上形成侧墙(图中未标示)，以保护所述伪栅结构130并定义后续所形成源漏掺杂区的位置。所述侧墙的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼，所述侧墙可以为单层结构或叠层结构。本实施例中，所述侧墙为单层结构，所述侧墙的材料为氮化硅。
如图2所示，本实施例中，所述栅极结构两侧的基底100内还具有源漏掺杂区(图中未标示)。
所述源漏掺杂区用于形成所述半导体结构的源区和漏区。
本实施例中，所述源漏掺杂区包括应力层140，所以形成所述源漏掺杂区的步骤包括：在所述伪栅结构130两侧的鳍部120内形成应力层140；对所述应力层140进行掺杂以形成所述源漏掺杂区。
本实施例中，所述半导体结构用于形成CMOS器件，所述基底100包括的PMOS区域100P和NMOS区域100N。所以所述PMOS区域100P基底100内所形成源漏掺杂区为P型源漏掺杂区，即所述应力层140材料为锗硅或硅，所述应力层140内掺杂离子为P型离子，例如B、Ga或In；所述NMOS区域100N基底100内所形成的源漏掺杂区为N型源漏掺杂区，即所述应力层140的材料为碳硅或硅，所述应力层140内的掺杂离子为N型离子，例如：P、As或Sb。
需要说明的是，本实施例中，所述形成方法还包括：形成所述伪栅结构130之后，形成所述侧墙之前，对所述栅极结构140两侧的鳍部进行轻掺杂漏注入(Lightly DopedDrain，LDD)，以提高所形成半导体结构的性能。
参考图3，在所述基底100上形成第一介质层151。
所述第一介质层151用于构成层间介质层，以实现相邻半导体结构之间的电隔离。
如图3所示，本实施例中，所述第一介质层151覆盖所述伪栅结构130。具体的，所述伪栅结构130上还具有栅极掩膜；因此所述第一介质层151的顶部高于所述栅极掩膜的顶部；所以所述第一介质层151覆盖所述隔离层、所述鳍部120以及所述伪栅结构130。
本实施例中，通过流体化学气相沉积(Flowable Chemical Vapor Deposition，FCVD)的方式形成所述第一介质层151。由于流体化学气相沉积是通过将流体或半流体固化而形成所述第一介质层151，因此所述流体化学气相沉积具有较好的填隙能力，能够有效减少所形成第一介质层151内空洞的产生，从而有利于提高所形成层间介质层的质量。
具体的，所述第一介质层151的材料为氧化硅。本发明其他实施例中，所述第一介质层151的材料还可以为氮化硅或氮氧化硅等其他介质材料。
参考图4，去除部分厚度的所述第一介质层151，使剩余的第一介质层151顶部低于所述栅极结构的顶部。
去除部分厚度所述第一介质层151的步骤，用于使所述第一介质层151的顶部低于所述栅极结构的顶部，从而露出所述栅极结构的侧壁，为后续在所述栅极结构侧壁上形成隔离侧墙提供工艺基础。
需要说明的是，本实施例中，所述栅极结构的侧壁上还具有侧墙，所以去除部分厚度的所述第一介质层151后，露出的是所述栅极结构侧壁上的侧墙。
本实施例中，所述栅极结构上还具有栅极掩膜；所以去除部分厚度所述第一介质层151之后，所述第一介质层151的顶部不仅低于所述栅极掩膜的顶部，还低于所述栅极结构的顶部，即垂直所述衬底110表面的方向上，所述第一介质层151顶部表面位于所述栅极结构和所述栅极掩膜界面以下。
如图4所示，本实施例中，所述栅极结构为所述伪栅结构130，去除所述第一介质层151的部分厚度，剩余的第一介质层151顶部低于所述伪栅结构130的顶部；所述侧墙位于所述伪栅结构130侧壁上，所述栅极掩膜位于所述伪栅结构130上，所以所述第一介质层151的顶部低于所述伪栅结构130的顶部，露出所述伪栅结构130侧壁上的侧墙。
此外，本实施例中，所述第一介质层151是通过流体化学气相沉积的方式形成的，因此所述第一介质层151的致密度相对较低，所以去除部分厚度的所述第一介质层151，后续在所述第一介质层152上形成致密度更高的第二介质层，能够有效提高所形成层间介质层的致密度，减少层间介质层在后续平坦化工艺中受损现象的出现，有利于良率的提高，有利于所形成半导体结构性能的提高。
本实施例中，所述第一介质层151的材料为氧化硅，所以通过干法刻蚀的方式对所述第一介质层151进行回刻，从而去除所述第一介质层151的部分厚度，以露出所述栅极结构(即所述伪栅结构130)的侧壁。
去除所述第一介质层151的厚度不宜太大也不宜太小。
去除所述第一介质层151的厚度如果太大，则剩余第一介质层151的厚度太小，可能会增大位于所述第一介质层151下所述鳍部120或者所述源漏掺杂区受损的可能，而且去除所述第一介质层151的厚度如果太大，也会使露出所述栅极结构(即所述伪栅结构130)侧壁的面积过大，后续在所述栅极结构(即所述伪栅结构130)侧壁上所形成隔离侧墙过高，可能会增大所形成半导体结构中栅极结构和插塞之间的寄生电容；去除所述第一介质层151的厚度如果太小，则所露出栅极结构(即所述伪栅结构130)侧壁的面积过小，可能会影响后续在所述栅极结构(即所述伪栅结构130)侧壁上隔离侧墙的形成，不利于增强所形成半导体结构栅极结构和插塞之间的电隔离。
具体的，本实施例中，去除到厚度范围的所述第一介质层151，使剩余的第一介质层151顶部低于所述栅极结构(即所述伪栅结构130)的顶部。
参考图5和图6，在露出的所述栅极结构侧壁上形成隔离侧墙160(如图6所示)。
所述隔离侧墙160能够有效提高栅极结构和后续所形成插塞之间的电隔离性能，有利于减少栅极结构和插塞之间击穿问题的出现，有利于提高所形成半导体结构的可靠性。
本实施例中，所述第一介质层151露出所述伪栅结构130侧壁上的侧墙表面，所以所述隔离侧墙160覆盖所露出的侧墙表面。
本实施例中，所述隔离侧墙160的材料包括氮化硅，即所述隔离侧墙160的材料可以为氮化硅，也可以为氮氧化硅、碳氮化硅等以氮化硅为基质的材料。将所述隔离侧墙160设置为包含氮化硅的材料，能够有效降低所述隔离侧墙160在后续形成插塞过程中受到刻蚀的几率，有利于提高剩余隔离侧墙160的厚度，有利于增大插塞和栅极结构之间的距离，有利于减少击穿问题的出现；而且将所述隔离侧墙160的材料设置为氮化硅基质的材料，还可以控制栅极结构和插塞之间材料的介电常数，有利于防止栅极结构和插塞之间寄生电容过大的问题，能够实现刻蚀选择比和寄生电容的兼顾。
本实施例中，所述隔离侧墙160的厚度在8nm到20nm范围内，即垂直所述栅极结构(即所述伪栅结构130)侧壁的方向上，所述隔离侧墙160的尺寸在8nm到20nm范围内。
所述隔离侧墙160的厚度如果太小，则不利于剩余隔离侧墙160厚度的增大，不利于增大插塞和栅极结构之间的距离，不利于击穿问题的改善，不利于可靠性的提高；所述隔离侧墙160的厚度如果太大，则可能会增大插塞和栅极结构之间材料的介电常数，增大插塞和栅极结构之间寄生电容，可能会造成所形成半导体结构性能的退化。
具体的，形成所述隔离侧墙160的步骤包括：如图5所示，形成侧墙材料层161，所述侧墙材料层161覆盖所述栅极结构(即所述伪栅结构130)和剩余的所述第一介质层151的表面；如图6所示，去除所述栅极结构(即所述伪栅结构130)顶部和所述第一介质层151上的侧墙材料层161(如图5所示)，形成所述隔离侧墙160。
所述侧墙材料层161用于为所述隔离侧墙160(如图6所示)的形成提供基础。
本实施例中，所述隔离侧墙160的材料包括氮化硅，所以所述侧墙材料层161的材料也包括氮化硅。
本实施例中，通过原子层沉积的方式形成所述侧墙材料层161。原子层沉积的方式能够使所形成的侧墙材料层161具有较好的阶梯覆盖性能，从而能够使所形成侧墙材料层161保形覆盖于所述栅极结构(即所述伪栅结构130)和所述第一介质层151上，从而有利于提高所述栅极结构(即所述伪栅结构130)侧壁上形成隔离侧墙160的质量。
本实施例中，所述伪栅结构130上还具有栅极掩膜(图中未标示)；所述侧墙材料层161保形覆盖于所述伪栅结构130和所述第一介质层151上；所以所述隔离侧墙160还位于所述栅极掩膜的侧壁上。
本实施例中，去除所述栅极结构顶部和所述第一介质层151上的侧墙材料层161，即去除所述伪栅结构130顶部和所述第一介质层151上的侧墙材料层，形成仅位于所述伪栅结构130的侧壁上的所述隔离侧墙160。这种做法，能够避免所述隔离侧墙160的形成对后续工艺造成影响，特别能够在后续工艺中降低插塞形成的难度，有利于良率的提高。
具体的，本实施例中，所述侧墙材料层161的材料包括氮化硅，所以可以通过干法刻蚀的方式去除所述栅极结构顶部和所述第一介质层151上的侧墙材料层161。干法刻蚀的方式具有较好的各向异性，能够有效去除所述栅极结构(即所述伪栅结构130)顶部和所述第一介质层151上的侧墙材料层161，并降低去除工艺对所述栅极结构(即所述伪栅结构130)侧壁上侧墙材料层161的影响，有利于提高所形成隔离侧墙160的质量。
本实施例中，所述栅极结构两侧的基底100内具有源漏掺杂区；形成所述隔离侧墙160之后，所述形成方法还包括：如图7和图8所示，在剩余的所述第一介质层151上形成第二介质层152(如图8所示)；如图11所示，形成贯穿所述第一介质层151和所述第二介质层152的接触孔(图中未示出)，所述接触孔底部露出所述源漏掺杂区；在所述接触孔内形成插塞180。
具体的，所述源漏掺杂区位于所述伪栅结构130两侧的鳍部120内，所以所述第二介质层152覆盖所述第一介质层151和所述鳍部120；所述接触孔贯穿所述第二介质层152和所述第一介质层151，底部露出所述伪栅结构130两侧鳍部120内的所述源漏掺杂区。
此外，本实施例中，所述半导体结构具有金属栅极结构，所述金属栅极结构是通过后形成高K栅介质层后形成金属栅极(high K last metal gate last)的工艺顺序形成的。
所以所述栅极结构为伪栅结构130；如图8所示，所述第二介质层152顶部露出所述伪栅结构130；形成所述第二介质层之后，形成所述插塞之前，所述形成方法还包括：如图9所示，去除所述伪栅结构130，形成贯穿所述第二介质层152和所述第一介质层151的栅极开口171；如图10所示，在所述栅极开口171(如图9所示)内形成金属栅极结构170。
下面结合附图，详细说明所述第二介质层151、所述金属栅极结构170和所述插塞180的形成过程。
参考图7和图8，所述第二介质层152用于与所述第一介质层151一起构成层间介质层，以实现相邻半导体结构之间的电隔离。
本实施例中，所述第二介质层152的致密度大于所述第一介质层151，以提高所构成层间介质层的致密度，降低所述层间介质层在后续工艺中出现损伤的几率，特别是在后续平坦化工艺中，较高致密度的第二介质层152能够有效提高所述层间介质层的表面平整度，有利于所形成半导体结构的良率和性能。
具体的，所述第二介质层152的材料为氧化硅，但是所述第二介质层152是通过等离子体增强化学气相沉积(Plasma Enhanced Chemical Vapor Deposition，PECVD)或者高密度等离子体化学气相沉积(High Density Plasma Chemical Vapor Deposition，HDPCVD)的方式形成，以提高所形成第二介质层152的致密度。
本实施例中，所述栅极结构上具有栅极掩膜，所述隔离侧墙160还位于所述栅极掩膜130的侧壁上；所以形成所述第二介质层152的步骤包括：如图7所示，在剩余的所述第一介质层151上形成介质材料层(图中未标示)，所述介质材料层覆盖所述栅极掩膜(图中未标示)；如图8所示，去除高于所述栅极结构的介质材料层、所述栅极掩膜以及所述栅极掩膜侧壁上的隔离侧墙160，形成所述第二介质层152。
本实施例中，所述栅极掩膜位于所述伪栅结构130上，所以去除高于所述伪栅结构130上的所述介质材料层、所述栅极掩膜以及所述栅极掩膜侧壁上的部分隔离侧墙160，形成露出所述伪栅结构130的第二介质层152。
所述介质材料层用于为所述第二介质层152的形成提供工艺基础。所述第二介质层152的材料为氧化硅，所以所述介质材料层的材料也为氧化硅，且所述介质材料层是通过等离子体增强化学气相沉积或者高密度等离子体化学气相沉积的方式形成高致密度的氧化硅。
去除高于所述栅极结构的介质材料层，以露出所述伪栅结构130，从而为后续栅极结构的去除提供工艺基础。
本实施例中，去除高于所述栅极结构的介质材料层的过程中，还需要去除所述栅极结构上的栅极掩膜和所述栅极掩膜侧壁的隔离侧墙160。具体的，通过化学机械研磨的方式去除高于所述栅极结构的介质材料层、所述栅极掩膜以及所述栅极掩膜侧壁上的隔离侧墙160，即通过化学机械研磨的方式去除高于所述栅极掩膜和所述栅极掩膜侧壁上的部分隔离侧墙160以及部分厚度的介质材料层。所以剩余的所述隔离侧墙160仅位于所述栅极结构(即所述伪栅结构130)的侧壁上。这种做法，能够有效减小栅极结构和插塞之间材料的介电常数，有利于控制寄生电容，有利于提高性能。
参考图9，去除所述伪栅结构130(如图8所示)，以形成所述栅极开口171，从而为金属栅极结构的形成提供工艺空间。
本实施例中，所述基底100包括所述衬底110和所述鳍部120，所述伪栅结构130横跨所述鳍部120且覆盖所述鳍部120部分顶部和部分侧壁表面；所以所述栅极开口171底部露出所述鳍部120部分顶部和部分侧壁表面。
参考图10，所述金属栅极结构170包括：栅介质层(图中未标示)和位于所述栅介质层上的栅极(图中未标示)。所以在所述栅极开口171(如图9所示)内形成所述金属栅极结构170的步骤包括：在所述栅极开口171底部露出的基底100上形成所述栅介质层；在所述栅介质层上形成所述金属栅极。
所述栅介质层用于实现与所述基底100内沟道之间的电隔离。
所述栅介质层的材料为高K介质材料。其中，高K介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。本实施例中，所述栅介质层的材料为HfO2。本发明其他实施例中，所述栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、或Al2O3等。
本实施例中，所述栅极开口底部露出所述鳍部120部分顶部和部分侧壁的表面。所以所述栅介质层横跨所述鳍部120，且位于所述鳍部120部分顶部和部分侧壁上。
所述栅介质层可以通过原子层沉积的方式形成。本发明其他实施例中，所述栅介质层还可以通过化学气相沉积或物理气相沉积等其他膜层沉积方式形成。
所述金属栅极用作为电极，实现与外部电路的电连接。
本实施例中，所述金属栅极的材料为W。本发明其他实施例中，所述金属栅极的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti等。
需要说明的是，本实施例以后形成高K栅介质层后形成金属栅极(high K lastmetal gate last)的工艺顺序为例进行说明。本发明其他实施例中，可以采用先形成高K栅介质层后形成金属栅极(high K first metal gate last)或者先形成高K栅介质层先形成金属栅极(high K first metal gate first)的工艺顺序进行。
所述接触孔(图中未示出)贯穿所述第一介质层151和所述第二介质层152，以露出所述源漏掺杂区，用于为所述插塞180的形成提供工艺空间。
本实施例中，所述源漏掺杂区包括应力层140，所以所述接触孔底部露出所述应力层140，具体的，所述应力层140上覆盖有接触孔刻蚀停止层(Contact Etch Stop Lay，CESL)，所以形成所述接触孔的步骤包括：依次刻蚀所述第二介质层152和所述第一介质层151，至所述接触孔刻蚀停止层为止；去除所述接触孔刻蚀停止层，露出所述应力层140。
本实施例中，形成所述接触孔的过程中，所述第二介质层152的刻蚀选择比大于所述隔离侧墙160的刻蚀选择比；也就是说，形成所述接触孔内的过程中，所述第二介质层152的被刻蚀量较大，所述隔离侧墙160的被刻蚀量较小；将所述隔离侧墙和所述第二介质层152的材料这样设置，能够有效减小所述隔离侧墙160在所述接触孔形成过程中的损失量，从而增大所述接触孔形成之后剩余隔离侧墙160的厚度，有利于增大所述金属栅极结构170和后续所形成插塞之间的距离，有利于击穿问题的改善，有利于可靠性的提高。
此外，如图8所示，本实施例中，所述隔离侧墙160仅位于所述栅极结构侧壁上；所以如图11所示，所述隔离侧墙160仅位于所述金属栅极结构170的侧壁上，所述第一介质层151和所述金属栅极结构170顶部上并未形成有所述隔离侧墙；因此形成所述接触孔的过程中，仅需要对所述第一介质层151和所述第二介质层152进行刻蚀，所以能够有效降低所述接触孔形成过程的工艺难度，减少所述隔离侧墙160对所述插塞形成的影响，有利于提高良率。
继续参考图11，所述插塞180用于实现所述源漏掺杂区与外部电路的连接。
本实施例中，所述源漏掺杂区包括应力层140，所以所述插塞180位于所述应力层140上，与所述应力层140实现电连接。
本实施例中，所述半导体结构用于形成CMOS器件，所述基底100包括的PMOS区域100P和NMOS区域100N。形成所述插塞180的步骤包括：形成多个所述插塞180，分布与所述PMOS区域100P的基底100内的应力层140以及与所述NMOS区域100N的基底100内的应力层140相连。
本实施例中，沿远离所述源漏掺杂区的方向，所述插塞180的径向尺寸逐渐增大。如图11所示，所述插塞180平行所述鳍部120延伸方向上的尺寸d沿远离所述基底100的方向逐渐增大，所以垂直所述衬底110表面的截面内，所述插塞180的形状为倒置的梯形。这种做法，能够有效降低所述插塞180与后续所形成互连结构之间相连的工艺难度，有利于提高所形成半导体结构的良率和性能。
但是由于所述金属栅极结构170侧壁上具有隔离侧墙160，而且所述隔离侧墙160受到所述接触孔刻蚀工艺的影响较小，因此所述隔离侧墙160的厚度较大，所述隔离侧墙160的设置，能够有效增大所述金属栅极结构170和所述插塞180之间的距离，从而提高所述金属栅极结构170和所述插塞180之间的电隔离性能，因此能够有效改善栅极结构和插塞之间的击穿问题，有利于提高所形成半导体结构的可靠性。
此外，如图8所示，所述隔离侧墙160仅位于所述第一介质层151露出的所述栅极结构侧壁上，即所述隔离侧墙160仅位于部分所述伪栅结构130的侧壁上；所以如图11所示，形成所述金属栅极结构170之后，所述隔离侧墙160仅位于所述第一介质层151露出的所述金属栅极结构170侧壁上；这种做法，能够控制所述金属栅极结构170和所述插塞180之间材料的介电常数，有利于减小所述金属栅极结构170和所述插塞180之间的寄生电容，从而改善所述隔离侧墙160的形成而引起寄生电容增大的问题。
相应的，本发明还提供一种半导体结构。
参考图11，示出了本发明半导体结构一实施例的剖面结构示意图。
所述半导体结构包括：
基底100；栅极结构(图中未标示)，位于所述基底100上；源漏掺杂区(图中未标示)，位于所述栅极结构两侧的基底100内；第一介质层151，位于所述基底100上，所述第一介质层151的顶部低于所述栅极结构的顶部；隔离侧墙160，位于所述第一介质层151上，且设置于所述栅极结构侧壁上。
所述隔离侧墙160能够有效提高栅极结构和后续所述插塞之间的电隔离性能，有利于减少栅极结构和插塞之间击穿问题的出现，有利于提高所述半导体结构的可靠性。
本实施例中，所述栅极结构为金属栅极结构170，本实施例中，所述第一介质层151顶部低于所述金属栅极结构170顶部，露出所述金属栅极结构170侧壁上的侧墙表面，所以所述隔离侧墙160覆盖所露出的侧墙表面。
本实施例中，所述半导体结构还包括：插塞180，贯穿所述第一介质层151，位于所述源漏掺杂区上。所以所述隔离侧墙160能够有效能够增大所述金属栅极结构170和所述插塞180之间的距离，特别是能够避免所述金属栅极结构170上部和所述插塞180之间的距离过小，从而能够有效减小所述金属栅极结构170和所述插塞180之间出现击穿问题的几率，有利于提高所述半导体结构的可靠性。
本实施例中，所述隔离侧墙160的材料包括氮化硅，即所述隔离侧墙160的材料可以为氮化硅，也可以为氮氧化硅、碳氮化硅等以氮化硅为基质的材料。将所述隔离侧墙160设置为包含氮化硅的材料，能够有效降低所述隔离侧墙160在所述插塞180过程中受到刻蚀的几率，有利于提高剩余隔离侧墙160的厚度，有利于增大所述插塞180和栅极结构之间的距离，即增大所述插塞180和所述金属栅极结构170之间的距离，有利于减少击穿问题的出现；而且将所述隔离侧墙160的材料设置为氮化硅基质的材料，还可以控制栅极结构和插塞之间材料的介电常数，有利于防止栅极结构和插塞之间寄生电容过大的问题，即防止所述插塞180和所述金属栅极结构170之间寄生电容过大的问题，能够实现刻蚀选择比和寄生电容的兼顾。
本实施例中，所述隔离侧墙160的厚度在8nm到20nm范围内，即垂直所述栅极结构(即所述金属栅极结构170)侧壁的方向上，所述隔离侧墙160的尺寸在8nm到20nm范围内。
所述隔离侧墙160的厚度如果太小，则不利于剩余隔离侧墙160厚度的增大，不利于增大所述插塞180和所述金属栅极结构170之间的距离，不利于击穿问题的改善，不利于可靠性的提高；所述隔离侧墙160的厚度如果太大，则可能会增大所述插塞180和所述金属栅极结构170之间材料的介电常数，增大所述插塞180和所述金属栅极结构170之间寄生电容，可能会造成所述半导体结构性能的退化。
所述隔离侧墙160仅位于所述栅极结构的侧壁上，即所述金属栅极结构170顶部和所述第一介质层151上均未形成有所述隔离侧墙160。仅在所述金属栅极结构170的侧壁上形成所述隔离侧墙160的做法能够降低所述隔离侧墙160对后续半导体工艺步骤的影响，特别能够在工艺中降低所述插塞180形成的难度，有利于良率的提高。
综上，所述隔离侧墙能够有效提高栅极结构和后续所形成插塞之间的电隔离性能，有利于减少栅极结构和插塞之间击穿问题的出现，有利于提高所形成半导体结构的可靠性。而且本发明可选方案中，形成所述接触孔的过程中，所述第二介质层的刻蚀选择比大于所述隔离侧墙的刻蚀选择比；所以所述隔离侧墙在插塞形成之后，能够有效增大所述插塞和所述栅极结构之间的距离，有利于减少击穿问题的出现，有利于提高所形成半导体结构的可靠性。此外本发明可选方案中，所述隔离侧墙的材料包括氮化硅。氮化硅具有较高的刻蚀选择比，将所述隔离侧墙的材料设置为氮化硅基质的材料，能够实现刻蚀选择比和寄生电容的兼顾。另外本发明可选方案中，所述隔离侧墙仅位于所述栅极结构侧壁上，所述第一介质层和所述栅极结构顶部上并未形成有所述隔离侧墙，从而降低形成所述接触孔的工艺难度，减少所述隔离侧墙对后续工艺的影响，有利于提高良率。本发明可选方案中，所述隔离侧墙仅位于所述第一介质层露出的所述栅极结构侧壁上，以控制栅极结构和插塞之间材料的介电常数，改善寄生电容过大的问题。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
形成基底，所述基底上具有栅极结构；
在所述基底上形成第一介质层；
去除部分厚度的所述第一介质层，使剩余的第一介质层顶部低于所述栅极结构的顶部；
在露出的所述栅极结构侧壁上形成隔离侧墙。
2.如权利要求1所述的形成方法，其特征在于，所述隔离侧墙的材料包括氮化硅。
3.如权利要求1所述的形成方法，其特征在于，所述隔离侧墙的厚度在8nm到20nm范围内。
4.如权利要求1所述的形成方法，其特征在于，形成所述隔离侧墙的步骤包括：
形成侧墙材料层，所述侧墙材料层覆盖所述栅极结构和剩余的所述第一介质层的表面；
去除所述栅极结构顶部和所述第一介质层上的侧墙材料层，形成所述隔离侧墙。
5.如权利要求4所述的形成方法，其特征在于，通过原子层沉积的方式形成所述侧墙材料层。
6.如权利要求4所述的形成方法，其特征在于，通过干法刻蚀的方式去除所述栅极结构顶部和所述第一介质层上的侧墙材料层。
7.如权利要求1所述的形成方法，其特征在于，所述栅极结构上还具有栅极掩膜；
所述隔离侧墙还位于所述栅极掩膜的侧壁上。
8.如权利要求1所述的形成方法，其特征在于，去除到厚度范围的所述第一介质层，使剩余的第一介质层顶部低于所述栅极结构的顶部。
9.如权利要求1所述的形成方法，其特征在于，所述栅极结构两侧的基底内具有源漏掺杂区；
形成所述隔离侧墙之后，所述形成方法还包括：
在剩余的所述第一介质层上形成第二介质层；
形成贯穿所述第一介质层和所述第二介质层的接触孔，所述接触孔底部露出所述源漏掺杂区；
在所述接触孔内形成插塞。
10.如权利要求9所述的形成方法，其特征在于，形成所述接触孔的过程中，所述第二介质层的刻蚀选择比大于所述隔离侧墙的刻蚀选择比。
11.如权利要求9所述的形成方法，其特征在于，沿远离所述源漏掺杂区的方向，所述插塞的径向尺寸逐渐增大。
12.如权利要求9或10所述的形成方法，其特征在于，所述第二介质层的材料为氧化硅。
13.如权利要求9所述的形成方法，其特征在于，所述栅极结构为伪栅结构；
所述第二介质层顶部露出所述伪栅结构；
形成所述第二介质层之后，形成所述插塞之前，所述形成方法还包括：
去除所述伪栅结构，形成贯穿所述第二介质层和所述第一介质层的栅极开口；
在所述栅极开口内形成金属栅极结构。
14.如权利要求9或13所述的形成方法，其特征在于，所述栅极结构上还具有栅极掩膜；
所述隔离侧墙还位于所述栅极掩膜的侧壁上；
形成所述第二介质层的步骤包括：
在剩余的所述第一介质层上形成介质材料层，所述介质材料层覆盖所述栅极掩膜；
去除高于所述栅极结构的介质材料层、所述栅极掩膜以及所述栅极掩膜侧壁上的隔离侧墙，形成所述第二介质层。
15.如权利要求14所述的形成方法，其特征在于，通过化学机械研磨的方式去除高于所述栅极结构的介质材料层、所述栅极掩膜以及所述栅极掩膜侧壁上的隔离侧墙。
16.一种半导体结构，其特征在于，
基底；
栅极结构，位于所述基底上；
源漏掺杂区，位于所述栅极结构两侧的基底内；
第一介质层，位于所述基底上，所述第一介质层的顶部低于所述栅极结构的顶部；
隔离侧墙，位于所述第一介质层上，且设置于所述栅极结构侧壁上。
17.如权利要求16所述的半导体结构，其特征在于，所述隔离侧墙的材料包括氮化硅。
18.如权利要求16所述的半导体结构，其特征在于，所述隔离侧墙的厚度在8nm到20nm范围内。
19.如权利要求16所述的半导体结构，其特征在于，所述半导体结构还包括：
插塞，位于所述源漏掺杂区上，且贯穿所述第一介质层；
所述隔离侧墙位于所述插塞和所述栅极结构之间。
20.如权利要求19所述的半导体结构，其特征在于，沿远离所述源漏掺杂区的方向，所述插塞的径向尺寸逐渐增大。
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