CN111755334B - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

Info

Publication number
CN111755334B
CN111755334B CN201910236550.6A CN201910236550A CN111755334B CN 111755334 B CN111755334 B CN 111755334B CN 201910236550 A CN201910236550 A CN 201910236550A CN 111755334 B CN111755334 B CN 111755334B
Authority
CN
China
Prior art keywords
layer
substrate
isolation region
forming
gate structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910236550.6A
Other languages
English (en)
Other versions
CN111755334A (zh
Inventor
罗杰
崔龙
张海洋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201910236550.6A priority Critical patent/CN111755334B/zh
Publication of CN111755334A publication Critical patent/CN111755334A/zh
Application granted granted Critical
Publication of CN111755334B publication Critical patent/CN111755334B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底，基底上形成有初始栅极结构，初始栅极结构露出的基底上形成有层间介质层，基底包括纵横交叉的第一隔离区和第二隔离区、以及由第一隔离区和第二隔离区围成的器件单元区，初始栅极结构与第一隔离区的延伸方向相同；去除第二隔离区的初始栅极结构形成通孔，剩余初始栅极结构为栅极结构；在层间介质层和栅极结构上形成覆盖层，覆盖层密封通孔形成空气隙；刻蚀第一隔离区的覆盖层、栅极结构及部分厚度基底形成通槽；去除剩余覆盖层；在通槽和通孔中形成隔离结构。本发明通过形成空气隙，使通槽中位于第一隔离区和第二隔离区交叉区域的部分的深度满足工艺需求，以改善漏电流问题。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
为了适应集成电路特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET一般具有凸出于衬底的多个鳍部，在该鳍部中形成FinFET的沟道，鳍部上方形成有栅极结构，栅极结构两侧的鳍部中形成有源漏掺杂区，且相邻鳍部之间通过隔离结构隔离开来。
随着特征尺寸的持续减小，为了制作尺寸更小、分布更密集的鳍部，隔离结构的制作也出现了新的技术，例如单扩散隔断(single diffusion break，SDB)隔离结构的制造技术，SDB隔离结构一般分布在鳍部的延伸方向上，通过去除鳍部的某些区域，在鳍部中形成一个或多个隔断沟槽，在所述隔断沟槽中填充绝缘材料以形成SDB隔离结构后，可以将鳍部分隔成多个小鳍部，由此可以减小鳍部的两个相邻区域之间以及相邻两个鳍部之间的漏电流，还可以避免形成于鳍部中的源区和漏区之间的桥接(source-drain bridge)问题。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，改善器件性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有初始栅极结构，所述初始栅极结构露出的基底上形成有层间介质层，所述层间介质层露出所述初始栅极结构的顶部，所述基底包括纵横交叉的第一隔离区和第二隔离区、以及由所述第一隔离区和第二隔离区围成的器件单元区，所述初始栅极结构的延伸方向与所述第一隔离区的延伸方向相同；刻蚀去除所述第二隔离区的初始栅极结构，在所述层间介质层内形成露出所述基底的通孔，剩余初始栅极结构作为栅极结构；形成所述通孔后，在所述层间介质层和栅极结构上形成覆盖层，所述覆盖层密封所述通孔形成空气隙；依次刻蚀所述第一隔离区的覆盖层、栅极结构以及部分厚度的基底，形成位于所述层间介质层和基底内的通槽；在所述通槽中形成隔离结构。
相应的，本发明实施例还提供一种半导体结构，包括：基底，所述基底包括纵横交叉的第一隔离区和第二隔离区、以及由所述第一隔离区和第二隔离区围成的器件单元区；栅极结构，位于所述器件单元区和第一隔离区的基底上，所述栅极结构的延伸方向与所述第一隔离区的延伸方向相同；层间介质层，位于所述栅极结构露出的基底上，所述层间介质层露出所述栅极结构的顶部；通孔，位于所述层间介质层内，所述通孔由所述栅极结构、层间介质层和第二隔离区的基底围成；覆盖层，位于所述层间介质层和栅极结构上，所述覆盖层密封所述通孔，所述层间介质层、栅极结构和覆盖层围成空气隙。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例采用覆盖层密封所述通孔形成空气隙(air gap)，后续依次刻蚀所述第一隔离区的覆盖层、栅极结构以及部分厚度的基底，形成位于所述层间介质层和基底内的通槽；与采用填充材料先填充满所述通孔再进行刻蚀的方案相比，通过形成空气隙的方式，各区域的覆盖层厚度相接近，后续刻蚀所述第一隔离区的栅极结构后，能够避免通孔中残留过多填充材料的问题，这有利于避免去除栅极结构后通孔底部的基底还未被暴露的问题，因此，本发明实施例在继续刻蚀部分厚度基底的过程中，使得位于所述第一隔离区和第二隔离区交叉区域的通孔底部的基底也能够被刻蚀，从而使得所述通槽中位于第一隔离区和第二隔离区交叉区域的部分的深度能够满足工艺需求，以提高形成于所述通槽中的隔离结构的隔离效果，相应能够改善漏电流问题(current leakage issue)，进而使器件性能得到改善。
附图说明
图1至图4是一种半导体结构的形成方法中各步骤对应的结构示意图；
图5至图18是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；
图19是图5至图18所示实施例形成的半导体结构的电镜图。
具体实施方式
目前，引入SDB隔离结构的制造技术后，容易导致器件性能下降。现结合一种半导体结构的形成方法分析其性能下降的原因。
参考图1至图4，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
结合参考图1和图2，图1是俯视图，图2是图1沿a1a2割线的剖视图，提供基底10，所述基底10上形成有初始栅极结构25，所述初始栅极结构25露出的基底10上形成有层间介质层13，所述层间介质层13露出所述初始栅极结构25的顶部，所述基底10包括纵横交叉的第一隔离区Ⅰ和第二隔离区Ⅱ、以及由所述第一隔离区Ⅰ和第二隔离区Ⅱ围成的器件单元区Ⅲ，所述初始栅极结构25的延伸方向与所述第一隔离区Ⅰ的延伸方向相同。
所述第一隔离区Ⅰ作为SDB隔离区，后续形成于所述第一隔离区Ⅰ的隔离结构作为SDB隔离结构，用于在与栅极结构延伸方向(即初始栅极结构25延伸方向)相垂直的方向上，实现相邻器件单元区Ⅲ的隔离。
所述第二隔离区Ⅱ作为切断(cut)区，用于定义初始栅极结构25的断开位置，从而获得多个分立的栅极结构，也就是说，沿栅极结构延伸方向上，形成于同一器件单元区Ⅲ上的晶体管共用同一栅极结构。其中，所述第一隔离区Ⅰ和第二隔离区Ⅱ纵横交叉，即第一隔离区Ⅰ和第二隔离区Ⅱ具有交叉区域。
参考图3，刻蚀去除所述第二隔离区Ⅱ的初始栅极结构25(如图1所示)，形成分立的栅极结构(图未示)，且在所述层间介质层13内形成露出基底的通孔15。
参考图4，在层间介质层13和栅极结构(图未示)上形成平坦化层(例如：旋涂碳层)35，所述平坦化层35还填充于通孔15(如图3所示)内；在平坦化层35上形成具有掩膜开口31的掩膜层30，掩膜开口31延伸方向与第一隔离区Ⅰ的延伸方向相同，且掩膜开口31露出位于第一隔离区Ⅰ的平坦化层35。
后续制程还包括：以所述掩膜层30为掩膜依次刻蚀所述平坦化层35、第一隔离区Ⅰ的栅极结构以及部分厚度基底10，形成位于所述层间介质层13和基底10内的通槽，后续形成于该通槽中的隔离结构用于作为SDB隔离结构。
但是，与位于栅极结构顶部的平坦化层35相比，位于所述通孔15中的平坦化层35厚度更大，刻蚀所述平坦化层35以露出栅极结构200顶部后，所述通孔15中仍剩余有部分厚度的平坦化层35，因此，继续刻蚀栅极结构时，在刻蚀选择比的影响下，该刻蚀工艺对栅极结构的刻蚀速率大于对平坦化层35的刻蚀速率，这就可能导致栅极结构200被去除后，所述第一隔离区Ⅰ和第二隔离区Ⅱ交叉区域的通孔15内仍剩余有部分厚度的平坦化层35，相应的，继续刻蚀基底10时，在所述第一隔离区Ⅰ和第二隔离区Ⅱ交叉区域位置处，需先刻蚀去除所述通孔15中剩余的平坦化层35，从而导致所述通槽中位于第一隔离区Ⅰ和第二隔离区Ⅱ交叉区域的部分的深度过小，相应降低了SDB隔离结构的隔离效果，容易引起漏电流问题，导致器件的性能下降。
为了解决所述技术问题，本发明实施例在层间介质层内形成露出基底的通孔后，在层间介质层和栅极结构上形成覆盖层，所述覆盖层密封所述通孔形成空气隙，后续依次刻蚀所述第一隔离区的覆盖层、栅极结构以及部分厚度的基底，形成位于所述层间介质层和基底内的通槽；与采用填充材料先填充满所述通孔再进行刻蚀的方案相比，通过形成空气隙的方式，各区域的覆盖层厚度相接近，后续刻蚀所述第一隔离区的栅极结构后，能够避免通孔中残留过多填充材料的问题，这有利于避免去除栅极结构后通孔底部的基底还未被暴露的问题，因此，本发明实施例在继续刻蚀部分厚度基底的过程中，使得位于所述第一隔离区和第二隔离区交叉区域的通孔底部的基底也能够被刻蚀，从而使得所述通槽中位于第一隔离区和第二隔离区交叉区域的部分的深度能够满足工艺需求，以提高形成于所述通槽中的隔离结构的隔离效果，相应能够改善漏电流问题，进而使器件性能得到改善。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图18是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
结合参考图5至图7，图5是俯视图，图6是图5沿A1A2割线的剖视图，图7是图5沿B1B2割线的剖视图，提供基底(未标示)，所述基底上形成有初始栅极结构250，所述初始栅极结构250露出的基底上形成有层间介质层102，所述层间介质层102露出所述初始栅极结构250的顶部，所述基底包括纵横交叉的第一隔离区Ⅰ和第二隔离区Ⅱ、以及由所述第一隔离区Ⅰ和第二隔离区Ⅱ围成的器件单元区Ⅲ，所述初始栅极结构250的延伸方向与所述第一隔离区Ⅰ的延伸方向相同。
所述基底用于为后续制程提供工艺平台。
本实施例中，以所形成的半导体结构为鳍式场效应晶体管为例，所述基底包括衬底110以及凸出于所述衬底110的多个分立的鳍部120(如图7所示)。
本实施例中，所述衬底110为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
本实施例中，所述鳍部120与所述衬底110为一体结构。在其他实施例中，所述鳍部也可以是外延生长于所述衬底上的半导体层，从而达到精确控制所述鳍部高度的目的。
因此，本实施例中，所述鳍部120的材料与所述衬底110的材料相同，所述鳍部120的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料，所述鳍部的材料也可以与所述衬底的材料不同。
在其他实施例中，所形成的半导体结构还可以为平面结构，所述基底相应为平面衬底。
所述第一隔离区Ⅰ作为SDB隔离区，后续形成于所述第一隔离区Ⅰ的隔离结构作为SDB隔离结构，用于在与初始栅极结构250延伸方向相垂直的方向上，实现相邻器件单元区Ⅲ的隔离。本实施例中，所述第一隔离区Ⅰ的延伸方向与鳍部120的延伸方向相垂直。
所述第二隔离区Ⅱ作为切断区，用于定义后续对初始栅极结构250的切断位置，从而获得多个分立的栅极结构，也就是说，沿初始栅极结构250延伸方向上，后续形成于同一器件单元区Ⅲ上的晶体管共用同一栅极结构。
其中，所述第一隔离区Ⅰ和第二隔离区Ⅱ纵横交叉指的是：所述第一隔离区Ⅰ和第二隔离区Ⅱ具有交叉区域。
为此，本实施例中，所述第二隔离区Ⅱ的衬底110上未形成有鳍部120，以免对器件的性能产生干扰。
所述鳍部120露出的衬底110上还形成有隔离层101。所述隔离层101作为STI隔离(shallow trench isolation，浅沟槽隔离)结构，用于对相邻器件起到电隔离的作用。
本实施例中，所述隔离层101的材料为氧化硅。在其他实施例中，所述隔离层的材料还可以为氮化硅或氮氧化硅等其他绝缘材料。
所述初始栅极结构250形成于所述隔离层101上，所述初始栅极结构250横跨所述鳍部120且覆盖所述鳍部120的部分顶部和部分侧壁，所述初始栅极结构250沿其延伸方向横跨多个器件单元区Ⅲ。
所述初始栅极结构250用于为后续形成栅极结构提供工艺基础。后续通过去除第二隔离区Ⅱ的初始栅极结构250，使相邻器件单元区Ⅲ之间的栅极结构相隔离，从而使形成于每一个器件单元区Ⅲ上的晶体管各自实现其相应的功能。
本实施例中，所述初始栅极结构250为多晶硅栅极(poly gate)结构。在其他实施例中，所述初始栅极结构也可以为金属栅极(metal gate)结构。
需要说明的是，位于所述器件单元区Ⅲ的初始栅极结构250两侧的基底内还形成有源漏掺杂区，用于作为所形成晶体管的源区或漏区。
所述层间介质层102用于隔离相邻器件。所述层间介质层102的材料为绝缘材料，包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述层间介质层102的材料为氧化硅。
本实施例中，所述层间介质层102顶部和初始栅极结构250顶部相齐平。
结合参考图8至图10，图8是俯视图，图9是图8沿A1A2割线的剖视图，图10是图8沿B1B2割线的剖视图，刻蚀去除所述第二隔离区Ⅱ的初始栅极结构250(如图6所示)，在所述层间介质层102内形成露出所述基底的通孔111，剩余初始栅极结构250作为栅极结构200。
通过刻蚀去除所述第二隔离区Ⅱ的初始栅极结构250，使相邻器件单元区Ⅲ之间的栅极结构200相隔离，从而使形成于每一个器件单元区Ⅲ上的晶体管各自实现其相应的功能。
所述通孔111用于为后续形成隔离结构提供空间位置。
本实施例中，通过掩膜层，定义所述初始栅极结构250中待去除的区域。
具体地，刻蚀去除所述第二隔离区Ⅱ的初始栅极结构250的步骤包括：在所述层间介质层和栅极结构上形成第一掩膜层(图未示)，所述第一掩膜层内形成有第一掩膜开口(图未示)，所述第一掩膜开口的延伸方向与所述第二隔离区Ⅱ的延伸方向相同，所述第一掩膜开口露出所述第二隔离区Ⅱ的初始栅极结构250和层间介质层102；去除所述第一掩膜开口露出的初始栅极结构250，形成所述通孔111，且获得多个分立的栅极结构200；去除所述第一掩膜层。
其中，初始栅极结构250和层间介质层102之间具有一定的刻蚀选择比，因此，所述第一掩膜开口不仅露出所述第二隔离区Ⅱ的初始栅极结构250，还可以露出层间介质层102，相应增大了形成所述第一掩膜开口的工艺窗口。相应的，通过在形成层间介质层102之后再对初始栅极结构250进行切断的方式，降低了形成栅极结构200的工艺难度、增大了形成栅极结构200的工艺窗口。
本实施例中，采用干法刻蚀工艺对所述初始栅极结构250进行刻蚀，从而提高所述通孔111的形貌质量。在其他实施例中，也可以采用干法刻蚀和湿法刻蚀相结合的刻蚀工艺进行刻蚀。
本实施例中，所述第一掩膜层的材料为光刻胶，形成所述通孔111后，通过灰化的方式去除所述第一掩膜层。
本实施例中，所述通孔11露出所述隔离层101。
需要说明的是，所述通孔111的深宽比不宜过小，也不宜过大。如果深宽比过小，在所述通孔111的深度一定的情况下，所述通孔111的开口尺寸过大，容易导致所述通孔111的开口在后续制程中不易密封；如果深宽比过大，则容易出现所述通孔111的开口尺寸过小的问题，相应会增大形成所述通孔111的工艺难度、降低所述通孔111的形成质量，且容易出现相邻器件单元区Ⅲ的栅极结构200相连的问题。为此，本实施例中，所述通孔111的深宽比为10至18。
其中，基于上述分析，可根据层间介质层102的厚度以及第二隔离区Ⅱ的空间尺寸，合理调节所述通孔111的深宽比。
结合参考图11至图13，图11是俯视图，图12是图11沿A1A2割线的剖视图，图13是图11沿B1B2割线的剖视图，形成所述通孔111(如图8所示)后，在所述层间介质层102和栅极结构200上形成覆盖层310，所述覆盖层310密封所述通孔111形成空气隙111a。
后续制程还包括：依次刻蚀所述第一隔离区Ⅰ的覆盖层310、栅极结构200以及部分厚度的基底，形成位于所述层间介质层102和基底内的通槽；所述覆盖层310密封所述通孔111形成空气隙，与采用填充材料(例如：旋涂碳层材料)先填充满所述通孔再进行刻蚀的方案相比，通过形成空气隙的方式，各区域的覆盖层310厚度相接近，后续刻蚀所述第一隔离区Ⅰ的栅极结构200后，能够避免通孔111中残留过多填充材料的问题，这有利于避免去除所述第一隔离区Ⅰ的栅极结构200后出现通孔111底部的基底还未被暴露的问题，从而在继续刻蚀部分厚度基底的过程中，使得位于所述第一隔离区Ⅰ和第二隔离区Ⅱ交叉区域的通孔111底部的基底也能够被刻蚀，进而使得所述通槽中位于所述第一隔离区Ⅰ和第二隔离区Ⅱ交叉区域的部分的深度能够满足工艺需求，以提高SDB隔离结构的隔离效果，相应有利于改善漏电流问题，使器件性能得到提升。
而且，所述覆盖层310还用于为后续形成第二掩膜层提供工艺平台，所述第二掩膜层用于作为后续形成所述通槽的刻蚀掩膜。
在所述层间介质层102和栅极结构200上形成覆盖层310时，所述覆盖层310还会形成在所述通孔111的顶部拐角处，由于所述通孔111通过去除所述第二隔离区Ⅱ的初始栅极结构250的方式所形成，所述通孔111的深宽比通常较大，因此，易于使得所述覆盖层310在所述通孔111的开口位置处密封所述通孔111，降低所述覆盖层310在所述通孔111中的填充效果。
本实施例中，采用等离子体干法刻蚀工艺形成聚合物层，用于作为所述覆盖层310。相应的，所述覆盖层310的材料为聚合物，形成所述覆盖层310的步骤在刻蚀设备中进行。
在等离子体干法刻蚀工艺的过程中，反应气体通过等离子体实现离化后发生反应，以形成聚合物材料。
形成聚合物的工艺较为简单，且聚合物易于被刻蚀或去除，去除聚合物的工艺对栅极结构200、层间介质层102和隔离层101的损伤较小，因此，加入形成覆盖层310的步骤对现有制程的影响较小，降低了工艺复杂度和工艺风险。
本实施例中，所述等离子体干法刻蚀工艺的反应气体包括碳氟基气体。
碳氟基气体是刻蚀工艺中常用的反应气体，因此，可采用现有的资源形成所述覆盖层310，降低了工艺复杂度。
具体地，所述碳氟基气体包括CF4、C3F8、C4F8、C4F6、C5F8、CH2F2和C5F10中的一种或多种。
通过合理控制所述等离子体干法刻蚀工艺的各参数，使得在刻蚀过程中发生聚合反应，聚合反应速率远大于对栅极结构200和层间介质层102的刻蚀速率，且聚合物的沉积速率大于聚合物的被刻蚀速率，从而形成能够密封所述通孔111的聚合物层310，并使得栅极结构200和层间介质层102的损耗较小。
其中，增加所述碳氟基气体的气体流量，有利于提高聚合反应速率，在工艺时间一定的情况下，相应增大了所述覆盖层310的厚度T；但是，如果所述碳氟基气体的气体流量过大，在工艺时间一定的情况下，则容易导致所述覆盖层310的厚度T过大，这不仅会造成工艺成本的浪费，且还会增加后续刻蚀所述覆盖层310以及去除所述覆盖层310的工艺难度，此外，还容易降低该聚合反应的稳定性，从而降低所述覆盖层310的厚度T均一性以及对通孔111的密封效果。为此，本实施例中，所述碳氟基气体的气体流量为10sccm至200sccm。
在所述等离子体干法刻蚀工艺过程中，通过射频功率源对反应气体进行离化，如果射频功率过小，则可能会导致射频功率源难以稳定的输出，从而降低离化的稳定性，相应容易导致所述覆盖层310的厚度过小，从而导致所述覆盖层310无法密封所述通孔111，且还容易降低所述覆盖层310的厚度T均一性；如果射频功率过大，则容易导致聚合物的沉积速率小于其被去除的速率，从而导致所述覆盖层310无法密封所述通孔111，而且，射频功率过大，还可能导致对层间介质层102和栅极结构200产生损伤，反而会影响器件的性能。为此，本实施例中，所述等离子体干法刻蚀工艺的射频功率为100W至1200W。
在其他实施例中，还可以采用沉积工艺形成所述覆盖层，例如：等离子体化学沉积(plasma chemical vapor deposition，PCVD)工艺。PCVD工艺的填孔性能较差，易于密封所述通孔顶部。在该实施例中，为了提高工艺兼容性，降低后续刻蚀所述覆盖层以及去除所述覆盖层的工艺难度，所述覆盖层的材料还可以为氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅等介电材料。
需要说明的是，位于所述栅极结构200上的覆盖层310厚度T(如图12所示)不宜过小，也不宜过大。如果所述厚度T过小，则所述覆盖层310难以密封所述通孔111，从而容易导致后续形成的材料层填入该通孔111内，后续刻蚀所述第一隔离区Ⅰ的栅极结构200后，所述第一隔离区Ⅰ和第二隔离区Ⅱ交叉区域的通孔111底部的基底可能未露出，从而影响位于所述交叉区域的通槽深度；如果所述厚度T过大，则相应会增加后续刻蚀所述覆盖层310以及去除所述覆盖层310的工艺难度。为此，本实施例中，位于所述栅极结构200上的覆盖层310厚度T为
Figure BDA0002008377100000101
至
Figure BDA0002008377100000102
还需要说明的是，形成所述覆盖层310后，当所述覆盖层310还填充于部分所述通孔111中时，所述通孔111顶部至空气隙111a顶部的距离不宜过大，否则后续刻蚀所述栅极结构200后，位于所述第一隔离区Ⅰ和第二隔离区Ⅱ交叉区域的通孔111中可能仍剩余有部分厚度的覆盖层310，从而导致后续通槽中位于所述交叉区域的部分的深度无法满足工艺需求。为此，本实施例中，所述通孔111顶部至空气隙111a顶部的距离至多
Figure BDA0002008377100000103
其中，所述距离指的是：位于所述通孔111中的覆盖层310的最大厚度。
此外，本实施例中，为了便于图示，示意出了所述通孔111顶部至空气隙111a顶部相齐平的情况。
结合参考图14至图16，图14是俯视图，图15是图14沿A1A2割线的剖视图，图16是图14沿B1B2割线的剖视图，在所述覆盖层310上形成第二掩膜层300，所述第二掩膜层300露出所述第一隔离区Ⅰ的覆盖层310。
所述第二掩膜层300用于作为后续形成通槽的刻蚀掩膜。
本实施例中，所述第二掩膜层300的材料为光刻胶。
本实施例中，所述第二掩膜层300内形成有露出所述第一隔离区Ⅰ的第二掩膜开口301，所述第二掩膜开口301的延伸方向和栅极结构200的延伸方向相同，所述第二掩膜开口301沿其延伸方向横跨多个器件单元区Ⅲ，从而在后续制程中去除位于所述第一隔离区Ⅰ和第二隔离区Ⅱ交叉区域的部分厚度基底。
需要说明的是，在所述覆盖层310上形成所述第二掩膜层300之前，还包括：在所述覆盖层310上形成平坦化层350。所述第二掩膜层300相应露出所述第一隔离区Ⅰ的平坦化层350。
所述平坦化层350用于为所述第二掩膜层300的形成提供平坦的表面，这有利于提高曝光均匀性，从而提高所述第二掩膜层300的尺寸和形貌精度。
本实施例中，所述平坦化层350为旋涂碳(spin on carbon，SOC)层。旋涂碳层通过旋涂工艺所形成，工艺成本较低；而且，通过采用旋涂碳层，有利于提高所述平坦化层350的表面平整度，从而为后续第二掩膜层300的形成提供良好的界面。
参考图17，图17是基于图15的剖视图，以所述第二掩膜层300(如图15所示)为掩膜，沿所述第二掩膜开口301(如图15所示)依次刻蚀所述第一隔离区Ⅰ的覆盖层310(如图15所示)、栅极结构200(如图16所示)以及部分厚度的基底，形成位于所述层间介质层102和基底内的通槽130。
所述通槽130用于为后续形成SDB隔离结构提供空间位置。
本实施例中，采用干法刻蚀工艺，依次刻蚀所述第一隔离区Ⅰ的覆盖层310、栅极结构200以及部分厚度的基底。干法刻蚀工艺具有各向同性刻蚀的特性，有利于提高所述通槽130的形貌质量，且易于控制刻蚀停止位置；而且，通过更换刻蚀气体，即可在同一刻蚀设备中刻蚀各膜层，简化了工艺步骤。
本实施例中，所述第一隔离区Ⅰ的衬底110上形成有鳍部120，因此，刻蚀所述基底的步骤中，包括刻蚀所述鳍部120的步骤。
本实施例中，还刻蚀所述第一隔离区Ⅰ的层间介质层102和隔离层101，以增大所述通槽130的宽度，从而降低后续在所述通槽130内形成隔离结构的工艺难度、提高所述隔离结构的电隔离效果。所述通槽130的宽度指的是：所述通槽130沿垂直于所述栅极结构200侧壁方向的尺寸。
需要说明的是，所述覆盖层310上还形成有平坦化层350，因此，以所述第二掩膜层300为掩膜，依次刻蚀所述第一隔离区Ⅰ的覆盖层310、栅极结构200以及部分厚度的基底之前，还包括：以所述第二掩膜层300为掩膜，刻蚀所述平坦化层350，露出所述覆盖层310。
本实施例中，所述覆盖层310覆盖密封所述通孔111(如图8所示)，且还覆盖所述层间介质层102和栅极结构200，有利于使各区域的覆盖层310能够同时被刻蚀，从而在露出栅极结构200时，所述通孔111顶部的覆盖层310也能够被去除，这相应降低了工艺复杂度，且有利于使所述第一隔离区Ⅰ上各位置的通槽130深度均能够满足工艺需求。
本实施例中，形成所述通槽130后，所述通槽130底面低于所述衬底110顶面，以保证形成于所述通槽中的SDB隔离结构的隔离效果。在其他实施例中，根据实际情况，所述通槽底面也可以与所述衬底顶面齐平。
在刻蚀工艺过程中，在刻蚀待刻蚀层的同时，还会去除形成的聚合物，本实施例中，由于所述覆盖层310的材料为聚合物，因此，在刻蚀所述平坦化层350的步骤中，当所述覆盖层310被露出后，该刻蚀工艺还会刻蚀所述覆盖层310，工艺简单。
而且，在刻蚀工艺过程中，光刻胶层通常会逐渐被消耗，在形成所述通槽130后，所述覆盖层310上仅形成有所述平坦化层350，因此，形成所述通槽130后，还包括：去除所述平坦化层350和覆盖层310。
本实施例中，所述平坦化层350为SOC层，所述覆盖层310的材料为聚合物，相应采用灰化工艺去除所述平坦化层350和覆盖层310。而且，可以在同一灰化步骤中去除所述平坦化层350和覆盖层310，工艺简单。
在其他实施例中，还可以采用湿法刻蚀工艺，去除所述覆盖层。例如：当所述覆盖层的材料为聚合物时，所述湿法刻蚀工艺所采用的容易可以为氢氟酸溶液或SC1溶液。其中，SC1溶液指的是氨水和双氧水的混合水溶液。
通过选用湿法刻蚀工艺，有利于提高对覆盖层的去除效果，以免所述通孔或通槽中残留有覆盖层的材料。
结合参考图19，图19是前述形成方法形成的半导体结构的电镜图，由图可知，通过前述形成覆盖层310(如图15所示)的方案，本实施例所形成的通槽130的深度较大，能够满足工艺需求。其中，图19示意了通槽130底面与衬底110顶面齐平的情况。
继续参考图18，去除所述覆盖层310(如图15所示)后，在所述通槽130(如图17所示)中形成隔离结构140。
位于所述通槽130中的隔离结构140即为SDB隔离结构。
为此，所述隔离结构140的材料为绝缘材料，包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述隔离结构140的材料为氧化硅。
本实施例中，所述第二隔离区Ⅱ的层间介质层102内还形成有通孔111(如图17所示)，因此，在所述通槽130中形成隔离结构140的步骤中，所述隔离结构140还形成于所述通孔111中，从而为后续制程做好工艺准备。
具体地，在所述通孔111和通槽130中沉积绝缘材料，该绝缘材料还覆盖所述层间介质层102和栅极结构200的顶部；对所述绝缘材料平坦化处理，去除高于所述层间介质层102和栅极结构200顶部的绝缘材料，剩余绝缘材料作为所述隔离结构140。
相应的，本发明实施例还提供一种半导体结构。结合参考图11至图13，示出了本发明半导体结构一实施例的结构示意图，图11是俯视图，图12是图11沿A1A2割线的剖视图，图13是图11沿B1B2割线的剖视图。
所述半导体结构包括：基底(未标示)，所述基底包括纵横交叉的第一隔离区Ⅰ和第二隔离区Ⅱ、以及由所述第一隔离区Ⅰ和第二隔离区Ⅱ围成的器件单元区Ⅲ；栅极结构200(如图8所示)，位于所述器件单元区Ⅲ和第一隔离区Ⅰ的基底上，所述栅极结构200的延伸方向与所述第一隔离区Ⅰ的延伸方向相同；层间介质层102，位于所述栅极结构200露出的基底上，所述层间介质层102露出所述栅极结构200的顶部；通孔111(如图8所示)，位于所述层间介质层102内，所述通孔111由所述栅极结构200、层间介质层102和第二隔离区Ⅱ的基底围成；覆盖层310，位于所述层间介质层102和栅极结构200上，所述覆盖层310密封所述通孔111，所述层间介质层102、栅极结构200和覆盖层310围成空气隙111a。
本实施例中，以所形成的半导体结构为鳍式场效应晶体管为例，所述基底包括衬底110以及凸出于所述衬底110的多个分立的鳍部120。
本实施例中，所述衬底110为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
本实施例中，所述鳍部120与所述衬底110为一体结构。在其他实施例中，所述鳍部也可以是外延生长于所述衬底上的半导体层，从而达到精确控制所述鳍部高度的目的。
因此，本实施例中，所述鳍部120的材料与衬底110的材料相同，所述鳍部120的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料，所述鳍部的材料也可以与所述衬底的材料不同。
在其他实施例中，所形成的半导体结构还可以为平面结构，所述基底相应为平面衬底。
所述第一隔离区Ⅰ作为SDB隔离区，后续形成于所述第一隔离区Ⅰ的隔离结构作为SDB隔离结构，用于在与栅极结构200延伸方向相垂直的方向上，实现相邻器件单元区Ⅲ的隔离。本实施例中，所述第一隔离区Ⅰ的延伸方向与鳍部120的延伸方向相垂直。
所述第二隔离区Ⅱ作为切断区，所述栅极结构200通过对初始栅极结构在该区域进行切断处理所获得，即该区域用于定义初始栅极结构的断开位置，沿栅极结构200延伸方向上，形成于同一器件单元区Ⅲ上的晶体管共用同一栅极结构200。
其中，所述第一隔离区Ⅰ和第二隔离区Ⅱ纵横交叉指的是：所述第一隔离区Ⅰ和第二隔离区Ⅱ具有交叉区域。
为此，本实施例中，所述第二隔离区Ⅱ的衬底110上未形成有鳍部120。
所述鳍部120露出的衬底110上还形成有隔离层101。所述隔离层101作为STI隔离结构，用于对相邻器件起到电隔离的作用。
本实施例中，所述隔离层101的材料为氧化硅。在其他实施例中，所述隔离层的材料还可以为氮化硅或氮氧化硅等其他绝缘材料。
所述栅极结构200位于所述隔离层101上，所述栅极结构200横跨所述鳍部120，且覆盖所述鳍部120的部分顶部和部分侧壁。
本实施例中，所述栅极结构200为多晶硅栅极结构。在其他实施例中，所述栅极结构也可以为金属栅极结构。
需要说明的是，位于所述器件单元区Ⅲ的栅极结构200两侧的基底内还形成有源漏掺杂区，用于作为所形成晶体管的源区或漏区。
所述层间介质层102用于隔离相邻器件。所述层间介质层102的材料为绝缘材料，包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述层间介质层102的材料为氧化硅。
本实施例中，所述层间介质层102顶部和栅极结构200顶部相齐平。
所述第二隔离区Ⅱ的层间介质层102内形成有通孔111，所述通孔111由所述栅极结构200、层间介质层102和第二隔离区Ⅱ的基底围成。
本实施例中，所述通孔11露出所述隔离层101。
需要说明的是，所述通孔111的深宽比不宜过小，也不宜过大。如果深宽比过小，在所述通孔111的深度一定的情况下，所述通孔111的开口尺寸过大，容易导致所述通孔111的开口不易被所述覆盖层310密封；如果深宽比过大，则容易出现所述通孔111的开口尺寸过小的问题，相应会增大形成所述通孔111的工艺难度、降低所述通孔111的形成质量，且容易出现相邻器件单元区Ⅲ的栅极结构200相连的问题。为此，本实施例中，所述通孔111的深宽比为10至18。其中，基于上述分析，可根据层间介质层102的厚度以及第二隔离区Ⅱ的空间尺寸，合理调节所述通孔111的深宽比。
所述覆盖层310覆盖所述层间介质层102和栅极结构200，且密封所述通孔111，所述层间介质层102、栅极结构200和覆盖层310围成空气隙111a。
后续制程还包括：依次刻蚀所述第一隔离区Ⅰ的覆盖层310、栅极结构200以及部分厚度的基底，形成位于所述层间介质层102和基底内的通槽；所述覆盖层310密封所述通孔111形成空气隙，与采用填充材料(例如：旋涂碳层材料)先填充满所述通孔再进行刻蚀的方案相比，通过形成空气隙的方式，各区域的覆盖层310厚度相接近，后续刻蚀所述第一隔离区Ⅰ的栅极结构200后，能够避免通孔111中残留过多填充材料的问题，这有利于避免去除所述第一隔离区Ⅰ的栅极结构200后出现通孔111底部的基底还未被暴露的问题，从而在继续刻蚀部分厚度基底的过程中，使得位于所述第一隔离区Ⅰ和第二隔离区Ⅱ交叉区域的通孔111底部的基底也能够被刻蚀，进而使得所述通槽中位于所述第一隔离区Ⅰ和第二隔离区Ⅱ交叉区域的部分的深度能够满足工艺需求，以提高SDB隔离结构的隔离效果，相应有利于改善漏电流问题，使器件性能得到提升。而且，所述覆盖层310还用于为后续形成掩膜层提供工艺平台，所述掩膜层用于作为形成所述通槽的刻蚀掩膜。
其中，所述通孔111由所述栅极结构200、层间介质层102和第二隔离区Ⅱ的基底围成，所述通孔111的深宽比通常较大，因此，易于使所述覆盖层310仅密封所述通孔111顶部。
本实施例中，所述覆盖层310的材料为聚合物。形成聚合物的工艺较为简单，且聚合物易于被刻蚀或去除，去除聚合物的工艺对栅极结构200、层间介质层102和隔离层101的损伤较小，因此，所述覆盖层310的形成对现有制程的影响较小，降低了工艺复杂度和工艺风险。
具体地，所述聚合物为C-F聚合物。该类型的聚合物通过碳氟基气体形成，碳氟基气体是刻蚀工艺中常用的反应气体，因此，可采用现有的资源形成所述覆盖层310，降低了工艺复杂度。
在其他实施例中，所述覆盖层的材料还可以为氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅等介电材料。上述材料是半导体制造工艺中常用的介电材料，工艺兼容性较高，且后续去除所述覆盖层的工艺对所述栅极结构和层间介质层的损伤也较小。
需要说明的是，位于栅极结构200上的覆盖层310厚度T(如图12所示)不宜过小，也不宜过大。如果厚度T过小，则所述覆盖层310难以密封通孔111，从而容易导致后续形成的材料层填入该通孔111内，后续刻蚀第一隔离区Ⅰ的栅极结构200后，第一隔离区Ⅰ和第二隔离区Ⅱ交叉区域的通孔111底部的基底可能未露出，从而影响位于所述交叉区域的通槽深度；如果厚度T过大，则相应会增加后续刻蚀所述覆盖层310或去除所述覆盖层310的工艺难度。为此，本实施例中，位于所述栅极结构200上的覆盖层310厚度T为
Figure BDA0002008377100000161
至
Figure BDA0002008377100000162
还需要说明的是，当所述覆盖层310还位于部分通孔111中时，所述通孔111顶部至空气隙111a顶部的距离不宜过大，否则后续刻蚀所述栅极结构200后，位于所述第一隔离区Ⅰ和第二隔离区Ⅱ交叉区域的通孔111中可能仍剩余有部分厚度的覆盖层310，从而导致后续通槽中位于所述交叉区域的部分的深度无法满足工艺需求。为此，本实施例中，所述通孔111顶部至空气隙111a顶部的距离至多
Figure BDA0002008377100000171
其中，所述距离指的是：位于所述通孔111中的覆盖层310的最大厚度。
本实施例所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (18)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底上形成有初始栅极结构，所述初始栅极结构露出的基底上形成有层间介质层，所述层间介质层露出所述初始栅极结构的顶部，所述基底包括纵横交叉的第一隔离区和第二隔离区、以及由所述第一隔离区和第二隔离区围成的器件单元区，所述初始栅极结构的延伸方向与所述第一隔离区的延伸方向相同；
刻蚀去除所述第二隔离区的初始栅极结构，在所述层间介质层内形成露出所述基底的通孔，剩余初始栅极结构作为栅极结构；
形成所述通孔后，在所述层间介质层和栅极结构上形成覆盖层，所述覆盖层密封所述通孔形成空气隙；
依次刻蚀所述第一隔离区的覆盖层、栅极结构以及部分厚度的基底，形成位于所述层间介质层和基底内的通槽；
形成所述通槽后，去除剩余所述覆盖层；
去除剩余所述覆盖层后，在所述通槽和通孔中形成隔离结构。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，采用等离子体干法刻蚀工艺形成聚合物层，用于作为所述覆盖层。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述等离子体干法刻蚀工艺的反应气体包括碳氟基气体。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，所述碳氟基气体包括CF4、C3F8、C4F8、C4F6、C5F8、CH2F2和C5F10中的一种或多种。
5.如权利要求3所述的半导体结构的形成方法，其特征在于，所述等离子体干法刻蚀工艺的参数包括：所述碳氟基气体的气体流量为10sccm至200sccm，射频功率为100W至1200W。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述覆盖层的步骤中，位于所述栅极结构上的覆盖层厚度为
Figure FDA0002008377090000021
至
Figure FDA0002008377090000022
7.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述通孔的步骤中，所述通孔的深宽比为10至18。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述覆盖层的步骤中，所述通孔顶部至所述空气隙顶部的距离至多为
Figure FDA0002008377090000023
9.如权利要求1所述的半导体结构的形成方法，其特征在于，采用灰化或湿法刻蚀工艺，去除剩余所述覆盖层。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述通槽的步骤包括：在所述覆盖层上形成平坦化层；
在所述平坦化层上形成掩膜层，所述掩膜层露出所述第一隔离区的平坦化层；
以所述掩膜层为掩膜，依次刻蚀所述平坦化层、覆盖层、栅极结构和部分厚度的基底。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述基底包括衬底、以及凸出于所述器件单元区和第一隔离区衬底的鳍部；
形成所述通槽的步骤中，所述通槽底面与所述衬底顶面齐平，或者低于所述衬底顶面。
12.一种半导体结构，其特征在于，包括：
基底，所述基底包括纵横交叉的第一隔离区和第二隔离区、以及由所述第一隔离区和第二隔离区围成的器件单元区；
栅极结构，位于所述器件单元区和第一隔离区的基底上，所述栅极结构的延伸方向与所述第一隔离区的延伸方向相同；
层间介质层，位于所述栅极结构露出的基底上，所述层间介质层露出所述栅极结构的顶部；
通孔，位于所述层间介质层内，所述通孔由所述栅极结构、层间介质层和第二隔离区的基底围成；
覆盖层，位于所述层间介质层和栅极结构上，所述覆盖层密封所述通孔，所述层间介质层、栅极结构和覆盖层围成空气隙。
13.如权利要求12所述的半导体结构，其特征在于，所述覆盖层的材料为聚合物。
14.如权利要求13所述的半导体结构，其特征在于，所述聚合物为C-F聚合物。
15.如权利要求12所述的半导体结构，其特征在于，位于所述栅极结构上的覆盖层厚度为
Figure FDA0002008377090000031
至
Figure FDA0002008377090000032
16.如权利要求12所述的半导体结构，其特征在于，所述通孔的深宽比为10至18。
17.如权利要求12所述的半导体结构，其特征在于，所述通孔顶部至所述空气隙顶部的距离至多为
Figure FDA0002008377090000033
18.如权利要求12所述的半导体结构，其特征在于，所述基底包括衬底、以及凸出于所述器件单元区和第一隔离区衬底的鳍部。
CN201910236550.6A 2019-03-27 2019-03-27 半导体结构及其形成方法 Active CN111755334B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910236550.6A CN111755334B (zh) 2019-03-27 2019-03-27 半导体结构及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910236550.6A CN111755334B (zh) 2019-03-27 2019-03-27 半导体结构及其形成方法

Publications (2)

Publication Number Publication Date
CN111755334A CN111755334A (zh) 2020-10-09
CN111755334B true CN111755334B (zh) 2023-05-05

Family

ID=72671503

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910236550.6A Active CN111755334B (zh) 2019-03-27 2019-03-27 半导体结构及其形成方法

Country Status (1)

Country Link
CN (1) CN111755334B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112967997B (zh) * 2021-02-02 2024-09-17 长江存储科技有限责任公司 后段金属填充方法、填充器件、存储器件及半导体器件

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105655286A (zh) * 2016-02-04 2016-06-08 上海华虹宏力半导体制造有限公司 半导体结构的形成方法
CN107731738A (zh) * 2016-08-12 2018-02-23 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
US10090402B1 (en) * 2017-07-25 2018-10-02 Globalfoundries Inc. Methods of forming field effect transistors (FETS) with gate cut isolation regions between replacement metal gates
CN109148278A (zh) * 2017-06-15 2019-01-04 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090159966A1 (en) * 2007-12-20 2009-06-25 Chih-Jen Huang High voltage semiconductor device, method of fabricating the same, and method of fabricating the same and a low voltage semiconductor device together on a substrate

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105655286A (zh) * 2016-02-04 2016-06-08 上海华虹宏力半导体制造有限公司 半导体结构的形成方法
CN107731738A (zh) * 2016-08-12 2018-02-23 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN109148278A (zh) * 2017-06-15 2019-01-04 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10090402B1 (en) * 2017-07-25 2018-10-02 Globalfoundries Inc. Methods of forming field effect transistors (FETS) with gate cut isolation regions between replacement metal gates

Also Published As

Publication number Publication date
CN111755334A (zh) 2020-10-09

Similar Documents

Publication Publication Date Title
KR102408588B1 (ko) 공극에 의한 커팅 금속 게이트 재충전
KR100604816B1 (ko) 집적 회로 소자 리세스 트랜지스터의 제조 방법 및 이에의해 제조된 집적회로 소자 리세스 트랜지스터
CN113594039B (zh) 半导体结构及其形成方法
US9865709B2 (en) Selectively deposited spacer film for metal gate sidewall protection
CN111129152B (zh) 沟槽mosfet结构及其制造方法
US11742414B2 (en) Semiconductor device with fins
CN110896026A (zh) 沟槽型mosfet结构及其制造方法
CN111755334B (zh) 半导体结构及其形成方法
CN111613583A (zh) 半导体器件及其形成方法
CN112582260B (zh) 沟槽型mosfet及其制造方法
CN111863723B (zh) 半导体结构及其形成方法
CN210040207U (zh) 一种中高压的构槽式功率金氧半场效晶体管的结构
CN112713088B (zh) 半导体结构及其形成方法
CN112117192B (zh) 半导体结构的形成方法
CN109860308B (zh) 一种中高压的沟槽式功率金氧半场效晶体管的结构与制造方法
KR20210141312A (ko) 반도체 디바이스 및 방법
CN109087890B (zh) 一种半导体器件及其制造方法、电子装置
CN113113310B (zh) 半导体器件及其形成方法
CN113745162B (zh) 半导体结构及其形成方法
CN113838806B (zh) 半导体结构及其形成方法
CN113871352B (zh) 半导体结构的制作方法
US20230093835A1 (en) Semiconductor structure and fabrication method thereof
US20230145694A1 (en) Process Loading Remediation
KR20040070828A (ko) 소자 분리막 형성 방법과 이를 이용한 게이트 전극 형성방법
KR20030000127A (ko) 반도체소자의 제조방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant