CN105655286A - 半导体结构的形成方法 - Google Patents

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CN105655286A CN201610081038.5A CN201610081038A CN105655286A CN 105655286 A CN105655286 A CN 105655286A CN 201610081038 A CN201610081038 A CN 201610081038A CN 105655286 A CN105655286 A CN 105655286A
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沈思杰
张怡
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Abstract

一种半导体结构的形成方法，包括：提供衬底，包括用于形成核心存储电路的第一区域；依次在衬底上形成栅电极膜和初始硬掩膜；采用第一刻蚀工艺，刻蚀初始硬掩膜，在第一区域形成贯穿初始硬掩膜的第一开口；在第一开口中填充牺牲层；采用第二刻蚀工艺，刻蚀牺牲层和第一开口底部的衬底，在第一区域衬底内形成第一沟槽；在第一沟槽内形成第一隔离结构。本发明先在第一区域形成贯穿初始硬掩膜的第一开口，再在第一开口中填充牺牲层，形成第一沟槽时，沿第一开口先刻蚀牺牲层再刻蚀衬底，因此可以获得深度较小的第一沟槽以降低第一沟槽的深宽比，避免在第一隔离结构内产生空隙，从而提高第一隔离结构的形成质量，进而提高半导体器件的电学性能。

Description

半导体结构的形成方法
技术领域
本发明涉及半导体领域，尤其涉及一种半导体结构的形成方法。
背景技术
随着集成电路高密度的发展趋势，构成电路的器件更紧密地放置在芯片中以适应芯片的可用空间。相应地，半导体衬底单位面积上有源器件的密度不断增加，因此器件之间的有效绝缘隔离变得更加重要。
浅沟槽隔离(ShallowTrenchIsolation，STI)技术具有良好的隔离效果(例如：工艺隔离效果和电性隔离效果)，浅沟槽隔离技术还具有减少占用晶圆表面的面积、增加器件的集成度等优点。因此，随着集成电路尺寸的减小，器件之间的隔离现主要采用浅沟槽隔离结构。
但是，现有技术的浅沟槽隔离结构容易引起半导体器件的电学性能的降低。
发明内容
本发明解决的问题是提供一种半导体结构的形成方法，优化半导体器件的电学性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括如下步骤：提供衬底，包括用于形成核心存储电路的第一区域和用于形成外围电路的第二区域；在所述衬底上形成栅电极膜；在所述栅电极膜表面形成初始硬掩膜；采用第一刻蚀工艺，刻蚀所述初始硬掩膜，形成硬掩膜并形成贯穿所述初始硬掩膜的开口，所述开口包括位于所述第一区域的第一开口，以及位于所述第二区域的第二开口，所述第一开口的线宽小于所述第二开口的线宽；在所述第一开口中填充牺牲层；采用第二刻蚀工艺，刻蚀所述牺牲层和所述第一开口底部的所述衬底，并沿所述第二开口刻蚀所述衬底，分别在所述第一区域衬底内形成第一沟槽、在所述第二区域衬底内形成第二沟槽，所述第一沟槽的深度小于所述第二沟槽的深度；在所述第一沟槽内形成第一隔离结构，在所述第二沟槽内形成第二隔离结构。
可选的，所述硬掩膜的材料为氮化硅。
可选的，形成贯穿所述初始硬掩膜的开口的步骤中，所述第一刻蚀工艺还刻蚀去除部分所述栅电极膜，形成的开口还位于所述栅电极膜的部分深度内；或者，所述第一刻蚀工艺还刻蚀所述栅电极膜，形成的开口还贯穿所述栅电极膜。
可选的，所述牺牲层的材料为氧化硅。
可选的，所述牺牲层的厚度为至
可选的，在所述第一开口中填充牺牲层的步骤中，所述牺牲层还覆盖于所述第二开口的侧壁表面和底部表面；所述形成方法还包括：在所述第二刻蚀工艺之前，去除所述第二开口内的牺牲层。
可选的，在所述第一开口内填充牺牲层的工艺为化学气相沉积工艺。
可选的，所述第一沟槽的深度为至所述第二沟槽的深度为至
可选的，所述第一刻蚀工艺为等离子体干法刻蚀工艺；所述等离子体干法刻蚀工艺的工艺参数包括：刻蚀气体为CF4和CH2F2，刻蚀气体的气体流量为100sccm至110sccm，压强为10mtorr至15mtorr，刻蚀功率为500W至600W，刻蚀时间为10s至14s。
可选的，所述第二刻蚀工艺为等离子体干法刻蚀工艺；所述等离子体干法刻蚀工艺的工艺参数包括：刻蚀气体为HBr，刻蚀气体的气体流量为100sccm至120sccm，压强为15mtorr至18mtorr，刻蚀功率为550W至650W，刻蚀时间为60s至70s。
与现有技术相比，本发明的技术方案具有以下优点：
本发明先在第一区域形成贯穿初始硬掩膜的第一开口，在第二区域形成贯穿初始硬掩膜的第二开口，再在所述第一开口中填充牺牲层，形成所述第一沟槽和第二沟槽的刻蚀工艺过程中，沿所述第一开口先刻蚀所述牺牲层再刻蚀所述衬底，因此，在所述第一区域衬底内形成第一沟槽、在所述第二区域衬底内形成第二沟槽后，可以获得深度较小的第一沟槽以降低所述第一沟槽的深宽比，避免第一隔离结构在形成过程中产生空隙，从而提高所述第一隔离结构的形成质量，进而提高半导体器件的电学性能。
可选方案中，深度较小的第一沟槽对半导体器件电学性能的影响较小，具有工艺兼容性。
附图说明
图1和图2是现有技术半导体结构的形成方法一实施例对应的结构示意图；
图3至图10是本发明半导体结构的形成方法一实施例对应的结构示意图。
具体实施方式
由背景技术可知，现有技术的浅沟槽隔离结构容易引起半导体器件的电学性能的降低。分析其原因在于：
如图1所示，现有快闪存储器的衬底100包括核心区Ⅰ和外围区Ⅱ，核心区Ⅰ用于形成特征尺寸较小的器件，外围区Ⅱ用于形成特征尺寸较大的器件。其中，核心区Ⅰ相邻器件的栅电极层110之间的距离较小，而外围区Ⅱ相邻器件的栅电极层110之间的距离较大，也就是说，核心区Ⅰ相邻两栅电极层110之间的浅沟槽121的线宽L1，小于外围区Ⅱ相邻两栅电极层110之间的浅沟槽122的线宽L2。但现有技术核心区Ⅰ的浅沟槽121与外围区Ⅱ的浅沟槽122具有相同深度H，因此，所述核心区Ⅰ浅沟槽121的深宽比(即浅沟槽121的深度H与线宽L1的比值)较大。
如图2所示，由于所述核心区Ⅰ浅沟槽121(如图1所示)的深宽比较大，当向所述核心区Ⅰ浅沟槽121和外围区Ⅱ浅沟槽122(如图1所示)内填充隔离材料时，所述核心区Ⅰ浅沟槽121内还未填满所述隔离材料，所述核心区Ⅰ浅沟槽121顶部的隔离材料已经闭合，导致所述核心区Ⅰ浅沟槽121内的隔离材料具有空隙140，后续对隔离材料进行研磨形成核心区隔离结构时后，所述空隙140依旧存在于所述核心区Ⅰ隔离结构中，或者，经过研磨工艺后所述空隙140被暴露而在所述核心区Ⅰ隔离结构表面形成凹陷，从而影响所述核心区Ⅰ隔离结构的隔离效果，进而容易引起半导体器件的电学性能的降低的问题。
为了解决所述技术问题，本发明提供一种闪存结构的制造方法，包括：提供衬底，包括用于形成核心存储电路的第一区域和用于形成外围电路的第二区域；在所述衬底上形成栅电极膜；在所述栅电极膜表面形成初始硬掩膜；采用第一刻蚀工艺，刻蚀所述初始硬掩膜，形成硬掩膜并形成贯穿所述初始硬掩膜的开口，所述开口包括位于所述第一区域的第一开口，以及位于所述第二区域的第二开口，所述第一开口的线宽小于所述第二开口的线宽；在所述第一开口中填充牺牲层；采用第二刻蚀工艺，刻蚀所述牺牲层和所述第一开口底部的所述衬底，并沿所述第二开口刻蚀所述衬底，分别在所述第一区域衬底内形成第一沟槽、在所述第二区域衬底内形成第二沟槽，所述第一沟槽的深度小于所述第二沟槽的深度；在所述第一沟槽内形成第一隔离结构，在所述第二沟槽内形成第二隔离结构。
本发明先在第一区域形成贯穿初始硬掩膜的第一开口，在第二区域形成贯穿初始硬掩膜的第二开口，再在所述第一开口中填充牺牲层，形成所述第一沟槽和第二沟槽的刻蚀工艺过程中，沿所述第一开口先刻蚀所述牺牲层再刻蚀所述衬底，因此，在所述第一区域衬底内形成第一沟槽、在所述第二区域衬底内形成第二沟槽后，可以获得深度较小的第一沟槽以降低所述第一沟槽的深宽比，避免第一隔离结构在形成过程中产生空隙，从而提高所述第一隔离结构的形成质量，进而提高半导体器件的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图10是本发明半导体结构的形成方法一实施例对应的结构示意图。
参考图3，提供衬底200，包括用于形成核心存储电路的第一区域Ⅰ和用于形成外围电路的第二区域Ⅱ。
所述衬底200的材料可以为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底200还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。本实施例中，所述衬底200为硅衬底。
参考图4，在所述衬底200上形成栅电极膜210。
所述栅电极膜210为后续形成栅电极层提供工艺基础。
本实施例中，所述栅电极膜210的材料为多晶硅。
继续参考图4，在所述栅电极膜210表面形成初始硬掩膜220。
所述初始硬掩膜220的材料可以为氮化硅、氧化硅、氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅。本实施例中，所述初始硬掩膜220的材料为氮化硅。
需要说明的是，形成所述初始硬掩膜220后，还包括：在所述初始硬掩膜220表面形成图形化的掩膜层230。
所述图形化的掩膜层230作为后续图形化所述初始硬掩膜220的刻蚀掩膜层，所述图形化的掩膜层230还作为后续在所述衬底200内形成沟槽的刻蚀掩膜层。
所述图形化的掩膜层230的材料可以为光刻胶、氮化硅、氧化硅、氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅。本实施例中，所述图形化的掩膜层230的材料为氧化硅。
在另一实施例中，形成所述初始硬掩膜后，还包括：在所述初始硬掩膜表面形成掩膜材料层，在所述掩膜材料层表面形成图形化的光刻胶层。所述图形化的光刻胶层作为后续图形化所述掩膜材料层和初始硬掩膜的刻蚀掩膜层。
参考图5，采用第一刻蚀工艺，刻蚀所述初始硬掩膜220(如图4所示)，形成硬掩膜221并形成贯穿所述初始硬掩膜220的开口，所述开口包括位于所述第一区域Ⅰ的第一开口241，以及位于所述第二区域Ⅱ的第二开口242，所述第一开口241的线宽M1小于所述第二开口242的线宽M2。
所述第一开口241和第二开口242为后续形成第一沟槽和第二沟槽提供工艺基础；所述硬掩膜221用于在后续进行平坦化工艺时起到停止层的作用，所述硬掩膜221还能够起到保护所述栅电极膜210顶部的作用。
所述硬掩膜221的材料可以为氮化硅、氧化硅、氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅。本实施例中，所述初始硬掩膜220的材料为氮化硅，相应的，所述硬掩膜221的材料为氮化硅。
本实施例中，所述第一开口241和第二开口242贯穿所述初始硬掩膜220并露出所述栅电极膜210表面。
具体地，形成所述硬掩膜221并形成贯穿所述初始硬掩膜220的开口的步骤包括：以所述图形化的掩膜层230为掩膜刻蚀所述初始硬掩膜220，在所述栅电极膜210表面形成图形化的硬掩膜221，并在所述第一区域Ⅰ形成贯穿所述初始硬掩膜220的第一开口241，在所述第二区域Ⅱ形成贯穿所述初始硬掩膜220的第二开口242。
本实施例中，所述图形化的掩膜层230的材料为氧化硅，形成所述第一开口241和第二开口242后，保留所述图形化的掩膜层230。在其他实施例中，所述图形化的掩膜层的材料还可以为光刻胶，形成所述第一开口和第二开口后，去除所述图形化的掩膜层。
在另一实施例中，形成所述硬掩膜并形成贯穿所述初始硬掩膜的开口的步骤包括：在所述初始硬掩膜表面形成掩膜材料层，在所述掩膜材料层表面形成图形化的光刻胶层；以所述图形化的光刻胶层为掩膜，依次刻蚀所述掩膜材料层和初始硬掩膜，形成图形化的掩膜层和硬掩膜；去除所光刻胶层。
本实施例中，所述第一刻蚀工艺为等离子体干法刻蚀工艺。所述等离子体干法刻蚀工艺的工艺参数包括：刻蚀气体为CF4和CH2F2，刻蚀气体的气体流量为100sccm至110sccm，压强为10mtorr至15mtorr，刻蚀功率为500W至600W，刻蚀时间为10s至14s。
需要说明的是，所述第一区域Ⅰ为核心区，用于形成特征尺寸较小的器件，所述第二区域Ⅱ为外围区，用于形成特征尺寸较大的器件。因此，所述第一区域Ⅰ相邻栅电极层之间的距离较小，而外围区Ⅱ相邻栅电极层之间的距离较大，也就是说，所述第一线宽M1小于所述第二线宽M2。
还需要说明的是，形成贯穿所述初始硬掩膜220的开口的步骤中，所述第一刻蚀工艺还可以刻蚀去除部分所述栅电极膜210，使形成的所述开口位于所述栅电极膜210的部分深度内；或者，所述第一刻蚀工艺还可以刻蚀所述栅电极膜210，使形成的所述开口贯穿所述栅电极膜210并暴露出所述衬底200表面。
结合参考图6和图7，在所述第一开口241(如图5所示)中填充牺牲层250。
所述牺牲层250作为后续在第一区域Ⅰ的衬底200内形成第一沟槽的刻蚀缓冲层。
后续沿所述第一开口241刻蚀所述衬底200形成第一沟槽，沿所述第二开口242(如图6所示)刻蚀所述衬底200形成第二沟槽。因此，通过在所述第一开口241中填充所述牺牲层250，形成所述第一沟槽的步骤中，先沿所述第一开口241刻蚀所述牺牲层250，再沿所述第一开口241刻蚀所述衬底200，而形成所述第二沟槽的步骤中，沿所述第二开口242刻蚀所述衬底200，因此，最终形成的第一沟槽的深度小于第二沟槽的深度。
如图6所示，需要说明的是，在所述第一开口241中填充牺牲层250的步骤中，所述牺牲层250还覆盖于所述第二开口242的侧壁表面和底部表面。
如图7所示，还需要说明的是，在所述第一开口241中填充牺牲层250后，在进行后续的刻蚀工艺之前，所述形成方法还包括：去除所述第二开口242内的牺牲层250。
本实施例中，填充所述牺牲层250的工艺为化学气相沉积工艺；去除所述第二开口242内的牺牲层250的工艺为湿法刻蚀工艺，所述湿法刻蚀工艺采用的刻蚀溶液为氢氟酸溶液。
需要说明的是，由于所述第一开口241的第一线宽M1(如图5所示)小于所述第二开口242的第二线宽M2(如图5所示)且所述第一开口241的深度与所述第二开口242的深度相等，因此，向所述第一开口241和第二开口242内填充牺牲层250后，第一区域Ⅰ的所述牺牲层250填充满所述第一开口241，而第二区域Ⅱ的所述牺牲层250形成于所述第二开口242的侧壁和底部表面。
还需要说明的是，所述牺牲层250是易于被去除的材料，此外，为了避免湿法刻蚀所述牺牲层250时对所述硬掩膜221和栅电极膜210造成损耗，所述牺牲层250的材料与所述硬掩膜221和栅电极膜210的材料不同。本实施例中，所述牺牲层250的材料为氧化硅。
还需要说明的是，所述牺牲层250的厚度不宜过厚，也不宜过薄。如果所述牺牲层250的厚度过厚，刻蚀去除所述牺牲层250的工艺时间较长，因此，容易导致形成第一沟槽后，第二沟槽的深度过深，或者，第二沟槽的深度满足目标深度值时，所述第一沟槽的深度过浅或所述牺牲层250还未被刻蚀去除；当所述牺牲层250的厚度过薄时，容易导致所述第二沟槽的深度满足目标深度值时所述第一沟槽的深度过深。为此，本实施例中，所述牺牲层250的厚度为至
参考图8，采用第二刻蚀工艺，刻蚀所述牺牲层250(如图7所示)和所述第一开口241(如图5所示)底部的所述衬底200，并沿所述第二开口242(如图7所示)刻蚀所述衬底200，分别在所述第一区域Ⅰ衬底200内形成第一沟槽261、在所述第二区域Ⅱ衬底200内形成第二沟槽262，所述第一沟槽261的深度J1小于所述第二沟槽262的深度J2。
所述第一沟槽261为后续形成第一隔离结构提供空间位置，所述第二沟槽262为后续形成第二隔离结构提供空间位置。
本实施例中，所述第一沟槽261的深度为至所述第二沟槽262的深度为至
本实施例中，所述第二刻蚀工艺为等离子体干法刻蚀工艺。所述等离子体干法刻蚀工艺的工艺参数包括：刻蚀气体为HBr，刻蚀气体的气体流量为100sccm至120sccm，压强为15mtorr至18mtorr，刻蚀功率为550W至650W，刻蚀时间为60s至70s。
本实施例中，所述第一沟槽251和第二初始沟槽252在同一道刻蚀工艺中形成。
具体地，形成所述第一沟槽251和第二初始沟槽252的步骤包括：以所述图形化的掩膜层230为掩膜，沿所述第一开口241(如图5所示)刻蚀所述牺牲层250、栅电极膜210(如图7所示)以及衬底200，在所述第一区域Ⅰ衬底200内形成第一沟槽261并在所述衬底200表面形成栅电极层211，沿所述第二开口242(如图7所示)刻蚀所述栅电极膜210和衬底200，在所述第二区域Ⅱ衬底200内形成第二沟槽262并在所述衬底200表面形成栅电极层211。
需要说明的是，所述第一开口241的第一线宽M1(如图5所示)小于所述第二开口242的第二线宽M2(如图5所示)，相应的，所述第一沟槽261的第一线宽N1小于所述第二沟槽262的第二线宽N2。
本实施例中，所述第一沟槽261的第一线宽N1为至相应的，所述第一沟槽261的深宽比(即所述第一沟槽261的深度J1与第一线宽N1的比例)为2:1至2:2.4。
需要说明的是，所述第一沟槽261的第一线宽N1小于所述第二沟槽262的第二线宽N2，如果所述第一沟槽261的深度J1与所述第二沟槽262的深度J2相同时，所述第一沟槽261的深宽比(即所述第一沟槽261的深度J1与第一线宽N1的比例)为2:6至2:3，所述第一沟槽261的深宽比较大，后续在所述第一沟槽261内填充隔离材料时，容易使所述第一沟槽261内的隔离材料产生空隙，从而影响第一隔离结构的形成质量。
本实施例中，使所述第一沟槽261的深度J1小于所述第二沟槽262的深度J2，将所述第一沟槽261的深宽比控制在2:1至2:2.4的范围内，从而使隔离材料更容易填充满所述第一沟槽261且可以避免空隙的形成；此外，减小所述第一沟槽261的深度J1对半导体器件的电性能影响较小，具有工艺兼容性。
结合参考图9和图10，在所述第一沟槽261(如图8所示)内形成第一隔离结构271(如图10所示)，在所述第二沟槽262(如图8所示)内形成第二隔离结构272(如图10所示)。
具体地，形成所述第一隔离结构271和第二隔离结构272的步骤包括：在所述第一沟槽261和第二沟槽262内填充满隔离材料270(如图9所示)，所述隔离材料270的顶部高于所述掩膜层230的顶部；平坦化所述隔离材料270直至露出所述硬掩膜221表面。
需要说明的是，平坦化所述隔离材料270直至露出所述硬掩膜221表面的步骤中，还去除所述图形化的掩膜层230(如图9所示)。
填充所述隔离材料270的工艺可以为高密度等离子体化学气相沉积(HDPCVD)工艺、亚常压化学气相沉积(SACVD)工艺、高纵宽比(HARP)沉积工艺。本实施例中，采用高密度等离子体化学气相沉积工艺向所述第一沟槽261和第二沟槽262内填充所述隔离材料270。
本实施例中，所述第一隔离结构271和第二隔离结构272的材料为氧化硅，形成所述第一隔离结构271和第二隔离结构272的工艺为高密度等离子体化学气相沉积工艺。
本发明先在第一区域Ⅰ形成贯穿所述图形化的掩膜层230(如图5所示)和初始硬掩膜220(如图4所示)的第一开口241(如图5所示)，在第二区域Ⅱ形成贯穿所述图形化的掩膜层230(如图5所示)和初始硬掩膜220的第二开口242(如图5所示)，再在所述第一开口241中填充牺牲层250(如图7所示)，形成所述第一沟槽261(如图8所示)和第二沟槽262(如图8所示)的刻蚀工艺过程中，沿所述第一开口241先刻蚀所述牺牲层250再刻蚀所述衬底200，因此，在所述第一区域Ⅰ衬底200内形成第一沟槽261、在所述第二区域Ⅱ衬底200内形成第二沟槽262后，可以获得深度较小的第一沟槽261以降低所述第一沟槽261的深宽比，避免第一隔离结构271(如图10所示)在形成过程中产生空隙，从而提高所述第一隔离结构271的形成质量，进而提高半导体器件的电学性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (10)

1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，包括用于形成核心存储电路的第一区域和用于形成外围电路的第二区域；
在所述衬底上形成栅电极膜；
在所述栅电极膜表面形成初始硬掩膜；
采用第一刻蚀工艺，刻蚀所述初始硬掩膜，形成硬掩膜并形成贯穿所述初始硬掩膜的开口，所述开口包括位于所述第一区域的第一开口，以及位于所述第二区域的第二开口，所述第一开口的线宽小于所述第二开口的线宽；
在所述第一开口中填充牺牲层；
采用第二刻蚀工艺，刻蚀所述牺牲层和所述第一开口底部的所述衬底，并沿所述第二开口刻蚀所述衬底，分别在所述第一区域衬底内形成第一沟槽、在所述第二区域衬底内形成第二沟槽，所述第一沟槽的深度小于所述第二沟槽的深度；
在所述第一沟槽内形成第一隔离结构，在所述第二沟槽内形成第二隔离结构。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述硬掩膜的材料为氮化硅。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，形成贯穿所述初始硬掩膜的开口的步骤中，所述第一刻蚀工艺还刻蚀去除部分所述栅电极膜，形成的开口还位于所述栅电极膜的部分深度内；或者，所述第一刻蚀工艺还刻蚀所述栅电极膜，形成的开口还贯穿所述栅电极膜。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述牺牲层的材料为氧化硅。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述牺牲层的厚度为至
6.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述第一开口中填充牺牲层的步骤中，所述牺牲层还覆盖于所述第二开口的侧壁表面和底部表面；
所述形成方法还包括：在所述第二刻蚀工艺之前，去除所述第二开口内的牺牲层。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述第一开口内填充牺牲层的工艺为化学气相沉积工艺。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一沟槽的深度为至所述第二沟槽的深度为至
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一刻蚀工艺为等离子体干法刻蚀工艺；
所述等离子体干法刻蚀工艺的工艺参数包括：刻蚀气体为CF4和CH2F2，刻蚀气体的气体流量为100sccm至110sccm，压强为10mtorr至15mtorr，刻蚀功率为500W至600W，刻蚀时间为10s至14s。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二刻蚀工艺为等离子体干法刻蚀工艺；
所述等离子体干法刻蚀工艺的工艺参数包括：刻蚀气体为HBr，刻蚀气体的气体流量为100sccm至120sccm，压强为15mtorr至18mtorr，刻蚀功率为550W至650W，刻蚀时间为60s至70s。
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