CN112420722A - 埋入式栅极结构及半导体存储器的形成方法 - Google Patents
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Abstract
本发明提供的埋入式栅极结构及半导体存储器的形成方法包括如下步骤：提供衬底，所述衬底上具有第一掩膜层；形成多个刻蚀结构于所述第一掩膜层表面，所述刻蚀结构包括分隔层和位于所述分隔层表面的第二掩膜层，所述第二掩膜层中具有暴露所述分隔层的第一沟槽，相邻所述刻蚀结构之间具有暴露所述第一掩膜层的第二沟槽；同时沿所述第一沟槽和所述第二沟槽刻蚀所述衬底，形成与所述第一沟槽对应的栅极槽、并同时形成与所述第二沟槽对应的第一隔离槽于所述衬底中，且所述第一隔离槽的深度大于所述栅极槽。本发明极大的简化了埋入式栅极结构的制造工艺，提高了半导体的生产效率，降低了半导体制造成本。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种埋入式栅极结构及半导体存储器的形成方法。
背景技术
动态随机存储器(Dynamic Random Access Memory，DRAM)是计算机等电子设备中常用的半导体装置，其由多个存储单元构成，每个存储单元通常包括晶体管和电容器。所述晶体管的栅极与字线电连接、源极与位线电连接、漏极与电容器电连接，字线上的字线电压能够控制晶体管的开启和关闭，从而通过位线能够读取存储在电容器中的数据信息，或者将数据信息写入到电容器中。
随着半导体集成电路器件特征尺寸的不断缩小，DRAM等非易失性存储器的关键尺寸也越来越小，制程工艺越来越复杂，制造成本也越来越高。埋入式栅极(Buried WordLine)结构能够增加半导体制程的工艺集成度，在缩小元件尺寸方面具有明显的优势，因而在半导体器件制造领域得到了广泛的应用。但是，现有的埋入式栅极结构制程工艺还较为复杂，制造成本还较高。
因此，如何简化埋入式栅极结构的制程工艺，降低制造成本，是目前亟待解决的技术问题。
发明内容
本发明提供一种埋入式栅极结构及半导体存储器的形成方法，用于解决现有的埋入式栅极结构制程工艺较为复杂、制造成本较高的问题。
为了解决上述问题，本发明提供了一种埋入式栅极结构的形成方法，包括如下步骤：
提供衬底，所述衬底上具有第一掩膜层；
形成多个刻蚀结构于所述第一掩膜层表面，所述刻蚀结构包括分隔层和位于所述分隔层表面的第二掩膜层，所述第二掩膜层中具有暴露所述分隔层的第一沟槽，相邻所述刻蚀结构之间具有暴露所述第一掩膜层的第二沟槽；
同时沿所述第一沟槽和所述第二沟槽刻蚀所述衬底，形成与所述第一沟槽对应的栅极槽、并同时形成与所述第二沟槽对应的第一隔离槽于所述衬底中，且所述第一隔离槽的深度大于所述栅极槽。
可选的，多个所述刻蚀结构呈阵列排布，在沿平行于所述衬底的第一方向上，相邻所述刻蚀结构之间具有暴露所述第一掩膜层的空隙；
在沿平行于所述衬底的第二方向上，相邻的所述分隔层之间具有所述第二沟槽，所述第二掩膜层中具有沿所述第二方向排列的多个所述第一沟槽，所述第一方向与所述第二方向相交。
可选的，沿所述第一沟槽和所述第二沟槽刻蚀所述衬底的具体步骤包括：
同时沿所述第一沟槽、所述第二沟槽和所述空隙刻蚀所述第一掩膜层和所述衬底，于所述衬底中同时形成与所述第一沟槽对应的所述栅极槽、与所述第二沟槽对应的所述第一隔离槽、以及与所述空隙对应的第二隔离槽。
可选的，还包括如下步骤：
依次沉积所述第一掩膜层、所述分隔层和所述第二掩膜层于所述衬底表面；
刻蚀所述第二掩膜层，形成多个沿所述第一方向排列、且暴露所述分隔层的第一开口；
缩小所述第一开口沿所述第一方向的宽度，形成所述空隙。
可选的，沉积的所述分隔层的厚度为1nm～100nm；
沉积的所述第二掩膜层的厚度为100nm～500nm。
可选的，缩小所述第一开口沿所述第一方向的宽度的具体步骤包括：
沉积介质层于所述第二掩膜层和暴露的所述分隔层表面；
沉积第三掩膜层于所述介质层表面；
刻蚀所述第三掩膜层、所述介质层、所述第二掩膜层和所述分隔层，形成暴露所述第一掩膜层的所述空隙。
可选的，在沿所述第一方向上，所述空隙的宽度为所述第一开口的宽度的1/2。
可选的，沉积的所述介质层的厚度为1nm～50nm；
沉积的所述第三掩膜层的厚度为100nm～500nm。
可选的，所述分隔层的材料与所述介质层不同，所述介质层的材料与所述第三掩膜层、所述第二掩膜层均不同，所述第二掩膜层的材料与所述第三掩膜层的材料相同或者不同。
可选的，还包括如下步骤：
刻蚀所述第三掩膜层、所述介质层、所述第二掩膜层和所述分隔层，形成沿所述第一方向交替排列的第一初始刻蚀结构和第二初始刻蚀结构，所述第一初始刻蚀结构包括所述分隔层和位于所述分隔层表面的第二掩膜层，所述第二初始刻蚀结构包括分隔层和位于所述分隔层表面的所述介质层，相邻的所述第一初始刻蚀结构和所述第二初始刻蚀结构之间形成所述空隙。
可选的，形成暴露所述第一掩膜层的所述空隙之后，还包括如下步骤：
沉积第四掩膜层于所述第一初始刻蚀结构、所述第二初始刻蚀结构和暴露的所述第一掩膜层表面；
沉积第五掩膜层于所述第四掩膜层表面；
刻蚀所述第五掩膜层，形成暴露所述第四掩膜层的第二开口和第三开口，在沿所述第二方向上，所述第三开口的宽度大于所述第二开口。
可选的，在沿所述第二方向上，所述第二开口与所述第三开口交替排列。
可选的，在沿所述第二方向上，所述第三开口的宽度比所述第二开口大10nm～50nm。
可选的，所述第一掩膜层、所述第二掩膜层、所述第三掩膜层、所述第四掩膜层、所述第五掩膜层的材料均为非晶碳、氮氧化硅、氮化硅、二氧化硅中的一种或两种以上的组合。
可选的，形成暴露所述第四掩膜层的第二开口和第三开口之后，还包括如下步骤：
沉积介电层于残留的所述第五掩膜层的侧壁表面，所述介电层填充满所述第二开口，在所述第三开口内形成以所述介电层为侧壁且暴露所述第四掩膜层的第四开口；
以所述介电层为掩膜图案刻蚀，去除所述第五掩膜层、所述第四掩膜层、部分所述第三掩膜层和部分所述分隔层，形成所述刻蚀结构。
可选的，沉积介电层于残留的所述第五掩膜层的侧壁表面的具体步骤包括：
沉积介电层于所述第五掩膜层和暴露的所述第四掩膜层表面，所述介电层填充满所述第二开口，所述介电层部分填充所述第三开口；
刻蚀所述介电层，暴露所述第五掩膜层的顶表面，使得残留的所述介电层填充满所述第二开口，在所述第三开口内形成以所述介电层为侧壁且暴露所述第四掩膜层的第四开口。
可选的，在沿所述第二方向上，所述第一沟槽的宽度小于所述第二沟槽。
可选的，形成所述刻蚀结构之后，还包括如下步骤：
刻蚀所述第一掩膜层和所述衬底，于所述衬底中同时形成所述栅极槽、所述第一隔离槽和所述第二隔离槽。
可选的，所述第一隔离槽与所述第二隔离槽的深度相同。
可选的，还包括如下步骤：
填充导电材料于所述栅极槽，形成埋入式栅极结构；
填充绝缘材料于所述第一隔离槽和所述第二隔离槽，形成第一浅沟槽隔离结构和第二浅沟槽隔离结构。
为了解决上述问题，本发明还提供了一种半导体存储器的形成方法，包括如下步骤：
于衬底中形成晶体管，所述晶体管包括源极、漏极以及采用如上述任一项所述的埋入式栅极结构的形成方法形成的埋入式栅极结构；
于所述衬底表面形成电容器，所述电容器与所述源极电连接。
本发明提供的埋入式栅极结构及半导体存储器的形成方法，通过于衬底表面的第一掩膜层之上形成特定的刻蚀结构，利用所述刻蚀结构刻蚀所述衬底，使得通过一步刻蚀就能在所述衬底中能够同时形成栅极槽和第一隔离槽，从而极大的简化了埋入式栅极结构的制造工艺，提高了半导体的生产效率，降低了半导体制造成本。
附图说明
附图1是本发明具体实施方式中埋入式栅极结构的形成方法流程图；
附图2是本发明具体实施方式形成的具有埋入式栅极结构的动态随机存储器的布局示意图；
附图3A、3B、4A、4B、5A、5B、6A、6B、7A、7B、8A、8B、9A、9B、10A、10B均是本发明具体实施方式在形成埋入式栅极结构的过程中主要的工艺截面示意图。
具体实施方式
下面结合附图对本发明提供的埋入式栅极结构及半导体存储器的形成方法的具体实施方式做详细说明。
在现有的动态随机存储器中，用于形成埋入式栅极的栅极槽与用于形成浅沟槽隔离结构(Shallow Trench Isolation，STI)的隔离槽需要分步形成，这就导致了制程工艺复杂度的增加以及制造成本的升高，在一定程度上制约了埋入式栅极结构的发展、应用。
为了简化埋入式栅极结构的制造工序，降低制造成本，本具体实施方式提供了一种埋入式栅极结构的形成方法，附图1是本发明具体实施方式中埋入式栅极结构的形成方法流程图，附图2是本发明具体实施方式形成的具有埋入式栅极结构的动态随机存储器的布局示意图，附图3A、3B、4A、4B、5A、5B、6A、6B、7A、7B、8A、8B、9A、9B、10A、10B均是本发明具体实施方式在形成埋入式栅极结构的过程中主要的工艺截面示意图。本具体实施方式中所述的埋入式栅极结构可以是、但不限于动态随机存储器中的埋入式栅极结构。本具体实施方式提供的埋入式栅极结构的形成方法，包括如下步骤：
步骤S11，提供衬底30，所述衬底30上具有第一掩膜层31。
在本具体实施方式中，所述衬底30可以为Si衬底、Ge衬底、SiGe衬底、SOI(SiliconOn Insulator，绝缘体上硅)或GOI(Germanium On Insulator，绝缘体上锗)等。在本具体实施方式中，所述衬底30优选为硅衬底。所述第一掩膜层31的材料可以是碳基材料，例如非晶碳、含碳的氧化物、含碳的氮氧化物或者含碳的氮化物等；所述第一掩膜层31的材料还可以是任何旋涂式的硬掩膜材料。所述第一掩膜层31的厚度，本领域技术人员可以根据实际需要进行选择，例如所述第一掩膜层31的厚度为100nm～500nm。
步骤S12，形成多个刻蚀结构于所述第一掩膜层31表面，所述刻蚀结构包括分隔层32和位于所述分隔层32表面的第二掩膜层33，所述第二掩膜层33中具有暴露所述分隔层32的第一沟槽21，相邻所述刻蚀结构之间具有暴露所述第一掩膜层31的第二沟槽22，如图9B所示。图9B是沿图2中YY’方向的截面示意图。本具体实施方式中所述的“多个”是指两个以上。
步骤S13，同时沿所述第一沟槽21和所述第二沟槽22刻蚀所述衬底30，形成与所述第一沟槽21对应的栅极槽24、并同时形成与所述第二沟槽22对应的第一隔离槽25于所述衬底30中，且所述第一隔离槽25的深度大于所述栅极槽24，如图10B所示。图10B是沿图2中YY’方向的截面示意图。
具体来说，在所述第一掩膜层31的表面形成图案化的所述刻蚀结构，多个所述刻蚀结构与所述衬底30中的多个有源区(Active Area)一一对应。由于所述第一沟槽21位于所述分隔层32上方，所述第二沟槽22位于所述第一掩膜层31上方，且所述分隔层32位于所述第一掩膜层31表面，因此，所述第二沟槽22的深度大于所述第一沟槽21(所述第一沟槽21与所述第二沟槽22之间的深度差为所述分隔层32的厚度)。在利用所述刻蚀结构中的图案对所述衬底30进行刻蚀时，由于微负载效应，沿所述第一沟槽21的刻蚀速率小于沿所述第二沟槽22的刻蚀速率，因此，沿所述第一沟槽21刻蚀形成的所述栅极槽24的深度小于沿所述第二沟槽22刻蚀形成的所述第一隔离槽25。所述第一隔离槽25用于分隔相邻的所述有源区。
可选的，多个所述刻蚀结构呈阵列排布，在沿平行于所述衬底30的第一方向上，相邻所述刻蚀结构之间具有暴露所述第一掩膜层31的空隙23，如图9A所示；
在沿平行于所述衬底30的第二方向上，相邻的所述分隔层32之间具有所述第二沟槽22，所述第二掩膜层33中具有沿所述第二方向排列的多个所述第一沟槽21，所述第一方向与所述第二方向相交。
可选的，沿所述第一沟槽21和所述第二沟槽22刻蚀所述衬底30的具体步骤包括：
同时沿所述第一沟槽21、所述第二沟槽22和所述空隙23刻蚀所述第一掩膜层31和所述衬底30，于所述衬底30中同时形成与所述第一沟槽21对应的所述栅极槽24、与所述第二沟槽22对应的所述第一隔离槽25、以及与所述空隙23对应的第二隔离槽26，如图10A所示。
所述第一方向与所述第二方向可以为垂直相交，也可以为倾斜相交，例如所述第一方向与所述第二方向之间的夹角为30°～120°。本具体实施方式以图2中的XX’方向为第一方向，YY’方向为第二方向。图9A是沿图2中XX’方向的截面示意图，图10A是沿图2中XX’方向的截面示意图。
具体来说，所述第一隔离槽25用于分隔沿YY’方向排列的相邻的两个所述有源区，所述第二隔离槽26用于分隔沿XX’方向排列的相邻的两个所述有源区。通过同步沿所述第一沟槽21、所述第二沟槽22和所述空隙23刻蚀所述衬底30，可以于所述衬底30中同时形成所述栅极槽24、所述第一隔离槽25和所述第二隔离槽26，从而进一步简化了所述埋入式栅极结构的形成步骤，降低了半导体生产成本。
所述第一隔离槽25和所述第二隔离槽26的深度均应大于所述栅极槽24的深度，所述第一隔离槽25的深度可以大于、小于或者等于所述第二隔离槽26的深度。为了进一步简化制造工序，降低制造成本，可选的，所述第一隔离槽25与所述第二隔离槽26的深度相同。
可选的，于所述衬底30中同时形成所述栅极槽24、所述第一隔离槽25和所述第二隔离槽26之后，还包括如下步骤：
填充导电材料于所述栅极槽24，形成埋入式栅极结构；
填充绝缘材料于所述第一隔离槽25和所述第二隔离槽26，形成第一浅沟槽隔离结构和第二浅沟槽隔离结构。
由于所述第一浅沟槽隔离结构和所述第二浅沟槽隔离结构均用于分隔相邻的所述有源区，因此，可以采用同种材料同时填充所述第一隔离槽25和所述第二隔离槽26，以实现所述第一浅沟槽隔离结构和所述第二浅沟槽隔离结构的同步形成，从而进一步简化动态随机存储器的制造工序。
可选的，所述埋入式栅极结构的形成方法还包括如下步骤：
依次沉积所述第一掩膜层31、所述分隔层32和所述第二掩膜层33于所述衬底30表面；
刻蚀所述第二掩膜层33，形成多个沿所述第一方向排列、且暴露所述分隔层32的第一开口34，如图3A、图3B所示，图3A是沿图2中XX’方向的截面示意图，图3B是沿图2中YY’方向的截面示意图；
缩小所述第一开口34沿所述第一方向的宽度，形成所述空隙23。
所述分隔层32的材料可以是但不限于非晶硅。所述第二掩膜层33的材料可以与所述第一掩膜层31相同或者不同，本领域技术人员可以根据实际需要进行选择。可选的，沉积的所述分隔层32的厚度为1nm～100nm；
沉积的所述第二掩膜层33的厚度为100nm～500nm。
可选的，缩小所述第一开口34沿所述第一方向的宽度的具体步骤包括：
沉积介质层35于所述第二掩膜层33和暴露的所述分隔层32表面；
沉积第三掩膜层36于所述介质层35表面，如图4A、图4B所示，图4A是沿图2中XX’向的截面示意图，图4B是沿图2中YY’方向的截面示意图；
刻蚀所述第三掩膜层36、所述介质层35、所述第二掩膜层33和所述分隔层32，形成暴露所述第一掩膜层31的所述空隙23，如图5A、图5B所示，图5A是沿图2中XX’方向的截面示意图，图5B是沿图2中YY’方向的截面示意图。
具体来说，可以采用化学气相沉积法(Atmospheric Pressure Chemical VaporDeposition，APCVD)、低压化学气相沉积法(Low Pressure Chemical Vapor Deposition，LPCVD)、等离子体增强型化学气相沉积法(Plasma-Enhanced Chemical VaporDeposition，PECVD)、高密度等离子体化学气相沉积法(High-Density plasma ChemicalVapor Deposition，HDP-CVD)、自由基增强型化学气相沉积法(Radical-EnhancedChemical Vapor Deposition，RECVD)、原子层沉积法(Atomic Layer Deposition，ALD)中的任一种方法沉积形成所述介质层35。所述介质层35覆盖所述第二掩膜层33的顶表面、侧壁以及暴露的所述分隔层32的表面。所述介质层35的材料可以是但不限于氧化硅。所述介质层35和所述第三掩膜层36共同填充满所述第一开口34。在沉积所述第三掩膜层36之后，还可以采用化学机械研磨工艺将所述第三掩膜层36背离所述衬底30的表面磨平，以便于后续工艺的实施。
可选的，在沿所述第一方向上，所述空隙23的宽度W2为所述第一开口34的宽度W1的1/2。
可选的，沉积的所述介质层35的厚度为1nm～50nm；
沉积的所述第三掩膜层36的厚度为100nm～500nm。
可选的，所述分隔层32的材料与所述介质层35不同，所述介质层35的材料与所述第三掩膜层36、所述第二掩膜层33均不同，所述第二掩膜层33的材料与所述第三掩膜层36的材料相同或者不同。
可选的，所述埋入式栅极结构的形成方法还包括如下步骤：
刻蚀所述第三掩膜层36、所述介质层35、所述第二掩膜层33和所述分隔层32，形成沿所述第一方向交替排列的第一初始刻蚀结构和第二初始刻蚀结构，所述第一初始刻蚀结构包括所述分隔层32和位于所述分隔层32表面的第二掩膜层33，所述第二初始刻蚀结构包括分隔层32和位于所述分隔层32表面的所述介质层35，相邻的所述第一初始刻蚀结构和所述第二初始刻蚀结构之间形成所述空隙23，如图5A、图5B所示。
具体来说，在完成所述第三掩膜层36的沉积工艺之后，自所述第三掩膜层36开始对如图4A所示的结构进行刻蚀，由于所述第三掩膜层36、所述第二掩膜层33与所述介质层35、所述分隔层32交替叠置，通过控制不同膜层材料之间的刻蚀选择比，使得刻蚀结束后，在沿XX’方向上呈现具有不同高度的掩膜层图案(包括所述第一初始刻蚀结构和所述第二初始刻蚀结构)，如图5A。其过程相当于对原具有所述第一开口34的掩膜层图案进行微缩，使得最终形成的所述空隙23的宽度W2小于所述第一开口34的宽度W1，例如所述空隙23的宽度W2为所述第一开口34的宽度W1的1/2。
可选的，形成暴露所述第一掩膜层31的所述空隙23之后，还包括如下步骤：
沉积第四掩膜层37于所述第一初始刻蚀结构、所述第二初始刻蚀结构和暴露的所述第一掩膜层31表面；
沉积第五掩膜层38于所述第四掩膜层37表面；
刻蚀所述第五掩膜层38，形成暴露所述第四掩膜层37的第二开口41和第三开口42，在沿所述第二方向上，所述第三开口42的宽度W4大于所述第二开口41的宽度W3，如图6A、图6B所示，图6A是沿图2中XX’方向的截面示意图，图6B是沿图2中YY’方向的截面示意图。
可选的，在沿所述第二方向上，所述第二开口41与所述第三开口42交替排列。
可选的，在沿所述第二方向上，所述第三开口42的宽度W4比所述第二开口41的宽度W3大10nm～50nm，从而更好的控制相邻有源区之间的电性隔离效果。
所述第四掩膜层37和所述第五掩膜层38的材料可以与所述第二掩膜层33相同，也可以不同，本领域技术人员可以根据实际需要进行选择。为了进一步降低制造成本，可选的，所述第一掩膜层31、所述第二掩膜层33、所述第三掩膜层36、所述第四掩膜层37、所述第五掩膜层38的材料均为非晶碳、氮氧化硅、氮化硅、二氧化硅中的一种或两种以上的组合。
可选的，形成暴露所述第四掩膜层37的第二开口41和第三开口42之后，还包括如下步骤：
沉积介电层43于残留的所述第五掩膜层38的侧壁表面，所述介电层43填充满所述第二开口41，在所述第三开口42内形成以所述介电层43为侧壁且暴露所述第四掩膜层37的第四开口44，如图8A、图8B所示，图8A是沿图2中XX’方向的截面示意图，图8B是沿图2中YY’方向的截面示意图；
以所述介电层43为掩膜图案刻蚀，去除所述第五掩膜层38、所述第四掩膜层37、部分所述第三掩膜层33和部分所述分隔层32，形成所述刻蚀结构。
在图8B所示的结构中，所述第四开口44对应后续形成的所述刻蚀结构中的所述第二沟槽22，残留的所述第五掩膜层38对应后续形成的所述刻蚀结构中的所述第一沟槽21。
可选的，沉积介电层43于残留的所述第五掩膜层38的侧壁表面的具体步骤包括：
沉积介电层43于所述第五掩膜层38和暴露的所述第四掩膜层37表面，所述介电层43填充满所述第二开口41，所述介电层43部分填充所述第三开口42；
刻蚀所述介电层43，暴露所述第五掩膜层38的顶表面，使得残留的所述介电层43填充满所述第二开口41，在所述第三开口42内形成以所述介电层43为侧壁且暴露所述第四掩膜层37的第四开口44。
可选的，在沿所述第二方向上，所述第一沟槽21的宽度小于所述第二沟槽22。
具体来说，向如图6A、6B所示的结构表面沉积所述介电层43，使得所述介电层43至少填充满所述第二开口41、并覆盖所述第三开口42的表面。由于所述第三开口42的宽度大于所述第二开口41的宽度，因此，在所述介电层43填充满所述第二开口41时，所述第三开口42中未被所述介电层43填充满，如图7A、图7B所示，图7A是沿图2中XX’方向的截面示意图，图7B是沿图2中YY’方向的截面示意图。所述介电层43的材料可以是但不限于氮化硅、二氧化硅。所述介电层43的厚度可以为1nm～50nm。本领域技术人员可以采用CVD、PVD、PECVD、LPCVD等方法形成所述介电层43。
在形成如图7A、图7B所示的结构之后，对所述介电层43进行刻蚀，使得残留的所述介电层43在所述第二开口41内形成介电图案、同时在所述第三开口42的侧壁上形成所述第四开口44的侧壁。此时，形成的所述第四开口44的宽度W5优选大于相邻介电层43之间的所述第五掩膜层38的宽度W6。
之后，以所述介电层43作为掩膜图案实施刻蚀制程，将图形转移至所述分隔层32和所述第二掩膜层33，以形成与所述第四开口44对应的所述第二沟槽22、以及与所述第五掩膜层38对应的所述第一沟槽21，如图9A、图9B所示。由于在沿YY’方向上，所述第四开口44暴露所述第四掩膜层37，在以所述介电层43为掩膜图案向下刻蚀的过程中，通过控制刻蚀选择比以及选择合适的刻蚀截止层，使得所述第二沟槽22的深度大于所述第一沟槽21的深度。本步骤的刻蚀能够定义出所述衬底30中的第一隔离槽25和栅极槽24。
可选的，形成所述刻蚀结构之后，还包括如下步骤：
刻蚀所述第一掩膜层31和所述衬底30，于所述衬底30中同时形成所述栅极槽24、所述第一隔离槽25和所述第二隔离槽26。
具体来说，在形成如图9A、图9B所示的结构之后，使用所述第一掩膜层31作为刻蚀掩膜，使得所述第一沟槽21和所述第二沟槽22进一步向所述衬底30内部延伸。由于在刻蚀过程中，刻蚀气体与所述第一掩膜层31、所述衬底30反应的产物易聚集在宽度相对较窄的所述第一沟槽21内(主要是在所述第一沟槽21的侧壁堆积形成聚合物)，使得沿所述第一沟槽21刻蚀所述衬底30的速度小于沿所述第二沟槽22刻蚀所述衬底30的速度，进而使得最终形成的所述栅极槽24的深度小于所述第一隔离槽25，例如所述第一隔离槽25的深度为所述栅极槽24的深度的1倍～5倍。
不仅如此，本具体实施方式还提供了一种半导体存储器的形成方法。本具体实施方式中所述的半导体存储器可以是但不限于DRAM。所述半导体存储器的形成方法，包括如下步骤：
于衬底中形成晶体管，所述晶体管包括源极、漏极以及采用如上述任一项所述的埋入式栅极结构的形成方法形成的埋入式栅极结构；
于所述衬底表面形成电容器，所述电容器与所述源极电连接。
本具体实施方式提供的埋入式栅极结构及半导体存储器的形成方法，通过于衬底表面的第一掩膜层之上形成特定的刻蚀结构，利用所述刻蚀结构刻蚀所述衬底，使得通过一步刻蚀就能在所述衬底中能够同时形成栅极槽和第一隔离槽，从而极大的简化了埋入式栅极结构的制造工艺，提高了半导体的生产效率，降低了半导体制造成本。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (21)
1.一种埋入式栅极结构的形成方法，其特征在于，包括如下步骤：
提供衬底，所述衬底上具有第一掩膜层；
形成多个刻蚀结构于所述第一掩膜层表面，所述刻蚀结构包括分隔层和位于所述分隔层表面的第二掩膜层，所述第二掩膜层中具有暴露所述分隔层的第一沟槽，相邻所述刻蚀结构之间具有暴露所述第一掩膜层的第二沟槽；
同时沿所述第一沟槽和所述第二沟槽刻蚀所述衬底，形成与所述第一沟槽对应的栅极槽、并同时形成与所述第二沟槽对应的第一隔离槽于所述衬底中，且所述第一隔离槽的深度大于所述栅极槽。
2.根据权利要求1所述的埋入式栅极结构的形成方法，其特征在于，多个所述刻蚀结构呈阵列排布，在沿平行于所述衬底的第一方向上，相邻所述刻蚀结构之间具有暴露所述第一掩膜层的空隙；
在沿平行于所述衬底的第二方向上，相邻的所述分隔层之间具有所述第二沟槽，所述第二掩膜层中具有沿所述第二方向排列的多个所述第一沟槽，所述第一方向与所述第二方向相交。
3.根据权利要求2所述的埋入式栅极结构的形成方法，其特征在于，沿所述第一沟槽和所述第二沟槽刻蚀所述衬底的具体步骤包括：
同时沿所述第一沟槽、所述第二沟槽和所述空隙刻蚀所述第一掩膜层和所述衬底，于所述衬底中同时形成与所述第一沟槽对应的所述栅极槽、与所述第二沟槽对应的所述第一隔离槽、以及与所述空隙对应的第二隔离槽。
4.根据权利要求3所述的埋入式栅极结构的形成方法，其特征在于，还包括如下步骤：
依次沉积所述第一掩膜层、所述分隔层和所述第二掩膜层于所述衬底表面；
刻蚀所述第二掩膜层，形成多个沿所述第一方向排列、且暴露所述分隔层的第一开口；
缩小所述第一开口沿所述第一方向的宽度，形成所述空隙。
5.根据权利要求4所述的埋入式栅极结构的形成方法，其特征在于，沉积的所述分隔层的厚度为1nm～100nm；
沉积的所述第二掩膜层的厚度为100nm～500nm。
6.根据权利要求4所述的埋入式栅极结构的形成方法，其特征在于，缩小所述第一开口沿所述第一方向的宽度的具体步骤包括：
沉积介质层于所述第二掩膜层和暴露的所述分隔层表面；
沉积第三掩膜层于所述介质层表面；
刻蚀所述第三掩膜层、所述介质层、所述第二掩膜层和所述分隔层，形成暴露所述第一掩膜层的所述空隙。
7.根据权利要求6所述的埋入式栅极结构的形成方法，其特征在于，在沿所述第一方向上，所述空隙的宽度为所述第一开口的宽度的1/2。
8.根据权利要求6所述的埋入式栅极结构的形成方法，其特征在于，沉积的所述介质层的厚度为1nm～50nm；
沉积的所述第三掩膜层的厚度为100nm～500nm。
9.根据权利要求6所述的埋入式栅极结构的形成方法，其特征在于，所述分隔层的材料与所述介质层不同，所述介质层的材料与所述第三掩膜层、所述第二掩膜层均不同，所述第二掩膜层的材料与所述第三掩膜层的材料相同或者不同。
10.根据权利要求9所述的埋入式栅极结构的形成方法，其特征在于，还包括如下步骤：
刻蚀所述第三掩膜层、所述介质层、所述第二掩膜层和所述分隔层，形成沿所述第一方向交替排列的第一初始刻蚀结构和第二初始刻蚀结构，所述第一初始刻蚀结构包括所述分隔层和位于所述分隔层表面的第二掩膜层，所述第二初始刻蚀结构包括分隔层和位于所述分隔层表面的所述介质层，相邻的所述第一初始刻蚀结构和所述第二初始刻蚀结构之间形成所述空隙。
11.根据权利要求10所述的埋入式栅极结构的形成方法，其特征在于，形成暴露所述第一掩膜层的所述空隙之后，还包括如下步骤：
沉积第四掩膜层于所述第一初始刻蚀结构、所述第二初始刻蚀结构和暴露的所述第一掩膜层表面；
沉积第五掩膜层于所述第四掩膜层表面；
刻蚀所述第五掩膜层，形成暴露所述第四掩膜层的第二开口和第三开口，在沿所述第二方向上，所述第三开口的宽度大于所述第二开口。
12.根据权利要求11所述的埋入式栅极结构的形成方法，其特征在于，在沿所述第二方向上，所述第二开口与所述第三开口交替排列。
13.根据权利要求11所述的埋入式栅极结构的形成方法，其特征在于，在沿所述第二方向上，所述第三开口的宽度比所述第二开口大10nm～50nm。
14.根据权利要求11所述的埋入式栅极结构的形成方法，其特征在于，所述第一掩膜层、所述第二掩膜层、所述第三掩膜层、所述第四掩膜层、所述第五掩膜层的材料均为非晶碳、氮氧化硅、氮化硅、二氧化硅中的一种或两种以上的组合。
15.根据权利要求12所述的埋入式栅极结构的形成方法，其特征在于，形成暴露所述第四掩膜层的第二开口和第三开口之后，还包括如下步骤：
沉积介电层于残留的所述第五掩膜层的侧壁表面，所述介电层填充满所述第二开口，在所述第三开口内形成以所述介电层为侧壁且暴露所述第四掩膜层的第四开口；
以所述介电层为掩膜图案刻蚀，去除所述第五掩膜层、所述第四掩膜层、部分所述第三掩膜层和部分所述分隔层，形成所述刻蚀结构。
16.根据权利要求15所述的埋入式栅极结构的形成方法，其特征在于，沉积介电层于残留的所述第五掩膜层的侧壁表面的具体步骤包括：
沉积介电层于所述第五掩膜层和暴露的所述第四掩膜层表面，所述介电层填充满所述第二开口，所述介电层部分填充所述第三开口；
刻蚀所述介电层，暴露所述第五掩膜层的顶表面，使得残留的所述介电层填充满所述第二开口，在所述第三开口内形成以所述介电层为侧壁且暴露所述第四掩膜层的第四开口。
17.根据权利要求15所述的埋入式栅极结构的形成方法，其特征在于，在沿所述第二方向上，所述第一沟槽的宽度小于所述第二沟槽。
18.根据权利要求15所述的埋入式栅极结构的形成方法，其特征在于，形成所述刻蚀结构之后，还包括如下步骤：
刻蚀所述第一掩膜层和所述衬底，于所述衬底中同时形成所述栅极槽、所述第一隔离槽和所述第二隔离槽。
19.根据权利要求3所述的埋入式栅极结构的形成方法，其特征在于，所述第一隔离槽与所述第二隔离槽的深度相同。
20.根据权利要求3所述的埋入式栅极结构的形成方法，其特征在于，还包括如下步骤：
填充导电材料于所述栅极槽，形成埋入式栅极结构；
填充绝缘材料于所述第一隔离槽和所述第二隔离槽，形成第一浅沟槽隔离结构和第二浅沟槽隔离结构。
21.一种半导体存储器的形成方法，其特征在于，包括如下步骤：
于衬底中形成晶体管，所述晶体管包括源极、漏极以及采用如权利要求1-20任一项所述的埋入式栅极结构的形成方法形成的埋入式栅极结构；
于所述衬底表面形成电容器，所述电容器与所述源极电连接。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023168778A1 (zh) * | 2022-03-10 | 2023-09-14 | 长鑫存储技术有限公司 | 存储器及其形成方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070205438A1 (en) * | 2006-03-02 | 2007-09-06 | Werner Juengling | Masking process for simultaneously patterning separate regions |
| CN101826485A (zh) * | 2009-03-02 | 2010-09-08 | 中芯国际集成电路制造(上海)有限公司 | 一种双重深度沟槽形成方法 |
| CN102237393A (zh) * | 2010-04-22 | 2011-11-09 | 海力士半导体有限公司 | 半导体器件及其制造方法 |
| CN103579074A (zh) * | 2012-07-20 | 2014-02-12 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| CN105655286A (zh) * | 2016-02-04 | 2016-06-08 | 上海华虹宏力半导体制造有限公司 | 半导体结构的形成方法 |
| CN106158751A (zh) * | 2015-04-09 | 2016-11-23 | 华邦电子股份有限公司 | 动态随机存取存储装置的制造方法 |
-
2019
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Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070205438A1 (en) * | 2006-03-02 | 2007-09-06 | Werner Juengling | Masking process for simultaneously patterning separate regions |
| CN101826485A (zh) * | 2009-03-02 | 2010-09-08 | 中芯国际集成电路制造(上海)有限公司 | 一种双重深度沟槽形成方法 |
| CN102237393A (zh) * | 2010-04-22 | 2011-11-09 | 海力士半导体有限公司 | 半导体器件及其制造方法 |
| CN103579074A (zh) * | 2012-07-20 | 2014-02-12 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| CN106158751A (zh) * | 2015-04-09 | 2016-11-23 | 华邦电子股份有限公司 | 动态随机存取存储装置的制造方法 |
| CN105655286A (zh) * | 2016-02-04 | 2016-06-08 | 上海华虹宏力半导体制造有限公司 | 半导体结构的形成方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023168778A1 (zh) * | 2022-03-10 | 2023-09-14 | 长鑫存储技术有限公司 | 存储器及其形成方法 |
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| Publication number | Publication date |
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