CN106158751A - 动态随机存取存储装置的制造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 61
- 238000000034 method Methods 0.000 title claims abstract description 20
- 238000005530 etching Methods 0.000 claims abstract description 50
- 239000000758 substrate Substances 0.000 claims abstract description 49
- 239000000463 material Substances 0.000 claims abstract description 34
- 230000000994 depressogenic effect Effects 0.000 claims abstract description 9
- 238000001020 plasma etching Methods 0.000 description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 230000004888 barrier function Effects 0.000 description 10
- 238000002955 isolation Methods 0.000 description 9
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- 238000003860 storage Methods 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 239000004020 conductor Substances 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 238000006073 displacement reaction Methods 0.000 description 4
- 239000007792 gaseous phase Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- 230000008021 deposition Effects 0.000 description 3
- 238000005137 deposition process Methods 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000008034 disappearance Effects 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 239000012071 phase Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
Landscapes
- Engineering & Computer Science (AREA)
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Abstract
本发明提供了一种动态随机存取存储装置的制造方法，包括在一基底上形成彼此隔开的两个掩膜层。在具有掩膜层的基底上顺应性形成一材料层，使材料层于掩膜层之间形成一凹陷区。在凹陷区的相对的侧壁上形成两个间隙壁，以在间隙壁之间定义出一第一区且在间隙壁与掩膜层之间定义出两个第二区。以掩膜层及间隙壁作为蚀刻掩膜进行多重蚀刻制造工艺，以在第一区及第二区的基底内对应形成一第一沟槽及两个第二沟槽，其中第一沟槽的深度深于第二沟槽的深度。在第一沟槽内填入一虚设栅极层及在第二沟槽内分别填入一栅极层。本发明可改善相邻存储装置之间字线干扰的现象。
Description
技术领域
本发明是有关于一种半导体技术，特别是关于一种动态随机存取存储装置的制造方法。
背景技术
随着技术的演进，动态随机存取存储装置的尺寸持续微缩化，使其密度越来越高，且各个存储装置更加接近彼此。如此一来，存储装置内产生的电荷容易泄漏至相邻的存储装置而发生位翻转(bit flip)现象，进而造成错误信号。这个现象称为字线干扰(Rowhammer)。
图1绘示出一现有动态随机存取存储装置的剖面示意图。动态随机存取存储装置包括一虚设字线(dummy word line)14及两个一般字线12，设置于一基底10中。虚设字线14的结构通常与一般字线12相同。再者，一般字线12之间的基底10以及一般字线12与虚设字线14之间的基底10分别设置掺杂区18及掺杂区19，其中掺杂区18通过位线接触窗20与位线22电连接，且掺杂区19通过电容接触窗24与存储电容26电连接。
在动态随机存取存储装置操作过程中，为了写入/擦除的需要，会于相邻一般字线12中的一者反复施加偏压及停止施加偏压。于施加偏压时，会有电子累积于一般字线12上，如图1所示。于停止施加偏压时，电子会朝不同的方向散布，例如A、B及C方向。对于B方向来说，电子会散布至基底10中，其对于存储装置的影响较小。
对于A方向来说，电子越过相邻一般字线12的另一者并通过位于A方向的掺杂区19再进入存储电容26中，造成字线干扰。然而，可以通过于相邻一般字线12间的掺杂区18下方形成一深掺杂区(未绘示)，以阻挡A方向的电子进而防止所述区的字线干扰现象。
而对于C方向来说，由于动态随机存取存储体装置制造工艺及结构的限制，故无法于C方向的掺杂区19下方形成一深掺杂区。据此，现有的解决方式是对虚设字线14施以一负偏压(例如，-0.5V)以阻断电子的散布路径，进而改善相邻存储装置的字线干扰现象。然而，由于虚设字线14的负偏压会引起漏电流(例如，栅极诱发漏极泄漏电流，gated-induce drain leakage(GIDL))，因此对动态随机存取存储装置的再新时间(refresh time)造成不良的影响。
有鉴于此，业界需要一种新的动态随机存取存储装置及其制作方法，以改善上述的问题。
发明内容
本发明的目的是提供一种动态随机存取存储装置的制造方法，以改善上述一项或多项缺失。
本发明一实施例提供一种动态随机存取存储装置的制造方法，包括：在一基底上形成彼此隔开的两个掩膜层；在具有掩膜层的基底上顺应性形成一材料层，使材料层于掩膜层之间形成一凹陷区；在凹陷区的相对的侧壁上形成两个间隙壁，以在间隙壁之间定义出一第一区且在间隙壁与掩膜层之间定义出两个第二区；以掩膜层及间隙壁作为蚀刻掩膜进行多重蚀刻制造工艺，以在第一区及第二区的基底内对应形成一第一沟槽及两个第二沟槽，其中第一沟槽的深度深于第二沟槽的深度；以及在第一沟槽内填入一虚设栅极层及在第二沟槽内分别填入一栅极层。
本发明实施例中，第一沟槽的第一深度大于第二沟槽的第二深度，因此可利用在第一沟槽中的虚设栅极层施加负偏压来阻断从第二沟槽中的栅极层表面散布出来的电子通往相邻存储装置的路径，进而改善相邻存储装置之间字线干扰的现象。
附图说明
图1绘示出现有的动态随机存取存储装置的剖面示意图。
图2绘示出根据本发明一实施例的动态随机存取存储装置的剖面示意图。
图3A至3H绘示出根据本发明一实施例的动态随机存取存储装置的中间制造阶段平面示意图。
图4A至4H分别绘示出图3A至3H中沿4-4’线的剖面示意图。
图5A至5H分别绘示出于图3A至3H中沿5-5’线的剖面示意图。
图6绘示出根据本发明一实施例的动态随机存取存储装置的剖面示意图。
图7绘示出根据本发明一实施例的动态随机存取存储装置的剖面示意图。
符号说明：
10、400 基底；
12 一般字线；
14 虚设字线；
16 绝缘层；
18、19 掺杂区；
20 位线接触窗；
22 位线；
24 电容接触窗；
26 存储电容；
28、402 浅沟槽隔离结构；
404 主动区；
406 氧化硅层；
407 氮化硅层；
408 蚀刻停止层；
410 掩膜层；
412 材料层；
414 凹陷区；
416 间隙壁；
418 第一区；
420 第二区；
422 第一沟槽；
424 第二沟槽；
426 虚设栅极层；
428 栅极层；
430 栅极介电层；
432 第一绝缘层；
434 第二绝缘层；
600、700 动态随机存取存储装置；
w1 第一宽度；
w2 第二宽度；
D1 第一深度；
D2 第二深度；
D3 第一距离；
D4 第二距离；
S 位移。
具体实施方式
以下说明本发明实施例的动态随机存取存储装置制造方法。然而，可轻易了解本发明所提供的实施例仅用于说明以特定方法制作及使用本发明，并非用以局限本发明的范围。
图2绘示根据本发明一实施例的动态随机存取存储装置实施例的剖面示意图，其中相同于图1的部件，是使用相同的标号并省略其说明。在本实施例中，存储装置的结构相似于图1所示的结构，不同之处在于将浅沟槽隔离结构28取代虚设字线14。浅沟槽隔离结构28包括氧化硅、氮化硅、氮氧化硅、其他合适材料或前述的组合。由于浅沟槽隔离结构28中的沟槽与设置一般字线12的沟槽并非于以同一制造工艺来制作，因此浅沟槽隔离层28的沟槽深度可深于设置一般字线12的沟槽的深度，藉以阻断图1所述于C方向的电子散布路径，进而降低字线干扰。
然而，在上述的配置中，通常以光刻及蚀刻制造工艺先形成浅沟槽隔离结构28的沟槽，而在后续制造工艺步骤中再以光刻及蚀刻制造工艺形成用于设置一般字线12的沟槽。因此，后续形成的沟槽位置容易发生位移S而不同于原先设计，如图2所示。此位移S使一侧的掺杂区19的面积相对缩小而另一侧的掺杂区19的面积相对增加，造成具有相对较小面积的掺杂区19与电容接触窗24之间的接触面积减少，进而造成较高的接触电阻。
为了改善上述问题，以下配合图3A至3H、图4A至4H及图5A至5H说明本发明一实施例的动态随机存取存储装置的制作方法。其中，图3A至3H绘示出根据本发明一实施例的动态随机存取存储装置的中间制造阶段平面示意图，图4A至4H分别绘示出图3A至3H中沿4-4’线的剖面示意图，图5A至5H分别绘示出图3A至3H中沿5-5’线的剖面示意图。请参照图3A、图4A及图5A，提供一基底400，其包括硅或其他适合的半导体材料。在基底400中形成多个浅沟槽隔离结构结构402。浅沟槽隔离结构402的形成可包括：使用光刻制造工艺在基底400上定义出浅沟槽隔离结构402的形成区域、蚀刻上述形成区域而形成深沟槽、及以一或多个介电材料填充沟槽。通过浅沟槽隔离结构402定义出多个主动区404，以在后续制造工艺步骤中形成动态随机存取存储装置。
请参照图3B、图4B及图5B，在基底400上形成彼此隔开的两个掩膜层410。在一实施例中，掩膜层410可包括一氧化硅层406及位于其上的一氮化硅层407。再者，可使用化学气相沉积形成氧化硅层406及氮化硅407。之后，可使用光刻制造工艺及蚀刻制造工艺对氮化硅层407及其下的氧化硅层406进行图案化，以形成彼此隔开的掩膜层410。上述蚀刻制造工艺包括：干蚀刻(例如，等离子蚀刻(plasma etching)、反应性离子蚀刻(reactive ion etching,RIE)或其他适合的蚀刻制造工艺)。
之后，在掩膜层410之间的基底400上形成一蚀刻停止层408。在一实施例中，蚀刻停止层408包括氧化硅。再者，可使用热氧化制造工艺或沉积制造工艺形成蚀刻停止层408。接着，在具有掩膜层410及蚀刻停止层408的基底400上顺应性形成一材料层412，使材料层412于掩膜层410之间形成一凹陷区414。在一实施例中，材料层412包括多晶硅。再者，可使用化学气相沉积或是其他适合的沉积制造工艺形成材料层412。
请参照图3C、图4C及图5C，顺应性形成一第二材料层(未绘示)于材料层412上。在一实施例中，第二材料层可包括氮化硅、氧化硅或其组合。接着，通过对第二材料层实施一蚀刻制造工艺(如，非等向性蚀刻(anisotropic))，而在凹陷区414的相对的侧壁上形成两个间隙壁416，以在间隙壁416之间定义出一第一区418且在间隙壁416与掩膜层410之间定义出两个第二区420。
接着，对图3C、图4C及图5C的结构进行多重蚀刻制造工艺，如以下图3D至3F、图4D至4F及图5D至5F所示。
请参照图3D、图4D及图5D，以间隙壁416作为蚀刻掩膜，蚀刻材料层412至露出第一区418的蚀刻停止层408。蚀刻制造工艺可包括干蚀刻(例如，等离子蚀刻、反应性离子蚀刻或其他适合的蚀刻制造工艺)。
请参照图3E、图4E及图5E，蚀刻去除位于第一区418的蚀刻停止层408至露出主动区404的基底400。接着，以间隙壁416及掩膜层410作为蚀刻掩膜，蚀刻位于第二区420的材料层412至露出蚀刻停止层408。在一实施例中，由于材料层412及基底400包括硅，因此在蚀刻材料层412期间会同时蚀刻位于第一区418的基底400，而在第一区418的基底400内形成一开口419。上述的蚀刻制造工艺可包括干蚀刻(例如，等离子蚀刻、反应性离子蚀刻或其他适合的蚀刻制造工艺)。
请参照图3F、图4F及图5F，蚀刻位于第二区420的蚀刻停止层408至露出基底400。接着蚀刻第一区418的开口419下方的基底400，且同时蚀刻第二区420的基底400，以在第一区418及第二区420的基底400内对应形成一第一沟槽422及两个第二沟槽424，其中第一沟槽422具有一第一宽度w1，且第二沟槽424具有一第二宽度w2。上述的蚀刻制造工艺包括干蚀刻(例如，等离子蚀刻、反应性离子蚀刻或其他适合的蚀刻制造工艺)。在本实施例中，第一区418的基底400中已先形成一开口419(如图4E所示)，因此在进行沟槽蚀刻制造工艺后，位于第一区418的第一沟槽422的深度D1会深于位于第二区420的第二沟槽424的深度D2。
另外，在本实施例中，可通过控制材料层412的厚度及间隙壁416的宽度(即，第二材料层的厚度)来改变第一宽度w1及第二宽度w2的尺寸。在本实施例中，第一宽度w1可大于第二宽度w2。在另一实施例中，第一宽度w1可等于第二宽度w2。
接着，在第一沟槽422及第二沟槽424的侧壁及底部上形成一介电层，例如氧化硅，以作为栅极介电层430。之后，可选择性在栅极介电层430上形成一金属阻障层(未绘示)或粘着层，例如钛、钽、氮化钛(TiN)、氮化钽(TaN)或其组合。
接着，在基底400上的掩膜层410及间隙壁416上覆盖一导体层(未绘示)并填入至第一沟槽422及第二沟槽424中。在一实施例中，导体层包括钨(W)或其他合适的栅极材料，且可使用物理气相沉积或其他合适的沉积制造工艺形成。接着可对导体层实施一平坦化制造工艺(例如，化学机械抛光(CMP)制造工艺)至露出间隙壁416。
在进行平坦化制造工艺之后，对导体层实施一回蚀刻制造工艺，以在第一沟槽422中形成一虚设栅极层426及在第二沟槽424中对应形成一栅极层428(作为字线)。在本实施例中，由于第一沟槽422的第一宽度w1大于第二沟槽424的第二宽度w2，因此第一沟槽422中导体层的回蚀刻速率会大于第二沟槽424中导体层的回蚀刻速率，进而造成基底400的上表面与虚设栅极层426的上表面之间的一第一距离D3大于基底400的上表面与栅极层428的上表面之间的一第二距离D4。在一些实施例中，第一距离D3与第二距离D4的差距为10nm。
请参照图3G、图4G及图5G，在基底400上的掩膜层410及间隙壁416上覆盖一第一绝缘层432并填入第一沟槽422及第二沟槽424中。在一实施例中，第一绝缘层432可包括氮化硅，且可使用化学气相沉积或是原子层沉积(atomic layer deposition，ALD)而形成。接着，对第一绝缘层432实施一平坦化制造工艺(例如，化学机械抛光(CMP)制造工艺)，其中利用间隙壁416下方的材料层412作为平坦化停止层，以去除间隙壁416而停止并露出位于其下方的材料层412。
请参照图3H、图4H及图5H，进行一蚀刻制造工艺，以去除材料层412。在一实施例中，蚀刻制造工艺包括干蚀刻(例如，等离子蚀刻、反应性离子蚀刻或其他适合的蚀刻制造工艺)或湿蚀刻。接着，于氧化硅层406、第一绝缘层432上形成一第二绝缘层434并填入去除材料层412所形成的空间。在一些实施例中，第二绝缘层434与氧化硅层406具有相同材料，且可使用化学气相沉积而形成。接着对第二绝缘层434进行一平坦化制造工艺(例如，化学机械抛光(CMP)制造工艺)，以露出第一绝缘层432。
在完成如图3H、图4H及图5H所示的结构之后，可利用现有金属氧化物半导体(MOS)晶体管制造工艺、金属化制造工艺及电容制造工艺，在基底400的主动区404中形成掺杂区18及19(即，源极/漏极区)，且在基底400上方形成位线接触窗20、位线22、电容接触窗24以及存储电容26，以完成一动态随机存取存储装置600，如图6所示。
根据上述实施例，第一沟槽422的第一深度D1大于第二沟槽424的第二深度D2，因此可利用在第一沟槽422中的虚设栅极层426施加负偏压来阻断从第二沟槽424中的栅极层428表面散布出来的电子通往相邻存储装置的路径，进而改善相邻存储装置之间字线干扰的现象。
再者，由于第一沟槽422的第一宽度w1大于第二沟槽424的第二宽度w2，因此基底400的上表面与虚设栅极层426的上表面之间的第一距离D3可大于基底400的上表面与栅极层428的上表面之间的第二距离D4。如此一来，相较于栅极层428，虚设栅极层426距离相邻的掺杂区19(例如，漏极区)的距离较长，因此在虚设栅极层426上施加负偏压时，能降低或防止栅极诱发漏极泄漏电流的发生，以提高或维持存储装置的效能。
另外，由于第一沟槽422及第二沟槽424在同一蚀刻制造工艺中形成，且后续的栅极层428及虚设栅极层426可通过自对准(self-alignment)制造工艺而形成，因此第一沟槽422及第二沟槽424并不会产生与原先设计不符的位移，因此可避免掺杂区19与电容接触窗24之间因接触面积减少而造成接触电阻的增加。
请参照图7，其绘示出本发明另一实施例的动态随机存取存储装置700。其中相同于图7的部件，是使用相同的标号并省略其说明。不同于图6的动态随机存取存储装置600，本实施例的动态随机存取存储装置700中第一沟槽422的第一宽度w1等于第二沟槽424的第二宽度w2，使基底400的上表面与虚设栅极层426的上表面之间的第一距离D3等于基底400的上表面与栅极层428的上表面之间的第二距离D4。
根据本实施例，相似地，由于第一沟槽422的第一深度D1大于第二沟槽424的第二深度D2，因此可改善相邻存储装置之间字线干扰的现象。再者，由于第一沟槽422及第二沟槽424在同一蚀刻制造工艺中形成，且后续的栅极层428及虚设栅极层426可通过自对准制造工艺而形成，因此可避免掺杂区19与电容接触窗24之间因接触面积减少而造成接触电阻的增加。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作更动与润饰，因此本发明的保护范围当视所附的权利要求所界定者为准。
Claims (10)
1.一种动态随机存取存储装置的制造方法，其特征在于，包括：
在一基底上形成彼此隔开的两个掩膜层；
在具有所述掩膜层的所述基底上顺应性形成一材料层，使所述材料层于所述掩膜层之间形成一凹陷区；
在所述凹陷区的相对的侧壁上形成两个间隙壁，以在所述间隙壁之间定义出一第一区且在所述间隙壁与所述掩膜层之间定义出两个第二区；
以所述掩膜层及所述间隙壁作为蚀刻掩膜进行多重蚀刻制造工艺，以在所述第一区及所述第二区的所述基底内对应形成一第一沟槽及两个第二沟槽，其中所述第一沟槽的深度深于所述第二沟槽的深度；以及
在所述第一沟槽内填入一虚设栅极层及在所述第二沟槽内分别填入一栅极层。
2.如权利要求1所述的动态随机存取存储装置的制造方法，其特征在于，在形成所述材料层之前，还包括在所述掩膜层之间的所述基底上形成一蚀刻停止层。
3.如权利要求2所述的动态随机存取存储装置的制造方法，其特征在于，所述多重蚀刻制造工艺包括：
蚀刻所述材料层至露出位于所述第一区的所述蚀刻停止层；
蚀刻位于所述第一区的所述蚀刻停止层至露出所述基底；
蚀刻位于所述第一区的所述基底，且同时蚀刻位于所述第二区的所述材料层，以在所述第一区的所述基底内形成一开口，且露出位于所述第二区的所述蚀刻停止层；
蚀刻位于所述第二区的所述蚀刻停止层至露出所述基底；
蚀刻位于所述开口下方及所述第二区的所述基底，以在所述第一区及所述第二区的所述基底内形成所述第一沟槽及所述第二沟槽。
4.如权利要求1所述的动态随机存取存储装置的制造方法，其特征在于，所述第一沟槽具有一第一宽度，且所述第二沟槽具有一第二宽度，所述第一宽度大于所述第二宽度。
5.如权利要求4所述的动态随机存取存储装置的制造方法，其特征在于，通过控制所述材料层的厚度及所述间隙壁的宽度，使所述第一宽度大于所述第二宽度。
6.如权利要求4所述的动态随机存取存储装置的制造方法，其特征在于，所述基底的上表面与所述虚设栅极层的上表面之间具有一第一距离，所述基底的上表面与所述栅极层的上表面之间具有一第二距离，且所述第一距离大于所述第二距离。
7.如权利要求6所述的动态随机存取存储装置的制造方法，其特征在于，所述第一距离与所述第二距离的差距为10nm。
8.如权利要求1所述的动态随机存取存储装置的制造方法，其特征在于，所述第一沟槽具有一第一宽度，且所述第二沟槽具有一第二宽度，所述第一宽度等于所述第二宽度。
9.如权利要求8所述的动态随机存取存储装置的制造方法，其特征在于，通过控制所述材料层的厚度及所述间隙壁的宽度，使所述第一宽度等于所述第二宽度。
10.如权利要求8所述的动态随机存取存储装置的制造方法，其特征在于，所述基底的上表面与所述虚设栅极层的上表面之间具有一第一距离，所述基底的上表面与所述栅极层的上表面之间具有一第二距离，且所述第一距离等于所述第二距离。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510165414.4A CN106158751B (zh) | 2015-04-09 | 2015-04-09 | 动态随机存取存储装置的制造方法 |
Applications Claiming Priority (1)
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|---|---|---|---|
| CN201510165414.4A CN106158751B (zh) | 2015-04-09 | 2015-04-09 | 动态随机存取存储装置的制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN106158751A true CN106158751A (zh) | 2016-11-23 |
| CN106158751B CN106158751B (zh) | 2019-07-05 |
Family
ID=57335757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510165414.4A Active CN106158751B (zh) | 2015-04-09 | 2015-04-09 | 动态随机存取存储装置的制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN106158751B (zh) |
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| CN106158751B (zh) | 2019-07-05 |
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