CN109509751A - 具有字符线的半导体结构及其制作方法 - Google Patents

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Abstract

本发明公开一种具有字符线的半导体结构及其制作方法，具有字符线的半导体结构包含一基底包含一存储器区和一周边元件区，一第一沟槽和一第二沟槽设置于存储器区，一第三沟槽设置于周边元件区内，第一沟槽的宽度最小，第二沟槽的宽度次之，第三沟槽的宽度最大，一第一氧化硅层设置于第一沟槽的下半部，一氮化硅层填入第二沟槽以及第三沟槽，一第三氧化硅层设置于第三沟槽中，一字符线填入第一沟槽的上半部、覆盖第二沟槽内的氮化硅层，其中在与字符线重叠的第二沟槽内的氮化硅层的上表面不低于与字符线重叠的第一氧化硅层的上表面。

Description

具有字符线的半导体结构及其制作方法
技术领域
本发明涉及一种具有字符线的半导体结构及其制作方法，特别是涉及一种可降低寄生电容的具有字符线的半导体结构及其制作方法。
背景技术
动态随机存取存储器(dynamic random access memory,DRAM)属于一种挥发性存储器，包含由多个存储单元(memory cell)构成的存储器区(memory cell region)以及由控制电路构成的周边元件区(peripheral area)。各存储单元包含一晶体管(transistor)电连接至一电容器(capacitor)，由该晶体管控制该电容器中电荷的存储或释放来达到存储数据的目的。控制电路利用横跨存储器区并与各存储单元电连接的字符线(word line,WL)与位线(bit line,BL)，可定位至每一存储单元以控制其数据的存取。
随着制作工艺世代演进，为了缩小存储单元尺寸而获得更高的集密度，存储器的结构已朝向三维(three-dimensional)发展。埋入式字符线(buried wordline)结构即是将字符线与晶体管整合制作在基底的沟槽中并且横切各存储单元的主动元件区，形成沟槽式栅极，不仅可提升存储器的操作速度与密集度，还能避免短通道效应造成的漏电情形。
然而，现有的沟槽式栅极仍存在一些问题。当存储器的尺寸持续微缩，埋入式字符线(buried word line)切过两主动元件区之间的通过栅极(passing gate)区域，在重复性读写时，埋入式字符线在通过栅极区域处会作为电极，进而产生累积的寄生电子。寄生电子会流入与其相邻的漏极，改变和漏极电连接的电容里电荷的储存状态，因此会造成数据错误，此现象称为列锤效应(row hammer effect)。
发明内容
根据本发明的一优选实施例，一种具有字符线的半导体结构，包含：一基底包含一存储器区和一周边元件区，一第一沟槽和一第二沟槽设置于存储器区内的基底中，其中第一沟槽的宽度小于第二沟槽的宽度，一第三沟槽设置于周边元件区内的基底中，其中第二沟槽的宽度小于第三沟槽的宽度，一第一氧化硅层设置于第一沟槽的下半部，一第二氧化硅层设置于第二沟槽的侧壁和第三沟槽的侧壁，一氮化硅层填入第二沟槽以及覆盖第三沟槽的侧壁上的第二氧化层，一第三氧化硅层设置于第三沟槽中，其中第二氧化硅层、氮化硅层和第三氧化硅层共同填满第三沟槽，一字符线填入第一沟槽的上半部、覆盖第二沟槽内的氮化硅层以及部分的存储器区，其中在与该字符线重叠的第二沟槽内的氮化硅层的上表面不低于与字符线重叠的第一氧化硅层的上表面。
根据本发明的另一优选实施例，一种具有字符线的半导体结构的制作方法，包含：首先提供一基底包含一存储器区和一周边元件区，接着形成一第一沟槽和一第二沟槽位于存储器区，形成一第三沟槽在周边元件区，其中第一沟槽的宽度小于第二沟槽的宽度，第二沟槽的宽度小于第三沟槽的宽度，然后形成一第一氧化硅层填满第一沟槽、顺应地覆盖第二沟槽和第三沟槽，接续移除位于第二沟槽内和第三沟槽内的该第一氧化硅层，然后形成一氮化硅层填满第二沟槽并且顺应地覆盖第三沟槽，再形成一第二氧化硅层于第三沟槽，其中第二氧化硅层和氮化硅层填满第三沟槽，之后移除存储器区内部分的基底、部分第一氧化硅层和部分的氮化硅层以形成一字符线沟槽，最后形成一字符线填入字符线沟槽。
附图说明
图1至图12为本发明的优选实施例所绘示的具有字符线的半导体结构的制作方法的示意图；
图13为本发明的其它优选实施例所绘示的沿着图11中A-A’切线方向的侧视图。
主要元件符号说明
10 基底 11 上表面
12 第一沟槽 14 第二沟槽
16 第三沟槽 18 第一氧化硅层
20 第二氧化硅层 22 氮化硅层
24 第三氧化硅层 26 掩模层
28 字符线沟槽 30 基底上表面
32 字符线 34 帽盖层
100 具有字符线的 A 存储器区
半导体结构
B 周边元件区 W1 宽度
W2 宽度 W3 宽度
具体实施方式
图1至图12为根据本发明的优选实施例所绘示的具有字符线的半导体结构的制作方法。请参阅图1和图2。图1为上视图，图2是沿着图1中A-A’切线方向和B-B’切线方向的侧视图。首先提供一基底10，基底可以为一硅(Silicon)基底、一锗(Germanium)基底、一砷化镓(Gallium Arsenide)基底或一硅锗(Silicon Germanium)基底，在本发明中基底10较佳为硅基底。基底10分为一存储器区A和一周边元件区B，在存储器区A中的基底10内形成一第一沟槽12和一第二沟槽14，在周边元件区B的基底10内形成一第三沟槽16，第一沟槽12和第二沟槽14在存储器区A中定义出主动元件区(以斜线标示)，第三沟槽16在周边元件区B中定义出主动元件区(以斜线标示)，此外第一沟槽12的宽度W1小于第二沟槽14的宽度W2，第二沟槽14的宽度W2小于第三沟槽16的宽度W3，请参阅图1，第一沟槽12的末端会和第二沟槽14连通。根据本发明的优选实施例，第一沟槽12的宽度W1约为20纳米、第二沟槽14的宽度W2约50纳米、第三沟槽16的宽度W3为50纳米以上，较佳为100纳米以上。此外，在本实施例中以多个第一沟槽12、多个第二沟槽14和一个第三沟槽16为例，但不限于此，根据其它实施例，第一沟槽12、第二沟槽14和第三沟槽16数量可以依不同需求而调整。
图3为接续图2的侧视图，如图3所示，形成一第一氧化硅层18顺应地覆盖第一沟槽12、第二沟槽14和第三沟槽16以及基底10的上表面11，第一氧化硅层18的厚度需大于第一沟槽12的二分之一的宽度W1，举例而言，若第一沟槽12的宽度W1为20纳米，第一氧化硅层18的厚度则需大于10纳米，较佳地第一氧化硅层18的厚度为15纳米。因此第一氧化硅层18会将第一沟槽12完全填满，但只在覆盖第二沟槽14和第三沟槽16的侧壁和底部，也就是说第二沟槽14和第三沟槽16未被第一氧化硅层18填满。第一氧化硅层18的形成方式可以包含化学气相沉积(Chemical Vapor Deposition,CVD)、物理气相沉积(Physical vapordeposition,PVD)或原子层沉积(Atomic Layer Deposition,ALD)，在本实施例中较佳是使用原子层沉积来形成氧化硅作为第一氧化硅层18。
如图4所示，蚀刻部分的第一氧化硅层18，以将位于基底10上表面11、第二沟槽14和第三沟槽16内的第一氧化硅层18移除，但保留位于第一沟槽12内的第一氧化硅层18，蚀刻方式可以采用各向同性蚀刻，利用氢氟酸(Hydrofluoric Acid)来蚀刻第一氧化硅层。如图5所示，形成一第二氧化硅层20覆盖基底10的上表面11以及顺应地覆盖第二沟槽14和第三沟槽16。根据本发明的优选实施例，第二氧化硅层20的厚度约2纳米，第二氧化硅层20的形成方式可以包含化学气相沉积、物理气相沉积或原子层沉积，在本实施例中较佳是使用原子层沉积来形成氧化硅作为第二氧化硅层20。第二氧化硅层20是作为后续填入第二沟槽14和第三沟槽16的氮化硅层的衬垫层(liner)。
如图6所示，形成一氮化硅层22顺应地覆盖第三沟槽16、基底10的上表面11并且填满第二沟槽14，由于需要填满第二沟槽14，因此氮化硅层22的厚度需大于第二沟槽14的二分之一的宽度W2，举例而言，若第二沟槽14的宽度W2为50纳米，氮化硅层22的厚度则需大于25纳米，较佳地氮化硅层22的厚度为30纳米。因此氮化硅层22可以将第二沟槽14完全填满，但不填满第三沟槽16，此时氮化硅层22和第二氧化硅层20共同将第二沟槽14填满。
请参阅图7和图8。图7为上视图，图8是沿着图7中A-A’切线方向和B-B’切线方向的侧视图，其中图7和图8为接续图6的步骤。形成一第三氧化硅层24填满第三沟槽16，第三氧化硅层24可以利用旋转涂布(spin-on glass)制作工艺形成，第三氧化硅层24也覆盖基底10的上表面11，接着平坦化第三氧化硅层24直至将在基底10的上表面11的第三氧化硅层24完全移除。此时第二氧化硅层20、氮化硅层22和第三氧化硅层24共同填满第三沟槽16。
请参阅图9和图10。图9为上视图，图10是沿着图9中A-A’切线方向、B-B’切线和C-C’切线方向的侧视图，其中图9和图10接续图8的步骤。形成一掩模层26覆盖基底10的周边元件区B，然后移除存储器区A内部分的基底10、部分第一氧化硅层18、部分的第二氧化硅层20和部分的氮化硅层22以形成一字符线沟槽28，在本实施例中以四条字符线沟槽28为例，值得注意的是：字符线沟槽28较佳利用蚀刻方式形成，在形成字符线沟槽28的过程中，利用硅、氧化硅和氮化硅被蚀刻速率的不同，使得基底10、第一氧化硅层18和第二氧化层20被蚀刻的较快而氮化硅层22被蚀刻的较慢，因此当位于主动区域的字符线沟槽28到达预定深度时，和字符线沟槽28重叠的氮化硅层22的上表面尚会高于和字符线沟槽28重叠的第一沟槽12内的第一氧化硅层18的上表面，根据本发明的一优选实施例，与字符线沟槽28在主动区域的底部曝露出一基底上表面30，和字符线沟槽28重叠的氮化硅层22的上表面较佳高于基底上表面30。此基底上表面30在后续会和字符线接触重叠。
请参阅图11和图12。图11为上视图，图12是沿着上视图中A-A’切线方向、B-B’切线和C-C’切线方向的侧视图，其中图11和图12接续图9和图10的步骤。移除掩模层26，依序形成一导电层和一绝缘层填入字符线沟槽28以及覆盖基底10的上表面11，然后平坦化导电层和绝缘层直至在字符线沟槽28之外的导电层和绝缘层都被移除，此时留在字符线沟槽28内的导电层作为字符线32而留在字符线沟槽28内的绝缘层就作为帽盖层34，字符线32的材料例如是钛(Ti)、钨(W)、铝(Al)、铜(Cu)、金(Au)、功函数金属(work function metal)或低阻值金属(low resistance metal)等材料，但不限于此，帽盖层34的材料例如是氮化硅或氮氧化硅。此时字符线32接触基底上表面30。值得注意的是第二沟槽14内填入氮化硅层22，由于蚀刻率的不同，字符线32重叠的第二沟槽14内的氮化硅层22的上表面会比字符线32重叠的第一沟槽12内的第一氧化硅层18的上表面高，因此字符线32和氮化硅层22的界面会比字符线32和第一氧化硅层18的界面高。而按照传统制作工艺的作法，本发明的氮化硅层22的位置在传统制作工艺中是使用氧化硅层取代(后文说明将称为取代氧化硅层)，因此在形成字符线沟槽28时，所有第一氧化硅层18和取代氧化硅层的上表面都是切齐，所以传统制作工艺中字符线32重叠第一氧化硅层18的位置以及字符线32重叠取代氧化硅层的位置都是相同的厚度，而本发明的字符线32在重叠于氮化硅层22的厚度小于重叠于第一氧化硅层18的厚度，也就是说本发明经过在氮化硅层33的字符线32较薄，等同于造成寄生电容的电极面积变小，因此本发明的寄生电容会比传统制作工艺的寄生电容小，进而降低列锤效应的情况。
如图11和图12所示，依据本发明的具有字符线的半导体结构的制作方法，可制作出一种具有字符线的半导体结构100，包含一基底10，基底10分为一存储器区A和一周边元件区B，基底10较佳为硅基底，一第一沟槽12和一第二沟槽14设置于存储器区A内的基底10中，第一沟槽12的宽度W1小于第二沟槽14的宽度W2，一第三沟槽16设置于周边元件区B内的基底10中，第二沟槽14的宽度W2小于第三沟槽16的宽度W3，一第一氧化硅层18设置于第一沟槽12的下半部，一第二氧化硅层20设置于第二沟槽14的侧壁和第三沟槽16的侧壁，一氮化硅层22填入第二沟槽14以及覆盖第三沟槽16的侧壁上的第二氧化层20，一第三氧化硅层24设置于第三沟槽16中，其中第二氧化硅层20、氮化硅层22和第三氧化硅层24共同填满该第三沟槽16以及一字符线32填入第一沟槽12的上半部、覆盖第二沟槽16内的氮化硅层22以及部分的存储器区A，字符线32的材料例如是钛、钨、铝、铜、金、功函数金属或低阻值金属等材料，但不限于此，字符线上覆盖有一帽盖层34，帽盖层34的材料例如是氮化硅或氮氧化硅。其中和字符线32重叠的第二沟槽16内的氮化硅层22的上表面不低于和字符线32重叠的第一氧化硅层18的上表面，详细来说和字符线32重叠的第二沟槽16内的氮化硅层22的上表面高于和字符线32重叠的第一氧化硅层18的上表面。第一沟槽12、第二沟槽14和第三沟槽16以及在其中的第一氧化硅层18、第二氧化硅层20、氮化硅层22和第三氧化硅层24构成了浅沟槽隔离结构(shallow trench isolation,STI)，第一沟槽12、第二沟槽14、第一氧化硅层18、第二氧化硅层20、氮化硅层22和第三氧化硅层24在存储器区A中定义出主动区域和绝缘区域，第二氧化硅层20、氮化硅层22和第三氧化硅层24在周边元件区B中定义出主动区域和绝缘区域。请参阅图13，图13为根据本发明的其它优选实施例所绘示的沿着图11中A-A’切线方向的侧视图。在图13中示意和字符线32重叠的第二沟槽14内的氮化硅层22是厚度可以随着不同需求而调整，举例而言，左边的范例(a)中绘示的是和字符线32重叠的第二沟槽14内的氮化硅层22的上表面切齐与基底上表面30。右边的范例(b)中绘示的是和字符线32重叠的第二沟槽14内的氮化硅层22的上表面低于基底上表面30。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (9)

1.一种具有字符线的半导体结构，包含：
基底，包含存储器区和周边元件区；
第一沟槽和第二沟槽，设置于该存储器区内的该基底中，其中该第一沟槽的宽度小于该第二沟槽的宽度；
第三沟槽，设置于该周边元件区内的该基底中，其中该第二沟槽的宽度小于该第三沟槽的宽度；
第一氧化硅层，设置于该第一沟槽的下半部；
第二氧化硅层，设置于该第二沟槽的侧壁和该第三沟槽的侧壁；
氮化硅层，填入该第二沟槽以及覆盖该第三沟槽的侧壁上的该第二氧化层；
第三氧化硅层，设置于该第三沟槽中，其中该第二氧化硅层、该氮化硅层和该第三氧化硅层共同填满该第三沟槽；以及
字符线，填入该第一沟槽的上半部、覆盖该第二沟槽内的该氮化硅层以及部分的该存储器区，其中在与该字符线重叠的该第二沟槽内的该氮化硅层的上表面不低于与该字符线重叠的该第一氧化硅层的上表面。
2.如权利要求1所述的具有字符线的半导体结构，其中与该字符线重叠的该氮化硅层的上表面凸出于该第二沟槽。
3.如权利要求1所述的具有字符线的半导体结构，其中与该字符线重叠的该基底具有一基底上表面，该氮化硅层的上表面和该基底上表面切齐。
4.如权利要求1所述的具有字符线的半导体结构，其中与该字符线重叠的该基底具有一基底上表面，该氮化硅层的上表面低于该基底上表面。
5.一种具有字符线的半导体结构的制作方法，包含：
提供一基底，包含存储器区和周边元件区；
形成一第一沟槽和一第二沟槽，位于该存储器区，形成一第三沟槽在该周边元件区，其中第一沟槽的宽度小于该第二沟槽的宽度，该第二沟槽的宽度小于该第三沟槽的宽度；
形成一第一氧化硅层，填满该第一沟槽、顺应地覆盖该第二沟槽和该第三沟槽；
移除位于该第二沟槽内和该第三沟槽内的该第一氧化硅层；
形成一氮化硅层，填满该第二沟槽并且顺应地覆盖该第三沟槽；
形成一第二氧化硅层于该第三沟槽，其中该第二氧化硅层和该氮化硅层填满该第三沟槽；
移除该存储器区内部分的该基底、部分该第一氧化硅层和部分的该氮化硅层以形成一字符线沟槽；以及
形成一字符线填入该字符线沟槽。
6.如权利要求5所述的具有字符线的半导体结构的制作方法，另包含：
移除位于该第二沟槽内、第三沟槽内和该基底的上表面的该第一氧化硅层后，形成一第三氧化硅层顺应地覆盖该第二沟槽和该第三沟槽。
7.如权利要求6所述的具有字符线的半导体结构的制作方法，其中该第三氧化硅层、该第二氧化硅层和该氮化硅层填满该第三沟槽，该第三氧化硅层和该氮化硅层填满该第二沟槽。
8.如权利要求5所述的具有字符线的半导体结构的制作方法，其中该第一氧化硅层的厚度大于二分之一的该第一沟槽的宽度。
9.如权利要求5所述的具有字符线的半导体结构的制作方法，其中该氮化硅层的厚度大于二分之一的该第二沟槽的宽度。
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