KR20140037965A - 수직 메모리 셀 - Google Patents
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Abstract
수직 메모리 셀을 형성하는 방법들, 수직 메모리 셀과 연관되는 디바이스들, 및 장치가 제공된다. 수직 메모리 셀을 형성하는 하나의 대표적인 방법은 반도체 구조를 도체 라인 위에 형성하는 단계를 포함할 수 있다. 반도체 구조는 제 1 및 제 2 도핑된 재료들 사이에 제 1 접합부를 포함하는 제 1 영역을 가질 수 있다. 에치 보호 재료는 제 1 영역보다 위인 반도체 구조의 제 1 측벽 쌍 상에 형성된다. 제 1 영역의 체적은 제 1 디멘젼(dimension)에서 반도체 구조의 바디 영역에 비해 감소된다.
Description
관련 출원들에 대한 상호 참조
본 출원은 2010년 3월 2일자로 출원되고, 발명의 명칭이 "EMICONDUCTOR-METAL-ON-INSULATOR STRUCTURES, METHODS OF FORMING SUCH STRUCTURES, AND SEMICONDUCTOR DEVICES INCLUDING SUCH STRUCTURES"인 공동 계류 미국 특허 출원 일련 번호 제12/715,704호와 관련되며, 그것의 개시 내용은 본 명세서에 그의 전체가 참고문헌으로 포함되어 있다.
본 개시 내용은 일반적으로 반도체 메모리 디바이스들 및 방법들에 관한 것으로, 특히 수직 메모리 셀 구조들, 디바이스들, 및 이를 형성하는 방법들에 관한 것이다.
메모리 디바이스들은 전형적으로 컴퓨터들 또는 다른 전자 디바이스들 내의 내부 반도체 집적 회로들로서 제공된다. 다른 것들 중에서 RAM(random-access memory), ROM(read only memory), DRAM(dynamic random access memory), SDRAM(synchronous dynamic random access memory), 저항 메모리, 및 플래시 메모리를 포함하는 많은 상이한 타입들의 메모리가 존재한다. 저항 메모리의 타입들은 다른 것들 중에서 프로그램가능 도체 메모리, 및 RRAM(resistive random access memory)을 포함한다.
메모리 디바이스들은 고메모리 밀도, 고신뢰성, 및 무전력의 데이터 유지를 필요로 하는 광범위한 전자 응용들을 위한 비휘발성 메모리로서 이용된다. 비휘발성 메모리는 예를 들어 개인용 컴퓨터들, 휴대용 메모리 스틱들, SSD들(solid state drives), 디지털 카메라들, 휴대 전화들, MP3 플레이어들와 같은 휴대용 뮤직 플레이어들, 무비 플레이어들, 및 다른 전자 디바이스들에 사용될 수 있다.
수직 메모리 셀은 제어 게이트들에 인접한 전기적 플로팅 바디 영역을 포함할 수 있다. 전기적 플로팅 바디 영역은 전기 전하를 저장할 수 있다. 전기적 플로팅 바디 영역에 저장된 전기 전하의 존재 또는 부재는 논리 하이 또는 이진 "1" 데이터 상태 또는 논리 로우 또는 이진 "0" 데이터 상태를 각각 나타낼 수 있다.
일반적으로, 전기적 플로팅 바디 영역의 체적이 커질수록, 거기에 저장될 수 있는 전기 전하가 더 많아진다. 그러나, 수직 메모리 셀들이 더 작은 규모로 제조되므로, 전기적 플로팅 바디 영역의 체적이 또한 감소한다. 전기 전하는 전기적 플로팅 바디 영역의 체적으로부터, 예를 들어 커패시턴스 누설 경로들에 걸쳐 전기적 플로팅 바디 영역 및 다른 도핑된 재료들을 포함하는 접합부들을 가로질러 누설될 수 있다. 성능을 개선하고, 누설 전류을 감소시키며, 전체 축척을 증대시키는 기술들, 재료들, 및 디바이스들을 사용하여 진보된 집적 회로들을 이용하고 및/또는 제조하는 연속적인 추세가 존재한다. 전기적 플로팅 바디 영역의 체적으로부터 전하 누설을 제어하는 것은 전기적 플로팅 바디 영역의 체적이 감소할수록 저장된 전기 전하의 전체 양이 소형 디바이스들에 의해 감소되므로 점점 더 중요해진다.
도 1은 종래 기술의 수직 메모리 셀의 단면도를 예시한다.
도 2a-도 2b는 본 개시 내용의 실시예들에 따른 수직 메모리 셀들의 단면도들을 예시한다.
도 3a-도 3h는 본 개시 내용의 실시예들에 따른 수직 메모리 셀을 형성하는 것과 연과되는 공정 단계들을 예시한다.
도 2a-도 2b는 본 개시 내용의 실시예들에 따른 수직 메모리 셀들의 단면도들을 예시한다.
도 3a-도 3h는 본 개시 내용의 실시예들에 따른 수직 메모리 셀을 형성하는 것과 연과되는 공정 단계들을 예시한다.
수직 메모리 셀을 형성하는 방법들, 수직 메모리 셀과 연관되는 디바이스들, 및 장치가 제공된다. 수직 메모리 셀을 형성하는 하나의 대표적인 방법은 반도체 구조를 도체 라인 위에 형성하는 단계를 포함할 수 있다. 반도체 구조는 제 1 및 제 2 도핑된 재료들 사이에 제 1 접합부를 포함하는 제 1 영역을 가질 수 있다. 에치 보호 재료는 제 1 영역 위의 반도체 구조의 제 1 측벽 쌍 상에 형성된다. 제 1 영역의 체적은 제 1 디멘젼(dimension)에서 반도체 구조의 바디 영역에 비해 감소된다.
바디 영역에 인접한 감소된 체적의 다양한 영역들을 갖는 수직 메모리 셀은 본 개시 내용에 설명된 바와 같이, 그결과 또한 감소된 접합 단면적들을 가질 것이다. 감소된 체적의 다양한 영역들 및 감소된 접합 단면적들은 수직 메모리 셀의 바디 영역에 비해 감소된다. 접합 단면적들을 감소시키는 것은 각각의 접합부들을 가로질러 커패시턴스를 감소시킴으로써, 바디 영역에서 저장된 전하의 누설들을 감소시킨다.
본 개시 내용의 이하의 상세한 설명에서, 이것의 일부를 형성하고, 예시로서 본 개시 내용의 하나 이상의 실시예들이 어떻게 실시될 수 있는지가 도시되는 첨부 도면들이 참조된다. 이 실시예들은 당해 기술에서 통상의 기술자들이 본 개시 내용의 실시예들을 실시할 수 있도록 충분히 상세하게 설명되고, 다른 실시예들이 이용될 수 있고, 프로세스, 전기적, 및/또는 구조적 변경들은 본 개시 내용의 범위로부터 벗어나는 것 없이 이루어질 수 있다는 점이 이해되어야 한다.
본 명세서의 도면은 처음 숫자 또는 수자들이 도면 부호에 대응하고 나머지 숫자들이 도면 내의 요소 또는 구성요소를 식별하는 번호 부여 규칙을 따른다. 상이한 도면 사이의 유사한 요소들 또는 구성요소들은 유사한 숫자들의 사용에 의해 식별될 수 있다. 이해되는 바와 같이, 본 명세서의 다양한 실시예들에 도시된 요소들은 본 개시 내용의 다수의 부가 실시예들을 제공하도록 부가, 교환, 및/또는 제거될 수 있다. 게다가, 도면에 제공된 요소들의 비율 및 상대 축척은 본 개시 내용의 다양한 실시예들을 예시하도록 의도되고 제한적인 의미로 사용되도록 의도되지 않는다.
도 1은 종래 기술의 수직 메모리 셀의 단면도를 예시한다. 도 1은 N+ 도핑된 재료(102), P-도핑된 재료(104), N-도핑된 재료(106), P+ 도핑된 재료(108), 접촉 재료(114), 및 전도성, 예를 들어 금속, 재료(116)를 갖는 수직 사이리스터 기반 1T 동적 랜덤 액세스 메모리(DRAM) 셀(100)을 도시한다. 예를 들어, 금속 재료(116)는 데이터 라인, 예를 들어 비트 라인일 수 있다. N+ 도핑된 재료(102)와 P-도핑된 재료(104) 사이에 접합부(103)가 있다. P-도핑된 재료(104)와 N-도핑된 재료(106) 사이에 접합부(105)가 있다. N-도핑된 재료(106)와 P+ 도핑된 재료(108) 사이에 접합부(107)가 있다.
게이트 구조는 게이트 절연 재료(112)만큼 P-도핑된 재료(104)로부터 분리되는 전도성 재료(110)를 포함하는 P-도핑된 재료(104)의 일부에 인접하여 형성된다. 게이트 구조에 인접한 P-도핑된 재료(104)의 일부는 바디 영역(120)으로 언급된다. 바디 영역(120)은 제 1 디멘젼에서의 폭(118), 및 제 2 디멘젼에서의 깊이를 갖는다(폭(118)과 직교하는 도 1의 평면 내부로 그리고 평면 외부로 연장됨). 바디 영역(120)은 깊이를 곱한 폭(118)과 같은 바디 영역(120)의 단면적을 갖는다. 바디 영역(120)은 또한 바디 영역(120)의 높이를 곱한 단면적과 같은 체적을 갖는다.
접합부(103)는 제 1 디멘젼에서의 폭(122) 및 제 2 디멘젼에서의 깊이와 같은 단면적을 갖는다. 유사하게, 접합부(105)는 제 1 디멘젼에서의 접합부 폭(122) 및 제 2 디멘젼에서의 깊이와 같은 단면적을 갖는다. 접합부 폭(103) 및 접합부 폭(105)이 바디 영역의 폭(118)과 같게 제조되는 수직 사이리스터 기반 1T DRAM(100)이 도시된다. 그러므로, 각각의 깊이들이 또한 균일한 경우에, 접합부들(103 및 105)의 단면적들은 바디 영역(120)의 단면적과 같다.
도 2a-도 2b는 본 개시 내용의 실시예들에 따른 수직 메모리 셀들의 단면도들을 예시한다. 도 2a는 하나 이상의 실시예들에 따른 수직 메모리 셀(225)을 도시한다. 수직 메모리 셀(225)은 예를 들어 사이리스터 기반 1T DRAM일 수 있다. 수직 메모리 셀(225)은 수직 구조로 배열되는 N+ 도핑된 재료(232), P-도핑된 재료(234), N-도핑된 재료(236), P+ 도핑된 재료(238), 접촉 재료(244), 및 전도성, 예를 들어 금속, 재료(246)를 가질 수 있다. 금속 재료(246)는 예를 들어 비트 라인일 수 있다. N+ 도핑된 재료(232)와 P-도핑된 재료(234) 사이에 접합부(233)가 있다. P-도핑된 재료(234)와 N-도핑된 재료(236) 사이에 접합부(235)가 있다. N-도핑된 재료(236)와 P+ 도핑된 재료(238) 사이에 접합부(237)가 있다.
하나 이상의 제어 게이트 구조들은 게이트 절연 재료(242)만큼 P-도핑된 재료(234)로부터 분리되는 전도성 재료(240)를 포함하는 P-도핑된 재료(234)의 일부에 인접하여 형성될 수 있다. 전도성 재료(240)는 예를 들어 수직 메모리 셀의 액세스 라인들, 예를 들어, 워드 라인들일 수 있거나, 이 라인들에 결합될 수 있다. 본 개시 내용에 언급된 전도성 재료들은 상 변화 재료, 티탄, 규화 티탄, 산화 티탄, 질화 티탄, 탄탈, 규화 탄탈, 산화 탄탈, 질화 탄탈, 텅스텐, 규화 텅스텐, 산화 텅스텐, 질화 텅스텐, 다른 금속, 규화 금속, 산화 금속, 또는 질화 금속 재료들, 또는 다수의 상이한 전도성 재료들을 포함하는 그것의 조합들을 포함하지만, 이들에 제한되지 않는 저 저항 재료를 포함할 수 있다.
제어 게이트 구조들에 인접한 P-도핑된 재료(234)의 일부는 바디 영역(227)으로 언급된다. 접합부(233)를 포함하는 제어 게이트 구조들 아래의 수직 메모리 셀(225)의 일부는 제 1 영역(226)으로 언급된다. 접합부(235)를 포함하고, 접합부(237)를 포함할 수 있는 제어 게이트 구조들 위의 수직 메모리 셀(225)의 일부는 제 2 영역(228)으로 언급된다.
바디 영역(227)은 제 1 디멘젼에서의 폭(248) 및 제 2 디멘젼에서의 깊이를 갖는다(폭(248)과 직교하는 도 2a의 평면 내부로 그리고 평면 외부로 연장됨). 바디 영역(227)은 바디 영역 깊이를 곱한 폭(248)과 같은 단면적을 갖는다. 바디 영역(227)은 또한 바디 영역(227)의 높이를 곱한 바디 영역(227)의 단면적과 같은 체적을 갖는다.
접합부(233)는 제 1 디멘젼에서의 폭(252) 및 제 2 디멘젼에서의 깊이와 같은 단면적을 갖는다. 유사하게, 접합부(235)는 제 1 디멘젼에서의 접합부 폭(254) 및 제 2 디멘젼에서의 깊이와 같은 단면적을 갖는다. 바디 영역(227)의 폭(248)보다 작은 접합부 폭(252)을 갖도록 제조되는 수직 메모리 셀(225)이 도시된다. 이와 같이, 접합부(233)의 단면적은 (균일한 접합부(233) 및 바디 영역(227) 깊이들을 위해) 바디 영역(227)의 단면적보다 작을 수 있다.
폭(248)보다 작을 수 있는 접합부 폭(254)을 갖도록 제조되는 수직 메모리 셀(225)이 도시된다. 이와 같이, 접합부(235)의 단면적은 (균일한 접합부(235) 및 바디 영역(227) 깊이들을 위해) 바디 영역(227)의 단면적보다 작을 수 있다. 접합부 폭(252)보다 작을 수 있는 접합부 폭(254)을 갖도록 제조되는 수직 메모리 셀(225)이 또한 도시된다. 이와 같이, 접합부(235)의 단면적은 (균일한 접합부(233) 및 접합부(235) 깊이들을 위해) 접합부(235)의 단면적보다 작을 수 있다. 그러나, 본 개시 내용의 실시예들은 그렇게 제한되지 않는다. 예를 들어, 접합부 폭(254)은 접합부 폭(252)과 동일하거나, 같거나, 폭보다 더 클 수 있다. 접합부(235)의 단면적은 접합부(233)의 단면적과 동일하거나, 동일하거나, 단면적보다 더 클 수 있다.
접합부(235)의 폭(254)과 유사한 폭을 갖는 접합부(237)를 갖도록 제조되는 수직 메모리 셀(225)이 도시된다. 접합부(237)는 접합부(235)의 깊이와 동일한 제 2 디멘젼에서의 깊이를 가질 수도 있다. 이와 같이, 접합부(237)의 단면적은 접합부(235)의 단면적과 같을 수 있다. 그러나, 본 개시 내용의 실시예들은 그렇게 제한되지 않고, 접합부(237)의 단면적은 제 1 및/또는 제 2 접합부들(233 및 235)의 단면적과 동일하거나, 단면적보다 더 클 수 있다.
수직 메모리 셀(225)의 바디 영역(227)은 전기적으로 플로팅되고 전기 전하를 저장할 수 있다. 바디 영역(227)에 저장된 전기 전하의 존재는 예를 들어 하나의 논리 데이터 상태, 예를 들어 "1"을 나타낼 수 있다. 전기적 플로팅 바디 영역(227) 내의 전기 전하의 부재는 예를 들어 다른 논리 데이터 상태, 예를 들어 "0"을 나타낼 수 있다.
바디 영역(227)에 저장될 수 있는 전하의 양은 바디 영역(227)의 체적과 관련된다. 바디 영역(227)의 체적은 바디 영역의 높이, 폭(248) 및 깊이에 비례한다. 그러나, 전기 전하는 바디 영역(227)의 체적으로부터, 예를 들어 커패시턴스 누설 경로들을 통해 접합부들(233 및/또는 235)과 같은, 바디 영역에 인접한 접합부들을 가로질러 누설될 수 있다. 일반적으로, 체적의 크기들이 더 커질수록, 체적을 포함하는 접합부의 단면적이 더 커진다. 접합부의 단면적이 더 커질수록, 접합 커패시턴스가 더 커지고, 바디 영역(227)의 체적에 저장된 더 빠른 전하가 누설될 수 있다.
바디 영역(227)의 충분한 체적(234)을 갖는 수직 메모리 셀을 제공하는 것, 즉 큰 디멘젼들을 갖는 바디 영역을 제공하는 것은 개선된 전하 저장 용량을 지원하여, 바디 영역(227)을 포함하는 접합부들, 예를 들어 접합부(233) 및 접합부(235)의 작은 단면적들을 제공하는 것과 충돌할 수 있다. 그러나, 본 개시 내용의 기술들은 주어진 수직 메모리 셀 크기에 대한 바디 영역(227)의 접합 단면적을 감소시키면서 바디 영역(227)의 큰 체적을 제공하는 것을 동시에 충족시킨다. 도 2a에 도시된 수직 메모리 셀(225)은 바디 영역(227)의 폭(248)(및 단면적)에 비해 접합부들(233 및 235)의 폭들(및 단면적들)을 감소시킴으로써 이러한 동시 제약을 충족시키는 것이 인지될 수 있다. 접합부들(233 및 235)의 폭들(및 단면적들)은 예를 들어 도 3a-도 3h에서 설명된 기술들에 의해 바디 영역(227)의 폭(248)(및 단면적)에 비해 감소될 수 있다.
수직 메모리 셀(225)과 같은 수직 사이리스터 기반 DRAM의 유지는 상기 논의된 바와 같이, 접합부들(233 및 235)의 단면적들에 기초하며, 예를 들어 저장된 전하 누설을 감소시키는 것은 전하 유지, 및 따라서 데이터 및/또는 논리 상태 유지를 개선한다. 수직 메모리 셀(225)과 같은 수직 사이리스터 기반 DRAM의 성능은 접합부들(233 및 235)을 가로지르는 커패시턴스에 비해, 제어 게이트 구조들을 가로질러, 즉 게이트 유전체(242)를 가로질러 큰 커패시턴스를 제공함으로써 개선될 수 있다. 그러므로, 도 1에 도시된 셀(100)과 같은 이전 수직 메모리 셀들에 비해, 접합부들(233 및 235)의 감소된 폭들, 및 그것에 의해 감소된 단면적들을 제공한다.
도 2b는 본 개시 내용의 하나 이상의 실시예들에 따른 수직 메모리 셀(245)을 도시한다. 수직 메모리 셀(245)은 예를 들어 사이리스터 기반 1T DRAM일 수 있다. 수직 메모리 셀(245)은 수직 구조로 배열되는 N+ 도핑된 재료(202), P-도핑된 재료(204), N-도핑된 재료(206), P+ 도핑된 재료(208), 접촉 재료(244), 및 전도성, 예를 들어 금속, 재료(246)를 가질 수 있다. 금속 재료(246)는 예를 들어 비트 라인일 수 있거나, 비트 라인에 결합될 수 있다. N+ 도핑된 재료(202)와 P-도핑된 재료(204) 사이에 접합부(239)가 있다. P-도핑된 재료(204)와 N-도핑된 재료(206) 사이에 접합부(241)가 있다. N-도핑된 재료(206)와 P+ 도핑된 재료(208) 사이에 접합부(243)가 있다.
하나 이상의 제어 게이트 구조들은 게이트 절연 재료(242)만큼 P-도핑된 재료(204)로부터 분리되는 전도성 재료(240)를 포함하는 P-도핑된 재료(204)의 일부에 인접하여 형성될 수 있다. 전도성 재료(240)는 예를 들어 수직 메모리 셀의 워드 라인들일 수 있거나, 워드 라인들에 결합될 수 있다. 제어 게이트 구조에 인접한 P-도핑된 재료(204)의 일부는 바디 영역(227)으로 언급된다. 접합부(239)를 포함하는 제어 게이트 구조들 아래의 수직 메모리 셀(245)의 일부는 제 1 영역(226)으로 언급된다. 접합부(241)를 포함하고, 접합부(243)를 포함할 수 있는 제어 게이트 구조들 위의 수직 메모리 셀(245)의 일부는 제 2 영역(228)으로 언급된다.
바디 영역(227)은 제 1 디멘젼에서의 폭(248), 및 제 2 디멘젼에서의 깊이를 갖는다(폭(248)과 직교하는 도 2b의 평면 내부로 그리고 평면 외부로 연장됨). 바디 영역(227)은 바디 영역의 깊이를 곱한 폭(248)과 같은 단면적을 갖는다. 바디 영역(227)은 또한 바디 영역(227)에 바디 영역(227)의 높이를 곱하는 단면과 같은 체적을 갖는다.
접합부(239)는 제 1 디멘젼에서의 폭(239) 및 제 2 디멘젼에서의 제 1 접합부의 깊이와 같은 단면적을 갖는다. 접합부(241)는 제 1 디멘젼에서의 폭(241) 및 제 2 디멘젼에서의 깊이와 같은 단면적을 갖는다. 폭(248)보다 작은 폭(239)을 갖도록 제조되는 수직 메모리 셀(245)이 도시된다. 폭(239)은 산화 재료(201)만큼 감소된다. 산화 재료(201)는 N+ 도핑된 재료(202) 및 P-도핑된 재료(204)의 일부 체적이 소모되도록 제 1 영역(226)의 산화에 의해 형성됨으로써, N+ 도핑된 재료(202)와 P-도핑된 재료(204) 사이의, 즉 접합부(239)의 폭 및 단면적을 감소시킬 수 있다. 접합부(239)의 단면적은 바디 영역(227)의 단면적보다 작은 것으로 제조될 수 있다.
바디 영역(227)의 폭(248)보다 작을 수 있는 접합부(241)의 폭을 갖도록 제조되는 수직 메모리 셀(245)이 도시된다. 이와 같이, 접합부(241)의 단면적은 (균일한 접합부(241) 및 바디 영역(227) 깊이들을 위해) 바디 영역(227)의 단면적보다 작을 수 있다. 접합부(239)의 폭보다 작을 수 있는 접합부(241)의 폭을 갖도록 제조되는 수직 메모리 셀(245)이 또한 도시된다. 이와 같이, 접합부(241)의 단면적은 (균일한 접합부(239) 및 접합부(241) 깊이들을 위해) 접합부(239)의 단면적보다 작을 수 있다. 그러나, 본 개시 내용의 실시예들은 그렇게 제한되지 않는다. 접합부(241)의 폭(및 단면적)은 접합부(239)의 폭(및 단면적)과 동일하거나, 같거나 폭(및 단면적)보다 더 클 수 있다.
접합부(241)의 폭과 유사한 폭을 갖는 접합부(243)를 갖도록 제조되는 수직 메모리 셀(245)이 또한 도시된다. 접합부(243)는 접합부(241)의 깊이와 동일한 제 2 디멘젼에서의 깊이를 가질 수도 있다. 이와 같이, 접합부(243)의 단면적은 접합부(241)의 단면적과 같을 수 있다. 그러나, 본 개시 내용의 실시예들은 그렇게 제한되지 않고, 접합부(237)의 단면적은 접합부들(239 및/또는 241)의 단면적과 동일하거나, 단면적보다 작거나, 단면적보다 더 클 수 있다.
접합부(241) 및/또는 접합부(243)의 폭은 산화 재료(209)만큼 감소될 수 있다. 산화 재료(209)는 N-도핑된 재료(206) 및 P+ 도핑된 재료(208)의 일부가 소모되도록 제 2 영역(228)의 산화에 의해 형성으로써, N-도핑된 재료(206)와 P+ 도핑된 재료(208) 사이의, 즉 접합부들(241 및 243)의 폭 및 단면적을 감소시킬 수 있다. 접합부들(241 및 243)의 단면적은 바디 영역(227)의 단면적보다 작을 수 있다.
수직 메모리 셀(245)의 바디 영역(227)은 전기적으로 플로팅되고 전기 전하를 저장할 수 있다. 바디 영역(227)에 저장된 전기 전하의 양은 다양한 논리 데이터 상태들을 나타낼 수 있다. 도 2a에서 상세히 논의된 바와 같이, 접합부들, 예를 들어 239, 241 및/또는 243의 폭들(및 단면적들)은 다양한 반도체 재료들을 각각의 접합부들 근방에서 소모시키는 다양한 산화 공정들을 포함하는 도 3a-도 3h에서 설명된 기술들에 의해 바디 영역(227)의 폭(248)(및 단면적)에 비해 감소될 수 있다.
도 3a-도 3h는 본 개시 내용의 실시예들에 따른 수직 메모리를 형성하는 것과 연관되는 공정 단계들을 예시한다. 도 3a는 수직 메모리 셀 구조(356)의 형성의 초기 단계를 도시한다. 일부 재료 처리는 후술되는 바와 같이, 도 3a에 도시된 수직 메모리 셀 구조(356)의 형성에서 이전에 발생되었다. 수직 메모리 셀 구조(356)은 매립 산화물(372), 매립 산화물(372) 위의 본딩 재료(373), 본딩 재료(373) 위의 전도성 재료(374), 및 전도성 재료(374) 위의 반도체 구조를 포함할 수 있다.
반도체 구조는 도핑될 수 있는 재료들(332 및 334)을 포함할 수 있다. 본딩 재료(373) 및 전도성 재료(374)는 매립 산화물(372) 상의 다양한 라인들에 패턴화되어 형성되었다. 일부 실시예들에 따르면, 전도성 재료(374)는 매립 캐소드 라인일 수 있다. 재료들(332 및 334)과 같은 반도체 재료들은 전도성 재료(374)의 라인들에 대응하는 반도체 구조에 증착, 패턴화, 및 형성될 수 있다. 다양한 실시예들에 따르면, 재료(332)는 N+ 도핑된 재료일 수 있고 재료(334)는 P-도핑된 재료일 수 있다. 접합부(333)는 재료(332)와 및 재료(334) 사이에 배치된다. 일부 실시예들에 따르면, N+ 도핑된 재료(332)는 수직 메모리 셀의 캐소드일 수 있다.
본 명세서에 설명되는 재료들은 다른 것들 중에서 스핀 코팅, 블랭킷 코팅, 저압 CVD 또는 플라즈마 강화 CVD와 같은 CVD(chemical vapor deposition), PECVD(plasma enhanced chemical vapor deposition), ALD(atomic layer deposition), 플라즈마 강화 ALD, PVD(physical vapor deposition), 열 분해, 및/또는 열 성장을 포함하지만, 이들에 제한되지 않는 다양한 기술들에 의해 형성될 수 있다. 대안적으로, 재료들은 원 위치에서 성장될 수 있다. 본 명세어에 설명되고 예시된 재료들이 층들로것 형성될 수 있지만, 재료들은 그것에 제한되지 않고 다른 3차원 구성들로 형성될 수 있다.
도핑된 재료들(332 및 334)은 예를 들어 다양한 다른 반도체 재료들 또는 그것의 조합들 중에서 게르마늄(Ge), 실리콘(S), 탄화 실리콘(SiC), 및/또는 질화 갈륨(GaN) 중 적어도 하나일 수 있다. 일부 실시예들에 따르면, 재료(332) 및 재료(334)는 분리적으로 증착될 수 있다. 일부 실시예들에 따르면, 전구체 반도체 재료는 증착된 후에 원자 종류들로 주입되어 특정 도핑된 영역을 형성할 수 있다.
도 3a에 도시된 수직 메모리 셀 구조(356)는 다른 구성들 중에서 2010년 3월 2일자로 출원되고, 발명의 명칭이 "SEMICONDUCTOR-METAL-ON-INSULATOR STRUCTURES, METHODS OF FORMING SUCH STRUCTURES, AND SEMICONDUCTOR DEVICES INCLUDING SUCH STRUCTURES"인 공동 계류 미국 특허 출원 일련 번호 제12/715,704호에 설명된 것과 같은 SOI(semiconductor-on-insulator) 또는 SMOI(semiconductor-metal-on-insulator)일 수 있다.
SMOI 구조의 매립 산화물(372)은 예를 들어 반도체 기판 상의 절연 재료를 포함할 수 있다. 반도체 기판은 실리콘, 갈륨 비소, 인화 인듐 등과 같은 반도체 재료의 전체적 또는 부분적 웨이퍼, SOG(silicon-on-glass), SOC(silicon-on-ceramic), 또는 SOS(silicon-on-sapphire) 기판과 같은 전체적 또는 부분적 SMOI(silicon-metal-on-insulator) 타입 기판, 또는 다른 적절한 제조 기판일 수 있다. 본 명세서에 사용되는 바와 같이, "웨이퍼"라는 용어는 종래의 웨이퍼들뿐만 아니라 다른 벌크 반도체 기판들도 포함한다. 절연 재료는 비제한적인 예로서, 이산화 실리콘, BPSG(borophosphosilicate glass), BSG(borosilicate glass), PSG(phospho silicate glass) 등을 포함하는 유전체 재료일 수 있다.
본딩 재료(373)는 전도성 재료(374)가 비정질 실리콘 재료 위에 형성되고, 반도체 기판 재료가 전도성 재료(374) 위에 형성된 상태에서, 절연 재료에 본딩되는 비정질 실리콘 재료일 수 있다. 반도체 기판 재료는 도 3a에 도시된 반도체 구조에 패턴화되어 형성된다.
본 개시 내용의 다양한 실시예들에 따라 형성된 SMOI 구조는 절연 재료 및/또는 전도성 재료(374)를 발열성으로 결정화하거나 이 재료들과 반응하는 비정질 실리콘 재료를 포함할 수 있으며, 이는 실리콘 원자 재배열을 허용한다. 그러한 실리콘 원자 재배열은 비정질 실리콘 재료, 절연 재료, 및/또는 전도성 재료 사이의 인터페이스에서 결합 강도를 개선할 수 있다. 이와 같이, 비정질 실리콘 재료 및 절연 재료 및/또는 전도성 재료(374) 사이에 생성되는 본드는 2개의 산화물 재료와 같은 2개의 절연 재료 사이에 생성되는 본드보다 실질적으로 더 강할 수 있다.
도 3a에 도시된 바와 같이, SMOI 구조는 전도성 재료(374)가 매립 산화물(373)의 절연 재료와 반도체 구조 사이에 배치되는 것을 야기할 수 있다. 즉, 전도성 재료(374)는 반도체 구조 아래에 매립된다. 전도성 재료(374)는 일부 실시예들에서, 워드 라인 또는 비트 라인과 같은 인터커넥트를 형성하기 위해, 또는 금속 스트랩을 형성하기 위해 사용될 수 있다. 그러한 인터커넥트는 결국 반도체 구조로 형성된 반도체 디바이스에 접근을 용이하게 하기 위해 사용될 수 있다. 본 개시 내용의 실시예들은 SOI 및/또는 SMOI 구성들을 포함하는 전도성 재료(374)의 임의의 특정 구성에 제한되지 않는다. 즉, 다양한 방법들 및/또는 구성들은 반도체 구조 아래에 매립 도체를 제조하기 위해 이용될 수 있다.
수직 메모리 셀 구조(356)는 도 3a에 도시된 바와 같이, 매립 산화물(372) 위에 형성된 본딩 재료(373), 전도성 재료(374), 및 반도체 구조의 다중 인스턴스들을 포함할 수 있다. 그러한 인스턴스들의 수는 도 3a에 도시된 3개에 제한되지 않으며, 이는 제조 기술들의 단순화 및 예시를 위한 양으로 제한되고, 더 많이 포함할 수 있다. 매립 산화물(372) 위에 형성된 본딩 재료(373), 전도성 재료(374), 및 반도체 구조들의 대안적인 인스턴스들은 브래킷(379)으로 표시되는 거리만큼 도 3a의 좌측에 도시된 바와 같이, 서로로부터 일 방향으로 오프셋될 수 있다. 도 3a에 도시되지 않지만, 내부 구성들을 도시하기 위해, 매립 산화물(372) 위에 형성된 본딩 재료(373), 전도성 재료(374), 및 반도체 구조들의 인스턴스들은 각각의 구조의 우측에서 서로로부터 동일한 방향으로 오프셋될 수 있다. 그러한 오프셋은 예를 들어 부가 전도성 재료 구조에 의해서와 같이, 일부 또는 전부의 대안적인 인스턴스들을 공통 연통 경로에 연통가능하게 결합하는데 사용될 수 있다.
도 3a에 도시된 수직 메모리 셀 구조(356)는 예를 들어 매립 산화물(372) 위체 형성된 본딩 재료(373), 전도성 재료(374), 및 반도체 구조의 인스턴스들을 형성한 다음에, 벌크 재료(332) 및 재료(334)를 그 위에 증착하고, 재료들(332 및 334)을 전도성 재료(374)의 인스턴스들에 대응하는 반도체 구조들로 패턴화하여 에칭함으로써 형성될 수 있다. 반도체 구조들을 형성하기 위해 사용되는 에칭 공정은 수개의 분리 에칭 공정들을 포함할 수 있다.
수직 메모리 셀 구조(356)는 반도체 구조의 측벽들 상에, 폴리머 또는 산화물 라이너와 같은 에치 보호 재료(375)를 도시한다. 질화물 캡과 같은 패턴화 마스크(376)는 각각의 반도체 구조, 예를 들어 실리콘 라인의 상단에 도시된다. 에치 보호 재료(375)는 또한 재료(334)와 패턴화 마스크(376) 사이에 배치된다.
도 3a에 도시된 수직 메모리 셀 구조(356)는 본딩 재료(373) 및 전도성 재료(374)의 인스턴스들 위에 증착된 벌크 재료들(332 및 334)로 형성될 수 있다. 예를 들어, 트렌치들은 전도성 재료(374)의 각각의 인스턴스들에 대응하는 재료(334)에 패턴화되어 에칭될 수 있다. 트렌치들은 접합부(333) 바로 위의 깊이까지 재료(334)로 에칭될 수 있다. 트렌치들을 재료(334)로 에칭하는 것은 예를 들어 접합부(333) 근처에 정지하는 반응성 이온 에치에 의해 달성될 수 있다. 그 다음, 에치 보호 재료(375)는 에칭된 재료(334) 위에 증착될 수 있어 그것은 재료(334)의 측벽들 및 상단을 커버한다. 이어서, 패턴화 마스크(376)는 재료(334)의 상단 상의 에치 보호 재료(375)를 통해 반도체 구조들의 상단에 증착될 수 있다.
나머지 벌크 재료들(332 및 334)은 매립 산화물(372)에 대한 다른 에치, 예를 들어 반응성 이온 에치를 사용하여 도 3a에 도시된 반도체 구조들에 더 에칭될 수 있다. 패턴화 마스크(376)는 패턴으로서의 기능을 하고, 에치 보호 재료(375)는 재료(334)의 측벽들의 일부를 포함하며, 이는 매립 산화물(372)에 대한 후속 에치 동안 에치 보호 재료(375)에 의해 커버된다. 임의의 실시예들에 따르면, 에치 보호 재료(375)는 재료(334)의 측벽들을, 미래의 제어 게이트 구조들의 하단 에지가 형성되는 곳에 대응하는 위치까지 커버한다. 다시 말하면, 에치 보호 재료(375)는 제 1 영역, 예를 들어 도 2a의 226에 포함되는 재료(334)의 일부들을 제외하고 재료(334)의 측벽들을 커버한다.
매립 산화물(372)에 대한 후속 에치는 각각의 전도성 재료(374)에 대응하지 않는 벌크 재료들(332 및 334) 뿐만 아니라, 각각의 전도성 재료(374)에 대응하는 벌크 재료들(332 및 334)의 일부 체적을 제거한다. 즉, 매립 산화물(372)에 대한 후속 에치는 바디 영역(매립 산화물(372)에 대한 후속 에치 동안 제 1 영역의 체적을 에치 보호 재료(375)에 의해 커버됨)에 비해 감소시킬 수 있다. 매립 산화물(372)에 대한 후속 에치는 반도체 구조의 재료들(332 및 334)을 하나의 디멘젼에서 효과적으로 언더컷하며, 예를 들어 디멘젼은 도 3a의 평면 내부로 그리고 평면 외부로 배향되고 도 2a 및 도 2b에서 설명되는 제 2 디멘젼에 대응한다. 제 1 디멘젼은 또한 도 2a 및 도 2b에서 설명된 바와 같이, 도 3a에 걸쳐 수평 방향에 있다.
바디 영역에 비해 감소된 제 1 영역의 체적은 도 3a의 377로 도시되며, 이는 각각 예시된 반도체 구조의 우측 단부에서 보여질 수 있는 바와 같이, 반도체 구조의 각각의 인스턴스의 대향 측벽들 상에 발생한다. 제 1 영역의 체적을 이러한 방식으로 바디 영역에 비해 감소시키는 것은 제 1 영역이 에치 보호 재료(375)에 의해 보호되지 않고 접합부(333)를 포함하므로, 접합부(333), 예를 들어 P-N 접합부의 단면적을 감소시키기 위해 작용한다. 제 1 영역의 체적을 바디 영역에 비해 감소시키는 것은 접합부(333)의 단면적, 예를 들어, 접합부(333)의 깊이와 연관되는 디멘젼들 중 하나를 감소시킨다. 바디 영역에 비해 제 1 영역의 체적을 매립 산화물(372)에 대한 후속 에치만큼 감소시키는 것은, 벌크 재료들(334)의 측벽들을 보호한 후에, 재료(334)의 바디 영역, 예를 들어 도 2a의 227의 체적을 감소시키는 경향이 없다.
도 2b에서 상기 제공된 설명과 유사하게, 접합부(333)의 폭은 재료들(332 및 334)의 일부 체적이 소모되도록 제 1 영역을 산화시킴으로써 감소될 수 있다. 그러한 산화는 일부 에칭, 예를 들어 반응성 이온 에칭과 함께 발생할 수 있다. 예를 들어, 반응성 이온 에치는 각각의 전도성 재료(374)에 대응하지 않는 벌크 재료들(332 및 334)을 제거하기 위해 초기에 사용될 수 있다. 그 후에, 반도체 구조들의 노출된 재료들(332 및 334)은 각각의 전도성 재료(374)에 대응하는 재료들(332 및 334)의 일부 체적을 소모하기 위해 산화될 수 있음으로써, 접합부(333)의 폭 및 단면적을 감소시킬 수 있다.
대안적으로, 산화는 2개의 디멘젼에서의 제 1 영역의 체적들이 산화에 의해 동시에 감소될 수 있도록 언젠가 나중에 처리 시에, 예를 들어 절연 재료 스페이서(385)가 예를 들어 도 3d에 도시된 바와 같이, 산화에 의해 형성될 때와 동시에, 또는 트렌치(390)가 에칭에 의해 형성된 후에(그러나 도 3f에 도시된 바와 같이 그것에 의해 재료들(332 및 334)의 임의의 언더커팅 전에) 발생할 수 있다.
도 3b는 도 3a에 도시된 수직 메모리 셀 구조(356)의 형성 뒤에 수직 메모리 셀의 형성의 다른 단계를 도시한다. 도 3b는 수직 메모리 셀 구조(358)를 도시한다. 일부 실시예들에 따르면, 수직 메모리 셀 구조(358)는 반도체 구조, 예를 들어 트렌치들 및 체적들(377) 주위의 공간들이 절연 재료(380)로 충전된 상태에서 도 3a에 도시된 수직 메모리 셀 구조(356)를 포함한다. 본 명세서에 설명된 절연 재료(380) 및 다른 절연 재료들은 예를 들어 이산화 실리콘, 산화 하프늄, 및 다른 산화물들, 규산염들, 또는 지르코늄, 알루미늄, 란탄, 스트론튬, 티탄, 또는 Ta2O5, ZrO2, HfO2, TiO2, Al2O3, Y2O3, La2O3, HfSiOX, ZrSiOX, LaSiOX, YSiOX, ScSiOX, CeSiOX, HfLaSiOX, HfAlOX, ZrAlOX, 및/또는 LaAlOX를 포함하지만 이들에 제한되지 않는 그것의 조합들의 알루미늄산염들로 형성될 수 있는 높은 k 유전체 재료일 수 있다. 게다가, 다중 금속 산화물들은 산화질화 하프늄, 산화질화 이리듐, 및/또는 다른 높은 k 유전체 재료들과 같이, 단일 또는 합성 조합들로 사용될 수 있다.
예를 들어, 절연 재료(380)는 초과 절연 재료(380)가 CMP(chemical-mechanical polishing)와 같은 증착후 공정에 의해 제거된 상태에서, 수직 메모리 셀 구조들(356) 위에 증착될 수 있다. 절연 재료(380)는 예를 들어 산화물 및/또는 다른 절연 재료로 형성될 수 있다. 예시적 목적들을 위해, 제 1 영역이 감소되는 접합부(333) 근방의 재료들(332 및 334)의 체적(377)은 절연 재료(380)로 충전되어 도시되는 것이 아니라, 수직 메모리 셀 구조(358)의 단부도는 절연 재료(380)가 감소된 체적(377)을 각각의 측벽 상에 어떻게 점유할 수 있는지를 도시한다.
도 3c는 도 3b에 도시된 수직 메모리 셀 구조(358)의 형성 뒤에 수직 메모리 셀의 형성의 다른 단계를 도시한다. 도 3c는 수직 메모리 셀 구조(360)를 도시한다. 일부 실시예들에 따르면, 수직 메모리 셀 구조(360)은 도 3b에 도시된 바와 같은 수직 메모리 셀 구조(358) 내에 형성된 트렌치들(381)을 포함한다. 트렌치들(381)은 재료(334) 및 절연 재료(380)를 통해 형성된다. 부가 하드 마스킹은 필요한 경우, 제거되지 않을 재료(334) 및 절연 재료(380)의 면적들에 대응하여 부가될 수 있으며, 이는 차례로 도시된 바와 같은 트렌치들을 패턴화하여 에칭하기 위해 트렌치들에 대응한다.
트렌치들(381)은 도 3a에 도시된 바와 같이, 반도체 구조들의 가장 긴 디멘젼에 수직으로 배향된다. 이와 같이, 트렌치들(381)은 체적들(377)과 수직으로 배향된다. 트렌치들(381)은 상술한 바와 같이, 제 2 디멘젼과 평행으로 배향되어, 반도체 구조들의 재료(334)의 일부는 제 2 디멘젼에 인접하는 필라들 사이의 절연 재료(380)에 의해 필라 구조들에 형성된다.
트렌치들(381)은 제어 게이트 구조의 상부 에지, 즉 제어 게이트 구조가 나중에 정의되는 바디 영역(227)의 상부 경계에 대응하는 깊이(382)까지 에칭될 수 있다. 이와 같이, 트렌치들(381)은 벌크 재료(334)를 제거하여 수직 메모리 셀의 제 2 영역을 예를 들어 도 2a의 228로 정의한다. 트렌치들(381)은 필라 구조들이 원하는 제 2 영역 디멘젼들을 갖도록 배열될 수 있다. 제 2 및 제 3 접합부들, 예를 들어 각각 도 2a의 235 및 237은 제 2 영역, 예를 들어 도 2a의 228 내에 배치된다. 그러므로, 트렌치들(381)은 필라 구조들이 제 2 및 제 3 접합부들을 위해 소망되는 디멘젼들을 갖도록 배열될 수 있으며, 이는 나중에 형성될 것이다. 예를 들어, 트렌치들(381)은 필라 구조들이 디멘젼들을 가져서 제 2 및 제 3 접합부들의 단면적들이, 접합부(333)가 형성될 단면적보다 더 크고, 단면적과 같고 및/또는 단면적보다 작도록 배열될 수 있다.
도 3d는 도 3c에 도시된 수직 메모리 셀 구조(360)의 형성 뒤에 수직 메모리 셀의 형성의 다른 단계를 도시한다. 도 3d는 수직 메모리 셀 구조(362)를 도시한다. 일부 실시예들에 따르면, 수직 메모리 셀 구조(362)은 트렌치(381)가 형성된 깊이에 대응하는 깊이(382)까지 트렌치(381)의 측벽들 상에 증착된 절연 재료 스페이서(385)를 포함한다. 절연 재료 스페이서(385)는 예를 들어 산화물일 수 있고 절연 재료(380)와 동일하거나 상이할 수 있다.
하나 이상의 대안적인 실시예들에 따르면, 트렌치(381)의 측벽들은 절연 재료 스페이서(385)를 형성하기 위해 산화될 수 있다. 이러한 대안적인 산화 공정은 또한 재료(334)의 어떤 일부를 소모하여 나중에 형성된 393 및 395(도 3g 참조)의 디멘젼들을 감소시키도록 제어될 수 있다. 즉, 절연 재료 스페이서(385)는 도 2b에 도시된 산화 재료(209)에 대응할 수 있다.
트렌치(381)의 측벽들 상에 스페이서(385)를 증착한 뒤에, 재료(334) 및 절연 재료(380)는 다른 트렌치(384)를 트렌치(381)의 하단에 에칭함으로써와 같이, 더 리세스될 수 있다. 트렌치(384)는 후속 형성된 제어 게이트 구조의 하부 에지 및 도 2a에 227로 도시된 바디 영역의 하부 경계에 대응하는 깊이(383)까지 에칭될 수 있다. 즉, 트렌치(384)를 에칭하는 것은 바디 영역의 디멘젼들을 정의한다. 깊이(382)와 깊이(383) 사이의 거리(389)는 제어 게이트 구조 높이를 정의하는 바디 영역의 수직 디멘젼에 대응한다. 트렌치(384)의 폭 및/또는 위치는 바디 영역의 폭을 예를 들어 도 2a의 234로 정의하며, 제어 게이트 구조는 나중에 정의될 것이다. 이와 같이, 트렌치들(384)는 벌크 재료(334)를 제거하여 수직 메모리 셀의 바디 영역을 예를 들어 도 2a의 227로 정의한다.
도 3e는 도 3d에 도시된 수직 메모리 셀 구조(362)의 형성 뒤에 수직 메모리 셀의 형성의 다른 단계를 도시한다. 도 3e는 수직 메모리 셀 구조(364)를 도시한다. 일부 실시예들에 따르면, 수직 메모리 셀 구조(364)는 트렌치(381)의 하단에 에칭되는 트렌치(384)(도 3d 참조)의 측벽들 및 바닥 상에 형성되는, 예를 들어 증착되는 게이트 유전체(386)를 포함한다. 즉, 게이트 유전체 재료(386)는 도 3e에 도시된 바와 같이, 트렌치(384)의 바닥 위에 증착되는 것을 포함하여, 트렌치(384)의 형성에 의해 노출되는 재료(334) 위에 증착될 수 있다. 대안적인 실시예에 따르면, 트렌치(384)의 형성에 의해 노출되는 재료(334)는 산화되어 게이트 유전체 재료(386)를 트렌치(384)의 측벽들, 및 바닥 상에 형성할 수 있다.
트렌치(384)의 측벽들 상에 게이트 유전체 재료(386)를 형성한 뒤에, 전도성 재료(387)은 트렌치(384)의 측벽들 상의 게이트 유전체 재료(386) 위에 증착될 수 있다. 일부 실시예들에 따르면, 전도성 재료(387)는 금속일 수 있다. 전도성 재료(387)는 예를 들어 수직 메모리 셀에 대한 워드 라인이도록 구성되는 제어 게이트 전극일 수 있다. 전도성 재료(387)의 증착은 전도성 재료(387)가 또한 트렌치(384)의 바닥 상에, 예를 들어 트렌치(384)의 바닥 상에 또한 증착되는 임의의 게이트 유전체 재료(386) 위에 증착되게 할 수 있다. 스페이서 에치는 트렌치(384)의 측벽들 상의 전도성 재료(387)를 서로부터 분리하기 위해, 예를 들어 트렌치(384)의 인접한 측벽들 상의 게이트 어드 라인들을 서로부터 분리하기 위해 사용될 수 있다.
트렌치(384)의 측벽들 상의 게이트 유전체 재료(386) 상에 전도성 재료(387)의 형성, 예를 들어 증착은 일부 전도성 재료(387)가 깊이(382)(도 3c에 도시됨) 위에 증착되는 것에 의해 트렌치(381)의 측벽들 상에 증착된 절연 재료 스페이서(385)와 전도성 재료(387) 사이에 일부 오버랩(388)을 야기할 수 있다. 그러한 오버랩(388)은 제어 게이트 구조가 게이트 유전체 재료(386)의 위치에 의해 정의되므로 제어 게이트 높이를 증가시키지 않으며, 이는 절연 재료 스페이서(385)의 절연 특성 및 두께가 부가 전하 저장을 위해 제어 게이트 동작을 효과적으로 지지하지 않으므로 트렌치(384)의 높이(389)(도 3d에 도시됨)에 남는다.
도 3f는 도 3e에 도시된 수직 메모리 셀 구조(364)의 형성 뒤에 수직 메모리 셀의 형성의 다른 단계를 도시한다. 도 3f는 수직 메모리 셀 구조(366)를 도시한다. 일부 실시예들에 따르면, 수직 메모리 셀 구조(366)은 부가 트렌치(390)를 트렌치(384)의 하단에 에칭함으로써 형성된다. 패턴화 마스크(376), 예를 들어 질화물 캡, 절연 재료(380), 예를 들어 산화물, 절연 재료 스페이서(385), 예를 들어 산화물, 및 전도성 재료(387), 예를 들어 금속은 트렌치(390)를 에칭하는 하드 마스크로서의 기능을 모두 한다. 트렌치(390)를 에칭하는 것은 반도체 필라들의 재료들(332 및 334)의 디멘젼들을 제 1 영역(도 2a의 226)에 정의한다.
도 3a에 도시된 반도체 구조들을 형성하는 것에 대해 설명된 에치와 유사하게, 트렌치(390)에 대한 에치는 예를 들어 전도성 재료(374) 및/또는 전도성 재료(374)의 인스턴스들 사이의 매립 산화물(372)에 대한 에치, 예를 들어 반응성 이온 에치에 의해 달성될 수 있다. 반도체 필라들의 재료(334)의 그 부분들은 제어 게이트 구조들의 하단 에지, 예를 들어 전도성 재료(387)의 하부 에지에 대응하는 위치까지의 에칭으로부터 보호된다. 다시 말하면, 패턴화 마스크(376), 절연 재료(380), 절연 재료 스페이서(385), 및 전도성 재료(387)는 제 1 영역, 예를 들어 도 2a의 226 외부의 재료(334)의 일부를 보호한다.
트렌치(390)의 형성과 연관되는 전도성 재료(374) 및/또는 매립 산화물(372)에 대한 에치는 각각의 전도성 재료(374)에 대응하지 않는 벌크 재료들(332 및 334) 뿐만 아니라, 각각의 전도성 재료(374)에 대응하지 않는 벌크 재료들(332 및 334)의 일부 체적을 제거한다. 즉, 전도성 재료(374) 및/또는 매립 산화물(372)에 대한 반응성 이온 에치는 제 1 영역의 체적을 커버되고 보호되는 바디 영역에 비해 감소시킬 수 있다. 매립 산화물(372)에 대한 반응성 이온 에치는 체적(377)(도 3a에 도시됨)이 제거된 디멘젼과 수직인 디멘젼에서 반도체 구조의 재료들(332 및 334)을 언더컷한다. 도 3f는 제 1 디멘젼(399) 및 제 2 디멘젼(398)의 배향을 표시한다. 디멘젼(399)은 폭들(248, 252, 및 254)이 도 2a에 도시된 방향과 일치하도록 배향된다.
그러므로, 트렌치(390)의 형성에서 전도성 재료(374) 및/또는 매립 산화물(372)에 대한 반응성 이온 에치는 디멘젼(399) 내의 각각의 전도성 재료(374)에 대응하는 재료들(332 및 334)의 체적을 제거하여, 제 1 영역 내의 재료들(332 및 334)을 언더컷한다. 제 1 영역의 체적이 바디 영역에 비해 감소되는 것은 도 3f의 391에 도시된다. 그러한 체적 감소는 반도체 필라들의 각각의 인스턴스의 대향 측벽들 상에 발생할 수 있다. 이러한 방식으로 바디 영역에 비해 제 1 영역의 체적(391)을 감소시키는 것은 제 1 영역이 접합부(333)를 포함하므로, 접합부(333), 예를 들어 P-N 접합부의 단면적을 감소시키기 위해 작용한다. 일부 실시예들에 따르면, 접합부(333)는 수직 메모리 셀을 위한 P-베이스 바디 재료와 캐소드 재료 사이의 접합부이다.
바디 영역에 비해 제 1 영역의 체적(391)을 감소시키는 것은 바디 영역, 예를 들어 도 2a의 227의 체적을 감소시키는 것 없이, 예를 들어 도 2a에 도시된 폭(252)에 대응하는 접합부(333)의 단면적과 연관되는 디멘젼들의 다른 것을 감소시킨다. 도 3f에서 알 수 있는 바와 같이, 제 1 영역의 체적, 및 따라서 접합부(333)의 단면적은 본 개시 내용에 설명된 기술들에 의해 단면의 각각의 디멘젼에서 감소될 수 있다.
도 3g는 도 3f에 도시된 수직 메모리 셀 구조(366)의 형성 뒤에 수직 메모리 셀의 형성의 다른 단계를 도시한다. 도 3g는 수직 메모리 셀 구조(368)를 도시한다. 일부 실시예들에 따르면, 수직 메모리 셀 구조(368)는 패턴화 마스크(376), 예를 들어 질화물 캡을 제거하는 처리, 및 재료(334)의 하나의 일부를 도핑된 재료(392)로 변형시키고, 다른 일부를 도핑된 재료(394)로 변형시키는 도펀트들의 주입을 반영한다. 예를 들어, N-베이스 주입 공정은 저농도 도핑된 P-베이스 재료(334)에 인접한 N-베이스 도핑된 재료(392)를, 그들 사이의 접합부(393)와 함께 생성하기 위해 수행될 수 있다. P+ 주입 공정은 N-베이스 도핑된 재료(392)에 인접한 P+ 도핑된 재료(394)를, 그들 사이의 접합부(395)와 함께 생성하기 위해 수행될 수 있다. 일부 실시예들에 따르면, 도핑된 재료(394)는 수직 메모리 셀의 애노드일 수 있다. 상술한 도펀트들의 주입 후에, 도핑의 활성화가 달성될 수 있다.
도 3h는 도 3g에 도시된 수직 메모리 셀 구조(368)의 형성 뒤에 수직 메모리 셀의 형성의 다른 단계를 도시한다. 도 3h는 수직 메모리 셀 구조(370)를 도시한다. 일부 실시예들에 따르면, 수직 메모리 셀 구조(370)는 도핑된 재료(394)(도 2a의 244로 도시됨) 및 전도성, 예를 들어 금속 재료(396) 상에 접촉 재료, 예를 들어 도 2a에 도시된 244의 형성을 포함한다. 다양한 실시예들에 따르면, 전도성 재료(396)는 수직 메모리 셀의 애노드 라인일 수 있다. 접촉 재료는 도핑된 재료(394)와 전도성 재료(396) 사이에 형성될 수 있다.
수직 메모리 셀은 바디의 단면적보다 작은 단면적들을 갖는 바디 영역에 인접한 접합부들을 가질 수 있다. 이러한 방식으로, 접합부(들)를 가로지르는 커패시턴스는 (바디 영역와 동일한 단면적을 갖는 접합부에 비배) 감소될 수 있다. 접합부를 가로지르는 낮은 커패시턴스는 접합부를 가로질러 손실되는 바디 영역에 저장된 전하의 양을 커패시턴스 누설 경로를 통해 감소시킴으로써 수직 메모리 셀의 유지 특성들을 개선할 수 있다. 더욱이, 이러한 방식으로 게이트 커패시턴스에 비해 접합 커패시턴스를 감소시키는 것은 또한 수직 메모리 셀 동작 성능을 개선한다. 바디 영역에 인접한 영역 내의 접합부의 단면적은 수직 메모리 셀의 형성 동안 반도체 체적들의 체적을 접합부 근방에서 감소시킴으로써 감소될 수 있다.
특정 실시예들이 본 명세서에 예시되고 설명되었지만, 당해 기술에서 통상의 기술자들은 동일한 결과들을 달성하기 위해 계산되는 배열이 도시된 특정 실시예들로 치환될 수 있다는 점을 이해할 것이다. 본 명세서는 본 개시 내용의 다양한 실시예들의 개조들 또는 변형들을 커버하도록 의도된다. 상기 설명은 예시적인 방식으로 이루어졌고, 제한적인 방식으로 이루어지지 않았다는 점이 이해되어야 한다. 상기 실시예들, 및 본 명세서에 구체적으로 설명되지 않은 다른 실시예들의 조합은 상기 설명을 검토하면 당해 기술에서 통상의 기술자들에게 분명할 것이다. 본 개시 내용의 다양한 실시예들의 범위는 상기 구조들 및 방법들이 사용되는 다른 응용들을 포함한다. 그러므로, 본 개시 내용의 다양한 실시예들의 범위는 첨부된 청구항들이 권리가 있는 전체 범위의 균등물들과 함께, 첨부된 청구항들을 참조하여 결정되어야 한다.
이전의 상세한 설명에서, 다양한 특징들은 본 개시 내용을 간소화하기 위해 단일 실시예에서 함께 그룹화된다. 이러한 방법의 개시 내용은 본 개시 내용의 개시된 실시예들이 각각의 청구항에 분명히 나열되는 더 많은 특징들을 사용해야 한다는 의도를 반영하는 것으로서 해석되지 않아야 한다. 오히려, 이하의 청구항들이 반영되므로, 본 발명의 주제는 단일 개시된 실시예의 모든 특징들보다 적게 존재한다. 따라서, 이하의 청구항들은 이로써 각각의 청구항이 분리 실시예로서 그 자체에 기초하는 상태에서, 상세한 설명에 통합된다.
Claims (31)
- 수직 메모리 셀을 형성하는 방법으로서,
반도체 구조를 도체 라인 위에 형성하는 단계로서, 상기 반도체 구조는 제 1 및 제 2 도핑된 재료들 사이에 제 1 접합부를 포함하는 제 1 영역을 갖는, 상기 반도체 구조를 도체 라인 위에 형성하는 단계;
에치 보호 재료를 상기 제 1 영역 위의 상기 반도체 구조의 제 1 측벽 쌍 상에 형성하는 단계; 및
상기 제 1 영역의 체적을 상기 반도체 구조의 바디 영역에 비해 제 1 디멘젼(dimension)에서 감소시키는 단계를 포함하는, 수직 메모리 셀을 형성하는 방법. - 청구항 1에 있어서,
상기 제 1 영역의 체적을 상기 바디 영역에 비해 제 2 디멘젼에서 감소시키는 단계를 더 포함하고, 상기 제 2 디멘젼은 상기 제 1 디멘젼에 대해 직교하는, 수직 메모리 셀을 형성하는 방법. - 청구항 2에 있어서,
상기 제 1 영역의 체적을 상기 바디 영역에 비해 상기 제 1 및 제 2 디멘젼들 중 적어도 하나에서 감소시키는 단계는 반응성 이온 에치에 의해 에칭하는 단계를 포함하는, 수직 메모리 셀을 형성하는 방법. - 청구항 2에 있어서,
상기 제 1 영역의 체적을 상기 바디 영역에 비해 상기 제 1 및 제 2 디멘젼들 중 적어도 하나에서 감소시키는 단계는 상기 제 1 영역의 체적을 산화에 의해 소모시키는 단계를 포함하는, 수직 메모리 셀을 형성하는 방법. - 청구항 2에 있어서,
에치 보호 전도성 재료를 상기 제 1 영역 위의 상기 반도체 구조의 제 2 측벽 쌍 상에 형성하는 단계; 및
상기 제 1 영역의 체적을 상기 바디 영역에 비해 상기 제 1 및 제 2 디멘젼들 중 적어도 하나에서 감소시키는 단계를 더 포함하는, 수직 메모리 셀을 형성하는 방법. - 청구항 5에 있어서,
상기 제 1 영역의 체적을 상기 바디 영역에 비해 상기 제 1 및 제 2 디멘젼들 중 적어도 하나에서 감소시키는 단계는 반응성 이온 에치에 의해 에칭하는 단계를 포함하는, 수직 메모리 셀을 형성하는 방법. - 청구항 5에 있어서,
상기 제 1 영역의 체적을 상기 바디 영역에 비해 상기 제 1 및 제 2 디멘젼들 중 적어도 하나에서 감소시키는 단계는 상기 제 1 영역의 체적을 산화에 의해 소모시키는 단계를 포함하는, 수직 메모리 셀을 형성하는 방법. - 청구항 5에 있어서,
상기 반도체 구조를 주입하여 제 2 및 제 3 도핑된 재료들 사이의 제 2 접합부를 제 2 영역에 생성하는 단계; 및
상기 제 2 영역의 체적을 상기 반도체 구조의 바디 영역에 비해 상기 제 1 디멘젼에서 감소시키는 단계를 더 포함하는, 수직 메모리 셀을 형성하는 방법. - 청구항 5에 있어서,
상기 제 2 영역의 체적을 상기 반도체 구조의 바디 영역에 비해 상기 제 1 디멘젼에서 감소시키는 단계를 더 포함하는, 수직 메모리 셀을 형성하는 방법. - 청구항 9에 있어서,
상기 제 2 영역의 체적을 상기 바디 영역에 비해 상기 제 1 및/또는 제 2 디멘젼들에서 감소시키는 단계는 반응성 이온 에치에 의해 에칭하는 단계 및 상기 제 2 영역의 체적을 산화에 의해 소모시키는 단계 중 하나를 포함하는, 수직 메모리 셀을 형성하는 방법. - 청구항 1 내지 청구항 10 중 어느 한 항의 방법에 의해 형성되는 수직 메모리 셀.
- 수직 메모리 셀을 형성하는 방법으로서,
반도체 구조를 도체 라인 위에 형성하는 단계로서, 상기 반도체 구조는 제 1 및 제 2 도핑된 재료들 사이에 제 1 접합부를 포함하는 제 1 영역을 갖는, 상기 반도체 구조를 도체 라인 위에 형성하는 단계;
에치 보호 재료를 상기 제 1 영역 위의 상기 반도체 구조의 제 1 측벽 쌍 상에 형성하는 단계;
상기 제 1 영역의 체적을 상기 반도체 구조의 바디 영역에 비해 제 1 디멘젼에서 감소시키는 단계;
상기 반도체 구조로부터 복수의 반도체 필라들을 형성하는 단계; 및
상기 제 1 영역의 체적을 상기 바디 영역에 비해 제 2 디멘젼에서 감소시키는 단계를 포함하고, 상기 제 2 디멘젼은 상기 제 1 디멘젼 대해 직교하는, 수직 메모리 셀을 형성하는 방법. - 청구항 12에 있어서,
상기 반도체 구조로부터 복수의 반도체 필라들을 형성하는 단계는,
상기 반도체 구조 주위의 공간들을 절연 재료로 충전하는 단계;
상기 반도체 구조 및 절연 재료를 에칭하여 상기 반도체 구조와 실질적으로 수직하게 배향된 제 1 트렌치를 형성하는 단계로서, 상기 제 1 트렌치는 제 1 게이트 에지에 대응하는 깊이로 연장되는 제 2 영역에 있는, 상기 제 1 트렌치를 형성하는 단계;
절연 재료 스페이서를 상기 제 1 트렌치의 측벽들 상에 증착하는 단계;
상기 반도체 구조를 에칭하여 상기 제1 트렌치의 하단에 제 2 트렌치를 형성하는 단계로서, 상기 제 2 트렌치는 상기 바디 영역에 있고 제 2 게이트 에지의 깊이로 연장되는, 상기 제 2 트렌치를 형성하는 단계;
게이트 유전체를 상기 제 2 트렌치의 측벽들 상에 형성하는 단계;
상기 게이트 유전체 위의 전도성 재료를 상기 제 2 트렌치의 측벽들 상에 증착하는 단계; 및
상기 반도체 구조를 에칭하여 상기 제 2 트렌치의 하단에 제 3 트렌치를 형성하는 단계로서, 상기 제 3 트렌치는 상기 제 1 영역에 있고 상기 도체 라인으로 연장되는, 상기 제 3 트렌치를 형성하는 단계를 포함하는, 수직 메모리 셀을 형성하는 방법. - 청구항 13에 있어서,
상기 반도체 구조 및 절연 재료를 에칭하여 제 1 트렌치를 형성하는 단계는 상기 제 2 영역의 체적을 상기 바디 영역에 비해 제 2 디멘젼에서 감소시키는 단계를 포함하는, 수직 메모리 셀을 형성하는 방법. - 청구항 14에 있어서,
상기 제 1 영역의 체적을 상기 바디 영역에 비해 감소시키는 단계 및 상기 제 2 영역의 체적을 상기 바디 영역에 비해 감소시키는 단계 중 적어도 하나는 상기 반도체 구조의 일부를 산화시켜서 소모시키는 단계를 포함하는, 수직 메모리 셀을 형성하는 방법. - 청구항 13 내지 청구항 15 중 어느 한 항에 있어서,
상기 반도체 구조 및 절연 재료를 에칭하여 제 1 트렌치를 형성하는 단계는 상기 제 2 영역의 체적을 상기 제 1 영역에 비해 제 2 디멘젼에서 감소시키는 단계를 포함하는, 수직 메모리 셀을 형성하는 방법. - 청구항 13 내지 청구항 15 중 어느 한 항에 있어서,
상기 반도체 구조를 주입하여 상기 제 2 도핑된 재료 위의 제 3 도핑된 재료를 상기 제 2 영역에 형성하는 단계; 및
상기 반도체를 주입하여 상기 제 3 도핑된 재료 위의 제 4 도핑된 재료를 상기 제 2 영역에 형성하는 단계를 더 포함하고,
상기 제 1 도핑된 재료는 N+ 도핑된 재료이고, 상기 제 2 도핑된 재료는 도핑된 P-베이스 재료이고, 상기 제 3 도핑된 재료는 N-베이스 재료이며, 상기 제 4 도핑된 재료는 P+ 도핑된 재료인, 수직 메모리 셀을 형성하는 방법. - 수직 메모리 셀로서,
2개의 전극들 사이에 배치되는 반도체 재료로서, 복수의 도핑된 영역들 및 인접한 도핑된 영역들의 각각의 쌍 사이의 접합부를 갖는 상기 반도체 재료; 및
상기 도핑된 영역들 중 하나에 인접하여 형성되는 게이트 도체를 포함하고,
각각의 접합부의 단면적은 게이트 도체가 인접하여 형성되는 도핑된 영역의 단면적보다 작은, 수직 메모리 셀. - 청구항 18에 있어서,
게이트 도체가 인접하여 형성되는 도핑된 영역의 일측을 포함하는 접합부의 단면적은 게이트 도체가 인접하여 형성되는 도핑된 영역의 대향 측을 포함하는 접합부의 단면적보다 작은, 수직 메모리 셀. - 청구항 18에 있어서,
게이트 도체가 캐소드에 더 가깝게 인접하여 형성되는 도핑된 영역의 일측을 포함하는 접합부의 단면적은 게이트 도체가 애노드에 더 가깝게 인접하여 형성되는 도핑된 영역의 대향 측을 포함하는 접합부의 단면적보다 작은, 수직 메모리 셀. - 청구항 18에 있어서,
접합 단면적의 하나의 디멘젼은 게이트 도체가 인접하여 형성되는 도핑된 영역의 단면적의 유사한 디멘젼에 비해 감소되는, 수직 메모리 셀. - 청구항 18 내지 청구항 21 중 어느 한 항에 있어서,
접합 단면적의 2개의 디멘젼들은 게이트 도체가 인접하여 형성되는 도핑된 영역의 단면적의 유사한 디멘젼들에 비해 감소되는, 수직 메모리 셀. - 청구항 22에 있어서,
상기 제 1 접합부의 단면적은 적어도 하나의 게이트 구조가 형성된 후에 반응성 이온 에치에 의해 제 2 디멘젼에서 감소되는, 수직 메모리 셀. - 수직 메모리 셀로서,
캐소드 도체 상에 형성된 N+ 도핑된 반도체 캐소드 영역;
상기 N+ 도핑된 반도체 캐소드 영역 상에 그들 사이의 제 1 접합부와 함께 형성되는 도핑된 P형 반도체 P-베이스 영역;
상기 도핑된 P형 반도체 P-베이스 영역 상에 그들 사이의 제 2 접합부와 함께 형성되는 N형 반도체 영역;
상기 N형 반도체 영역 상에 그들 사이의 제 3 접합부와 함께 형성되는 P+ 도핑된 반도체 애노드 영역; 및
상기 도핑된 P형 반도체 P-베이스 영역에 인접하여 형성되는 적어도 하나의 게이트 구조로서, 상기 도핑된 P형 반도체 P-베이스 영역으로부터 게이트 유전체만큼 오프셋되는 전도성 재료를 포함하는 상기 적어도 하나의 게이트 구조를 포함하고,
상기 제 1, 제 2, 또는 제 3 접합부들 중 적어도 하나의 단면적은 상기 도핑된 P형 반도체 P-베이스 영역의 단면적보다 작은, 수직 메모리 셀. - 청구항 24에 있어서,
상기 제 1 접합부의 단면적은 상기 도핑된 P형 반도체 P-베이스 영역의 단면적보다 작은, 수직 메모리 셀. - 청구항 25에 있어서,
상기 제 1 접합부의 단면적은 상기 제 2 및 제 3 접합부들 각각의 단면적보다 더 큰, 수직 메모리 셀. - 청구항 24에 있어서,
상기 제 2 접합부의 단면적은 상기 도핑된 P형 반도체 P-베이스 영역의 단면적보다 작은, 수직 메모리 셀. - 청구항 24 내지 청구항 27 중 어느 한 항에 있어서,
상기 제 3 접합부의 단면적은 상기 도핑된 P형 반도체 P-베이스 영역의 단면적보다 작은, 수직 메모리 셀. - 청구항 28에 있어서,
상기 제 1 접합부의 단면적은 적어도 하나의 게이트 구조가 형성되기 전에 반응성 이온 에치에 의해 제 1 디멘젼에서 감소되는, 수직 메모리 셀. - 청구항 24 내지 청구항 27 중 어느 한 항에 있어서,
상기 제 1, 제 2, 및 제 3 접합부들 각각의 단면적들은 상기 도핑된 P형 반도체 P-베이스 영역의 단면적보다 작고, 상기 제 2 및 제 3 접합부들 각각의 단면적은 상기 제 1 접합부의 단면적보다 작은, 수직 메모리 셀. - 청구항 24 내지 청구항 27 중 어느 한 항에 있어서,
상기 제 1, 제 2, 및 제 3 접합부들 각각의 단면적들은 상기 제 1, 제 2, 및 제 3 접합부들 근처의 각각의 반도체들을 산화시킴으로써 적어도 제 1 디멘젼에서 감소되는, 수직 메모리 셀.
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