KR20190068093A - 2단자 수직형 1t-디램 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 2단자 수직형 1T-디램 및 그 제조 방법을 개시한다. 본 발명의 일 실시예에 따르면, 음극(cathode)층; 상기 음극층 상에 형성되고, 적어도 2개 이상의 베이스층을 포함하는 베이스 영역; 및 상기 베이스 영역 상에 형성되는 양극(anode)층을 포함하고, 상기 음극층 및 상기 양극층 사이에 적어도 3개 이상의 접합(junction)을 포함한다.

Description

2단자 수직형 1T-디램 및 그 제조 방법{TWO-TERMINAL VERTICAL 1-T DRAM AND MANUFACTURING METHOD THEREOF}
본 발명은 2단자 수직형 1T-디램 및 그 제조 방법에 관한 것으로, 보다 상세하게, 2단자 수직형 1T-디램의 적층 수를 조절함으로써, 래치 업(latch up) 전압을 및 메모리 마진(memory margin)이 개선된 사이리스터 기반의 2단자 수직형 1T-디램 및 그 제조 방법에 관한 것이다.
종래 기술에 따른 디램(dynamic random access memory, DRAM) 메모리 셀은 1개의 n-MOSFET(Metal Oxide Silicon Field Effect Transistor)와 1개의 실린더형(cylinder type) 커패시터(capacitor)로 이루어져 있으며, 디램 메모리 셀 트랜지스터의 디자인 룰(예: 게이트 길이)이 20nm급에 이르렀고, 실린더형 커패시터의 높이가 약 1.5um로서 현재 64 기가바이트(Giga Byte)까지의 집적도를 달성하였다.
다만, 디램 메모리 셀 집적도가 1 테라(Tera) 비트가 되기 위해서는 트랜지스터의 디자인 룰이 10nm급 이하로 형성될 필요가 있고, 커패시터의 높이가 약 2.0um 이상이 되면 실린더형 커패시터 간 브릿지(bridge) 현상이 발생하는 물리적 한계에 직면할 수 있다.
특히, 메모리 반도체의 성능 가속화 요구는 지금까지 주 메모리 반도체인 디램에 있어 매년 평균 2nm의 스케일링 다운(scaling down)이 추진되고 있으나, 이러한 경향을 따르면 2020년도에는 10nm급 대역으로 스케일링 다운되어 물리적 한계에 도달할 수 있다.
해결 방안으로 알려진 기술 중 하나인 3단자 사이리스터(thyristor) 기반 1-T 디램의 경우 p-n-p-n 구조에서 양 단에 애노드(anode)와 캐소드(cathode) 2단자 그리고 가운데 베이스(base) 영역 중 한 곳에 게이트 1단자로 총 3단자로 구성되고, SOI(silicon on insulator) 기판을 기반으로 수평 구조로 형성된다.
3단자 사이리스터 기반 1T-디램은 애노드에 높은 전압을 인가한 경우 사이리스터에 흐르는 전류가 높아지고 p-베이스 영역의 게이트 전기 용량(capacitance)가 p-베이스 영역의 양쪽에 위치하는 n영역과의 접합(junction) 전기 용량의 합보다 작아져 p-베이스 영역의 포텐셜(potential)이 높아지는 "1" 상태가 될 수 있다.
3단자 사이리스터 기반 1T-디램은 애노드에 낮은 전압을 인가한 경우 사이리스터에 흐르는 전류가 낮아지고 p-베이스 영역의 게이트 전기 용량이 양쪽 n영역과의 접합 전기 용량의 합보다 매우 높아져 p-베이스 영역의 포텐셜이 낮아지는 "0" 상태가 된다.
3단자 사이리스터 기반 1T-디램은 베이스 영역의 "0" 또는 "1" 상태를 이용하여 메모리 동작을 수행한다.
또한, 3단자 사이리스터 기반 1T-디램은 읽기상태에서 p-베이스 영역이 하이(high) 상태인 경우, 래치-업을 유발하여 "1"이 되고, p-베이스 영역이 로우(low)인 경우 차단(blocking)을 유발하여 "0"이 될 수 있다.
종래 기술에 따른 3단자 사이리스터 기반 1-T 디램은 베이스 영역에 전류를 인가하기 위한 게이트단을 요구하고, 수평으로 형성되어 요구되는 면적이 넓어 스케일링 다운의 한계를 포함하고 있다.
따라서, 상술한 물리적 한계를 극복하기 위한 2단자 수직형 1-T 디램 및 그 제조 방법이 제안될 필요성이 있다.
한국등록특허 제10-1201853호, "커패시터리스 디램 셀 및 그 제조방법" 한국공개특허 제10-2016-0035601호, "사이리스터 메모리 셀 집적회로" 한국등록특허 제10-1085155호, "터널링 전계효과 트랜지스터를 이용한 1T 디램 셀 소자"
본 발명은 2단자 수직형 1T-디램 및 그 제조 방법을 제공하고자 한다.
본 발명은 2단자 수직형 1T-디램의 적층 수를 조절하여 래치-업(latch-up) 전압 및 메모리 마진(memory margin)이 개선된 2단자 수직형 1T-디램 및 그 제조 방법을 제공하고자 한다.
본 발명은 제1 베이스층 및 제2 베이스층을 포함하는 베이스 영역의 도핑 농도를 조절하는 2단자 수직형 1T-디램 및 그 제조 방법을 제공하고자 한다.
본 발명의 실시예들에 따르면, 본 발명의 일 실시예에 따르면, 2단자 수직형 1T-디램은 음극(cathode)층; 상기 음극층 상에 형성되고, 적어도 2개 이상의 베이스층을 포함하는 베이스 영역; 및 상기 베이스 영역 상에 형성되는 양극(anode)층을 포함하고, 상기 음극층 및 상기 양극층 사이에 적어도 3개 이상의 접합(junction)을 포함한다.
상기 음극층은 제1 타입의 반도체를 포함하고, 상기 양극층은 상기 제2 타입의 반도체를 포함하며, 상기 베이스 영역은 상기 음극층 상에 형성되고, 제2 타입의 반도체를 포함하는 제1 베이스층 및 상기 제1 베이스층 상에 형성되고, 제1 타입의 반도체를 포함하는 제2 베이스층을 구비할 수 있다.
상기 음극층은 제1 타입의 반도체를 포함하고, 상기 양극층은 상기 제1 타입의 반도체를 포함하며, 상기 베이스 영역은 상기 음극층 상에 형성되고, 제2 타입의 반도체를 포함하는 제1 베이스층, 상기 제1 베이스층 상에 형성되고, 제1 타입의 반도체를 포함하는 제2 베이스층 및 상기 제2 베이스층 상에 형성되고, 제2 타입의 반도체를 포함하는 제3 베이스층을 구비하는 베이스 영역을 구비할 수 있다.
상기 음극층은 제1 타입의 반도체를 포함하고, 상기 양극층은 상기 제2 타입의 반도체를 포함하며, 상기 베이스 영역은 상기 음극층 상에 형성되고, 제2 타입의 반도체를 포함하는 제1 베이스층, 상기 제1 베이스층 상에 형성되고, 제1 타입의 반도체를 포함하는 제2 베이스층, 상기 제2 베이스층 상에 형성되고, 제2 타입의 반도체를 포함하는 제3 베이스층 및 상기 제3 베이스층 상에 형성되고 제1 타입의 반도체를 포함하는 제4 베이스층을 구비할 수 있다.
본 발명의 일 실시예에 따르면, 2단자 수직형 1T-디램은 2단자 수직형 1T-디램의 적층 수를 조절하여 래치 업(latch up) 전압 및 메모리 마진(memory margin)이 개선될 수 있다.
본 발명의 일 실시예에 따르면, 2단자 수직형 1T-디램은 음극 단자, 양극 단자를 포함하고, 게이트단을 포함하지 않는 2단자로 구성되며, 양극, 베이스 영역 및 음극을 수직으로 적층하여 형성하고, 제1 베이스층 및 제2 베이스층을 포함하는 베이스 영역의 도핑 농도를 변경함으로써, 도핑 농도를 최적화할 수 있다.
또한, 본 발명의 일 실시예에 따르면, 2단자 수직형 1T-디램에서 베이스 영역의 도핑 농도를 최적화함으로써, 게이트단 없이 1-T 디램의 읽기 및 쓰기 동작을 수행할 수 있다.
또한, 본 발명의 일 실시예에 따르면, 2단자 수직형 1T-디램에서 베이스 영역의 도핑 농도를 최적화함으로써, 1-T 디램의 두께를 감소시킬 수 있다.
또한, 본 발명의 일 실시예에 따르면, 2단자 수직형 1T-디램에서 베이스 영역의 도핑 농도를 최적화함으로써, 2단자 수직형 1T-디램으로 10nm급의 디램을 대체할 수 있다.
또한, 본 발명의 일 실시예에 따르면, 2단자 수직형 1T-디램에서 베이스 영역의 도핑 농도를 최적화함으로써, 종래 디램 기술의 물리적 한계를 극복할 수 있다.
도 1a은 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램을 도시한 단면도이다.
도 1b는 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램의 어레이를 도시한 입체도이다.
도 2는 본 발명의 다른 실시예에 따른 2단자 수직형 1-T 디램을 도시한 단면도이다.
도 3은 본 발명의 또 다른 실시예에 따른 2단자 수직형 1-T 디램을 도시한 단면도다.
도 4는 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램의 베이스 영역의 두께 및 농도에 따른 래치-업 전압 특성을 도시한 그래프이다.
도 5는 열처리에 따른 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램의 불순물 프로파일 및 특성을 도시한 그래프이다.
도 6은 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램, 본 발명의 다른 실시예에 따른 2단자 수직형 1-T 디램 및 본 발명의 또 다른 실시예에 따른 2단자 수직형 1-T 디램의 특성을 도시한 그래프이다.
이하, 본 문서의 다양한 실시예들이 첨부된 도면을 참조하여 기재된다.
실시예 및 이에 사용된 용어들은 본 문서에 기재된 기술을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 해당 실시예의 다양한 변경, 균등물, 및/또는 대체물을 포함하는 것으로 이해되어야 한다.
하기에서 다양한 실시예들을 설명에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다.
그리고 후술되는 용어들은 다양한 실시예들에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도면의 설명과 관련하여, 유사한 구성요소에 대해서는 유사한 참조 부호가 사용될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다.
본 문서에서, "A 또는 B" 또는 "A 및/또는 B 중 적어도 하나" 등의 표현은 함께 나열된 항목들의 모든 가능한 조합을 포함할 수 있다.
"제1," "제2," "첫째," 또는 "둘째," 등의 표현들은 해당 구성요소들을, 순서 또는 중요도에 상관없이 수식할 수 있고, 한 구성요소를 다른 구성요소와 구분하기 위해 사용될 뿐 해당 구성요소들을 한정하지 않는다.
어떤(예: 제1) 구성요소가 다른(예: 제2) 구성요소에 "(기능적으로 또는 통신적으로) 연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(예: 제3 구성요소)를 통하여 연결될 수 있다.
본 명세서에서, "~하도록 구성된(또는 설정된)(configured to)"은 상황에 따라, 예를 들면, 하드웨어적 또는 소프트웨어적으로 "~에 적합한," "~하는 능력을 가지는," "~하도록 변경된," "~하도록 만들어진," "~를 할 수 있는," 또는 "~하도록 설계된"과 상호 호환적으로(interchangeably) 사용될 수 있다.
어떤 상황에서는, "~하도록 구성된 장치"라는 표현은, 그 장치가 다른 장치 또는 부품들과 함께 "~할 수 있는" 것을 의미할 수 있다.
예를 들면, 문구 "A, B, 및 C를 수행하도록 구성된(또는 설정된) 프로세서"는 해당 동작을 수행하기 위한 전용 프로세서(예: 임베디드 프로세서), 또는 메모리 장치에 저장된 하나 이상의 소프트웨어 프로그램들을 실행함으로써, 해당 동작들을 수행할 수 있는 범용 프로세서(예: CPU 또는 application processor)를 의미할 수 있다.
또한, '또는' 이라는 용어는 배타적 논리합 'exclusive or' 이기보다는 포함적인 논리합 'inclusive or' 를 의미한다.
즉, 달리 언급되지 않는 한 또는 문맥으로부터 명확하지 않는 한, 'x가 a 또는 b를 이용한다' 라는 표현은 포함적인 자연 순열들(natural inclusive permutations) 중 어느 하나를 의미한다.
본 발명의 실시예들에 따른 2단자 수직형 1-T 디램은 음극(cathode)층, 음극층 상에 형성되고, 적어도 2개 이상의 베이스층을 포함하는 베이스 영역 및 베이스 영역 상에 형성되는 양극(anode)층을 포함하고, 음극층 및 양극층 사이에 적어도 3개 이상의 접합(junction)을 포함한다.
접합은 제1 타입의 반도체와 제2 타입의 반도체 사이 및 제2 타입의 반도체와 제1 타입의 반도체 사이에 존재하고, 예를 들면, 2단자 수직형 1-T 디램이 n형-p형-n형-p형 반도체 접합구조(제1 타입의 반도체가 n형이고, 제2 타입의 반도체가 p형이라고 가정)를 갖는 경우, n형과 p형 및 p형과 n형 사이에 각각 접합이 존재하여, 총 3개의 접합을 포함할 수 있다.
도 1a은 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램을 도시한 단면도이다.
구체적으로, 도 1a은 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램의 적층 구조를 예시한다.
도 1a을 참고하면, 2단자 수직형 1-T 디램(100)은 기판 위에 에피택시얼(epitaxial) 방식을 이용하여 수직으로 적층된 제1 타입의 반도체를 포함하는 음극층(110), 제2 타입의 반도체를 포함하는 제1 베이스층(120), 제1 타입의 반도체를 포함하는 제2 베이스층(130) 및 제2 타입의 반도체를 포함하는 양극층(140)을 포함한다.
본 발명의 일 실시예에 따른 제1 타입의 반도체는 n형 반도체 및 p형 반도체 중 하나를 포함할 수 있고, 제2 타입의 반도체는 n형 반도체 및 p형 반도체 중 하나를 포함할 수 있다.
다시 말해, 제1 타입의 반도체가 n형 반도체일 경우, 제2 타입의 반도체는 p형 반도체일 수 있고, 반대로, 제1 타입의 반도체가 p형 반도체일 경우, 제2 타입의 반도체는 n형 반도체일 수 있다.
따라서, 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램은 n형-p형-n형-p형 반도체 접합구조를 포함할 수 있으나, 이에 제한되지 않고, 2단자 수직형 1-T 디램은 p형-n형-p형-n형 반도체 접합구조를 포함할 수 있다.
또한, 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램(100)은 음극층(110)과 제1 베이스층(120) 사이에 존재하는 제1 접합, 제1 베이스층(120)과 제2 베이스층(130) 사이에 존재하는 제2 접합 및 제2 베이스층(130)과 양극층(140) 사이에 존재하는 제3 접합을 포함할 수 있다.
또한, 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램은 제1 타입의 반도체를 포함하는 음극층(110), 제2 타입의 반도체를 포함하는 제1 베이스층(120), 제1 타입의 반도체를 포함하는 제2 베이스층(130), 제2 타입의 반도체를 포함하는 양극층(140)으로 구성된 실리콘 채널을 포함할 수 있다.
실시예에 따라, 2단자 수직형 1-T 디램(100)은 기판과 음극층(110) 사이에 매립 절연산화막을 포함할 수 있다.
예를 들어, 매립 절연 산화막은 공정 시 기판으로부터 발생하는 불순물로부터 기판을 보호하기 위하여 형성될 수 있다.
음극층(110)은 제1 타입의 반도체를 형성하기 위한 이온을 주입하여 형성될 수 있다.
또한, 음극층(110)은 제1 타입의 고농도 반도체를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 음극층(110) 상에 적층되어 형성되는 제2 타입의 반도체를 포함하는 제1 베이스층(120) 및 제1 타입의 반도체를 포함하는 제2 베이스층(130)은 2단자 수직형 1-T 디램(100)의 베이스 영역일 수 있다.
또한, 제1 베이스층(120)은 저농도의 제2 타입의 반도체를 포함할 수 있고, 제2 베이스층(130)은 저농도의 제1 타입의 반도체를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 베이스 영역에 포함되는 제1 베이스층(120) 및 제2 베이스층(130)이 동일한 농도를 가질 때, 베이스 영역에 포함되는 제1 베이스층(120) 및 제2 베이스층(130)의 두께가 증가함에 따라, 래치-업 전압이 증가될 수 있다.
본 발명의 일 실시예에 따른 베이스 영역의 두께는 제1 베이스층(120) 및 제2 베이스층(130) 각 층의 두께를 의미한다.
따라서, 본 발명의 일 실시예에 따르면, 2단자 수직형 1-T 디램(100)은 베이스 영역의 두께를 50nm 내지 300nm로 변화시켜가며 최적화함으로써 메모리 동작 구현이 가능하다.
또한, 본 발명의 일 실시예에 따르면, 2단자 수직형 1-T 디램(100)의 베이스 영역은 첨가되는 불순물의 농도에 따라 도핑 농도가 변경될 수 있다.
본 발명의 일 실시예에 따른 베이스 영역의 도핑 농도는 제1 베이스층(120) 및 제2 베이스층(130) 각 층의 농도를 의미한다.
본 발명의 일 실시예에 따르면, 베이스 영역에 포함되는 제1 베이스층(120) 및 제2 베이스층(130)의 도핑 농도가 증가할 경우, 접합 배리어(junction barrier)가 증가하고, 접합 배리어의 증가함에 따라 래치-업 전압이 증가될 수 있다.
또한, 본 발명의 일 실시예에 따르면, 2단자 수직형 1-T 디램(100)은 베이스 영역의 농도를 1 x 1016 cm-3 내지 1 x 1020 cm-3으로 변화시켜가며 최적화함으로써 메모리 동작 구현이 가능하다.
보다 구체적으로, 본 발명의 일 실시예에 따르면, 2단자 수직형 1-T 디램(100)에서 베이스 영역의 두께가 50nm인 경우, 베이스 영역에 첨가되는 불순물의 농도에 따라 베이스 영역의 도핑 농도는, 1 x 1016 cm-3에서 3 x 1016 cm-3까지 증가시키면, 래치-업(latch-up)이 발생하지 않고, 단안정(mono-stable)한 I-V 특성을 나타낼 수 있다.
또한, 본 발명의 일 실시예에 따르면, 2단자 수직형 1-T 디램(100)에서 베이스 영역의 두께가 100nm인 경우, 베이스 영역에 첨가되는 불순물의 농도에 따라 베이스 영역의 도핑 농도는, 1 x 1016 cm-3에서 7 x 1016 cm-3까지 증가시키면, 래치-업(latch-up)이 발생하지 않고, 단안정(mono-stable)한 I-V 특성을 나타낼 수 있다.
또한, 본 발명의 일 실시예에 따르면, 2단자 수직형 1-T 디램(100)에서 베이스 영역의 두께가 200nm인 경우, 베이스 영역에 첨가되는 불순물의 농도에 따라 베이스 영역의 도핑 농도는, 1 x 1016 cm-3에서 3 x 1017 cm-3까지 증가시키면, 래치-업(latch-up)이 발생하지 않고, 단안정(mono-stable)한 I-V 특성을 나타낼 수 있다.
또한, 본 발명의 일 실시예에 따르면, 2단자 수직형 1-T 디램(100)에서 베이스 영역의 두께가 300nm인 경우, 베이스 영역에 첨가되는 불순물의 농도에 따라 베이스 영역의 도핑 농도는, 1 x 1016 cm-3에서 1 x 1018 cm-3까지 증가시키면, 래치-업(latch-up)이 발생하지 않고, 단안정(mono-stable)한 I-V 특성을 나타낼 수 있다.
반면, 본 발명의 일 실시예에 따르면, 2단자 수직형 1-T 디램(100)에서 베이스 영역의 두께가 50nm인 경우, 베이스 영역에 첨가되는 불순물의 농도에 따라 베이스 영역의 도핑 농도는, 4 x 1016 cm-3에서 1 x 1019 cm-3까지 증가시키면, 래치-업(latch-up)이 발생하고, 쌍안정(bi-stable)한 I-V 특성을 나타낼 수 있다.
또한, 본 발명의 일 실시예에 따르면, 2단자 수직형 1-T 디램(100)에서 베이스 영역의 두께가 100nm인 경우, 베이스 영역에 첨가되는 불순물의 농도에 따라 베이스 영역의 도핑 농도는, 8 x 1016 cm-3에서 1 x 1019 cm-3까지 증가시키면, 래치-업(latch-up)이 발생하고, 쌍안정(bi-stable)한 I-V 특성을 나타낼 수 있다..
또한, 본 발명의 일 실시예에 따르면, 2단자 수직형 1-T 디램(100)에서 베이스 영역의 두께가 200nm인 경우, 베이스 영역에 첨가되는 불순물의 농도에 따라 베이스 영역의 도핑 농도는, 4 x 1016 cm-3에서 1 x 1019 cm-3까지 증가시키면, 래치-업(latch-up)이 발생하고, 쌍안정(bi-stable)한 I-V 특성을 나타낼 수 있다.
또한, 본 발명의 일 실시예에 따르면, 2단자 수직형 1-T 디램(100)에서 베이스 영역의 두께가 300nm인 경우, 베이스 영역에 첨가되는 불순물의 농도에 따라 베이스 영역의 도핑 농도는, 2 x 1018 cm-3에서 1 x 1019 cm-3까지 증가시키면, 래치-업(latch-up)이 발생하고, 쌍안정(bi-stable)한 I-V 특성을 나타낼 수 있다.
즉, 2단자 수직형 1-T 디램(100)은 2단자 수직형 1-T 디램(100)의 베이스 영역에서 래치-업 전압의 증가 유무에 따라 메모리 동작을 수행할 수 있다.
예를 들면, 본 발명의 일 실시예에 따르면, 2단자 수직형 1-T 디램(100)은 래치-업(latch-up)을 발생시킴에 따라 래치-업 전압을 증가시키고, 래치-업 전압의 증가에 따라 베이스 영역의 상태를 하이로 결정할 수 있다. 반대로, 본 발명의 일 실시예에 따르면, 래치-업 전압이 발생되지 않으면 베이스 영역의 상태를 로우로 결정할 수 있다.
다시 말해, 2단자 수직형 1-T 디램(100)은 래치-업 전압의 증가 유무에 따라 베이스 영역의 상태를 하이 또는 로우로 결정하여, 베이스 영역에 하이 또는 로우를 기록하거나, 베이스 영역으로부터 하이 또는 로우를 읽을 수 있다.
본 발명의 일 실시예에 따르면, 하이는 "1"을 의미할 수 있고, 로우는 "0"을 의미할 수 있다.
다시 말해, 2단자 수직형 1T-디램의 베이스 영역의 상태는 베이스 영역의 도핑 농도에 따라 "1"로 결정되거나 "0"으로 결정될 수 있다.
실시예에 따라, 2단자 수직형 1-T 디램(100)은 래치-업 전압의 증가 유무에 따라 변동되는 전압이 기준값 이상일 경우 베이스 영역의 상태를 하이로 결정할 수 있고, 래치-업 전압의 증가 유무에 따라 변동되는 전압이 기준값 이하일 경우 베이스 영역의 상태를 로우로 결정할 수 있다.
본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램(100)은 베이스 영역 상에 적층된 제2 타입의 반도체를 포함하는 양극층(140)을 포함한다.
양극층(140)은 고농도의 제2 타입의 반도체를 포함할 수 있다.
본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램(100)은 제1 베이스층 (120) 및 제2 베이스층(130)을 포함하는 베이스 영역의 도핑 농도의 조절에 따라 메모리 동작을 수행함으로써, 캐소드 단에 해당하는 음극층(110), 애노드 단에 해당하는 양극층(140)을 포함할 뿐, 게이트 단을 포함하지 않는 2단자 구조로 구성될 수 있다.
다시 말해, 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램(100)은 제1 베이스층 (120) 및 제2 베이스층(130)을 포함하는 베이스 영역의 도핑 농도의 조절에 따라 메모리 동작을 위한 전압을 변동함으로, 베이스 영역의 전압을 변경하기 위한 게이트 단을 제외하고, 메모리 동작을 수행할 수 있다.
본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램(100)은 양극층(140) 상에는 별도의 도전층이 형성될 수 있고, 바람직하게는 비트 라인이 형성될 수 있다.
실시예에 따라, 양극층(140)은 제2 타입의 반도체를 포함하는 제1 양극층 및 제2 양극층을 포함하는 다층 구조로 형성될 수 있고, 제2 양극층의 물질은 제1 타입의 반도체, 제2 타입의 반도체 또는 공지된 전극 물질이 제한 없이 사용될 수 있다.
도 1b는 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램의 어레이를 도시한 입체도이다.
도 1b는 도 1a에 도시된 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램의 어레이를 도시한 것으로, 중복되는 구성요소에 대해서는 생략하기로 한다.
구체적으로 도 1b는 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램들로 구성된 어레이(array)를 예시한다.
도 1b를 참고하면, 2단자 수직형 1-T 디램의 어레이는 2단자 수직형 1-T 디램의 제1 타입의 반도체를 포함하는 음극층(110)이 그라운드에 연결되고, 제2 타입의 반도체를 포함하는 양극층(140)의 상에는 비트라인(150)이 형성될 수 있다.
도 1b는 음극층(110)을 그라운드로 도시하고 있으나, 이에 제한되지 않고, 음극층(110) 하부에 그라운드를 형성할 수 있다.
본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램은 기판 상에서 수직으로 형성되고, 그라운드 위에 순차적으로 적층 또는 형성되는 음극층(110), 제1 베이스층(120), 제2 베이스층(130) 및 양극(140)을 포함하는 사이리스터 기반의 수직형 구조를 포함할 수 있다.
본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램은 베이스 영역에 제2 타입의 반도체를 포함하는 제1 베이스층(120) 및 제1 타입의 반도체를 포함하는 제2 베이스층(130)을 포함하고, 베이스 영역에 포함된 제1 베이스층(120) 및 제2 베이스층(130)의 두께 또는 도핑 농도를 조절하여 메모리 동작을 수행할 수 있다.
본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램은 적어도 하나 이상의 다른 2단자 수직형 1-T 디램과 그라운드 또는 비트라인(150)을 통하여 연결될 수 있다.
본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램은 음극층(110)을 통하여 그라운드에 연결될 수 있다.
본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램은 게이트단을 사용하지 않고, 베이스 영역에 포함된 제1 베이스층(120) 및 제2 베이스층(130)의 두께 또는 도핑 농도의 조절에 따라 메모리 동작을 수행할 수 있다.
본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램의 어레이는 포함하는 2단자 수직형 1-T 디램의 개수가 증가할수록 효율성이 증가될 수 있다.
본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램의 베이스 영역에 포함된 제1 베이스층(120) 및 제2 베이스층(130)의 두께는 50nm 내지 300nm일 수 있다.
본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램은 n형-p형-n형-p형 반도체 접합구조를 포함할 수 있으나, 이에 제한되지 않고, 2단자 수직형 1-T 디램은 p형-n형-p형-n형 반도체 접합구조를 포함할 수 있다.
본 발명의 일 실시예에 따르면 제1 타입의 반도체는 n형 반도체 및 p형 반도체 중 하나를 포함하고, 제2 타입의 반도체는 n형 반도체 및 p형 반도체 중 하나를 포함할 수 있다.
본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램은 음극층(110), 제1 베이스층(120), 제2 베이스층(130) 및 양극층(140)으로 구성된 실리콘 채널을 포함할 수 있다.
또한, 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램은 물리적 한계를 극복할 수 있는 구조를 나타내고, 특히 게이트 대신 제1 베이스층(120) 및 제2 베이스층(130)의 도핑 농도를 최적화함으로써, 가장 이상적인 4F2의 스케일 다운(scaling down)이 가능하다.
도 2는 본 발명의 다른 실시예에 따른 2단자 수직형 1-T 디램을 도시한 단면도이다.
도 2에 도시된 본 발명의 다른 실시예에 따른 2단자 수직형 1-T 디램(200)은 도 1에 도시된 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램(100)과 적층 수가 상이한 것을 제외하면, 동일한 구성을 포함하고 있으므로, 동일한 구성 요소에 대해서는 생략하기로 한다.
도 2를 참고하면, 2단자 수직형 1-T 디램(200)은 기판 위에 에피택시얼(epitaxial) 방식을 이용하여 수직으로 적층된 제1 타입의 반도체를 포함하는 음극층(210), 제2 타입의 반도체를 포함하는 제1 베이스층(220), 제1 타입의 반도체를 포함하는 제2 베이스층(230), 제2 타입의 반도체를 포함하는 제3 베이스층(240) 및 제1 타입의 반도체를 포함하는 양극층(250)을 포함한다.
본 발명의 다른 실시예에 따른 제1 타입의 반도체는 n형 반도체 및 p형 반도체 중 하나를 포함할 수 있고, 제2 타입의 반도체는 n형 반도체 및 p형 반도체 중 하나를 포함할 수 있다.
다시 말해, 제1 타입의 반도체가 n형 반도체일 경우, 제2 타입의 반도체는 p형 반도체일 수 있다. 반대로, 제1 타입의 반도체가 p형 반도체일 경우, 제2 타입의 반도체는 n형 반도체일 수 있다.
따라서, 본 발명의 다른 실시예에 따른 2단자 수직형 1-T 디램(200)은 p형-n형-p형-n형-p형 반도체 접합구조를 포함할 수 있으나, 이에 제한되지 않고, 2단자 수직형 1-T 디램은 n형-p형-n형-p형-n형 반도체 접합구조를 포함할 수 있다.
또한, 본 발명의 다른 실시예에 따른 2단자 수직형 1-T 디램(200)은 음극층(210)과 제1 베이스층(220) 사이에 존재하는 제1 접합, 제1 베이스층(220)과 제2 베이스층(230) 사이에 존재하는 제2 접합, 제2 베이스층(230)과 제3 베이스층(240) 사이에 존재하는 제3 접합 및 제3 베이스층(240)과 양극층(250) 사이에 존재하는 제4 접합을 포함할 수 있다.
n형-p형-n형-p형 반도체 접합구조를 갖는 2단자 수직형 1-T 디램을 형성하는 경우, 온도에 의한 불순물(dopant)의 확산(diffusion)으로 불순물 프로파일(dopant profile)이 급격한(abrupt) 프로파일을 가지지 못하고 완만해져, 래치-업 전압의 변화를 확인할 수 있다.
보다 구체적으로, 2단자 수직형 1-T 디램은 열처리에 따라 불순물이 확산되어 불순물 프로파일이 급격한 프로파일에서 완만한 프로파일로 변하게 되고, 래치-업 전압은 점차 감소하다가 래치-업이 발생하지 않아, 쌍안정(bi-stable)한 I-V 특성이 사라지게 된다. 따라서, 래치-업 전압을 증가시키기 위한 기술이 필요하다.
본 발명의 다른 실시예에 따른 2단자 수직형 1-T 디램(200)은 베이스 영역이 제1 베이스층(220), 제2 베이스층(230) 및 제3 베이스층(240)을 포함하는 p형-n형-p형-n형-p형 반도체 접합구조(또는 n형-p형-n형-p형-n형 반도체 접합구조)로 형성함으로써, 래치-업 전압을 증가시켜, 메모리 마진(memory margin)을 증가시킬 수 있다.
즉, 본 발명의 다른 실시예에 따른 2단자 수직형 1-T 디램은 열처리에 의해 불순물이 확산되어 불순물 프로파일이 완만해짐으로써, 래치-업 전압이 낮아져 메모리 마진이 작아지는 현상을 구조적으로 변경하여 개선할 수 있다.
본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램(200)은 양극층(250) 상에는 별도의 도전층이 형성될 수 있고, 바람직하게는 비트 라인이 형성될 수 있다.
실시예에 따라, 양극층(140)은 제2 타입의 반도체를 포함하는 제1 양극층 및 제2 양극층을 포함하는 다층 구조로 형성될 수 있고, 제2 양극층의 물질은 제1 타입의 반도체, 제2 타입의 반도체 또는 공지된 전극 물질이 제한 없이 사용될 수 있다.
제2 양극층의 물질은 제1 타입의 반도체, 제2 타입의 반도체 또는 공지된 전극 물질이 제한 없이 사용될 수 있다.
도 3은 본 발명의 또 다른 실시예에 따른 2단자 수직형 1-T 디램을 도시한 단면도다.
도 3에 도시된 본 발명의 또 다른 실시예에 따른 2단자 수직형 1-T 디램은 도 1에 도시된 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램과 적층 수가 상이한 것을 제외하면, 동일한 구성을 포함하고 있으므로, 동일한 구성 요소에 대해서는 생략하기로 한다.
도 3을 참고하면, 2단자 수직형 1-T 디램(300)은 기판 위에 에피택시얼(epitaxial) 방식을 이용하여 수직으로 적층된 제1 타입의 반도체를 포함하는 음극층(310), 제2 타입의 반도체를 포함하는 제1 베이스층(320), 제1 타입의 반도체를 포함하는 제2 베이스층(330), 제2 타입의 반도체를 포함하는 제3층(340), 제1 타입의 반도체를 포함하는 제4 베이스층(350) 및 제2 타입의 반도체를 포함하는 양극층(360)을 포함한다.
본 발명의 또 다른 실시예에 따른 제1 타입의 반도체는 n형 반도체 및 p형 반도체 중 하나를 포함할 수 있고, 제2 타입의 반도체는 n형 반도체 및 p형 반도체 중 하나를 포함할 수 있다.
다시 말해, 제1 타입의 반도체가 n형 반도체일 경우, 제2 타입의 반도체는 p형 반도체일 수 있다. 반대로, 제1 타입의 반도체가 p형 반도체일 경우, 제2 타입의 반도체는 n형 반도체일 수 있다.
따라서, 본 발명의 또 다른 실시예에 따른 2단자 수직형 1-T 디램(300)은 n형-p형-n형-p형-n형-p형 반도체 접합구조를 포함할 수 있으나, 이에 제한되지 않고, 2단자 수직형 1-T 디램은 p형-n형-p형-n형-p형-n형 반도체 접합구조를 포함할 수 있다.
또한, 본 발명의 또 다른 실시예에 따른 2단자 수직형 1-T 디램(300)은 음극층(310)과 제1 베이스층(320) 사이에 존재하는 제1 접합, 제1 베이스층(320)과 제2 베이스층(330) 사이에 존재하는 제2 접합, 제2 베이스층(330)과 제3 베이스층(340) 사이에 존재하는 제3 접합, 제3 베이스층(340)과 제4 베이스층(350) 사이에 존재하는 제4 접합 및 제4 베이스층(350)과 양극층(360) 사이에 존재하는 제5 접합을 포함할 수 있다.
n형-p형-n형-p형 반도체 접합구조를 갖는 2단자 수직형 1-T 디램을 형성하는 경우, 온도에 의한 불순물(dopant)의 확산(diffusion)으로 불순물 프로파일(dopant profile)이 급격한(abrupt) 프로파일을 가지지 못하고 완만해져, 래치-업 전압의 변화를 확인할 수 있다.
보다 구체적으로, 2단자 수직형 1-T 디램은 열처리에 따라 불순물이 확산되어 불순물 프로파일이 급격한 프로파일에서 완만한 프로파일로 변하게 되고, 래치-업 전압은 점차 감소하다가 래치-업이 발생하지 않아, 쌍안정(bi-stable)한 I-V 특성이 사라지게 된다. 따라서, 래치-업 전압을 증가시키기 위한 기술이 필요하다.
본 발명의 또 다른 실시예에 따른 2단자 수직형 1-T 디램은 베이스 영역이 제1 베이스층(320), 제2 베이스층(330), 제3 베이스층(340) 및 제4 베이스층(350)을 포함하는 n형-p형-n형-p형-n형-p형 반도체 접합구조(또는 p형-n형-p형-n형-p형-n형)로 형성함으로써, 래치-업 전압을 증가시켜, 메모리 마진(memory margin)을 증가시킬 수 있다.
즉, 본 발명의 또 다른 실시예에 따른 2단자 수직형 1-T 디램은 열처리에 의해 불순물이 확산되어 불순물 프로파일이 완만해짐으로써, 래치-업 전압이 낮아져 메모리 마진이 작아지는 현상을 구조적으로 변경하여 개선할 수 있다.
본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램(300)은 양극층(360) 상에는 별도의 도전층이 형성될 수 있고, 바람직하게는 비트 라인이 형성될 수 있다.
실시예에 따라, 양극층(360)은 제2 타입의 반도체를 포함하는 제1 양극층 및 제2 양극층을 포함하는 다층 구조로 형성될 수 있고, 제2 양극층의 물질은 제1 타입의 반도체, 제2 타입의 반도체 또는 공지된 전극 물질이 제한 없이 사용될 수 있다.
도 4는 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램의 제조 방법을 도시한 흐름도이다.
도 4는 도 1a에 도시된 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램의 제조 방법을 도시한 것으로, 중복되는 구성요소에 대해서는 생략하기로 한다.
구체적으로, 도 4는 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램을 에피택시얼 방식을 이용하여 사이리스터 기반의 2단자 수직형 구조로 제조하기 위한 공정 절차를 예시한다.
도 4를 참고하면, 단계 110에서 2단자 수직형 1-T 디램의 제조 방법은 기판 상에 매립 절연산화막(insulated oxide film)을 형성한다.
예를 들어, 기판은 절연층 매몰 실리콘(silicon on insulator, SOI) 웨이퍼, 절연층 매몰 게르마늄(germanium on insulator, GOI) 웨이퍼, 절연층 매몰 스트레인드 게르마늄(strained germanium on insulator, SGOI) 웨이퍼, 또는 절연층 매몰 스트레인드 실리콘(strained silicon on insulator, SSOI) 웨이퍼 중에서 어느 하나를 포함할 수 있다.
예를 들어, 매립 절연산화막은 절연성이 높고 화학적으로 안정되어 있어서 트랜지스터 제작 시 실리콘 결정에 함유된 각종 불순물의 확산을 방지할 수 있고, 공정 시 발생하는 불순물로부터 웨이퍼를 보호할 수 있다.
단계 120에서 2단자 수직형 1-T 디램의 제조 방법은 매립 절연산화막이 형성된 기판 상에 제1 타입의 반도체를 포함하는 음극층을 형성한다.
보다 구체적으로, 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램의 제조 방법은 매립 절연산화막 상에 제1 타입의 반도체를 형성하기 위한 이온을 주입하고, 제1 타입의 반도체를 포함하는 음극층을 형성한다.
예를 들어, 2단자 수직형 1-T 디램의 제조 방법은 음극층을 형성하기 위한 물질로서 실리콘(silicon), 저머늄(germanium), 실리콘-저머늄(silicon- germanium), 실리콘-카바이드(silicon-carbide), 갈륨 비소(gallium arsenide), 인듐-갈륨-비소(indium-gallium-arsenide) 및 갈륨 질소(gallium nitrogen)를 이용할 수 있다.
본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램의 제조 방법은 제1 타입의 반도체를 포함하는 음극층을 형성하기 위한 이온의 농도를 1 x 1020 cm-3으로 고정 주입하여 형성할 수 있다.
단계 130에서 2단자 수직형 1-T 디램의 제조 방법은 제2 타입의 반도체를 포함하는 제1 베이스층 및 제1 타입의 반도체를 포함하는 제2 베이스층을 포함하는 베이스 영역을 형성한다.
본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램의 제조 방법은 음극층 상에 제2 타입의 반도체를 포함하는 제1 베이스층을 형성하기 위한 이온을 주입하여, 제1 베이스층을 형성하고, 제1 베이스층 상에 제1 타입의 반도체를 포함하는 제2 베이스층을 형성하기 위한 이온을 주입하여, 제2 베이스층을 형성한다.
본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램의 제조 방법은 제1 베이스층을 형성하기 위한 이온의 농도 및 제2 베이스층을 형성하기 위한 이온의 농도를 불순물을 이용하여 조절하여, 베이스 영역의 도핑 농도를 조절할 수 있다.
예를 들어, 불순물은 제1 베이스층 및 제2 베이스층을 형성하는 결정의 물성을 변화 시키거나 전도율을 증가시키기 위해서 사용될 수 있다.
다시 말해, 2단자 수직형 1-T 디램의 제조 방법은 제1 베이스층 및 제2 베이스층에 불순물을 첨가하여, 베이스 영역의 도핑 농도를 조절할 수 있다.
본 발명의 일 실시예에 따른 베이스 영역의 도핑 농도는 제1 베이스층 및 제2 베이스층 각 층의 농도를 의미한다.
본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램의 제조 방법은 베이스 영역은 첨가되는 불순물의 농도에 따라 도핑 농도가 변경될 수 있다.
본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램의 제조 방법은 베이스 영역의 두께가 50nm인 경우, 베이스 영역에 첨가되는 불순물의 농도에 따라 베이스 영역의 도핑 농도는, 1 x 1016 cm-3에서 3 x 1016 cm-3까지 증가시키면, 래치-업(latch-up)이 발생하지 않고, 단안정(mono-stable)한 I-V 특성을 나타낼 수 있다.
본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램의 제조 방법은 베이스 영역에 포함된 제1 베이스층 및 제2 베이스층의 도핑 농도 또는 두께를 최적화함으로써 메모리 동작 구현이 가능하다.
다시 말해, 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램의 제조 방법은 2단자 수직형 1-T 디램의 베이스 영역에서 래치-업 전압의 증가 유무에 따라 메모리 동작을 수행할 수 있다.
예를 들면, 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램의 제조 방법은 래치-업(latch-up)을 발생시킴에 따라 래치-업 전압을 증가시키고, 래치-업 전압의 증가에 따라 베이스 영역의 상태를 하이로 결정할 수 있다. 반대로, 본 발명의 일 실시예에 따르면, 래치-업 전압이 발생되지 않으면 베이스 영역의 상태를 로우로 결정할 수 있다.
다시 말해, 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램의 제조 방법은 래치-업 전압의 증가 유무에 따라 베이스 영역의 상태를 하이 또는 로우로 결정하여 베이스 영역에 하이 또는 로우를 기록하거나, 베이스 영역으로부터 하이 또는 로우를 읽을 수 있다.
본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램의 제조 방법은 베이스 영역의 상태가 하이일 경우 전류를 많이 통과시키고, 베이스 영역의 상태가 로우일 경우 전류를 적게 통과시킨다.
본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램의 제조 방법은 제1 베이스층 또는 제2 베이스층의 두께를 50nm 내지 300nm가 되도록 형성할 수 있다.
단계 140에서 2단자 수직형 1-T 디램의 제조 방법은 제2 타입의 반도체를 포함하는 양극층으로 형성한다.
본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램의 제조 방법은 제2 베이스층 상에 제2 타입의 반도체를 형성하기 위한 이온을 주입하여 양극층을 형성한다.
본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램의 제조 방법은 양극층을 형성하기 위한 이온의 농도를 1 x 1020 cm-3으로 고정 주입하여 형성할 수 있다.
예를 들어, 2단자 수직형 1-T 디램의 제조 방법은 베이스 영역의 두께 또는 도핑 농도를 변화 시키면서 2단자 수직형 1-T 디램의 사이리스터 특성을 확인할 수 있다.
본 발명의 일 실시예에 따른 제1 타입의 반도체는 n형 반도체 및 p형 반도체 중 하나를 포함하고, 제2 타입의 반도체는 n형 반도체 및 p형 반도체 중 하나를 포함할 수 있다.
다시 말해, 제1 타입의 반도체가 n형 반도체일 경우, 제2 타입의 반도체는 p형 반도체일 수 있고, 반대로, 제1 타입의 반도체가 p형 반도체일 경우, 제2 타입의 반도체는 n형 반도체일 수 있다.
본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램은 음극층, 제1 베이스층, 제2 베이스층 및 양극층으로 구성된 실리콘 채널을 포함할 수 있다.
본 발명의 일 실시예에 따르면 제1 타입의 반도체 및 제2 타입의 반도체를 형성하기 위한 이온은 실리콘, 저머늄, 실리콘-저머늄, 실리콘-카바이드, 갈륨 비소, 인듐-갈륨-비소 및 갈륨 질소 중 어느 하나를 포함할 수 있다.
도 5는 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램의 베이스 영역의 두께 및 농도에 따른 래치-업 전압 특성을 도시한 그래프이다.
도 5는 음극층 및 양극층의 도핑 농도를 1 x 1020 cm-3으로 고정시키고, 제1 베이스층 및 제2 베이스층을 포함하는 베이스 영역의 농도를 1 x 1016 cm-3 내지 1 x 1020 cm-3 로, 두께는 50nm 내지 300nm로 변화시키며 사이리스터 특성을 확인하였다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램에서 베이스 영역의 두께가 50nm인 경우, 베이스 영역에 첨가되는 불순물의 농도에 따라 베이스 영역의 도핑 농도는, 1 x 1016 cm-3에서 3 x 1016 cm-3까지 증가시키고, 베이스 영역의 두께가 100nm인 경우, 베이스 영역에 첨가되는 불순물의 농도에 따라 베이스 영역의 도핑 농도는, 1 x 1016 cm-3에서 7 x 1016 cm-3까지 증가시키며, 베이스 영역의 두께가 200nm인 경우, 베이스 영역에 첨가되는 불순물의 농도에 따라 베이스 영역의 도핑 농도는, 1 x 1016 cm-3에서 3 x 1017 cm-3까지 증가시키고, 베이스 영역의 두께가 300nm인 경우, 베이스 영역에 첨가되는 불순물의 농도에 따라 베이스 영역의 도핑 농도는, 1 x 1016 cm-3에서 1 x 1018 cm-3까지 증가시키면, 래치-업(latch-up)이 발생하지 않고, 단안정(mono-stable)한 I-V 특성을 나타내는 것을 알 수 있다.
반면, 본 발명의 일 실시예에 따르면, 2단자 수직형 1-T 디램에서 베이스 영역의 두께가 50nm인 경우, 베이스 영역에 첨가되는 불순물의 농도에 따라 베이스 영역의 도핑 농도는, 4 x 1016 cm-3에서 1 x 1019 cm-3까지 증가시키고, 베이스 영역의 두께가 100nm인 경우, 베이스 영역에 첨가되는 불순물의 농도에 따라 베이스 영역의 도핑 농도는, 8 x 1016 cm-3에서 1 x 1019 cm-3까지 증가시키며, 베이스 영역의 두께가 200nm인 경우, 베이스 영역에 첨가되는 불순물의 농도에 따라 베이스 영역의 도핑 농도는, 4 x 1016 cm-3에서 1 x 1019 cm-3까지 증가시키고, 베이스 영역의 두께가 300nm인 경우, 베이스 영역에 첨가되는 불순물의 농도에 따라 베이스 영역의 도핑 농도는, 2 x 1018 cm-3에서 1 x 1019 cm-3까지 증가시키면, 래치-업(latch-up)이 발생하고, 쌍안정(bi-stable)한 I-V 특성을 나타내는 것을 알 수 있다.
또한, 베이스 영역에 포함되는 제1 베이스층 및 제2 베이스층이 동일한 농도를 가질 때, 제1 베이스층 및 제2 베이스층의 두께가 증가함에 따라, 래치-업 전압이 증가되는 것을 알 수 있다.
또한, 2단자 수직형 1-T 디램에서 베이스 영역에 첨가되는 불순물의 농도에 따라 베이스 영역의 도핑 농도를 2 x 1019 cm- 3이상으로 증가시킴에 따라 래치-업(latch-up) 전압이 감소하다가 증가하는 특성을 나타내는 것을 알 수 있다.
도 6은 열처리에 따른 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램의 불순물 프로파일 및 특성을 도시한 그래프이다.
도 6은 제1 타입의 음극층 및 양극층의 도핑 농도를 1 x 1019 cm-3으로 고정시키고, 베이스 영역의 농도를 1 x 1018 cm-3으로 고정시킨 다음, 열처리를 진행하여 불순물(dopant)을 확산(diffusion)시켜 열처리에 따른 불순물(dopant) 프로파일 및 래치-업 전압의 변화를 확인하였다.
도 6을 참조하면, 열처리에 따라 불순물이 확산되어 불순물 프로파일이 급격한 프로파일에서 완만한 프로파일로 변하게 되고, 래치-업 전압은 점차 감소하여 래치-업이 발생하지 않아, 쌍안정(bi-stable)한 I-V 특성이 사라지는 것을 알 수 있다. 따라서, 래치-업 전압을 증가시키기 위한 기술이 필요하다.
도 7은 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램, 본 발명의 다른 실시예에 따른 2단자 수직형 1-T 디램 및 본 발명의 또 다른 실시예에 따른 2단자 수직형 1-T 디램의 특성을 도시한 그래프이다.
도 7은 음극층 및 양극층의 도핑 농도를 1 x 1020 cm-3으로 고정시키고, 베이스 영역의 농도를 1 x 1018 cm-3으로 고정시키며, 각 층의 두께는 100nm로 고정시켰다.
도 7을 참조하면, 4단 구조를 갖는 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램은 1.89 V의 래치-업 전압을 나타내고, 5단 구조를 갖는 본 발명의 다른 실시예에 따른 2단자 수직형 1-T 디램은 2.67 V의 래치-업 전압을 나타내며, 6단 구조를 갖는 본 발명의 또 다른 실시예에 따른 2단자 수직형 1-T 디램은 3.07 V의 래치-업 전압을 나타냈다.
따라서, 2단자 수직형 1-T 디램의 적층 수를 증가시킴으로써, 래치-업 전압이 증가되어, 메모리 마진이 증가되는 것을 알 수 있다.
상술한 구체적인 실시예들에서, 발명에 포함되는 구성 요소는 제시된 구체적인 실시예에 따라 단수 또는 복수로 표현되었다.
그러나, 단수 또는 복수의 표현은 설명의 편의를 위해 제시한 상황에 적합하게 선택된 것으로서, 상술한 실시예들이 단수 또는 복수의 구성 요소에 제한되는 것은 아니며, 복수로 표현된 구성 요소라 하더라도 단수로 구성되거나, 단수로 표현된 구성 요소라 하더라도 복수로 구성될 수 있다.
한편 발명의 설명에서는 구체적인 실시예에 관해 설명하였으나, 다양한 실시예들이 내포하는 기술적 사상의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다.
그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니되며 후술하는 청구범위뿐만 아니라 이 청구범위와 균등한 것들에 의해 정해져야 한다.
100, 200, 300: 2단자 수직형 1-T 디램 110, 210, 310: 음극층
120, 220, 320: 제1 베이스층 130, 230, 330: 제2 베이스층
240, 340: 제3 베이스층 350: 제4 베이스층
140, 250, 360: 양극층 150: 비트라인

Claims (4)

  1. 음극(cathode)층;
    상기 음극층 상에 형성되고, 적어도 2개 이상의 베이스층을 포함하는 베이스 영역; 및
    상기 베이스 영역 상에 형성되는 양극(anode)층
    을 포함하고,
    상기 음극층 및 상기 양극층 사이에 적어도 3개 이상의 접합(junction)을 포함하는 것을 특징으로 하는 2단자 수직형 1T-디램.
  2. 제1항에 있어서,
    상기 음극층은 제1 타입의 반도체를 포함하고,
    상기 양극층은 상기 제2 타입의 반도체를 포함하며,
    상기 베이스 영역은 상기 음극층 상에 형성되고, 제2 타입의 반도체를 포함하는 제1 베이스층 및 상기 제1 베이스층 상에 형성되고, 제1 타입의 반도체를 포함하는 제2 베이스층
    을 구비하는 것을 특징으로 하는 2단자 수직형 1T-디램.
  3. 제1항에 있어서,
    상기 음극층은 제1 타입의 반도체를 포함하고,
    상기 양극층은 상기 제1 타입의 반도체를 포함하며,
    상기 베이스 영역은 상기 음극층 상에 형성되고, 제2 타입의 반도체를 포함하는 제1 베이스층, 상기 제1 베이스층 상에 형성되고, 제1 타입의 반도체를 포함하는 제2 베이스층 및 상기 제2 베이스층 상에 형성되고, 제2 타입의 반도체를 포함하는 제3 베이스층
    을 구비하는 베이스 영역을 구비하는 것을 특징으로 하는 2단자 수직형 1T-디램.
  4. 제1항에 있어서,
    상기 음극층은 제1 타입의 반도체를 포함하고,
    상기 양극층은 상기 제2 타입의 반도체를 포함하며,
    상기 베이스 영역은 상기 음극층 상에 형성되고, 제2 타입의 반도체를 포함하는 제1 베이스층, 상기 제1 베이스층 상에 형성되고, 제1 타입의 반도체를 포함하는 제2 베이스층, 상기 제2 베이스층 상에 형성되고, 제2 타입의 반도체를 포함하는 제3 베이스층 및 상기 제3 베이스층 상에 형성되고 제1 타입의 반도체를 포함하는 제4 베이스층
    을 구비하는 것을 특징으로 하는 2단자 수직형 1T-디램.
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