KR101415542B1 - 메모리 소자 및 그 제작방법 - Google Patents
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Abstract
본 발명의 실시 형태는 메모리 소자 및 그 제작방법에 관한 것이다.
본 발명의 실시 형태에 따른 메모리 소자는, 기판; 상기 기판 상에 배치된 제1반도체 층; 상기 제1반도체 층 상에 배치된 제2반도체 층; 상기 제2반도체 층 상에 배치된 제3반도체 층; 상기 제2반도체 층의 측면 상 일부에 배치된 게이트 절연막; 및 상기 게이트 절연막 상에 배치된 게이트 전극; 을 포함하고, 상기 제2반도체 층은 제1영역 및 제2영역을 갖고, 상기 제1영역 및 상기 제2영역은 상기 게이트 절연막에 의해 구분된다.
본 발명의 실시 형태에 따른 메모리 소자는, 기판; 상기 기판 상에 배치된 제1반도체 층; 상기 제1반도체 층 상에 배치된 제2반도체 층; 상기 제2반도체 층 상에 배치된 제3반도체 층; 상기 제2반도체 층의 측면 상 일부에 배치된 게이트 절연막; 및 상기 게이트 절연막 상에 배치된 게이트 전극; 을 포함하고, 상기 제2반도체 층은 제1영역 및 제2영역을 갖고, 상기 제1영역 및 상기 제2영역은 상기 게이트 절연막에 의해 구분된다.
Description
본 발명은 메모리 소자 및 그 제작방법에 관한 것으로, 보다 상세하게는 플로팅 바디 셀 메모리 소자 및 그 제작방법에 관한 것이다.
종래의 DRAM(dynamic random access memory)은 하나의 트랜지스터(Transistor, T)와 하나의 커패시터(Capacitor, C)로 구성되었다. 즉, 종래의 DRAM은 1T/1C 디램(DRAM)로 구성되었다. 일반적으로, 메모리 소자의 경우 소자의 크기를 축소함에 따라 단위 면적당 메모리 용량이 커질 수 있다. 현재 기술 수준에서는 트랜지스터의 크기를 축소하는 것은 가능하지만, 커패시터의 크기를 트랜지스터에 맞게 줄여나가는 것은 불가능하다.
앞서 언급한 문제를 해결하기 위해서 커패시터를 사용하지 않고도 DRAM의 역할을 수행할 수 있는 커패시터 없는 DRAM(Capacitor-less DRAM) 소자가 제안되었다. 커패시터 없는 DRAM은 하나의 트랜지스터만으로 구성되기 때문에 단위 메모리 셀의 소형화에 유리하고 단순한 메모리 셀 구조를 통해 높은 집적도를 가질 수 있으며, 제작 공정 또한 간단하여 상용화에 유리할 수 있다.
하지만 상기의 커패시터 없는 DRAM의 경우는 메모리 상태를 읽고/쓰는 과정에서 높은 구동 전압이 요구되므로, 상기 커패시터 없는 DRAM의 게이트 절연막의 열화가 발생한다. 또한, 상기의 커패시터 없는 DRAM은 메모리 동작 특성 중 신뢰성과 내구성에 대한 치명적인 문제점을 있다.
따라서, 게이트 절연막의 열화를 줄일 수 있는 메모리 소자의 연구가 필요하게 되었고, 신뢰성과 내구성이 우수한 메모리 소자의 연구가 필요하게 되었다.
본 발명은 게이트 절연막의 열화를 차단할 수 있는 메모리 소자 및 그 제작방법을 제공한다.
또한, 본 발명은 신뢰성과 내구성이 우수한 메모리 소자 및 그 제작방법을 제공한다.
본 발명의 실시 형태에 따른 메모리 소자는, 기판; 상기 기판 상에 배치된 제1반도체 층; 상기 제1반도체 층 상에 배치된 제2반도체 층; 상기 제2반도체 층 상에 배치된 제3반도체 층; 상기 제2반도체 층의 측면 상 일부에 배치된 게이트 절연막; 및 상기 게이트 절연막 상에 배치된 게이트 전극; 을 포함하고, 상기 제2반도체 층은 제1영역 및 제2영역을 갖고, 상기 제1영역 및 상기 제2영역은 상기 게이트 절연막에 의해 구분된다.
여기서, 상기 제1영역과 상기 제1반도체 층을 둘러 싸는 제1절연층; 상기 제2영역과 상기 제3반도체 층을 둘러 싸는 제2절연층; 상기 제1반도체 층과 전기적으로 연결된 제1전도층; 상기 제3반도체 층과 전기적으로 연결된 제2전도층; 및 상기 게이트 전극과 전기적으로 연결된 제3전도층; 을 더 포함할 수 있다.
한편, 본 발명의 실시 형태의 다른 카테고리로서, 메모리 소자의 제작방법은, 기판 상에 제1반도체 층, 제2반도체 층 및 제3반도체 층을 순서대로 형성하는 단계; 상기 제3반도체 층 상에 식각용 하드마스크를 형성하는 단계; 상기 제1반도체 층의 일부까지 식각공정을 하고, 상기 식각용 하드마스크를 제거하는 단계; 상기 제1반도체 층 상에 제1절연층을 형성하고, 상기 제2반도체 층의 일부까지 상기 제1절연층을 식각하여 상기 제2반도체 층의 제1영역을 형성하는 단계; 상기 제1절연층 상에 게이트 절연막을 형성하고, 상기 제2반도체 층의 측면 일부까지 상기 게이트 절연막을 더 형성하여 상기 제2반도체 층의 제2영역을 형성하는 단계; 및 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계; 를 포함한다.
여기서, 상기 제2영역을 둘러 싸는 제2절연층을 형성하는 단계; 및 상기 제1반도체 층과 연결되는 제1전도층을 상기 제1절연층 및 상기 제2절연층에 형성하고, 상기 제3반도체 층과 전기적으로 연결되는 제2전도층 및 상기 게이트 전극과 전기적으로 연결되는 제3전도층을 상기 제2절연층에 형성하는 단계; 를 더 포함할 수 있다.
한편, 본 발명의 실시 형태의 다른 카테고리로서, 메모리 소자는, 기판; 상기 기판 상에 배치되고, N형 또는 P형인 제1반도체 층; 상기 기판 상에 배치되고, 상기 제1반도체 층과 같은 형(N형 또는 P형)이고, 상기 제1반도체 층과 이격된 제3반도체 층; 상기 기판 상에 배치되고, 상기 제1반도체 층 및 상기 제3반도체 층과 다른 형(N형 또는 P형)이고, 상기 제1반도체 층과 상기 제3반도체 층 사이에 배치된 제2반도체 층; 상기 제2반도체 층 상에 배치된 게이트 절연막; 및 상기 게이트 절연막 상에 배치된 게이트 전극; 을 포함하고, 상기 제2반도체 층은 제1영역 및 제2영역을 갖고, 상기 제1영역 및 상기 제2영역은 상기 게이트 절연막에 의해 구분된다.
여기서, 상기 제1영역 및 상기 제2영역을 둘러 싸는 절연층; 상기 제1반도체 층과 전기적으로 연결된 제1전도층; 상기 제3반도체 층과 전기적으로 연결된 제2전도층; 및 상기 게이트 전극과 전기적으로 연결된 제3전도층; 을 더 포함할 수 있다.
여기서, 상기 기판은 절연층 매몰 실리콘(silicon on Insulator, SOI) 웨이퍼, 절연층 매몰 스트레인드 실리콘(Strained Silicon on Insulator, SSOI) 웨이퍼, 절연층 매몰 게르마늄(Strained Germanium on Insulator, SGOI) 웨이퍼, 절연층 매몰 스트레인드 게르마늄(Strained Germanium on Insulator) 웨이퍼 및 절연층 매몰 실리콘 게르마늄(Silicon Germanium on Insulator) 웨이퍼 중 적어도 하나일 수 있다.
여기서, 상기 제1영역은 드레인 확장 영역이고, 상기 제2영역은 소오스 확장 영역이고, 상기 제1영역의 넓이는 상기 제2영역의 넓이보다 넓을 수 있다.
여기서, 상기 제1 및 제3반도체 층의 물질의 에너지 갭은 상기 제2반도체 층의 물질의 에너지 갭보다 클 수 있다.
여기서, 상기 게이트 절연막은 실리콘 산화막(SiO2), 실리콘 질화막(Si3N4), 실리콘 질화산화막(SiON), 하프늄 산화막(HfO2) 및 지르코늄 산화막(ZrO2) 중 적어도 하나를 포함할 수 있다.
여기서, 상기 게이트 전극은 N+형 폴리 실리콘, P+형 폴리 실리콘, 알루미늄(Al), 질화타이타늄(TiN), 타이타늄(Ti), 텅스텐(W), 질화탄탈럼(TaN) 중 적어도 하나를 포함하는 금속 또는 금속실리사이드 물질을 포함할 수 있다.
여기서, 상기 제1 내지 제3반도체 층의 물질은 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 실리콘 카바이드(SiC) 중 적어도 하나일 수 있다.
한편, 본 발명의 실시 형태의 다른 카테고리로서, 메모리 소자의 제작방법은, 기판 상에 N형 또는 P형인 제2반도체 층을 형성하는 단계; 상기 제2반도체 층 상에 이온주입용 하드마스크를 형성하고, 상기 제2반도체 층과 다른 형(N형 또는 P형)인 제1반도체 층 및 제3반도체 층을 형성하는 단계; 상기 이온주입용 하드마스크를 제거하고, 상기 제2반도체 층 상 일부에 게이트 절연막을 형성하여 상기 제2반도체 층의 제1영역 및 제2영역을 형성하는 단계; 및 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계; 를 포함한다.
여기서, 상기 제1영역 및 상기 제2영역 상에 절연층을 형성하는 단계; 및 상기 제1반도체 층과 연결되는 제1전도층, 상기 제3반도체 층과 연결되는 제2전도층 및 상기 게이트 전극과 연결되는 제3전도층을 상기 절연층에 형성하는 단계; 를 더 포함할 수 있다.
여기서, 상기 기판은 절연층 매몰 실리콘(silicon on Insulator, SOI) 웨이퍼, 절연층 매몰 스트레인드 실리콘(Strained Silicon on Insulator, SSOI) 웨이퍼, 절연층 매몰 게르마늄(Strained Germanium on Insulator, SGOI) 웨이퍼, 절연층 매몰 스트레인드 게르마늄(Strained Germanium on Insulator) 웨이퍼 및 절연층 매몰 실리콘 게르마늄(Silicon Germanium on Insulator) 웨이퍼 중 적어도 하나일 수 있다.
여기서, 상기 제1 내지 제3반도체 층을 열처리하는 단계; 를 더 포함할 수 있다.
여기서, 상기 제1 내지 제3반도체 층의 물질은 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 실리콘 카바이드(SiC) 중 적어도 하나일 수 있다.
여기서, 상기 게이트 절연막의 물질은 실리콘 산화막(SiO2), 실리콘 질화막(Si3N4), 실리콘 질화산화막(SiON), 하프늄 산화막(HfO2) 및 지르코늄 산화막(ZrO2) 중 적어도 하나일 수 있다.
여기서, 상기 게이트 전극은 N+형 폴리 실리콘, P+형 폴리 실리콘, 알루미늄(Al), 질화타이타늄(TiN), 타이타늄(Ti), 텅스텐(W), 질화탄탈럼(TaN) 중 적어도 하나를 포함하는 금속 또는 금속실리사이드 물질일 수 있다.
본 발명의 실시 형태에 따른 메모리 소자 및 그 제작방법은 채널 영역이 게이트 영역 밖으로 확장되어 게이트 절연막의 열화를 차단할 수 있는 이점이 있다.
또한, 본 발명의 실시 형태는 저장된 정보의 보유 지속시간을 개선하여 우수한 메모리 신뢰성과 내구성을 가질 수 있는 이점이 있다.
도 1은 본 발명의 제1실시 형태에 따른 메모리 소자를 도시한다.
도 2a 내지 도 2g는 도 1에 도시된 메모리 소자의 제작과정을 도시한다.
도 3은 본 발명의 제2실시 형태에 따른 메모리 소자를 도시한다.
도 4a 내지 도 4f는 도 3에 도시된 메모리 소자의 제작과정을 도시한다.
도 2a 내지 도 2g는 도 1에 도시된 메모리 소자의 제작과정을 도시한다.
도 3은 본 발명의 제2실시 형태에 따른 메모리 소자를 도시한다.
도 4a 내지 도 4f는 도 3에 도시된 메모리 소자의 제작과정을 도시한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한, 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
본 발명에 따른 실시 형태의 설명에 있어서, 어느 한 element가 다른 element의 " 상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 “상(위) 또는 하(아래)(on or under)”으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
이하 첨부된 도면을 참조하여 본 발명의 실시 형태에 따른 메모리 소자 및 그 제작방법을 설명한다.
<제1실시 형태>
도 1은 본 발명의 제1실시 형태에 따른 메모리 소자이다. 도 1을 참조하면, 제1실시 형태에 따른 메모리 소자는 기판(100), 제1 내지 제3반도체 층(101, 102, 103) 게이트 절연막(200), 게이트 전극(300), 제1 내지 제3전도층(401, 402, 403), 제1절연층 및 제2절연층(501, 502)을 포함할 수 있다.
구체적으로, 기판(100)은 실리콘 웨이퍼(Silicon wafer), 스트레인드 실리콘 웨이퍼 (Strained Silicon wafer), 게르마늄 웨이퍼(Germanium wafer), 스트레인드 게르마늄 웨이퍼(Strained Germanium wafer), 실리콘 게르마늄 웨이퍼(Silicon germanium wafer) 등을 포함할 수 있다.
제1 내지 제3반도체 층(101, 102, 103)은 기판(100) 상에 배치된다. 구체적으로, 가로로 긴 모양의 제1부분과 세로로 돌출된 제2부분이 형성된 제1반도체 층(101)이 배치된다. 또한, 제1반도체 층(101)의 제2부분의 돌출부 상에 제2반도체 층(102)이 배치된다. 그리고, 제2반도체 층 상(102)에 제3반도체 층(103)이 배치된다. 제1 내지 제3반도체 층(101, 102, 103)을 형성하는 물질은 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe) 및 실리콘 카바이드(SiC) 등일 수 있다.
한편, 도 1에서는 제1 및 제3반도체 층(101, 103)이 N형 반도체 층, 제2반도체 층(102)이 P형 반도체 층으로 예시적으로 도시되어 있으나, 이것은 설명의 편의와 이해의 증진을 위한 예시일 뿐 본 발명이 반드시 이에 한정되는 것은 아니며, 제1 및 제3반도체 층(101, 103)은 N+형 반도체 층일 수 있다. 또한, 제1 및 제3반도체 층(101, 103)은 P형 반도체 층 또는 P+형 반도체 층일 수 있다. 이때, 제1 및 제3반도체 층(101, 103)이 P형 반도체 층 또는 P+형 반도체 층이면, 제2반도체 층(102)은 N형 반도체 층일 수 있다.
제2반도체 층(102)은 제1영역(10) 및 제2영역(20)을 갖는다. 제1영역(10) 및 제2영역(20)은 게이트 절연막(200)으로 구분된다. 제1영역(10) 및 제2영역(20)은 소오스 확장 영역일 수 있고, 드레인 확장 영역일 수 있다. 구체적으로, 제1영역(10)이 소오스 확장 영역이면, 제2영역(20)은 드레인 확장 영역일 수 있다. 여기서, 제1영역(10)이 소오스 확장 영역이고, 제2영역(20)이 드레인 확장 영역이면, 제2영역의 넓이는 제1영역의 넓이보다 넓을 수 있다. 반대로, 제1영역(10)이 드레인 확장 영역이면, 제2영역(20)은 소오스 확장 영역일 수 있다. 여기서, 제1영역(10)이 드레인 확장 영역이고, 제2영역(20)이 소오스 확장 영역이면, 제1영역의 넓이는 제2영역의 넓이보다 넓을 수 있다. 드레인 확장 영역의 넓이가 소오스 확장 영역의 넓이보다 넓어야 하는 이유에 대한 자세한 설명은 하기에서 설명하도록 한다.
게이트 절연막(200)은 제2반도체 층(102)의 측면 상에 배치된다. 게이트 절연막(200)은 실리콘 산화막(SiO2), 실리콘 질화막(Si3N4), 실리콘 질화산화막(SiON), 하프늄 산화막(HfO2) 및 지르코늄 산화막(ZrO2) 등을 포함한다.
게이트 전극(300)은 게이트 절연막(200) 상에 배치된다. 게이트 전극은 N+형 폴리 실리콘, P+형 폴리 실리콘, 알루미늄(Al), 질화타이타늄(TiN), 타이타늄(Ti), 텅스텐(W), 질화탄탈럼(TaN) 중 적어도 하나를 포함하는 금속 또는 금속실리사이드 물질일 수 있다.
제1 내지 제3전도층(401, 402, 403)은 외부에서 인가되는 전기 신호를 전달하는 층이다. 제1전도층(401)은 제1반도체 층(101)의 제1부분의 일면과 전기적으로 연결되다. 또한, 제2전도층(402)은 제3반도체 층(103) 상에 배치되어 전기적으로 연결된다. 그리고, 제3전도층(403)은 게이트 전극(300) 상에 배치되어 전기적으로 연결된다.
제1절연층 및 제2절연층(501, 502)은 제1 내지 제3반도체 층(101, 102, 103)을 보호하기 위해 제1 내지 제3반도체 층(101, 102, 103) 및 제1 내지 제3전도층(401, 402, 403) 사이에 배치된다. 또한, 제1절연층 및 제2절연층(501, 502)은 제1영역(10) 및 제2영역(20)과 제1 내지 제3전도층(401, 402, 403)을 전기적으로 분리시킨다. 여기서, 제1 및 제2절연층(501, 502)은 산화막(Oxide) 및 질화막(Nitride) 등을 포함할 수 있다.
도 2a 내지 도 2g는 도 1에 도시된 메모리 소자의 제작과정을 도시한다. 이하에서는 도 2a 내지 도 2g를 참조하여 제1실시 형태에 따른 메모리 소자의 제작방법을 순차적으로 설명한다.
도 2a에 도시된 바와 같이, 기판(100) 상에 제1반도체 층(101), 제2반도체 층(102) 및 제3반도체 층(103)을 순서대로 형성한다. 구체적으로, 제1 내지 제3반도체 층(101, 102, 103)을 형성하기 위해 기판(100) 상에 이온주입(ion implantation 또는 ion injection, 50)을 실시한다. 여기서, 이온주입(50)은 반도체 결정에 불순물 원자를 도입하여 필요한 저항률을 얻는 방법으로, 불순물 원자를 이온화하여 고전압에 의한 고속 가속기에 의해 고속으로 반도체 결정 표면에 주입하는 방법이다. 먼저, N형 이온주입을 통해 제1반도체 층(101)을 형성한다. 또한, P형 이온주입을 통해 제2반도체 층(102)을 제1반도체 층(101) 상에 형성한다. 그리고, N형 이온주입을 통해 제3반도체 층(103)을 제2반도체 층(102) 상에 형성한다. 따라서, 상기 방법으로 N-P-N형 반도체 층이 형성될 수 있다. 여기서, 상기에서 형성된 N-P-N형 반도체 층과 달리 N+-P-N+형 반도체 층이 형성될 수 있다. N+-P-N+형 반도체 층을 형성하는 방법을 설명하면, 먼저 높은 가속 에너지와 높은 불순물 농도를 가지는 N+형 이온주입을 실시하여 제1반도체 층(101)을 형성한다. 또한, 상기 N+형 이온주입보다 낮은 가속 에너지와 상기 N+형 이온주입보다 낮은 불순물 농도를 가지는 P형 이온주입을 실시하여 제2반도체 층(102)을 형성한다. 그리고, 상기 P형 이온주입보다 높은 가속 에너지와 상기 P형 이온주입보다 높은 불순물 농도를 가지는 N+형 이온주입을 실시하여 제3반도체 층(103)을 형성한다. 따라서, 상기 방법으로 N+-P-N+형 반도체 층이 형성될 수 있다. 또한, 상기 방법들과 다른 방법을 설명하면, P형 불순물로 도핑이 되어 있는 기판을 준비한다. 상기 P형 불순물로 도핑이 되어 있는 기판에 N형 또는 N+형 이온주입을 실시하여 제1반도체 층(101)을 형성한다. 또한, 상기 P형 불순물로 도핑이 되어 있는 기판에 N형 또는 N+형 이온주입을 실시하여 제3반도체 층(103)을 형성한다. 따라서, 상기 방법은 제2반도체 층(102)을 형성하는 과정이 생략될 수 있다. 그러므로, N-P-N 형 또는 N+-P-N+형 반도체 층이 형성될 수 있다.
이온주입(50)을 실시한 후 제1 내지 제3반도체 층(101, 102, 103)을 열처리(thermal annealing)하는 단계를 추가할 수 있다. 열처리 단계를 추가하면 주입된 불순물들을 활성화하고 주입된 불순물들의 분포를 원하는 형태로 조절할 수 있다. 여기서, 제1 내지 제3반도체 층(101, 102, 103)을 형성하는 또 다른 방법은 에피택셜 성장(epitaxial growth) 또는 선택적 에피택셜 성장(selective epitaxial growth) 등의 방법일 수 있다. 여기서 에피택셜 성장은 반도체 제작기술의 하나로 기판(100) 표면에 방향성을 정한 결정을 성장시키는 기술이다. 또한, 에피택셜 성장 또는 선택적 에피택셜 성장 물질은 실리콘(Silicon), 스트레인드 실리콘(Strained Silicon), 게르마늄(Germanium), 스트레인드 게르마늄(Strained Germanium), 실리콘 게르마늄(Silicon Germanium) 및 실리콘 카바이드(Silicon carbide) 중 적어도 하나일 수 있다.
제1 내지 제3반도체 층(101, 102, 103)을 형성하는 물질은 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe) 및 실리콘 카바이드(SiC) 등일 수 있다. 또한, 제1 내지 제3반도체 층(101, 102, 103)은 N형-P형-N형 또는 N+형-P형-N+형 접합일 때 적합한 제1 내지 제3반도체 층(101, 102, 103)의 물질을 설명하면, 제1 및 제3반도체 층(101, 103)의 물질의 밸런스 밴드(valance band) 에너지는 제2반도체 층(102)의 물질의 밸런스 밴드 에너지보다 낮으면 유리하다. 또한, 제1 및 제3반도체 층(101, 103)의 물질의 컨덕션 밴드(conduction band) 에너지는 제2반도체 층(102)의 물질의 컨덕션 밴드 에너지보다 낮으면 유리하다. 그리고, 컨덕션 밴드 에너지와 밸런스 밴드 에너지의 차인 에너지 갭(energy gap)은 제1 및 제3반도체 층(101, 103)이 제2반도체 층(102)보다 클수록 유리하다. 따라서, 제1 및 제3반도체 층(101, 103)의 물질의 에너지 갭은 제2반도체 층(102)의 물질의 에너지 갭보다 큰 물질을 사용하는 것이 바람직하다. 여기서, 밸런스 밴드는 특정한 원자핵에 속박되어 있는 가전자가 차지하는 에너지대이다. 또한, 컨덕션 밴드는 고체의 에너지 스팩트럼에서 전자가 자유로이 운동할 수 있는 상태에 있는 에너지대이다. 일반적으로, 밸런스 밴드의 에너지 준위가 컨덕션 밴드의 에너지 준위보다 낮다.
상기와 같은 물질을 제1 내지 제3반도체 층(101, 102, 103)의 물질로 사용하면 전자의 주입효율이 높아지므로 높은 전류 값을 얻을 수 있고, 제2반도체 층(102)에 저장된 여분의 정공들이 제1 및 제3반도체 층(101, 103)의 높은 정공 장벽 때문에 전하 유지시간을 연장시키고 데이터 유지시간을 늘릴 수 있다. 또한, 충돌 이온화(impact ionization)에 요구되는 전압이 낮아지고, 여분의 정공들에 대한 전류 이득이 증가하기 때문에 메모리 구동에 필요한 전압이 감소하여 저전력에서의 메모리 소자의 구동이 가능할 수 있다. 여기서, 충돌 이온화는 기체나 증기의 원자 또는 분자가 다른 입자와 맞부딪쳐서 원자 또는 분자가 전기를 띤 원자 또는 원자단으로 변화하는 일이다.
도 2b에 도시된 바와 같이, 제1 내지 제3반도체 층(101, 102, 103)이 식각 되지 않고 보호되기 위해서 식각용 하드마스크(500)를 형성한 뒤 도 2c에 도시된 바와 같이, 식각공정을 실시한다. 구체적으로, 식각공정은 제1반도체 층(101)의 일부까지 식각하게 되는데 제1반도체 층(101)의 일부는 도 1에서 설명한 제1반도체 층(101)의 제1부분까지 일 수 있다. 식각공정 이후, 식각용 하드마스크(500)를 제거한다. 여기서, 식각용 하드마스크(500)는 각광막(Photo resist), 산화막(Oxide), 질화막(Nitride) 등 실리콘에 대한 식각 선택비를 가지는 물질일 수 있다.
도 2d에 도시된 바와 같이, 제1절연층(501)을 형성한다. 구체적으로, 먼저 제1반도체 층(101) 상에 제1절연층(501)을 형성한다. 그리고, 화학적 기계적 연마(chemical mechanical polishing, CMP) 공정을 이용하여 불필요한 제1절연층(501)을 제거한다. 계속적으로, 제2반도체 층(102)의 일부까지 제1절연층(501)을 식각하여 제2반도체 층(102)의 제1영역을 형성한다. 제2반도체 층(102)의 일부는 도 2e의 ‘a’부분에 도시된 제1영역(10)에 대응되는 부분까지 일 수 있다. 도 2e의 ‘a’부분에 도시된 제1영역(10)은 제1절연층(501)으로 인해 추후에 형성되는 전도층들로부터 전기적으로 분리될 수 있다. 자세한 설명은 이하에서 설명하도록 한다. 여기서, 화학적 기계적 연마는 고집적 반도체 제조공정에 사용되는 공정으로 주로 0.35미크론 이하의 초미세 회로 형성에 사용된다. 화학적 기계적 연마는 화학 또는 기계적 방법을 이용하여 불필요한 절연층을 고효율적으로 연마하는 공정이다. 또한, 제1절연층(501)의 식각은 등방성 식각일 수 있다.
도 2e에 도시된 바와 같이, 게이트 절연막(200) 및 게이트 전극(300)을 순서대로 형성한다. 구체적으로, 제1절연층(501) 상에 게이트 절연막(200)을 형성하고, 제2반도체 층(102)의 측면 일부까지 게이트 절연막(200)을 더 형성하여 제2반도체 층(102)의 제2영역(20)을 형성한다. 제2영역(20)은 ‘b’부분에 도시된 것과 같이, 게이트 절연막(200)과 제3반도체 층(103) 사이의 영역이다. 또한, 도 2e에서 형성된 제1영역(10)은 ‘a’부분에 도시된 것과 같이, 게이트 절연막(200)과 제1반도체 층(101) 사이의 영역이다. 도 2e에서는 제1영역(10)을 소오스 확장 영역으로 도시하였고, 제2영역(20)을 드레인 확장 영역으로 도시하였기 때문에 제2영역(20)의 넓이가 제1영역(10)의 넓이보다 넓게 도시하였다. 제2영역(20)의 넓이가 제1영역(10)의 넓이보다 넓은 이유는, 제1영역(10)이 제2영역(20)보다 넓게 형성될 경우에는 제1반도체 층(101)에서 제2반도체 층(102)으로 전자의 이동이 어려워질 수 있다. 또한, 제2영역(20)이 제1영역(10)보다 좁게 형성될 경우에는 충돌 이온화 현상에 의한 고 에너지 전하가 게이트 절연막(200)에 주입되거나 충돌 이온화 현상에 의한 고 에너지 전하가 게이트 절연막(200)의 계면 특성을 변화시켜 게이트 절연막(200)의 열화를 발생시킨다. 따라서, 본 발명의 반도체 소자는 제2영역(20)이 제1영역(10)보다 넓게 형성되는 비대칭적인 구조를 가지는 것이 바람직하다. 한편, 상기에서는 제2영역(20)이 드래인 확장 영역이고, 제1영역(10)이 소오스 확장 영역으로 설명하였지만, 반드시 이에 한정되는 것은 아니며, 제1영역(10)이 드래인 확장 영역일 수 있고, 제2영역(20)이 소오스 확장 영역일 수 있다. 이때, 제1영역(10)이 드래인 확장 영역이고, 제2영역(20)이 소오스 확장 영역이면, 제1영역(10)의 넓이는 제2영역(20)의 넓이보다 넓게 형성되는 것이 바람직하다. 여기서, 게이트 절연막(200)은 실리콘 산화막(SiO2), 실리콘 질화막(Si3N4), 실리콘 질화산화막(SiON) 및 고유전막(high-k) 등일 수 있다. 상기 고유전막은 반도체 회로의 미세화에 따라 디자인 룰이 50나노 이하로 내려가면 발생하는 크로스토크(Cross Talk)와 같은 전류 누설을 막을 수 있는 물질이다. 대표적인 고유전막으로는 하프늄 산화막(HfO2) 및 지르코늄 산화막(ZrO2) 등이다. 이후, 게이트 절연막(200) 상에 게이트 전극(300)을 형성한다. 게이트 전극(300)은 N+형 폴리 실리콘, P+형 폴리 실리콘, 알루미늄(Al), 질화타이타늄(TiN), 타이타늄(Ti), 텅스텐(W), 질화탄탈럼(TaN) 중 적어도 하나를 포함하는 금속 또는 금속실리사이드 물질일 수 있다.
도 2f에 도시된 바와 같이, 제2절연층(502)을 형성한다. 구체적으로, 게이트 절연막(200) 상에 제2절연층(502)을 형성하여, 제1 내지 제3반도체 층(101, 102, 103)을 외부 물질로부터 보호한다. 제2절연층(502)을 형성하면 제2영역(20)이 추후에 형성되는 전도층들로부터 전기적으로 분리될 수 있다. 이와 같이, 제2반도체 층(102)은 제1반도체 층(101), 제3반도체 층(103), 게이트 절연막(200), 제1절연층(501) 및 제2절연층(502)에 의해 전기적으로 격리된 부유(floating) 상태가 된다.
도 2g에 도시된 바와 같이, 외부에서 인가되는 전기신호를 전달하는 제1 내지 제3전도층(401, 402, 403)을 형성한다. 구체적으로, 제1반도체 층(101)은 제1전도층(401)과 연결되어 하나의 단자를 형성한다. 보다 구체적으로, 제1전도층(401)은 도 1에서 설명한 제1반도체 층(101)의 제1부분과 연결된다. 또한, 제3반도체 층(103)은 제2전도층(302)과 연결되어 또 다른 하나의 단자를 형성한다. 그리고, 게이트 전극(300)은 제3전도층(303)과 연결되어 또 다른 하나의 단자를 형성한다. 여기서, 제2전도층(302)은 제3반도체 층(103)의 일면뿐만 아니라 제3반도체 층(103)의 측면 일부까지 연장되어 연결될 수 있다. 제2전도층(302)이 제3반도체 층(103)의 측면 일부까지 연장되어 연결되면 제3반도체 층(103)과 제2전도층(302)의 연결 면적이 늘어나기 때문에 내구성이 커질 수 있다.
도 2a 내지 도 2g에서는 N형-P형-N형 반도체 층을 갖는 메모리 소자의 제작방법을 설명하였지만, 제작 순서에 따라 제1 내지 제3반도체 층(101, 102, 103)이 P형-N형-P형 반도체 층 및 P+형-N형-P+형 반도체 층으로 제작될 수 있다. 제1 내지 제3반도체 층(101, 102, 103)이 P형-N형-P형 반도체 층 및 P+형-N형-P+형 반도체 층일 때는, 제1 및 제3반도체 층(101, 103)의 물질의 밸런스 밴드 에너지는 제2반도체 층(102)의 물질의 밸런스 밴드 에너지보다 높은 것이 바람직하다. 또한, 제1 및 제3반도체 층(101, 103)의 물질의 컨덕션 밴드 에너지는 제2반도체 층(102)의 물질의 컨덕션 밴드 에너지보다 높은 것이 바람직하다. 그리고, 제1 및 제3반도체 층(101, 103)의 물질의 에너지 갭은 제2반도체 층(102)의 물질의 에너지 갭보다 클 수 있다.
<제2 실시 형태>
도 3은 본 발명의 제2실시 형태에 따른 메모리 소자이다.
제2실시 형태에 따른 메모리 소자를 구성하는 구성요소들 중, 제1실시 형태와 동일한 구성요소는 동일한 도면번호를 사용하였다. 이하에서는, 제1실시 예와 다른 점을 중심으로 설명하도록 한다.
도 3을 참조하면, 제2실시 형태에 따른 메모리 소자는 절연층 매몰 기판(700), 제1 내지 제3반도체 층(101, 102, 103), 게이트 절연막(200), 게이트 전극(300), 제1 내지 제3전도층(401, 402, 403) 및 절연층(501)을 포함할 수 있다.
구체적으로, 절연층 매몰 기판(700)은 절연층 매몰 실리콘(silicon on Insulator, SOI) 웨이퍼, 절연층 매몰 스트레인드 실리콘(Strained Silicon on Insulator, SSOI) 웨이퍼, 절연층 매몰 게르마늄(Strained Germanium on Insulator, SGOI) 웨이퍼, 절연층 매몰 스트레인드 게르마늄(Strained Germanium on Insulator) 웨이퍼 및 절연층 매몰 실리콘 게르마늄(Silicon Germanium on Insulator) 웨이퍼 등을 포함할 수 있다.
제1 내지 제3반도체 층(101, 102, 103)은 절연층 매몰 기판(700) 상에 가로방향으로 나란히 배치될 수 있다. 자세하게는 절연층 매몰 기판(700) 상에 제1반도체 층(101)이 배치될 수 있다. 또한, 절연층 매몰 기판(700) 상에 제1반도체 층(101)과 이격되도록 제3반도체 층(103)이 배치될 수 있다. 그리고, 제1반도체 층(101)과 제3반도체 층(103) 사이에 제2반도체 층(102)이 배치될 수 있다.
게이트 절연막(200)은 제2반도체 층(102) 상에 배치될 수 있다. 게이트 절연막(200)이 제2반도체 층(102) 상에 배치되면 제2반도체 층(102)은 게이트 절연막(200)에 의해 구분되는 제1영역(10) 및 제2영역(20)을 가질 수 있다.
제1 내지 제3전도층(401, 402, 403)은 외부에서 인가되는 전기 신호를 전달하는 층이다. 제1전도층(401)은 제1반도체 층(101) 상에 배치되어 전기적으로 연결된다 또한, 제2전도층(402)은 제3반도체 층(103) 상에 배치되어 전기적으로 연결된다. 그리고, 제3전도층(403)은 게이트 전극(300) 상에 배치되어 전기적으로 연결된다.
도 4a 내지 도 4f는 도 3에 도시된 메모리 소자의 제작과정을 도시한다. 이하에서는 도 4a 내지 도 4f를 참조하여 제2실시 형태에 따른 메모리 소자의 제작방법을 순차적으로 설명한다.
도 4a 및 도 4b에 도시된 바와 같이, 절연층 매몰 기판(700)은 이온주입을 할 수 있는 상부층(701) 및 하부 절연층(702)을 포함할 수 있다. 먼저 상부층(701)에 이온주입(50)을 실시하여 제2반도체 층(102)을 형성한다. 구체적으로, P형 이온주입을 실시하여 제2반도체 층(102)을 형성한다. 이때, P형 이온주입은 이후에 형성될 제1 및 제3반도체 층(101, 103)의 위치를 포함할 수 있다.
도 4c에 도시된 바와 같이, 제2반도체 층(102) 상에 이온주입용 하드마스크(800)를 형성한다. 제2반도체 층(102) 상에 N형 이온주입을 실시하여 제1 및 제3반도체 층(101, 103)을 형성한다. 여기서, 제1 내지 제3반도체 층(101, 102, 103)을 형성하는 또 다른 방법은 선택적 에피택셜 성장(selective epitaxial growth) 등의 방법을 포함할 수 있다.
도 4d에 도시된 바와 같이, 이온주입용 하드마스크(800)를 제거하고, 게이트 절연막(200) 및 게이트 전극(300)을 순서대로 형성한다. 구체적으로, 제2반도체 층(102) 상에 게이트 절연막(200)을 형성하여 제2반도체 층(102)의 제1영역(10) 및 제2영역(20)을 형성한다. 제1영역(10)은 ‘c’부분에 도시된 것과 같이, 게이트 절연막(200)과 제1반도체 층(101) 사이의 영역이다. 또한, 제2영역(20)은 ‘d’부분에 도시된 것과 같이, 게이트 절연막(200)과 제3반도체 층(103) 사이의 영역이다. 이후, 게이트 절연막(200) 상에 게이트 전극(300)을 형성한다. 도 4d에서는 제1영역(10)을 소오스 확장 영역으로 도시하였고, 제2영역(20)을 드레인 확장 영역으로 도시하였기 때문에 제2영역(20)의 넓이가 제1영역(10)의 넓이보다 넓다. 한편, 상기에서는 제2영역(20)이 소오스 확장 영역이고, 제1영역(10)이 드레인 확장 영역으로 설명하였지만, 반드시 이에 한정되는 것은 아니며, 제1영역(10)이 소오스 확장 영역일 수 있고, 제2영역(20)이 드레인 확장 영역일 수 있다. 이때, 제1영역(10)의 넓이는 제2영역(20)의 넓이보다 넓게 형성되어야 바람직하다.
도 4e에 도시된 바와 같이, 절연층(501)을 형성한다. 구체적으로, 제1 내지 제3반도체 층(101, 102, 103), 게이트 절연막(200) 및 게이트 전극(300) 상에 절연층(501)을 형성한다. 절연층(501)이 형성되면 제1 내지 제3반도체 층(101, 102, 103)은 외부 물질로부터 보호받을 수 있다. 또한, 절연층(501)이 형성되면 제1 및 제2영역(10, 20)이 추후에 형성되는 전도층들로부터 전기적으로 분리될 수 있다. 이와 같이, 제2반도체 층(102)은 제1반도체 층(101), 제3반도체 층(103), 게이트 절연막(200) 및 절연층(501)에 의해 전기적으로 격리된 부유(floating) 상태이다.
도 4f에 도시된 바와 같이, 외부에서 인가되는 전기신호를 전달하는 제1 내지 제3전도층(401, 402, 403)을 형성한다. 구체적으로, 제1반도체 층(101)은 제1전도층(401)과 연결되어 하나의 단자를 형성한다. 또한, 제3반도체 층(103)은 제2전도층(402)과 연결되어 하나의 단자를 형성한다. 그리고, 게이트 전극(300)은 제3전도층(403)과 연결되어 하나의 단자를 형성한다.
도 4a 내지 도 4f에서는 N형-P형-N형 반도체 층을 갖는 메모리 소자의 제작방법을 설명하였지만, 제작 순서에 따라 제1 내지 제3반도체 층(101, 102, 103)이 P형-N형-P형 반도체 층 및 P+형-N형-P+형 반도체 층으로 제작될 수 있다. 제1 내지 제3반도체 층(101, 102, 103)이 P형-N형-P형 반도체 층 및 P+형-N형-P+형 반도체 층일 때는, 제1 및 제3반도체 층(101, 103)의 물질의 밸런스 밴드 에너지는 제2반도체 층(102)의 물질의 밸런스 밴드 에너지보다 높은 것이 바람직하다. 또한, 제1 및 제3반도체 층(101, 103)의 물질의 컨덕션 밴드 에너지는 제2반도체 층(102)의 물질의 컨덕션 밴드 에너지보다 높은 것이 바람직하다. 그리고, 제1 및 제3반도체 층(101, 103)의 물질의 에너지 갭은 제2반도체 층(102)의 물질의 에너지 갭보다 클 수 있다.
제1반도체 층(101)을 소오스, 제2반도체 층(102)을 바디, 제3반도체 층(103)을 드레인, 제1영역(20)을 소오스 확장영역, 제2영역(20)을 드레인 확장 영역으로 예를 들어 본 발명의 효과를 설명하면, 소오스(101)를 기준 전위로 하고, 드레인(103)과 게이트 전극(300)에 적절한 전압을 인가하면 본 발명의 메모리 소자는 꺼진 상태(off-state)에서 전류가 급격히 증가하여 켜진 상태(on-state)로 변경된다. 소오스(101)에서 주입된 전자(electron)가 전계(electric field)에 의해 바디(102)을 지나 드레인(103)으로 이동하면, 상기 전자는 바디(102)와 드레인(103) 사이에 형성되는 높은 전계로 인해 충돌 이온화(impact ionization)을 일으키게 되고 이를 통해 전자와 전공 쌍을 생성한다. 전자는 드레인(103)으로 이동하지만, 상기 생성된 전공은 전기적으로 격리된 바디(102)에 축적되게 된다. 이로 인해 소오스(101)와 바디(102) 사이의 높은 전위 장벽을 낮추게 되고, 다수의 전자가 다시 전기적으로 격리된 바디(102)로 넘어오게 된다. 바디(102)로 유입된 전자들은 다시 높은 전압이 인가된 드레인(103)으로 이동한다. 높은 전압이 인가된 전자들은 바디(102)와 드레인(103) 사이에 형성되는 전계에 의해 또다시 충돌 이온화를 일으키게 되고 전자와 정공 쌍을 추가로 생성한다. 충돌 이온화에 의해 생성된 새로운 전공은 다시 바디(102)에 축적된다. 이러한 피드백 현상을 통해 소오스(101)와 바디(102) 사이의 전위 장벽은 상대적으로 낮아지게 되고, 쓰기 ‘1’ 동작 이후 읽기 동작의 전압에서도 소오스(101)와 바디(102) 사이에 높은 레벨의 전류가 흐르게 된다. 따라서, 본 발명에 따른 메모리 소자는 쓰기 ‘1’ 혹은 쓰기 ‘0’ 동작을 통해 메모리 상태를 변화시키고 그 상태를 유지할 수 있다. 뿐만 아니라, 인가된 전압을 제거 하더라도 일시적으로 그 이전의 메모리 상태를 유지할 수 있다. 이는 바디(102) 내부에 존재하는 전공의 유무에 따라 결정된다. 또한, 상태 ‘1’인 메모리 소자는 읽기 동작에 의해 충돌 이온화 현상이 발생하고 피드백 과정을 통해 지속적으로 정공이 생성되고 축적되어 상태 ‘1’을 유지한다. 반면, 상태 ‘0’인 메모리 소자는 읽기 동작에 의해 충돌 이온화 현상이 발생하지 않으므로 상태 ‘0’을 유지한다. 상태 ‘1’인 메모리 소자를 상태 ‘0’인 메모리 소자로 변경하는 과정은 쓰기 ‘0’ 동작을 통해 가능하다. 쓰기 ‘0’ 동작은 메모리 소자의 높게 인가된 전압을 감소시켜 추가적인 전자와 정공 쌍의 생성을 없애거나 드레인(103)에 음의 전압을 인가하여 바디(102)의 정공을 제거할 수 있다. 소오스(101)와 드레인(103) 사이에 인가된 전압을 낮추면 전류도 낮아지게 된다. 이와는 별도로 메모리 동작을 빠르게 하기 위해서는 드레인(103)에 음의 전압을 인가하면 된다. 또한, 저장된 전하를 유지하기 위해서는 소오스(101), 드레인(103) 및 게이트 전극(300)에 전압을 인가하면 된다.
일반적으로, 메모리 소자는 열화 현상에 의해 메모리 동작 횟수가 증가함에 따라 메모리 상태를 구분하는 상태 ‘1’과 상태 ‘0’의 전류 차가 감소한다. 결국, 메모리 소자의 동작은 열화 현상으로 인하여 오류가 나게 된다. 하지만, 본 발명의 메모리 소자는 드레인 확장 영역(20)에서 열화 현상이 발생하게 되므로 높은 에너지를 가지는 전하에 의한 게이트 절연막(200)의 열화 문제를 해결할 수 있다. 따라서, 열화 문제를 해결하였기 때문에 반복적인 메모리 동작에서 안정적으로 동작하고, 높은 신뢰도와 내구성을 갖는다. 또한, 드레인 확장 영역(20)과 게이트 전극(300)이 충분한 거리를 두고 형성되기 때문에, 바디(102)에 저장된 메모리 상태를 방해 받지 않고 유지할 수 있다.
바디(102) 내에 저장된 정공은 소오스(101) 쪽 전계에 의해 재결합하여 지속적으로 감소하여 평형 상태가 된다. 바디(102) 내에 저장된 전하가 감소하게 되면 본래의 메모리 상태를 잃어버리게 되어 메모리 판독에 실패하게 된다. 반대로, 바디(102)에 저장된 정공이 없는 메모리 상태에서는 소오스(101) 쪽 전계에 의해 생성되는 전하가 축적되거나 메모리를 읽는 과정에서 누설 전류 성분으로 작용하여 원하지 않는 전류를 흐르게 할 수 있다. 따라서, 본 발명의 메모리 소자는 소오스 확장 영역(10)이 소오스(101)와 바디(102) 사이에 존재하는 전계를 효과적으로 감소시키고, 정공의 재결합의 정도를 감소시켜준다. 또한, 소오스 확장 영역(10)이 전하의 생성 정도를 억제하여 바디(102)에 저장된 데이터의 보유 시간을 향상시켜주는 이점이 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시 형태 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 형태의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 형태에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 기판 101, 102, 103: 제1 내지 제3반도체 층
200: 게이트 절연막 300:게이트 전극
401, 402, 403: 제1 내지 제3전도층
501, 502: 제1 및 제2절연층
200: 게이트 절연막 300:게이트 전극
401, 402, 403: 제1 내지 제3전도층
501, 502: 제1 및 제2절연층
Claims (19)
- 기판;
상기 기판 상에 배치된 제1반도체 층;
상기 제1반도체 층 상에 배치된 제2반도체 층;
상기 제2반도체 층 상에 배치된 제3반도체 층;
상기 제2반도체 층의 측면 상 일부에 배치된 게이트 절연막; 및
상기 게이트 절연막 상에 배치된 게이트 전극;
을 포함하고,
상기 제2반도체 층은 제1영역 및 제2영역을 갖고,
상기 제1영역 및 상기 제2영역은 상기 게이트 절연막에 의해 구분되는, 메모리 소자. - 제1항에 있어서,
상기 제1영역과 상기 제1반도체 층을 둘러 싸는 제1절연층;
상기 제2영역과 상기 제3반도체 층을 둘러 싸는 제2절연층;
상기 제1반도체 층과 전기적으로 연결된 제1전도층;
상기 제3반도체 층과 전기적으로 연결된 제2전도층; 및
상기 게이트 전극과 전기적으로 연결된 제3전도층;
을 더 포함하는, 메모리 소자. - 기판 상에 제1반도체 층, 제2반도체 층 및 제3반도체 층을 순서대로 형성하는 단계;
상기 제3반도체 층 상에 식각용 하드마스크를 형성하는 단계;
상기 제1반도체 층의 일부까지 식각공정을 하고, 상기 식각용 하드마스크를 제거하는 단계;
상기 제1반도체 층 상에 제1절연층을 형성하고, 상기 제2반도체 층의 일부까지 상기 제1절연층을 식각하여 상기 제2반도체 층의 제1영역을 형성하는 단계;
상기 제1절연층 상에 게이트 절연막을 형성하고, 상기 제2반도체 층의 측면 일부까지 상기 게이트 절연막을 더 형성하여 상기 제2반도체 층의 제2영역을 형성하는 단계; 및
상기 게이트 절연막 상에 게이트 전극을 형성하는 단계;
를 포함하는, 메모리 소자의 제작방법. - 제3항에 있어서,
상기 제2영역을 둘러 싸는 제2절연층을 형성하는 단계; 및
상기 제1반도체 층과 연결되는 제1전도층을 상기 제1절연층 및 상기 제2절연층에 형성하고, 상기 제3반도체 층과 전기적으로 연결되는 제2전도층 및 상기 게이트 전극과 전기적으로 연결되는 제3전도층을 상기 제2절연층에 형성하는 단계;
를 더 포함하는, 메모리 소자의 제작방법. - 기판;
상기 기판 상에 배치되고, N형 또는 P형인 제1반도체 층;
상기 기판 상에 배치되고, 상기 제1반도체 층과 같은 형(N형 또는 P형)이고, 상기 제1반도체 층과 이격된 제3반도체 층;
상기 기판 상에 배치되고, 상기 제1반도체 층 및 상기 제3반도체 층과 다른 형(N형 또는 P형)이고, 상기 제1반도체 층과 상기 제3반도체 층 사이에 배치된 제2반도체 층;
상기 제2반도체 층 상에 배치된 게이트 절연막; 및
상기 게이트 절연막 상에 배치된 게이트 전극;
을 포함하고,
상기 제2반도체 층은 제1영역 및 제2영역을 갖고,
상기 제1영역 및 상기 제2영역은 상기 게이트 절연막에 의해 구분되는, 메모리 소자. - 제5항에 있어서,
상기 제1영역 및 상기 제2영역을 둘러 싸는 절연층;
상기 제1반도체 층과 전기적으로 연결된 제1전도층;
상기 제3반도체 층과 전기적으로 연결된 제2전도층; 및
상기 게이트 전극과 전기적으로 연결된 제3전도층;
을 더 포함하는, 메모리 소자. - 제5항 또는 제6항에 있어서,
상기 기판은 절연층 매몰 실리콘(silicon on Insulator, SOI) 웨이퍼, 절연층 매몰 스트레인드 실리콘(Strained Silicon on Insulator, SSOI) 웨이퍼, 절연층 매몰 게르마늄(Strained Germanium on Insulator, SGOI) 웨이퍼, 절연층 매몰 스트레인드 게르마늄(Strained Germanium on Insulator) 웨이퍼 및 절연층 매몰 실리콘 게르마늄(Silicon Germanium on Insulator) 웨이퍼 중 적어도 하나인, 메모리 소자. - 제1항, 제2항, 제5항 및 제6항 중 어느 한 항에 있어서,
상기 제1영역은 드레인 확장 영역이고, 상기 제2영역은 소오스 확장 영역이고,
상기 제1영역의 넓이는 상기 제2영역의 넓이보다 넓은, 메모리 소자. - 제1항, 제2항, 제5항 및 제6항 중 어느 한 항에 있어서,
상기 제1 및 제3반도체 층의 물질의 에너지 갭은 상기 제2반도체 층의 물질의 에너지 갭보다 큰, 메모리 소자. - 제1항, 제2항, 제5항 및 제6항 중 어느 한 항에 있어서,
상기 게이트 절연막은 실리콘 산화막(SiO2), 실리콘 질화막(Si3N4), 실리콘 질화산화막(SiON), 하프늄 산화막(HfO2) 및 지르코늄 산화막(ZrO2) 중 적어도 하나를 포함하는, 메모리 소자. - 제1항, 제2항, 제5항 및 제6항 중 어느 한 항에 있어서,
상기 게이트 전극은 N+형 폴리 실리콘, P+형 폴리 실리콘, 알루미늄(Al), 질화타이타늄(TiN), 타이타늄(Ti), 텅스텐(W), 질화탄탈럼(TaN) 중 적어도 하나를 포함하는 금속 또는 금속실리사이드 물질을 포함하는, 메모리 소자. - 제1항, 제2항, 제5항 및 제6항 중 어느 한 항에 있어서,
상기 제1 내지 제3반도체 층의 물질은 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 실리콘 카바이드(SiC) 중 적어도 하나인, 메모리 소자. - 기판 상에 N형 또는 P형인 제2반도체 층을 형성하는 단계;
상기 제2반도체 층 상에 이온주입용 하드마스크를 형성하고, 상기 제2반도체 층과 다른 형(N형 또는 P형)인 제1반도체 층 및 제3반도체 층을 형성하는 단계;
상기 이온주입용 하드마스크를 제거하고, 상기 제2반도체 층 상 일부에 게이트 절연막을 형성하여 상기 제2반도체 층의 제1영역 및 제2영역을 형성하는 단계; 및
상기 게이트 절연막 상에 게이트 전극을 형성하는 단계;
를 포함하는, 메모리 소자의 제작방법. - 제13항에 있어서,
상기 제1영역 및 상기 제2영역 상에 절연층을 형성하는 단계; 및
상기 제1반도체 층과 연결되는 제1전도층, 상기 제3반도체 층과 연결되는 제2전도층 및 상기 게이트 전극과 연결되는 제3전도층을 상기 절연층에 형성하는 단계;
를 더 포함하는, 메모리 소자의 제작방법. - 제13항 또는 제14항에 있어서,
상기 기판은 절연층 매몰 실리콘(silicon on Insulator, SOI) 웨이퍼, 절연층 매몰 스트레인드 실리콘(Strained Silicon on Insulator, SSOI) 웨이퍼, 절연층 매몰 게르마늄(Strained Germanium on Insulator, SGOI) 웨이퍼, 절연층 매몰 스트레인드 게르마늄(Strained Germanium on Insulator) 웨이퍼 및 절연층 매몰 실리콘 게르마늄(Silicon Germanium on Insulator) 웨이퍼 중 적어도 하나인, 메모리 소자의 제작방법. - 제3항, 제4항, 제13항 및 제14항 중 어느 한 항에 있어서,
상기 제1 내지 제3반도체 층을 열처리하는 단계;
를 더 포함하는, 메모리 소자의 제작방법. - 제3항, 제4항, 제13항 및 제14항 중 어느 한 항에 있어서,
상기 제1 내지 제3반도체 층의 물질은 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 실리콘 카바이드(SiC) 중 적어도 하나인, 메모리 소자의 제작방법. - 제3항, 제4항, 제13항 및 제14항 중 어느 한 항에 있어서,
상기 게이트 절연막의 물질은 실리콘 산화막(SiO2), 실리콘 질화막(Si3N4), 실리콘 질화산화막(SiON), 하프늄 산화막(HfO2) 및 지르코늄 산화막(ZrO2) 중 적어도 하나인, 메모리 소자의 제작방법. - 제3항, 제4항, 제13항 및 제14항 중 어느 한 항에 있어서,
상기 게이트 전극은 N+형 폴리 실리콘, P+형 폴리 실리콘, 알루미늄(Al), 질화타이타늄(TiN), 타이타늄(Ti), 텅스텐(W), 질화탄탈럼(TaN) 중 적어도 하나를 포함하는 금속 또는 금속실리사이드 물질인, 메모리 소자의 제작방법.
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|---|---|---|---|---|
| KR19980026661A (ko) * | 1996-10-10 | 1998-07-15 | 김영환 | 수직 방향의 채널을 갖는 모스트랜지스터와 그를 포함하는 반도체 메모리 셀 및 그 제조 방법 |
| US20030038318A1 (en) | 2001-08-24 | 2003-02-27 | Leonard Forbes | Vertical transistor with horizontal gate layers |
| KR20110024328A (ko) * | 2009-09-02 | 2011-03-09 | 서강대학교산학협력단 | 고유전율막을 갖는 터널링 전계효과 트랜지스터 |
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-
2013
- 2013-04-10 KR KR1020130038966A patent/KR101415542B1/ko active IP Right Grant
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