CN117790503A - 具有由栅极切口限定的鳍状物隔离区域的集成电路结构 - Google Patents

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Abstract

描述了具有由栅极切口限定的鳍状物隔离区域的集成电路结构。在示例中，集成电路结构包括位于第一子鳍状物之上的水平纳米线的竖直堆叠体。栅极结构位于水平纳米线的竖直堆叠体之上并且位于第一子鳍状物上。电介质结构与栅极结构横向间隔开。电介质结构不位于沟道结构之上，而位于第二子鳍状物上。栅极切口位于栅极结构与电介质结构之间。

Description

具有由栅极切口限定的鳍状物隔离区域的集成电路结构
技术领域
本公开的实施例处于集成电路结构和处理的领域，并且特别是具有由栅极切口限定的鳍状物隔离区域的集成电路结构以及制作具有由栅极切口限定的鳍状物隔离区域的集成电路结构的方法。
背景技术
过去几十年来，集成电路中特征的缩放已经成为持续增长的半导体工业背后的驱动力。缩放到越来越小的特征使得能够在半导体芯片的有限占地面积上增加功能单元的密度。例如，缩小晶体管尺寸允许在芯片上合并增加数量的存储器或逻辑装置，从而带来具有增加的容量的产品的制作。然而，对越来越大的容量的追求并非没有问题。优化每个装置性能的必要性变得越来越重要。
在集成电路装置的制造中，随着装置尺寸继续缩小，多栅极晶体管(例如，三栅极晶体管)已经变得更加普及。在常规工艺中，三栅极晶体管通常制作在体硅衬底或绝缘体上硅衬底上。在一些实例中，由于体硅衬底的成本较低，并且因为它们能够实现较不复杂的三栅极制作工艺，因此优选体硅衬底。在另一方面中，当微电子装置尺寸缩放到10纳米(nm)节点以下时，维持迁移率提高和短沟道控制在装置制作中提出了挑战。用于制作装置的纳米线提供了改进的短沟道控制。
然而，缩放多栅极和纳米线晶体管并非没有后果。随着微电子电路系统的这些基本构建块的尺寸减小，并且随着在给定区域中制作的基本构建块的绝对数量增大，对用于将这些构建块图案化的光刻工艺的约束已经变得难以承受。特别地，在半导体堆叠体中图案化的特征的最小尺寸(临界尺寸)与这些特征之间的间距之间可能存在权衡。
附图说明
图1A-图1F示出了根据本公开的实施例的表示制作具有由栅极切口限定的鳍状物隔离区域的集成电路结构的方法中的各个操作的自上而下的成角度的横截面图。
图2A示出了根据本公开的实施例的具有鳍状物和前金属栅极电介质插塞(pre-metal gate dielectric plug)的集成电路结构的横截面图。
图2B示出了根据本公开的实施例的具有鳍状物和切口金属栅极电介质插塞的集成电路结构的横截面图。
图3A示出了根据本公开的实施例的具有纳米线和前金属栅极电介质插塞的集成电路结构的横截面图。
图3B示出了根据本公开的实施例的具有纳米线和切口金属栅极电介质插塞的集成电路结构的横截面图。
图4A示出了根据本公开的实施例的具有纳米线和前金属栅极电介质插塞的集成电路结构的横截面图。
图4B示出了根据本公开的实施例的具有纳米线和切口金属栅极电介质插塞的集成电路结构的横截面图。
图5A-图5C示出了根据本公开的实施例的比较性集成电路结构的平面图。
图6A-图6C示出了根据本公开的实施例的比较性集成电路结构的横截面图。
图7A-图7J示出了根据本公开的实施例的制作全环绕栅极集成电路结构的方法中的各个操作的横截面图。
图8示出了根据本公开的实施例的沿栅极线截取的非平面集成电路结构的横截面图。
图9示出了根据本公开的实施例的针对非端盖架构(左手侧(a))相对于自对准栅极端盖(self-aligned gate endcap，SAGE)架构(右手侧(b))的穿过纳米线和鳍状物截取的横截面图。
图10示出了根据本公开的实施例的表示制作具有全环绕栅极装置的自对准栅极端盖(SAGE)结构的方法中的各个操作的横截面图。
图11A示出了根据本公开的实施例的基于纳米线的集成电路结构的三维横截面图。
图11B示出了根据本公开的实施例的沿a-a’轴线截取的图11A中的基于纳米线的集成电路结构的源极或漏极横截面图。
图11C示出了根据本公开的实施例的沿b-b’轴线截取的图11A中的基于纳米线的集成电路结构的沟道横截面图。
图12示出了根据本公开的实施例的一个实施方式的计算装置。
图13示出了包括本公开的一个或多个实施例的内插器。
具体实施方式
描述了具有由栅极切口限定的鳍状物隔离区域的集成电路结构以及制作具有由栅极切口限定的鳍状物隔离区域的集成电路结构的方法。在以下描述中，阐述了许多具体的细节，例如具体的集成和材料体系，以便提供对本公开的实施例的透彻理解。对本领域的技术人员将是显而易见的是，可以在没有这些具体细节的情况下实践本公开的实施例。在其他实例中，没有详细描述公知特征(例如集成电路设计布局)，以避免不必要地使本公开的实施例难以理解。此外，应当理解，附图中示出的各个实施例是说明性的表示，并且不一定按比例绘制。
某些术语也可以仅出于参考的目的用于以下描述中，并且因此不旨在进行限制。例如，诸如“上部”、“下部”、“上方”和“下方”的术语是指附图中所参考的方向。诸如“前面”、“后面”、“背面”和“侧面”的术语描述了部件的部分在一致但任意的参考系内的取向和/或位置，通过参考描述所讨论的部件的文本和关联的附图可以清楚地了解这些取向和/或位置。这样的术语可以包括上文具体提及的词语、其派生词以及类似含义的词语。
本文中所描述的实施例可以针对前端制程(FEOL)半导体处理和结构。FEOL是集成电路(IC)制作的第一部分，其中，在半导体衬底或层中对单个装置(例如，晶体管、电容器、电阻器等)进行图案化。FEOL通常涵盖了直到(但不包括)金属互连层的沉积的所有操作。在最后的FEOL操作之后，结果典型地是具有隔离的晶体管(例如，没有任何导线)的晶圆。
本文中所描述的实施例可以针对后端制程(BEOL)半导体处理和结构。BEOL是IC制作的第二部分，其中，单个装置(例如，晶体管、电容器、电阻器等)与晶圆上的布线(例如，一个或多个金属化层)互连。BEOL包括接触部、绝缘层(电介质)、金属层级和用于芯片到封装连接的接合部位。在制作阶段的BEOL部分中，形成接触部(焊盘)、互连导线、过孔和电介质结构。对于现代IC工艺，可以在BEOL中添加多于10个金属层。
下文描述的实施例可以应用于FEOL处理和结构、BEOL处理和结构，或者FEOL和BEOL处理和结构两者。特别地，尽管可以使用FEOL处理情形来示出示例性处理方案，但是这样的方法也可以应用于BEOL处理。同样地，尽管可以使用BEOL处理情形来示出示例性处理方案，但是这样的方法也可以应用于FEOL处理。
本文中描述的一个或多个实施例针对具有在金属栅极处理之后形成的鳍状物隔离区域的集成电路结构，其可以被称为替换后栅极鳍状物修整隔离(fin trim isolation，FTI)。本文中描述的一个或多个实施例针对具有由栅极切口限定的鳍状物隔离区域的全环绕栅极装置。应当理解，除非另有指明，否则本文中对纳米线的引用可以指示纳米线或纳米带或者甚至纳米片。本文描述的一个或多个实施例针对具有由栅极切口限定的鳍状物隔离区域的FinFET结构。
为了提供背景，随着栅极间距和鳍状物(或纳米线堆叠体)间距缩小，鳍状物修整隔离(FTI)工艺变得非常复杂。标准FTI工艺涉及在栅极和下层沟道结构中的插塞的制作。插塞可能会对金属栅极工艺产生负面干扰。
根据一个或多个实施例，在金属栅极处理之后，采用电介质材料回填FTI开口。可以实施实施例来提供具有更少的处理操作的工艺流程和/或减少对金属栅极处理的负面影响。可以实施实施例以确保FTI结构具有围绕FTI区的栅极切口。在实施例中，使用各向同性蚀刻来去除金属栅极，并且然后去除鳍状物/纳米带，随后进行电介质填充。这样的工艺对栅极高度的影响可能较小。
作为示例性处理方案，图1A-图1F示出了根据本公开的实施例的表示制作具有由栅极切口限定的鳍状物隔离区域的集成电路结构的方法中的各个操作的自上而下的成角度的横截面图。应当理解，虽然结合纳米线(或纳米带或纳米片)的堆叠体进行了描述，但是实施例也可以涵盖半导体鳍状物，例如，子鳍状物之上的半导体鳍状物将替代子鳍状物之上的纳米线的实施例。
参考图1A，起始结构100包括可以从衬底延伸的子鳍状物104，例如从硅衬底延伸的硅子鳍状物。子鳍状物104伸出穿过浅沟槽隔离(STI)结构106，例如氧化硅结构。纳米线组108位于子鳍状物104中的对应的子鳍状物104上方。每个纳米线组108可以被称为竖直布置的水平堆叠的纳米线，例如竖直布置的水平堆叠的硅纳米线。对应的栅极堆叠体(例如，栅极电介质层/栅极电极110/112)位于纳米线组108中的每个组之上，例如包括高k栅极电介质层112和栅极电极110的栅极堆叠体，其可以包括一个或多个导电功函数金属层和导电填充材料。电介质间隔体114(例如氮化硅间隔体)沿着栅极堆叠体110/112的侧面，并且可以被称为栅极间隔体。导电沟槽接触部116位于对应的栅极堆叠体的栅极间隔体114之间。如图所描绘的，导电沟槽接触部116可以在一个或多个外延源极或漏极结构(未示出，而是在图1F中描绘)、电介质区域118之上延伸，并且其上可以具有电介质帽盖120。
再次参考图1A，栅极切口与栅极结构110/112横向相邻，并且其中具有电介质栅极切口插塞122(例如，下文描述的栅极切口插塞)。在实施例中，起始结构100表示在沟槽接触部形成、替换栅极以形成永久栅极堆叠体110/112、以及栅极切口和栅极切口插塞形成之后的结构，在该情况下，其是栅极切口的最后示例。
参考图1B，光刻胶层或堆叠体124形成在图1A中的结构100上。光刻胶层或堆叠体124被形成为在其中具有开口126，例如，位于将执行鳍状物修整隔离工艺的位置中的开口。
参考图1C，通过开口126执行蚀刻工艺以蚀刻出沟槽128。蚀刻去除了中间栅极电极110，留下暴露的栅极电介质层112。沟槽128由栅极切口插塞122限定。
参考图1D，去除光刻胶层或堆叠体124。在所得到的结构之上形成保护帽129，例如钛帽。通过保护帽129中的开口执行蚀刻工艺。蚀刻去除了开口之下的纳米线108并且蚀刻到对应的子鳍鳍状物中。蚀刻形成经蚀刻的纳米线部分108A。如图所描绘的，蚀刻还可以使对应的子鳍状物104凹陷以形成蚀刻子鳍状物104A。在一个实施例中，保护帽129在蚀刻期间保护栅极间隔体114和栅极切口插塞122。
参考图1E，通过采用电介质结构130填充图1D中的结构中的空腔来形成集成电路结构150，电介质结构130可以被称为鳍状物修整隔离结构。在实施例中，如图所描绘的，电介质结构130不具有相关联的下层沟道结构(例如，鳍状物、纳米线堆叠体等)，而剩余的栅极结构110/112中的每个栅极结构具有对应的下层沟道结构(例如，纳米线108堆叠体))。
参考图1F，与表示结构150的旋转视图的结构160一起描绘了集成电路结构150。在旋转视图160中，可看到外延源极或漏极结构132，例如外延硅锗或外延硅源极或漏极结构。
再次参考图1F，在背侧显露的情况下，可以在结构的前侧之上形成硬掩模或保护层。然后该结构经受背侧处理。例如，背侧可以被平坦化，例如，用于电耦合到背侧接触部。
再次参考图1F，根据本公开的实施例，集成电路结构150/160包括位于第一子鳍状物104之上的水平纳米线108的竖直堆叠体。栅极结构110/112位于水平纳米线108的竖直堆叠体之上并且位于第一子鳍状物104上。电介质结构130与栅极结构110/112横向间隔开。电介质结构130不位于沟道结构之上，而位于第二子鳍状物104A上。栅极切口位于栅极结构110/112与电介质结构130之间。
在实施例中，如图所描绘的，集成电路结构150/160还包括位于栅极切口中的电介质栅极切口插塞122。在实施例中，集成电路结构150/160还包括位于水平纳米线108的第二竖直堆叠体之上以及第三子鳍状物104上的第二栅极结构110/112，第二栅极结构110/112与电介质结构130横向间隔开(例如，在与栅极结构相反的方向上)。如图所描绘的，第二栅极切口位于第二栅极结构110/112与电介质结构130之间，并且第二电介质栅极切口插塞122位于第二栅极切口中。
在实施例中，如图所描绘的，第二子鳍状物104A的顶表面低于第一子鳍状物104的顶表面。在实施例中，如图所描绘的，集成电路结构150/160还包括位于水平纳米线108的竖直堆叠体的一端的外延源极或漏极结构132。
在另一方面中，为了在未来的或缩放的技术节点中降低单元高度，栅极端盖和栅极切口尺寸两者需要缩小。在栅极金属填充之前的栅极切口可能限制可用于功函数金属的有效的端盖，并且可能对在更狭窄的空间中的金属填充能力造成挑战。对于任何栅极端对端的对位不准，该缺陷可能会更严重，甚至产生更小的端盖空间。应当理解，下文描述的电介质栅极切口/栅极插塞结构中的任何电介质栅极切口/栅极插塞结构可以适合于结合图1F描述的集成电路结构150/160，或者更一般地适合于图1A-图1F中的电介质栅极切口插塞122。
根据本公开的一个或多个实施例，为解决上文概述的问题，在完成栅极电介质和功函数金属沉积和图案化之后实施金属栅极切口工艺。
实施本文中描述的方法的优点可以包括所谓的“插塞最后(plug-last)”方法，其结果是栅极电介质层(例如，高k栅极电介质层)不沉积在栅极切口插塞侧壁上，从而有效地节省了用于功函数金属沉积的额外的空间。对比之下，在所谓的常规的“插塞最先(plug-first)”方法中，金属栅极填充材料可以夹在插塞和鳍状物之间。由于后一种方法中的插塞对位不准，用于金属填充的空间可能会更窄，并且可能在金属填充期间导致空隙。在本文所述的实施例中，使用“插塞最后”方法，功函数金属沉积可以是无缝的(例如，无空隙)。
根据本公开的一个或多个实施例，集成电路结构在栅极切口插塞电介质与栅极金属之间具有干净的界面。应当理解，许多实施例可以受益于本文中所描述的方法，例如插塞最后方法。例如，下文结合图2B描述了FinFET装置上的金属栅极切口。如下文结合图3B和图4B描述的，可以对于全环绕栅极(GAA)装置实施金属栅极切口方案。此外，金属栅极切口和插塞的形成可以基于移入的结构而不同。例如，如结合图2B和图3B所描述的，插塞可以着陆(land)在浅沟槽隔离(STI)结构上，或者如结合图4B所描述的，可以着陆在由电介质制成的预制作的栅极壁上。金属栅极切口方法可以对栅极间隔体电介质具有选择性，如结合图5B和图6B所描述的，或者可以对栅极间隔体材料没有选择性，如结合图5C和图6C所描述的。非选择性金属栅极切口实施例可能需要替代接触部金属方案，以容纳外延源极/漏极之间的电介质插塞。对外延源极/漏极材料的插塞蚀刻选择性是可选的。然而，在一个实施例中，如果外延源极/漏极暴露于插塞蚀刻(例如，由于装置尺寸)，则蚀刻可以各向异性地对源极/漏极进行修整，如下文结合图5C所描述的。这样的方法可以被实施以实现狭窄的端盖间距。
可以为FinFET装置制作电介质栅极切口插塞。作为比较性示例，图2A示出了根据本公开的实施例的具有鳍状物和前金属栅极电介质插塞的集成电路结构的横截面图。图2B示出了根据本公开的实施例的具有鳍状物和切口金属栅极电介质插塞的集成电路结构的横截面图。
参考图2A，集成电路结构200包括鳍状物202，其具有在浅沟槽隔离(STI)结构204上方伸出的部分。栅极电介质材料层206(例如，高k栅极电介质层)位于鳍状物202的伸出部分之上和STI结构204之上。应当理解，虽然未绘出，但是鳍状物202的氧化部分可以位于鳍状物202的伸出部分与栅极电介质材料层206之间，并且可以与栅极电介质材料层206被包括在一起以形成栅极电介质结构。诸如功函数金属层的导电栅极层208位于栅极电介质材料层206之上，并且可以如图所描绘的直接位于栅极电介质材料层206上。导电栅极填充材料210位于导电栅极层208之上，并且可以如图所描绘的直接位于导电栅极层208上。电介质栅极帽盖212位于导电栅极填充材料210上。电介质栅极切口插塞214与鳍状物202横向间隔开并且位于STI结构204上。栅极电介质材料层206和导电栅极层208沿着电介质栅极切口插塞214的侧面。
参考图2B，集成电路结构250包括鳍状物252，其具有在浅沟槽隔离(STI)结构254上方伸出的部分。栅极电介质材料层256(例如，高k栅极电介质层)位于鳍状物252的伸出部分之上和STI结构254之上。应当理解，虽然未绘出，但是鳍状物252的氧化部分可以位于鳍状物252的伸出部分与栅极电介质材料层256之间，并且可以与栅极电介质材料层256被包括在一起以形成栅极电介质结构。诸如功函数金属层的导电栅极层258位于栅极电介质材料层256之上，并且可以如图所描绘的直接位于栅极电介质材料层256上。导电栅极填充材料260位于导电栅极层258之上，并且可以如图所描绘的直接位于导电栅极层258上。电介质栅极帽盖262位于导电栅极填充材料260上。
在实施例中，电介质栅极切口插塞264与鳍状物252横向间隔开，并且位于STI结构254上，但不穿过STI结构254。如在整个公开中所使用的，被称为“在其上但不穿过”STI结构的电介质插塞可以是指着陆在STI的顶部或最上表面上的电介质插塞，或者可以是指延伸进入但不穿透STI的插塞。在其他实施例中，本文中所描述的插塞可以整个地延伸穿过或穿透STI。
在实施例中，栅极电介质材料层256和导电栅极层258不沿着电介质栅极切口插塞264的侧面。相反，导电栅极填充材料260与电介质栅极切口插塞264的侧面接触。因此，电介质栅极切口插塞264与鳍状物252之间的区域包括仅一层的栅极电介质材料层256和仅一层的导电栅极层258，从而减轻了结构250的这样的狭窄区域中的空间约束。减轻空间约束可以改进金属填充和/或可以促进多个VT的图案化。
再次参考图2B，在实施例中，在形成栅极电介质材料层256、导电栅极层258和导电栅极填充材料260之后形成电介质栅极切口插塞264。因此，栅极电介质材料层256和导电栅极层258不沿着电介质栅极切口插塞264的侧面形成。在实施例中，如图所描绘的，电介质栅极切口插塞264具有与电介质栅极帽盖262的最上表面共面的最上表面。在未描绘的另一个实施例中，未包括电介质栅极帽盖262，并且例如沿着平面280，电介质栅极切口插塞264具有与导电栅极填充材料260的最上表面共面的最上表面。
可以为纳米线装置制作电介质栅极切口插塞。作为比较性示例，图3A示出了根据本公开的实施例的具有纳米线和前金属栅极电介质插塞的集成电路结构的横截面图。图3B示出了根据本公开的实施例的具有纳米线和切口金属栅极电介质插塞的集成电路结构的横截面图。
参考图3A，集成电路结构300包括子鳍状物302，其具有在浅沟槽隔离(STI)结构304上方伸出的部分。多个水平堆叠的纳米线305位于子鳍状物302之上。栅极电介质材料层306(例如，高k栅极电介质层)位于子鳍状物302的伸出部分之上，位于STI结构304之上，并且围绕水平堆叠的纳米线305。应当理解，虽然未绘出，但是子鳍状物302和水平堆叠的纳米线305的氧化部分可以位于子鳍状物302的伸出部分与栅极电介质材料层306之间，以及水平堆叠的纳米线305与栅极电介质材料层306之间，并且可以与栅极电介质材料层306被包括在一起，以形成栅极电介质结构。诸如功函数金属层的导电栅极层308位于栅极电介质材料层306之上，并且可以如图所描绘的直接位于栅极电介质材料层306上。导电栅极填充材料310位于导电栅极层308之上，并且可以如图所描绘的直接位于导电栅极层308上。电介质栅极帽盖312位于导电栅极填充材料310上。电介质栅极切口插塞314与子鳍状物302和多个水平堆叠的纳米线305横向间隔开，并且位于STI结构304上。栅极电介质材料层306和导电栅极层308沿着电介质栅极切口插塞314的侧面。
参考图3B，集成电路结构350包括子鳍状物352，其具有在浅沟槽隔离(STI)结构354上方伸出的部分。多个水平堆叠的纳米线355位于子鳍状物352之上。栅极电介质材料层356(例如，高k栅极电介质层)位于子鳍状物352的伸出部分之上，位于STI结构354之上，并且围绕水平堆叠的纳米线355。应当理解，虽然未绘出，但子鳍状物352的氧化部分可以位于子鳍状物352的伸出部分与栅极电介质材料层356之间，并且位于水平堆叠的纳米线355与电介质材料层356之间，并且可以与栅极电介质材料层356被包括在一起，以形成栅极电介质结构。诸如功函数金属层的导电栅极层358位于栅极电介质材料层356之上，并且可以如图所描绘的直接位于栅极电介质材料层356上。导电栅极填充材料360位于导电栅极层358之上，并且可以如图所描绘的直接位于导电栅极层358上。电介质栅极帽盖362位于导电栅极填充材料360上。电介质栅极切口插塞364与子鳍状物352和多个水平堆叠的纳米线355横向间隔开，并且位于STI结构354上，但不穿过STI结构354。然而，栅极电介质材料层356和导电栅极层358不沿着电介质栅极切口插塞364的侧面。相反，导电栅极填充材料360与电介质栅极切口插塞364的侧面接触。因此，位于电介质栅极切口插塞364与子鳍状物352和多个水平堆叠的纳米线355的组合之间的区域包括仅一层的栅极电介质材料层356和仅一层的导电栅极层358，从而减轻了结构350的这样的狭窄区域中的空间约束。
再次参考图3B，在实施例中，在形成栅极电介质材料层356、导电栅极层358和导电栅极填充材料360之后形成电介质栅极切口插塞364。因此，栅极电介质材料层356和导电栅极层358不沿着电介质栅极切口插塞364的侧面形成。在实施例中，如图所描绘的，电介质栅极切口插塞364具有与电介质栅极帽盖362的最上表面共面的最上表面。在未描绘的另一个实施例中，未包括电介质栅极帽盖362，并且例如沿着平面380，电介质栅极切口插塞364具有与导电栅极填充材料360的最上表面共面的最上表面。
可以在纳米线装置的栅极端盖壁上制作电介质栅极切口插塞。作为比较性示例，图4A示出了根据本公开的实施例的具有纳米线和前金属栅极电介质插塞的集成电路结构的横截面图。图4B示出了根据本公开的实施例的具有纳米线和切口金属栅极电介质插塞的集成电路结构的横截面图。
参考图4A，集成电路结构400包括子鳍状物402，其具有在浅沟槽隔离(STI)结构404上方伸出的部分。多个水平堆叠的纳米线405位于子鳍状物402之上。栅极端盖结构403(例如，自对准栅极端盖结构)位于STI结构404上并且与子鳍状物402和多个水平堆叠的纳米线405横向间隔开。栅极电介质材料层406(例如，高k栅极电介质层)位于子鳍状物402的伸出部分之上，位于STI结构404之上，沿着栅极端盖结构403的侧面，并且围绕水平堆叠的纳米线405。应当理解，虽然未绘出，但子鳍状物402和水平堆叠的纳米线405的氧化部分可以位于子鳍状物402的伸出部分与栅极电介质材料层406之间，并且位于水平堆叠的纳米线405与栅极电介质材料层406之间，并且可以与栅极电介质材料层406被包括在一起，以形成栅极电介质结构。诸如功函数金属层的导电栅极层408位于栅极电介质材料层406之上，并且可以如图所描绘的直接位于栅极电介质材料层406上。导电栅极填充材料410位于导电栅极层408之上，并且可以如图所描绘的直接位于导电栅极层408上。电介质栅极帽盖412位于导电栅极填充材料410上。电介质栅极切口插塞414位于栅极端盖结构403上。栅极电介质材料层406和导电栅极层408沿着电介质栅极切口插塞414的侧面。
参考图4B，集成电路结构450包括子鳍状物452，其具有在浅沟槽隔离(STI)结构454上方伸出的部分。多个水平堆叠的纳米线455位于子鳍状物452之上。栅极端盖结构453(例如，自对准栅极端盖结构)位于STI结构454上，但不穿过STI结构454，并且与子鳍状物452和多个水平堆叠的纳米线455横向间隔开。栅极电介质材料层456(例如，高k栅极电介质层)位于子鳍状物452的伸出部分之上，位于STI结构454之上，沿着栅极端盖结构453的侧面，并且围绕水平堆叠的纳米线455。应当理解，虽然未绘出，但是子鳍状物452的氧化部分可以位于子鳍状物452的伸出部分与栅极电介质材料层456之间，并且位于水平堆叠的纳米线455与电介质材料层456之间，并且可以与栅极电介质材料层456被包括在一起，以形成栅极电介质结构。诸如功函数金属层的导电栅极层458位于栅极电介质材料层456之上，并且可以如图所描绘的直接位于栅极电介质材料层456上。导电栅极填充材料460位于导电栅极层458之上，并且可以如图所描绘的直接位于导电栅极层458上。电介质栅极帽盖462位于导电栅极填充材料460上。电介质栅极切口插塞464位于栅极端盖结构453上。然而，栅极电介质材料层456和导电栅极层458不沿着电介质栅极切口插塞464的侧面。相反，导电栅极填充材料460与电介质栅极切口插塞464的侧面接触。
再次参考图4B，在实施例中，在形成栅极电介质材料层456、导电栅极层458和导电栅极填充材料460之后形成电介质栅极切口插塞464。因此，栅极电介质材料层456和导电栅极层458不沿着电介质栅极切口插塞464的侧面形成。在实施例中，如图所描绘的，电介质栅极切口插塞464具有与电介质栅极帽盖462的最上表面共面的最上表面。在未描绘的另一个实施例中，未包括电介质栅极帽盖462，并且例如沿着平面480，电介质栅极切口插塞464具有与导电栅极填充材料460的最上表面共面的最上表面。
在另一方面中，可以实施选择性或非选择性版本的金属栅极切口。作为示例，图5A-图5C示出了根据本公开的实施例的比较性集成电路结构的平面图。图5A表示常规的“插塞最先”方法，示出了相邻栅极中的两个栅极切口插塞。图5B表示选择性金属栅极切口方法，示出了相邻栅极中的两个栅极切口插塞。图5C表示非选择性金属栅极切口方法，示出了跨越多个栅极的一个长栅极切口插塞。
参考图5A，集成电路结构500包括位于电介质间隔体517与导电源极或漏极接触部518之间的栅极线。每条栅极线包括栅极电介质材料层506、导电栅极层508(例如，功函数金属层)和导电栅极填充材料510。电介质栅极切口插塞514可以断开对应栅极线的部分。电介质栅极切口插塞514与导电栅极层508接触，但不与栅极电介质材料层506或导电栅极填充材料510接触。图5A中的平面图可以对应于图2A、图3A或图4A中的结构。应当理解，尽管在上文被称为导电源极或漏极接触部518，但是在工艺的早期阶段或在集成电路结构的其他位置，占位电介质或电介质插塞代替导电源或漏极接触部518。
参考图5B，集成电路结构550包括位于电介质间隔体567与导电源极或漏极接触部568之间的栅极线。每条栅极线包括栅极电介质材料层556、导电栅极层558(例如，功函数金属层)和导电栅极填充材料560。电介质栅极切口插塞564可以断开对应栅极线的部分。电介质栅极切口插塞564与导电栅极填充材料560接触。图5B中的平面图可以对应于图2B、图3B或图4B中的结构。应当理解，尽管在上文被称为导电源极或漏极接触部568，但在工艺的早期阶段或在集成电路结构的其他位置，占位电介质或电介质插塞代替导电源或漏极接触部568。
参考图5C，集成电路结构570包括位于电介质间隔体587与导电源极或漏极接触部588之间的栅极线。每条栅极线包括栅极电介质材料层576、导电栅极层578(例如，功函数金属层)和导电栅极填充材料580。单一电介质栅极切口插塞584可以断开栅极线的部分，并且可以延伸穿过电介质间隔体587，并且甚至部分或完全进入导电源极或漏极接触部588中的一个或多个导电源极或漏极接触部。电介质栅极切口插塞584与导电栅极填充材料580接触。图5C中的平面图可以对应于图2B、图3B或图4B中的结构。
再次参考图5C，应当理解，尽管在上文被称为导电源极或漏极接触部588，但是在工艺的早期阶段或在集成电路结构的其他位置，占位电介质或电介质插塞代替导电源或漏极接触部588。在实施例中，用于形成在其中最终形成单一电介质栅极切口插塞584的开口的蚀刻被称为非选择性蚀刻。在已经形成导电源极或漏极接触部588的情况下，非选择性蚀刻可以蚀刻进导电源极或漏极接触部588的导电材料中。在其他实施例中，在占位电介质或电介质插塞代替导电源极或漏极接触部588的情况下，非选择性蚀刻可以蚀刻进占位电介质或电介质插塞中。在任一情况下，非选择性蚀刻可以蚀刻穿过并可能分离形成在导电源极或漏极接触部588位置之下的源极或漏极区域的外延半导体材料。在已经形成导电源极或漏极接触部588的情况下，源极或漏极区域的外延半导体材料可以包括硅化部分。
图6A-图6C示出了根据本公开的实施例的比较性集成电路结构的横截面图。图6A表示常规的“插塞最先”方法。图6B表示选择性金属栅极切口方法。图6C表示非选择性金属栅极切口方法。
参考图6A，集成电路结构600包括位于电介质间隔体617与导电源极或漏极接触部618之间的电介质栅极切口插塞614。图6A中的横截面图可以是对应于图2A、图3A、图4A或图5A中的结构的正交视图。
参考图6B，集成电路结构650包括位于电介质间隔体667与导电源极或漏极接触部668之间的电介质栅极切口插塞664。图6B中的横截面图可以是对应于图2B、图3B、图4B或图5B中的结构的正交视图。
参考图6C，集成电路结构670包括位于导电源极或漏极接触部688之间的单一电介质栅极切口插塞684。虚线框690示出了在图6B的情况下对应的分立栅极切口插塞(例如，栅极切口插塞664)将在何处对准。虚线框692示出了在图6B的情况下非凹陷的源极或漏极接触部668将在何处对准。位于虚线框690和虚线框692之间的区域示出了在图6B的情况下电介质间隔体667将存在于何处。图6C中的横截面图可以是对应于图2B、图3B、图4B或图5C中的结构的正交视图。
在实施例中，功函数金属可以是：(a)NMOS和PMOS中的相同金属系统，(b)NMOS和PMOS之间不同的金属系统，和/或(c)单一材料或多层的金属(例如：W、TiN、TixAlyCz、TaN、Mo、MoN)。在实施例中，金属切口蚀刻化学物质包括含氯或含氟蚀刻剂，可能有提供钝化的额外的含碳或硅的组分。
应当理解，本文描述的实施例还可以包括其他实施方式，例如具有各种宽度、厚度和/或包括但不限于Si和SiGe的材料的纳米线和/或纳米带。例如，可以使用III-V族材料。
应当理解，在特定实施例中，纳米线或纳米带或牺牲居间层可以由硅构成。如全文中所用的，硅层可以用于描述由非常大量的硅构成(如果不是全部由硅构成)的硅材料。然而，应当理解，实际上，100％的纯Si可能难以形成，并且因此，可以包括微小百分比的碳、锗或锡。这些杂质可能作为Si的沉积期间不可避免的杂质或组分而被包括，或者可能在后沉积处理期间扩散时“污染”Si。这样，本文中描述的针对硅层的实施例可以包括含有相对较少量(例如“杂质”水平)的非Si原子或物质(例如，Ge、C或Sn)的硅层。应当理解，如本文中所描述的硅层可以是未掺杂的或可以掺杂有诸如硼、磷或砷的掺杂剂原子。
应当理解，在特定实施例中，纳米线或纳米带或牺牲居间层可以由硅锗构成。如全文中所用的，硅锗层可以用于描述大部分由硅和锗两者(例如至少5％的两者)构成的硅锗材料。在一些实施例中，锗的量大于硅的量。在特定实施例中，硅锗层包括大约60％的锗和大约40％的硅(Si40Ge60)。在其他实施例中，硅的量大于锗的量。在特定实施例中，硅锗层包括大约30％的锗和大约70％的硅(Si70Ge30)。应当理解，实际上，100％的纯硅锗(一般称为SiGe)可能难以形成，并且因此，可以包括微小百分比的碳或锡。这样的杂质可能作为SiGe的沉积期间不可避免的杂质或组分而被包括，或者可能在后沉积处理期间扩散时“污染”SiGe。这样，本文中描述的针对硅锗层的实施例可以包括含有相对较少量(例如“杂质”水平)的非Ge且非Si原子或物质(例如，碳或锡)的硅锗层。应当理解，如本文中所述的硅锗层可以是未掺杂的或可以掺杂有诸如硼、磷或砷的掺杂剂原子。
应当理解，在特定实施例中，纳米线或纳米带或牺牲居间层可以由锗构成。如全文中所用的，锗层可以用于描述由非常大量的锗构成(如果不是全部由锗构成)的锗材料。然而，应当理解，实际上，100％的纯Si可能难以形成，并且因此，可以包括微小百分比的碳、锗或锡。这样的杂质可能作为Si的沉积期间不可避免的杂质或组分而被包括，或者可能在后沉积处理期间扩散时“污染”Si。这样，本文中描述的针对锗层的实施例可以包括含有相对较少量(例如“杂质”水平)的非Si原子或物质(例如，Si、C或Sn)的锗层。应当理解，如本文中所描述的锗层可以是未掺杂的或可以掺杂有诸如硼、磷或砷的掺杂剂原子。
在另一方面中，为了能够接入和/或制作由栅极切口限定的鳍状物隔离区域，可以使用前侧结构制作方法中的背侧显露来制作本文中描述的集成电路结构。在一些示例性实施例中，晶体管或其他装置结构的背侧的显露需要晶圆级的背侧处理。与常规的TSV型技术对比，本文中描述的晶体管的背侧的显露可以在装置单元的密度下、并且甚至在装置的子区域内执行。此外，可以执行晶体管的背侧的这样的显露，以去除在前侧装置处理期间装置层设置在其上的基本上所有的供体衬底。这样，在晶体管的背侧的显露之后的装置单元中的半导体的厚度有可能仅为几十或几百纳米的情况下，微米深的TSV变得不必要。
本文中描述的显露技术可以实现从“从底部至顶部”装置制作到“从中心至外部”制作的模式转移，其中，“中心”是在前侧制作中被采用、从背侧显露、并且在背侧制作中再次被采用的任何层。当主要依赖前侧处理时，对装置结构的前侧和显露的背侧两者的处理可以解决与制作3D IC相关联的很多挑战。
可以采用晶体管的背侧的显露的方法，例如，以去除供体-主体衬底组件中的载体层和居间层的至少一部分。工艺流程开始于投入供体-主体衬底组件。供体-主体衬底中的载体层的厚度被抛光(例如，CMP)和/或用湿法或干法(例如，等离子体)蚀刻工艺被蚀刻。可以采用已知适合于载体层的成分的任何研磨、抛光和/或湿法/干法蚀刻工艺。例如，在载体层是IV族半导体(例如，硅)的情况下，可以采用已知适合于对半导体进行减薄的CMP浆料。同样地，也可以采用已知适合于对IV族半导体进行减薄的任何湿法蚀刻剂或等离子体蚀刻工艺。
在一些实施例中，在上述之前，沿基本上平行于居间层的断裂平面将载体层解理。可以利用解理或断裂工艺来去除载体层的作为体块的大部分，从而减少去除载体层所需的抛光或蚀刻时间。例如，在载体层厚度是400-900μm的情况下，可以通过执行已知的任何均厚注入来切掉100-700μm，从而促进晶圆级断裂。在一些示例性实施例中，将轻元素(例如，H、He或Li)注入到载流子层内的断裂平面所期望的均匀目标深度。在这样的解理工艺之后，然后可以对供体-主体衬底组件中剩余的载体层的厚度进行抛光或蚀刻以完成去除。替代地，在载体层未断裂的情况下，可以采用研磨、抛光和/或蚀刻操作来去除更大厚度的载体层。
接下来，检测居间层的暴露。检测用于识别在供体衬底的背侧表面已经前进到接近装置层时的点。可以实践已知适合于检测用于载体层和居间层的材料之间的转变的任何终点检测技术。在一些实施例中，一个或多个终点标准基于在抛光和/或蚀刻执行期间检测供体衬底的背侧表面的光吸收或发射的改变。在一些其他实施例中，终点标准与在供体衬底背侧表面的抛光或蚀刻期间的副产物的光吸收或发射的改变相关联。例如，与载体层蚀刻副产物相关联的吸收或发射波长可以作为载体层与居间层的不同成分的函数而改变。在其他实施例中，终点标准与抛光或蚀刻供体衬底的背侧表面的副产物中的物质的质量的改变相关联。例如，处理的副产物可以通过四极杆质量分析仪进行采样，并且物质质量的改变可以与载体层和居间层的不同成分相关。在另一示例性实施例中，终点标准与供体衬底的背侧表面和与供体衬底的背侧表面接触的抛光表面之间的摩擦力的改变相关联。
在去除工艺相对于居间层对载体层具有选择性的情况下，居间层的检测可以被增强，因为载体去除工艺中的不均匀性可以通过载体层与居间层之间的蚀刻速率差异(δ)来减轻。如果研磨、抛光和/或蚀刻操作以充分低于去除载体层的速率的速率去除居间层，则检测甚至可以被跳过。如果不采用终点标准，则如果居间层的厚度足以用于蚀刻的选择性，则预定固定持续时间的研磨、抛光和/或蚀刻操作可以在居间层材料上停止。在一些示例中，载体蚀刻速率：居间层蚀刻速率为3:1-10:1或更大。
在暴露居间层时，可以去除居间层的至少一部分。例如，可以去除居间层中的一个或多个组分层。例如，可以通过抛光均匀地去除居间层的厚度。替代地，可以用掩模或均厚蚀刻工艺去除居间层的厚度。该工艺可以采用与用于对载体进行减薄相同的抛光或蚀刻工艺，或者可以是具有不同工艺参数的不同工艺。例如，在居间层为载体去除工艺提供蚀刻停止部的情况下，后一操作可以采用不同的抛光或蚀刻工艺，该不同的抛光或蚀刻工艺相比于装置层的去除更有利于居间层的去除。在要去除小于几百纳米的居间层的厚度的情况下，去除工艺可以相对较慢，可以针对整个晶圆的均匀性而优化，并且可以比用于去除载体层的控制更精确地控制。所采用的CMP工艺可以例如采用浆料，该浆料在半导体(例如，硅)与围绕装置层并且嵌入在居间层内的电介质材料(例如，SiO)(例如，作为相邻装置区域之间的电隔离)之间提供非常高的选择性(例如，100:1-300:1或更大)。
对于通过完全去除居间层而显露装置层的实施例，可以在装置层的暴露的背侧或其中的特定装置区域上开始背侧处理。在一些实施例中，背侧装置层处理包括进一步的抛光或湿法/干法蚀刻，其穿过设置在居间层与先前在装置层中制作的装置区域(例如，源极或漏极区域)之间的装置层的厚度。
在采用湿法和/或等离子体蚀刻使载体层、居间层或装置层背侧凹陷的一些实施例中，这样的蚀刻可以是图案化蚀刻或材料选择性蚀刻，其赋予装置层背侧表面显著的非平面性或形貌。如下文进一步描述的，图案化可以在装置单元内(即，“单元内”图案化)进行或者可以跨越装置单元(即，“单元间”图案化)进行。在一些图案化蚀刻实施例中，采用居间层的至少部分厚度作为用于背侧装置层图案化的硬掩模。因此，掩模蚀刻工艺可以在对应掩模的装置层蚀刻之前。
上文描述的处理方案可以产生供体-主体衬底组件，该供体-主体衬底组件包括IC装置，该IC装置具有居间层的背侧、装置层的背侧、和/或装置层内的一个或多个半导体区域的背侧、和/或显露的前侧金属化。然后在下游处理期间，可以对这些显露区域中的任何区域执行额外的背侧处理。
下文描述的是可以用于制作可以与由栅极切口限定的鳍状物隔离区域集成的装置的各种装置和处理方案。应当理解，示例性实施例不一定需要所描述的所有特征，或者可以包括比所描述的更多的特征。例如，可以通过替换栅极沟槽来执行纳米线释放处理。下文描述这种释放工艺的示例。另外，在又一方面中，后端(BE)互连缩放可能由于图案化复杂性而导致较低的性能和较高的制造成本。可以实施本文中描述的实施例以实现用于纳米线晶体管或鳍状物晶体管的前侧和背侧互连集成。本文中描述的实施例可以提供用于实现相对较宽的互连间距的方法。结果可以是改进的产品性能和较低的图案化成本。可以实施实施例以实现具有低功率和高性能的缩放纳米线或纳米带晶体管的稳健的功能。
本文中描述的一个或多个实施例针对使用部分源极或漏极(SD)和不对称的沟槽接触部(TCN)深度的用于纳米线或纳米带晶体管的双外延(EPI)连接。在实施例中，通过形成纳米线/纳米带晶体管的部分地填充有SD外延的源极-漏极开口来制作集成电路结构。开口的剩余部分填充有导电材料。在源极或漏极侧中的一侧上的深沟槽形成使得能够直接接触到背侧互连层级。
作为用于制作全环绕栅极集成电路结构的全环绕栅极装置的示例性工艺流程，图7A-图7J示出了根据本公开的实施例的制作全环绕栅极集成电路结构的方法中的各个操作的横截面图。
参考图7A，制作集成电路结构的方法包括形成起始堆叠体，起始堆叠体包括位于鳍状物702(例如硅鳍状物)上方的交替的牺牲层704和纳米线706。纳米线706可以被称为竖直布置的纳米线。如图所描绘的，可以在交替的牺牲层704和纳米线706上方形成保护帽盖708。还如图所描绘的，驰豫缓冲层752和缺陷修正层750可以形成在交替的牺牲层704和纳米线706之下。
参考图7B，在竖直布置的水平纳米线706之上形成栅极堆叠体710。如图7C中所描绘的，然后通过去除牺牲层704的部分来释放竖直布置的水平纳米线706的部分，以提供凹陷的牺牲层704’和空腔712。
应当理解，图7C中的结构可以在不首先执行下文描述的深蚀刻和不对称接触部处理的情况下制作完成。在任一种情况下(例如，具有或不具有不对称接触部处理)，在实施例中，制作工艺都涉及使用提供具有外延块(epitaxial nub)的全环绕栅极集成电路结构的工艺方案，外延块可以是竖直分立的源极或漏极结构。
参考图7D，在栅极结构710的侧壁处形成上部栅极间隔体714。在上部栅极间隔体714之下的空腔712中形成空腔间隔体716。然后可选地执行深沟槽接触部蚀刻以形成沟槽718并且形成凹陷的纳米线706’。如图所描绘的，还可以存在图案化的弛豫缓冲层752’和图案化的缺陷修正层750’。
如图7E中所描绘的，然后在沟槽718中形成牺牲材料720。在其他工艺方案中，可以使用隔离的沟槽底部或硅沟槽底部。
参考图7F，在竖直布置的水平纳米线706’的第一端形成第一外延源极或漏极结构(例如，左边的特征722)。在竖直布置的水平纳米线706’的第二端形成第二外延源极或漏极结构(例如，右边的特征722)。在实施例中，如图所描绘的，外延源极或漏极结构722是竖直分立的源极或漏极结构并且可以被称为外延块。
如图7G中所描绘的，然后在栅极电极710的侧面处并且相邻于源极或漏极结构722形成层间电介质(ILD)材料724。参考图7H，替换栅极工艺用于形成永久栅极电介质728和永久栅极电极726。如图7I中描绘的，然后去除ILD材料724。然后从源极漏极位置中的一处(例如，右手侧)去除牺牲材料720以形成沟槽732，但不从源极漏极位置中的另一处去除牺牲材料720以形成沟槽730。
参考图7J，形成耦合到第一外延源极或漏极结构(例如，左边的特征722)的第一导电接触部结构734。形成耦合到第二外延源极或漏极结构(例如，右边的特征722)的第二导电接触部结构736。第二导电接触部结构736沿鳍状物702形成得比第一导电接触部结构734更深。在实施例中，尽管图7J中未描绘，但是该方法还包括在鳍状物702的底部处形成第二导电接触部结构736的暴露表面。导电接触部可以包括接触电阻降低层和主接触电极层，其中示例可以包括Ti、Ni、Co(用于前者)和W、Ru、Co(用于后者)。
在实施例中，如图所描绘的，第二导电接触部结构736沿鳍状物702比第一导电接触部结构734更深。在一个这样的实施例中，如图所描绘的，第一导电接触部结构734不沿着鳍状物702。在未描绘的另一这样的实施例中，第一导电接触部结构734部分地沿着鳍状物702。
在实施例中，第二导电接触部结构736沿着整个鳍状物702。在实施例中，尽管未描绘，但是在通过背侧衬底去除工艺暴露鳍状物702的底部的情况下，第二导电接触部结构736在鳍状物702的底部处具有暴露表面。
在实施例中，图7J中的结构或图7A-图7J中的相关结构可以被制作为包括由栅极切口限定的鳍状物隔离区域，在上文描述了其示例。
应当理解，由上述示例性处理方案所产生的结构可以以相同或相似形式用于后续处理操作，以完成装置制作(例如，PMOS和/或NMOS装置制作)。作为完成的装置的示例，图8示出了根据本公开的实施例的沿栅极线截取的非平面集成电路结构的横截面图。
参考图8，半导体结构或装置800包括位于沟槽隔离区域806内的非平面有源区域(例如，包括伸出鳍状物部分804和子鳍状物区域805的鳍状物结构)。在实施例中，如虚线所示，取代实心鳍状物，非平面有源区域在子鳍状物区域805上方被分隔成纳米线(例如，纳米线804A和804B)。在任一种情况下，为了便于描述非平面集成电路结构800，非平面有源区域804在下文被称为伸出鳍状物部分。在实施例中，如图所描绘的，子鳍状物区域805还包括驰豫缓冲层842和缺陷修正层840。
栅极线808设置在非平面有源区域(如果适用，包括周围的纳米线804A和804B)的伸出部分804之上以及沟槽隔离区域806的一部分之上。如图所示，栅极线808包括栅极电极850和栅极电介质层852。在一个实施例中，栅极线808还可以包括电介质帽盖层854。从该视角还可以看出，栅极接触部814和上覆的栅极接触部过孔816，连同上覆的金属互连860，所有这些都设置在层间电介质堆叠体或层870中。从图8的视角还可以看出，在一个实施例中，栅极接触部814设置在沟槽隔离区域806之上，但是不位于非平面有源区域之上。在另一实施例中，栅极接触部814位于非平面有源区域之上。
在实施例中，半导体结构或装置800是非平面装置，例如，但不限于，fin-FET装置、三栅极装置、纳米带装置或纳米线装置。在这样的实施例中，对应的半导体沟道区域由三维体构成或者以三维体形成。在一个这样的实施例中，栅极线808的栅极电极堆叠体至少围绕三维体的顶表面和一对侧壁。
还如图8中所描绘的，在实施例中，在伸出鳍状物部分804与子鳍状物区域805之间存在界面880。界面880可以是位于掺杂的子鳍状物区域805与轻掺杂或未掺杂的上部鳍状物部分804之间的转变区域。在一个这样的实施例中，每个鳍状物为大约10纳米宽或更小，并且可选地从位于子鳍状物位置处的相邻固态掺杂层供应子鳍状物掺杂剂。在特定的这样的实施例中，每个鳍状物小于10纳米宽。
尽管图8中未描绘，但是应当理解，伸出鳍状物部分804的源极或漏极区域或与伸出鳍状物部分804相邻的源极或漏极区域位于栅极线808的任一侧上，即，进出页面。在另一实施例中，伸出鳍状物部分804的位于源极或漏极位置中的材料被去除，并且由另一种半导体材料替换(例如，通过外延沉积)，以形成外延源极或漏极结构。源极或漏极区域可以在沟槽隔离区域806的电介质层的高度下方延伸，即，延伸到子鳍状物区域805中。根据本公开的实施例，更重掺杂的子鳍状物区域(即，鳍状物的位于界面880下方的掺杂部分)抑制了通过体半导体鳍状物的这个部分的源极到漏极的泄漏。在实施例中，如上文结合图7J所描述的，源极和漏极区域具有相关联的不对称的源极和漏极接触部结构。
再次参考图8，在实施例中，鳍状物804/805(以及可能的纳米线804A和804B)由可以掺杂有电荷载流子的晶体硅锗层构成，所述电荷载流子例如，但不限于，磷、砷、硼、镓或它们的组合。
在实施例中，沟槽隔离区域806以及如全文所描述的沟槽隔离区域(沟槽隔离结构或沟槽隔离层)可以由这样的材料构成，该材料适合于最终将永久栅极结构的部分与下层体衬底电隔离或对永久栅极结构的部分与下层体衬底的隔离有贡献，或者适合于隔离形成在下层体衬底内的有源区域(例如隔离鳍状物有源区域)。例如，在一个实施例中，沟槽隔离区域806由电介质材料构成，该电介质材料例如，但不限于，二氧化硅、氮氧化硅、氮化硅或碳掺杂的氮化硅。
栅极线808可以由栅极电极堆叠体构成，该栅极电极堆叠体包括栅极电介质层852和栅极电极层850。在实施例中，栅极电极堆叠体的栅极电极由金属栅极构成，并且栅极电介质层由高k材料构成。例如，在一个实施例中，栅极电介质层852由例如但不限于氧化铪、氮氧化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸钡锶、钛酸钡、钛酸锶、氧化钇、氧化铝、氧化铅钪钛、铌酸铅锌或它们的组合的材料构成。此外，栅极电介质层852的一部分可以包括由衬底鳍状物804的顶部几层形成的天然氧化物层。在实施例中，栅极电介质层852由顶部的高k部分和半导体材料的氧化物构成的下部部分构成。在一个实施例中，栅极电介质层852由氧化铪的顶部部分和二氧化硅或氮氧化硅的底部部分构成。在一些实施方式中，栅极电介质的一部分是“U”形结构，该U形结构包括基本上平行于衬底的表面的底部部分以及基本上垂直于衬底的顶表面的两个侧壁部分。
在一个实施例中，栅极电极层850由金属层构成，该金属层例如，但不限于，金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍或导电金属氧化物。在具体实施例中，栅极电极层850由形成在金属功函数设置层上方的非功函数设置的填充材料构成。取决于晶体管是PMOS晶体管还是NMOS晶体管，栅极电极层850可以由P型功函数金属或N型功函数金属组成。在一些实施方式中，栅极电极层850可以由两个或更多个金属层的堆叠体组成，其中，一个或多个金属层是功函数金属层，并且至少一个金属层是导电填充层。对于PMOS晶体管，可以用于栅极电极的金属包括但不限于钌、钯、铂、钴、镍、钨和导电金属氧化物(例如，氧化钌)。P型金属层将使得能够形成具有位于约4.9eV与约5.2eV之间的功函数的PMOS栅极电极。对于NMOS晶体管，可以用于栅极电极的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金以及这些金属的碳化物(例如，碳化铪、碳化锆、碳化钛、碳化钽和碳化铝)。N型金属层将使得能够形成具有位于约3.9eV与约4.2eV之间的功函数的NMOS栅极电极。在一些实施方式中，栅极电极可以由“U”形结构组成，该U形结构包括基本上平行于衬底的表面的底部部分以及基本上垂直于衬底的顶表面的两个侧壁部分。在另一实施方式中，形成栅极电极的金属层中的至少一个金属层可以简单地是基本上平行于衬底的顶表面的平面层，并且不包括基本垂直上于衬底的顶表面的侧壁部分。在本公开的其他实施方式中，栅极电极可以由U形结构和平面非U形结构的组合组成。例如，栅极电极可以由在一个或多个平面非U形层的顶上形成的一个或多个U形金属层组成。
与栅极电极堆叠体相关联的间隔体可以由这样的材料构成，该材料适合于最终将永久栅极结构与相邻的导电接触部(例如，自对准接触部)电隔离，或对永久栅极结构与相邻的导电接触部的隔离有贡献。例如，在一个实施例中，间隔体由电介质材料构成，该电介质材料例如，但不限于，二氧化硅、氮氧化硅、氮化硅或碳掺杂的氮化硅。
栅极接触部814和上覆的栅极接触部过孔816可以由导电材料构成。在实施例中，接触部或过孔中的一项或多项由金属物质构成。金属物质可以是纯金属，例如钨、镍或钴；或者可以是合金，例如金属-金属合金或金属-半导体合金(例如，硅化物材料)。
在实施例中(虽然未示出)，形成了实质上完美地对准到现有栅极图案808的接触部图案，同时消除了使用具有过于紧张的对准预算的光刻步骤。在实施例中，例如结合图7J所描述的，接触部图案是竖直对称的接触部图案或不对称接触部图案。在其他实施例中，所有的接触部是前侧连接的并且不是不对称的。在一个这样的实施例中，自对准方法使得能够使用固有的高选择性的湿法蚀刻(例如，相比于常规实施的干法或等离子体蚀刻)来生成接触部开口。在实施例中，通过利用现有的栅极图案结合接触部插塞光刻操作来形成接触部图案。在一个这样的实施例中，该方法使得能够消除如在常规方法中使用的对用于生成接触部图案的其他关键的光刻操作的需要。在实施例中，沟槽接触部网格不是单独图案化的，而是形成在多晶硅(栅极)线之间。例如，在一个这样的实施例中，沟槽接触部网格形成在栅极栅格图案化之后，但是形成在栅极栅格切口之前。
在实施例中，提供结构800涉及通过替换栅极工艺制作栅极堆叠体结构808。在这样的方案中，可以去除虚设栅极材料(例如多晶硅或氮化硅柱材料)，并且由永久栅极电极材料替换。在一个这样的实施例中，与先前的处理所执行的相反，在该工艺中还形成永久栅极电介质层。在实施例中，通过干法蚀刻或湿法蚀刻工艺去除虚设栅极。在一个实施例中，虚设栅极由多晶硅或非晶硅构成，并且采用包括使用SF6的干法蚀刻工艺去除。在另一实施例中，虚设栅极由多晶硅或非晶硅构成，并且采用包括使用含水NH4OH或氢氧化四甲铵的湿法蚀刻工艺去除。在一个实施例中，虚设栅极由氮化硅构成，并且采用包括含水磷酸的湿法蚀刻去除。
再次参考图8，半导体结构或装置800的布置将栅极接触部置于隔离区域之上。这样的布置可能被视为对布局空间的低效使用。然而，在另一实施例中，半导体装置具有接触部结构，其接触栅极电极的形成在有源区域之上(例如，在鳍状物805之上)并且位于与沟槽接触部过孔相同的层中的部分。
在实施例中，图8中的结构可以被制作为包括由栅极切口限定的鳍状物隔离区域，在上文描述了其示例。
应当理解，并非需要实践上述工艺的所有方面以落入本公开的实施例的精神和范围内。此外，本文中所描述的工艺可以用于制作一个或多个半导体装置。半导体装置可以是晶体管或类似装置。例如，在实施例中，半导体装置是用于逻辑单元或存储器的金属氧化物半导体(MOS)晶体管，或者是双极晶体管。此外，在实施例中，半导体装置具有三维架构，例如，纳米线装置、纳米带装置、三栅极装置、独立接入的双栅极装置或FIN-FET。一个或多个实施例对于在亚10纳米(10nm)技术节点下制作半导体装置可能是特别有用的。
在实施例中，如整个本说明书中所使用的，层间电介质(ILD)材料由电介质层或绝缘材料层构成或者包括电介质层或绝缘材料层。适当的电介质材料的示例包括但不限于硅的氧化物(例如，二氧化硅(SiO2))、硅的掺杂氧化物、硅的氟化氧化物、硅的碳掺杂氧化物、本领域中已知的各种低k电介质材料及其组合。层间电介质材料可以通过例如化学气相沉积(CVD)、物理气相沉积(PVD)的常规技术形成，或者通过其他沉积方法形成。
在实施例中，也如整个本说明书中所使用的，金属线或互连线材料(和过孔材料)由一种或多种金属或其他导电结构构成。常见的示例是使用铜的线和结构，其可以包括或可以不包括位于铜与周围的ILD材料之间的阻挡层。如本文中所使用的，术语“金属”包括多种金属的合金、堆叠体和其他组合。例如，金属互连线可以包括阻挡层(例如，包括Ta、TaN、Ti或TiN中的一种或多种的层)、不同金属或合金的堆叠体等。因此，互连线可以是单一材料层，或者可以由包括导电衬层和填充层的若干层形成。可以使用任何适当的沉积工艺(例如，电镀、化学气相沉积或物理气相沉积)来形成互连线。在实施例中，互连线由导电材料构成，该导电材料例如，但不限于，Cu、Al、Ti、Zr、Hf、V、Ru、Co、Ni、Pd、Pt、W、Ag、Au或它们的合金。互连线在本领域中有时也被称为迹线、导线、线、金属，或简单地称为互连。
在实施例中，也如整个本说明书中所使用的，硬掩模材料、封盖层或插塞由与层间电介质材料不同的电介质材料构成。在一个实施例中，不同的硬掩模、封盖或插塞材料可以用在不同的区域中，以便相对于彼此以及相对于下层的电介质和金属层提供不同的生长或蚀刻选择性。在一些实施例中，硬掩模层、封盖或插塞层包括硅的氮化物(例如，氮化硅)层，或硅的氧化物层，或两者兼有，或它们的组合。其他适当的材料可以包括基于碳的材料。取决于特定的实施方式，可以使用本领域已知的其他硬掩模、封盖或插塞层。硬掩模、封盖或插塞层可以通过CVD、PVD或其他沉积方法形成。
在实施例中，也如整个本说明书中所使用的，使用193nm沉浸光刻(i193)、EUV和/或EBDW光刻等来执行光刻操作。可以使用正性或负性抗蚀剂。在一个实施例中，光刻掩模是由形貌掩模部分、抗反射涂覆层(ARC)和光刻胶层构成的三层掩模。在特定的这样的实施例中，形貌掩模部分是碳硬掩模(CHM)层，并且抗反射涂覆层是硅ARC层。
在另一方面中，一个或多个实施例针对由自对准栅极端盖(self-aligned gateendcap，SAGE)结构分隔开的相邻半导体结构或装置。特定实施例可以针对将SAGE架构中的且由SAGE壁分隔开的多宽度(多个Wsi)纳米线和纳米带集成。在实施例中，在前端工艺流程的SAGE架构部分中将纳米线/纳米带与多个Wsi集成。这样的工艺流程可以涉及不同Wsi的纳米线和纳米带的集成，以提供具有低功率和高性能的下一代晶体管的稳健的功能。相关联的外延源极或漏极区域可以是嵌入的(例如，去除纳米线的部分，并且然后执行源极或漏极(S/D)生长)。
为了提供进一步的背景，自对准栅极端盖(SAGE)架构的优点可以包括实现更高的布局密度，并且具体地，对扩散至扩散间距进行缩放。为了提供说明性的比较，图9示出了根据本公开的实施例的针对非端盖架构(左手侧(a))相对于自对准栅极端盖(SAGE)架构(右手侧(b))的穿过纳米线和鳍状物截取的横截面图。
参考图9中的左手侧(a)，集成电路结构900包括具有鳍状物904的衬底902，鳍状物904在横向围绕鳍状物904的下部部分的隔离结构908上方伸出了量906。如图所描绘的，鳍状物的上部部分可以包括驰豫缓冲层922和缺陷修正层920。对应的纳米线905位于鳍状物904之上。为制作装置，可以在集成电路结构900之上形成栅极结构。然而，可以通过增加鳍状物904/纳米线905对之间的间距来适应这样的栅极结构中的中断。
对比之下，参考图9中的右手侧(b)，集成电路结构950包括具有鳍状物954的衬底952，鳍状物954在横向围绕鳍状物954的下部部分的隔离结构958上方伸出了量956。如图所描绘的，鳍状物的上部部分可以包括驰豫缓冲层972和缺陷修正层970。对应的纳米线955位于鳍状物954之上。隔离SAGE壁960(其上可以包括硬掩模，如所描绘的)被包括在隔离结构952内和相邻的鳍状物954/纳米线955对之间。隔离SAGE壁960与最近的鳍状物954/纳米线955对之间的距离限定了栅极端盖间距962。为制作装置，可以在集成电路结构900之上、在隔离SAGE壁之间形成栅极结构。这样的栅极结构中的中断由隔离SAGE壁造成。由于隔离SAGE壁960是自对准的，所以可以使来自常规方法的限制最小化，以实现更有进取性的扩散到扩散间距。此外，由于栅极结构在所有位置处都包括中断，所以单个栅极结构部分可以通过形成在隔离SAGE壁960之上的局部互连而层连接。在实施例中，如图所描绘的，SAGE壁960均包括下部电介质部分和位于下部电介质部分上的电介质帽盖。根据本公开的实施例，用于与图9相关联的结构的制作工艺涉及使用提供具有外延源极或漏极结构的全环绕栅极集成电路结构的工艺方案。
在实施例中，图9中的部分(a)的结构可以被制作为包括由栅极切口限定的鳍状物隔离区域，在上文描述了其示例。在实施例中，图9中的部分(b)的结构可以被制作为包括由栅极切口限定的鳍状物隔离区域，在上文描述了其示例。
自对准栅极端盖(SAGE)处理方案涉及形成自对准到鳍状物的栅极/沟槽接触部端盖，而无需额外的长度来应对掩模对位不准。因此，可以实施实施例以实现晶体管布局面积的缩小。本文中描述的实施例可以涉及栅极端盖隔离结构的制作，栅极端盖隔离结构也可以被称为栅极壁、隔离栅极壁或自对准栅极端盖(SAGE)壁。
在具有分隔开的相邻装置的SAGE壁的结构的示例性处理方案中，图10示出了根据本公开的实施例的表示在制作具有全环绕栅极装置的自对准栅极端盖(SAGE)结构的方法中的各个操作的横截面图。
参考图10中的部分(a)，起始结构包括位于衬底1002上方的纳米线图案化堆叠体1004。光刻图案化堆叠体1006形成在纳米线图案化堆叠体1004上方。如图所描绘的，纳米线图案化堆叠体1004包括交替的牺牲层1010和纳米线层1012，它们可以位于驰豫缓冲层1082和缺陷修正层1080上方。保护掩模1014位于纳米线图案化堆叠体1004与光刻图案化堆叠体1006之间。在一个实施例中，光刻图案化堆叠体1006是由形貌掩模部分1020、抗反射涂覆层(ARC)1022和光刻胶层1024构成的三层掩模。在特定的这样的实施例中，形貌掩模部分1020是碳硬掩模(CHM)层，并且抗反射涂覆层1022是硅ARC层。
参考图10中的部分(b)，对部分(a)的堆叠体进行光刻图案化，并且然后蚀刻，以提供包括图案化的衬底1002和沟槽1030的蚀刻结构。
参考图10中的部分(c)，部分(b)的结构具有形成在沟槽1030中的隔离层1040和SAGE材料1042。然后对该结构进行平面化，以留下图案化的形貌掩模层1020’作为暴露的上层。
参考图10中的部分(d)，隔离层1040凹陷到图案化的衬底1002的上表面的下方，例如，从而限定伸出鳍状物部分并在SAGE壁1042之下提供沟槽隔离结构1041。
参考图10中的部分(e)，至少在沟道区域中去除牺牲层1010以释放纳米线1012A和1012B。在形成图10中的部分(e)的结构之后，可以在纳米线1012B或1012A周围、在衬底1002的伸出鳍状物之上并且在SAGE壁1042之间，形成栅极堆叠体。在一个实施例中，在形成栅极堆叠体之前，去除保护掩模1014的剩余部分。在另一实施例中，保护掩模1014的剩余部分被保留为作为处理方案的人为产物的绝缘鳍状物帽。
再次参考图10中的部分(e)，应当理解，描绘了沟道视图，其中源极或漏极区域位于页面内外。在实施例中，包括纳米线1012B的沟道区域具有小于包括纳米线1012A的沟道区域的宽度。因此，在实施例中，集成电路结构包括多宽度(多个Wsi)的纳米线。尽管1012B和1012A的结构分别可以被区分为纳米线和纳米带，但在本文中这样两种结构典型地都被称为纳米线。还应当理解，全文中对鳍状物/纳米线对的引用或描绘都可以指包括鳍状物和一个或多个上覆的纳米线(例如，图10中示出了两个上覆的纳米线)的结构。根据本公开的实施例，用于与图10相关联的结构的制作工艺涉及使用提供具有外延源极或漏极结构的全环绕栅极集成电路结构的工艺方案。
在实施例中，图10中的部分(e)的结构可以被制作为包括由栅极切口限定的鳍状物隔离区域，在上文描述了其示例。
在实施例中，如全文所描述的，自对准栅极端盖(SAGE)隔离结构可以由一种或多种这样的材料构成，该材料适合于最终将永久栅极结构的部分彼此电隔离，或对永久栅极结构的部分彼此隔离有贡献。示例性材料或材料组合包括单一材料结构，例如二氧化硅、氮氧化硅、氮化硅或碳掺杂的氮化硅。其他示例性材料或材料组合包括多层堆叠体，多层堆叠体具有下部部分的二氧化硅、氮氧化硅、氮化硅或碳掺杂的氮化硅以及上部部分的更高介电常数材料(例如，氧化铪)。
为了突出显示具有三个竖直布置的纳米线的示例性集成电路结构，图11A示出了根据本公开的实施例的基于纳米线的集成电路结构的三维横截面图。图11B示出了沿a-a’轴线截取的图11A中的基于纳米线的集成电路结构的源极或漏极横截面图。图11C示出了沿b-b’轴线截取的图11A中的基于纳米线的集成电路结构的沟道横截面图。
参考图11A，集成电路结构1100包括位于衬底1102上方的一个或多个竖直堆叠的纳米线(1104组)。在实施例中，如图所描绘的，驰豫缓冲层1102C、缺陷修正层1102B和下部衬底部分1102A被包括在衬底1102中，如图所描绘的。出于说明性目的，为了强调纳米线部分，最底部纳米线下方且由衬底1102形成的可选鳍状物未被描绘。本文中的实施例针对单一导线装置和多导线装置两者。作为示例，出于说明性目的，示出了具有纳米线1104A、1104B和1104C的三个基于纳米线的装置。为了方便描述，纳米线1104A被用作示例，其中，描述集中于纳米线中的一个纳米线。应当理解，在描述一个纳米线的属性的情况下，基于多个纳米线的实施例对于纳米线中的每个纳米线可以具有相同或实质上相同的属性。
纳米线1104中的每个纳米线包括纳米线中的沟道区域1106。沟道区域1106具有长度(L)。参考图11C，沟道区域还具有与长度(L)正交的周界(Pc)。参考图11A和图11C两者，栅极电极堆叠体1108围绕沟道区域1106中的每个沟道区域的整个周界(Pc)。栅极电极堆叠体1108包括栅极电极以及位于沟道区域1106与栅极电极(未示出)之间的栅极电介质层。在实施例中，沟道区域是分立的，因为其完全被栅极电极堆叠体1108围绕，而没有任何居间材料(例如，下层的衬底材料或上覆的沟道制作材料)。因此，在具有多个纳米线1104的实施例中，纳米线的沟道区域1106也是相对彼此分立的。
参考图11A和图11B两者，集成电路结构1100包括一对非分立的源极或漏极区域1110/1112。这一对非分立的源极或漏极区域1110/1112位于多个竖直堆叠的纳米线1104的沟道区域1106的任一侧上。此外，这一对非分立的源极或漏极区域1110/1112邻接多个竖直堆叠的纳米线1104的沟道区域1106。在一个这样的实施例中，未被描绘的是，这一对非分立的源极或漏极区域1110/1112直接竖直地邻接沟道区域1106，因为外延生长处于延伸超过沟道区域1106的纳米线部分上并且处于延伸超过沟道区域1106的纳米线部分之间，其中，纳米线的各端被示为位于源极或漏极结构内。在另一实施例中，如图11A中所描绘的，这一对非分立的源极或漏极区域1110/1112间接竖直地邻接沟道区域1106，因为它们形成在纳米线的各端而不是形成在纳米线之间。
在实施例中，如图所描绘的，源极或漏极区域1110/1112是非分立的，因为对于纳米线1104的每个沟道区域1106而言，不存在单个且分立的源极或漏极区域。因此，在具有多个纳米线1104的实施例中，与每个纳米线是分立的相反，纳米线的源极或漏极区域1110/1112是全局的或统一的源极或漏极区域。就是说，在单一的统一特征被用作用于多个(在该情况下，3个)纳米线1104的源极或漏极区域的意义下，并且更具体地，在单一的统一特征被用作用于多于一个的分立的沟道区域1106的源极或漏极区域的意义下，非分立的源极或漏极区域1110/1112是全局的。在一个实施例中，从与分立的沟道区域1106的长度正交的横截面视角来看，如图11B中描绘的，这一对非分立的源极或漏极区域1110/1112中的每个源极或漏极区域在形状上大致为矩形，该矩形具有底部锥形部分和顶部顶点部分。然而，在其他实施例中，纳米线的源极或漏极区域1110/1112是相对较大但分立的非竖直合并的外延结构，例如结合图7A-图7J所描述的块。
根据本公开的实施例，并且如图11A和图11B中所描绘的，集成电路结构1100还包括一对接触部1114，每个接触部1114位于一对非分立的源极或漏极区域1110/1112中的一个源极或漏极区域上。在一个这样的实施例中，在竖直方向上，每个接触部1114完全围绕相应的非分立的源极或漏极区域1110/1112。在另一方面中，如图11B中所描绘的，可能并不是非分立的源极或漏极区域1110/1112的整个周界对与接触部1114接触是可及的，并且因此接触部1114仅部分地围绕非分立的源极或漏极区域1110/1112。在对比实施例中，未被描绘的是，如沿a-a’轴线所截取的那样，非分立的源极或漏极区域1110/1112的整个周界被接触部1114围绕。
再次参考图11A，在实施例中，集成电路结构1100还包括一对间隔体1116。如图所描绘的，这一对间隔体1116的外部部分可以与非分立的源极或漏极区域1110/1112的部分重叠，从而在这一对间隔体1116之下提供非分立的源极或漏极区域1110/1112的“嵌入”部分。还如图所描绘的，非分立的源极或漏极区域1110/1112的嵌入部分可以不在这一对间隔体1116的整体之下延伸。
衬底1102可以由适合于集成电路结构制作的材料构成。在一个实施例中，衬底1102包括由单晶材料构成的下部体衬底，该单晶材料可以包括但不限于硅、锗、硅-锗、锗-锡、硅-锗-锡或III-V族化合物半导体材料。上部绝缘体层位于下部体衬底上，上部绝缘体层由可以包括但不限于二氧化硅、氮化硅或氮氧化硅的材料构成。因此，结构1100可以由起始的绝缘体上半导体衬底来制作。替代地，结构1100直接由体衬底形成，并且使用局部氧化来形成电绝缘部分以代替上述的上部绝缘体层。在另一替代性实施例中，结构1100直接由体衬底形成，并且使用掺杂以在其上形成电隔离有源区域(例如纳米线)。在一个这样的实施例中，第一纳米线(即，接近衬底的)是Ω-FET型结构的形式。
在实施例中，纳米线1104大小可以被调整为线或带(如下文所描述的)，并且可以具有方形或圆形的拐角。在实施例中，纳米线1104由例如但不限于硅、锗或它们的组合的材料构成。在一个这样的实施例中，纳米线是单晶的。例如，对于硅纳米线1104，单晶纳米线可以基于(100)全局取向，例如，在z方向上具有<100>平面。如下文所描述的，也可以考虑其他取向。在实施例中，从横截面视角来看，纳米线1104的尺寸是纳米级的。例如，在具体实施例中，纳米线1104的最小尺寸小于大约20纳米。在实施例中，纳米线1104由应变材料构成，特别是在沟道区域1106中。
参考图11C，在实施例中，沟道区域1106中的每个沟道区域具有宽度(Wc)和高度(Hc)，宽度(Wc)与高度(Hc)大致相同。就是说，在两种情况下，沟道区域1106的截面轮廓是正方形的，或者如果是圆角，则是圆形的。在另一方面中，沟道区域的宽度和高度不需要相同，例如，如整个说明书中所描述的纳米带的情况。
在实施例中，如全文所描述的，集成电路结构包括非平面装置，该非平面装置例如，但不限于，具有对应的一个或多个上覆的纳米线结构的finFET或三栅极装置。在这样的实施例中，对应的半导体沟道区域由三维体构成或者以三维体形成，其中一个或多个分立的纳米线沟道部分上覆在三维体上。在一个这样的实施例中，栅极结构至少围绕三维体的顶表面和一对侧壁，并且还围绕一个或多个分立的纳米线沟道部分中的每个纳米线沟道部分。
在实施例中，图11A-图11C中的结构可以被制作为包括由栅极切口限定的鳍状物隔离区域，在上文描述了其示例。
在实施例中，如全文所描述的，下层衬底可以由能够耐受制造工艺并且电荷能够在其中迁移的半导体材料构成。在实施例中，衬底是体衬底，其由掺杂有电荷载流子的晶体硅、硅/锗或锗层构成以形成有源区域，该电荷载流子例如但不限于磷、砷、硼、镓或它们的组合。在一个实施例中，体衬底中的硅原子的浓度大于97％。在另一实施例中，体衬底由在不同晶体衬底顶上生长的外延层构成，例如，在掺杂硼的体硅单晶体衬底顶上生长的硅外延层。体衬底可以替代地由III-V族材料构成。在实施例中，体衬底由III-V族材料构成，所述III-V族材料例如但不限于氮化镓、磷化镓、砷化镓、磷化铟、锑化铟、砷化铟镓、砷化铝镓、磷化铟镓或它们的组合。在一个实施例中，体衬底由III-V族材料构成，并且电荷载流子掺杂剂杂质原子是例如但不限于碳、硅、锗、氧、硫、硒或碲的杂质原子。
本文中公开的实施例可以用于制造多种多样的不同类型的集成电路和/或微电子装置。这样的集成电路的示例包括但不限于处理器、芯片组部件、图形处理器、数字信号处理器、微控制器等。在其他实施例中，可以制造半导体存储器。此外，集成电路或其他微电子装置可以用在本领域已知的多种多样的电子装置中。例如，在计算机系统(例如，台式机、膝上型计算机、服务器)、蜂窝电话、个人电子设备等中。集成电路可以与系统中的总线和其他部件耦合。例如，处理器可以通过一个或多个总线耦合到存储器、芯片组等。处理器、存储器和芯片组中的每一项有可能使用本文中公开的方法来制造。
图12示出了根据本公开的实施例的一个实施方式的计算装置1200。计算装置1200容纳板1202。板1202可以包括多个部件，包括但不限于处理器1204和至少一个通信芯片1206。处理器1204物理耦合和电耦合到板1202。在一些实施方式中，至少一个通信芯片1206也物理耦合和电耦合到板1202。在进一步的实施方式中，通信芯片1206是处理器1204的部分。
取决于计算装置1200的应用，计算装置1200可以包括其他部件，所述其他部件可以或不可以物理耦合和电耦合到板1202。这些其他部件包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪存存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编码解码器、视频编码解码器、功率放大器、全球定位系统(GPS)装置、罗盘、加速度计、陀螺仪、扬声器、相机和大容量存储装置(例如，硬盘驱动器、压缩光盘(CD)、数字多功能光盘(DVD)等)。
通信芯片1206能够实现用于向计算装置1200传输数据和从计算装置1200传输数据的无线通信。术语“无线”及其派生词可以用于描述可以通过使用经调制的电磁辐射通过非固体介质来传送数据的电路、装置、系统、方法、技术、通信信道等。该术语并不暗示相关联的装置不含有任何导线，尽管在一些实施例中，它们可能不含有导线。通信芯片1206可以实施多个无线标准或协议中的任一种，包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生物，以及被指定为3G、4G、5G及更高版本的任何其他无线协议。计算装置1200可以包括多个通信芯片1206。例如，第一通信芯片1206可以专用于较短程的无线通信，例如Wi-Fi和蓝牙，而第二通信芯片1206可以专用于长程的无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他。
计算装置1200的处理器1204包括被封装在处理器1204内的集成电路管芯。处理器1204的集成电路管芯可以包括根据本公开的实施例的实施方式构建的一个或多个结构，例如，具有由栅极切口限定的鳍状物隔离区域的全环绕栅极集成电路结构。术语“处理器”可以指对来自寄存器和/或存储器的电子数据进行处理以将该电子数据变换成可以被存储在寄存器和/或存储器中的其他电子数据的任何装置或装置的部分。
通信芯片1206还包括被封装在通信芯片1206内的集成电路管芯。通信芯片1206的集成电路管芯可以包括根据本公开的实施例的实施方式构建的一个或多个结构，例如，具有由栅极切口限定的鳍状物隔离区域的全环绕栅极集成电路结构。
在进一步的实施方式中，容纳在计算装置1200内的另一部件可以含有集成电路管芯，该集成电路管芯包括根据本公开的实施例的实施方式构建的一个或多个结构，例如，具有由栅极切口限定的鳍状物隔离区域的全环绕栅极集成电路结构。
在各种实施方式中，计算装置1200可以是膝上型计算机、上网本、笔记本、超级本、智能电话、平板电脑、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字相机、便携式音乐播放器或数字录像机。在进一步的实施方式中，计算装置1200可以是处理数据的任何其他电子装置。
图13示出了包括本公开的一个或多个实施例的内插器1300。内插器1300是用于将第一衬底1302桥接到第二衬底1304的居间衬底。第一衬底1302可以例如是集成电路管芯。第二衬底1304可以例如是存储器模块、计算机母板或另一集成电路管芯。一般地，内插器1300的目的是将连接扩展到更宽的间距或将连接重新布线到不同的连接。例如，内插器1300可以将集成电路管芯耦合到球栅阵列(BGA)1306，球栅阵列(BGA)1306可以随后耦合到第二衬底1304。在一些实施例中，第一衬底1302和第二衬底1304附接到内插器1300的相对侧。在其他实施例中，第一衬底1302和第二衬底1304附接到内插器1300的同一侧。并且在进一步的实施例中，三个或更多个衬底通过内插器1300的方式互连。
内插器1300可以由环氧树脂、玻璃纤维增强环氧树脂、陶瓷材料或诸如聚酰亚胺的聚合物材料形成。在进一步的实施方式中，内插器1300可以由替代的刚性或柔性材料形成，所述刚性或柔性材料可以包括与上文描述的用于半导体衬底中的材料相同的材料，例如硅、锗和其他III-V族和IV族材料。
内插器1300可以包括金属互连1308和过孔1310，其包括但不限于贯穿硅过孔(TSV)1312。内插器1300还可以包括嵌入式装置1314，其包括无源和有源装置两者。这样的装置包括但不限于：电容器、去耦电容器、电阻器、电感器、熔断器、二极管、变压器、传感器和静电放电(ESD)装置。还可以在内插器1300上形成更复杂的装置，例如射频(RF)装置、功率放大器、功率管理装置、天线、阵列、传感器和MEMS装置。根据本公开的实施例，本文中公开的装置或工艺可以用于制作内插器1300或用于制作被包括在内插器1300中的部件。
因此，本公开的实施例包括具有由栅极切口限定的鳍状物隔离区域的集成电路结构以及制作具有由栅极切口限定的鳍状物隔离区域的集成电路结构的方法。
对本公开的实施例的所示实施方式的以上描述(包括摘要中描述的内容)并非旨在穷举或将本公开限制于所公开的精确形式。尽管本文中出于说明性目的描述了本公开的具体实施方式和示例，但是如相关领域的技术人员将认识到的，在本公开的范围之内各种等同的修改是可能的。
考虑到以上详细描述，可以对本公开作出这些修改。在所附权利要求中使用的术语不应被解释成将本公开限制于说明书和权利要求书中公开的具体实施方式。相反，本公开的范围完全由所附权利要求确定，将根据权利要求解释的既定原则来解释所附权利要求。
示例性实施例1：一种集成电路结构，包括位于第一子鳍状物之上的水平纳米线的竖直堆叠体。栅极结构位于水平纳米线的竖直堆叠体之上并且位于第一子鳍状物上。电介质结构与栅极结构横向间隔开。电介质结构不位于沟道结构之上，而位于第二子鳍状物上。栅极切口位于栅极结构与电介质结构之间。
示例性实施例2：根据示例性实施例1所述的集成电路结构，还包括位于栅极切口中的电介质栅极切口插塞。
示例性实施例3：根据示例性实施例2所述的集成电路结构，还包括位于水平纳米线的第二竖直堆叠体之上并且位于第三子鳍状物上的第二栅极结构，第二栅极结构与电介质结构横向间隔开。第二栅极切口位于第二栅极结构与电介质结构之间，并且第二电介质栅极切口插塞位于第二栅极切口中。
示例性实施例4：根据示例性实施例1、2或3所述的集成电路结构，其中，第二子鳍状物的顶表面低于第一子鳍状物的顶表面。
示例性实施例5：根据示例性实施例1、2、3或4所述的集成电路结构，还包括位于水平纳米线的竖直堆叠体的一端的外延源极或漏极结构。
示例性实施例6：一种集成电路结构，包括位于第一子鳍状物之上的鳍状物。栅极结构位于鳍状物之上。电介质结构与栅极结构横向间隔开。电介质结构不位于沟道结构之上，而位于第二子鳍状物上。栅极切口位于栅极结构与电介质结构之间。
示例性实施例7：根据示例性实施例6所述的集成电路结构，还包括位于栅极切口中的电介质栅极切口插塞。
示例性实施例8：根据示例性实施例7所述的集成电路结构，还包括位于第二鳍状物之上的第二栅极结构，第二鳍状物位于第三子鳍状物上，并且第二栅极结构与电介质结构横向间隔开。第二栅极切口位于第二栅极结构与电介质结构之间，并且第二电介质栅极切口插塞位于第二栅极切口中。
示例性实施例9：根据示例性实施例6、7或8所述的集成电路结构，其中，第二子鳍状物的顶表面低于第一子鳍状物的顶表面。
示例性实施例10：根据示例性实施例6、7、8或9所述的集成电路结构，还包括位于鳍状物的一端的外延源极或漏极结构。
示例性实施例11：一种计算装置，包括板和耦合到板的部件。部件包括集成电路结构，集成电路结构包括位于第一子鳍状物之上的水平纳米线的竖直堆叠体。栅极结构位于水平纳米线的竖直堆叠体之上并且位于第一子鳍状物上。电介质结构与栅极结构横向间隔开。电介质结构不位于沟道结构之上，而位于第二子鳍状物上。栅极切口位于栅极结构与电介质结构之间。
示例性实施例12：根据示例性实施例11所述的计算装置，还包括耦合到板的存储器。
示例性实施例13：根据示例性实施例11或12所述的计算装置，还包括耦合到板的通信芯片。
示例性实施例14：根据示例性实施例11、12或13所述的计算装置，其中，部件是封装的集成电路管芯。
示例性实施例15：根据示例性实施例11、12、13或14所述的计算装置，其中，部件从由处理器、通信芯片和数字信号处理器组成的组中选择。
示例性实施例16：一种计算装置，包括板和耦合到板的部件。部件包括集成电路结构，集成电路结构包括位于第一子鳍状物之上的鳍状物。栅极结构位于鳍状物之上。电介质结构与栅极结构横向间隔开。电介质结构不位于沟道结构之上，而位于第二子鳍状物上。栅极切口位于栅极结构与电介质结构之间。
示例性实施例17：根据示例性实施例16所述的计算装置，还包括耦合到板的存储器。
示例性实施例18：根据示例性实施例16或17所述的计算装置，还包括耦合到板的通信芯片。
示例性实施例19：根据示例性实施例16、17或18所述的计算装置，其中，部件是封装的集成电路管芯。
示例性实施例20：根据示例性实施例16、17、18或19所述的计算装置，其中，部件从由处理器、通信芯片和数字信号处理器组成的组中选择。

Claims (20)

1.一种集成电路结构，包括：
水平纳米线的竖直堆叠体，其位于第一子鳍状物之上；
栅极结构，其位于所述水平纳米线的竖直堆叠体之上并且位于所述第一子鳍状物上；
电介质结构，其与所述栅极结构横向间隔开，其中，所述电介质结构不位于沟道结构之上，而位于第二子鳍状物上；以及
栅极切口，其位于所述栅极结构与所述电介质结构之间。
2.根据权利要求1所述的集成电路结构，还包括：
位于所述栅极切口中的电介质栅极切口插塞。
3.根据权利要求2所述的集成电路结构，还包括：
第二栅极结构，其位于水平纳米线的第二竖直堆叠体之上并且位于第三子鳍状物上，所述第二栅极结构与所述电介质结构横向间隔开；
第二栅极切口，其位于所述第二栅极结构与所述电介质结构之间；以及
第二电介质栅极切口插塞，其位于所述第二栅极切口中。
4.根据权利要求1、2或3所述的集成电路结构，其中，所述第二子鳍状物的顶表面低于所述第一子鳍状物的顶表面。
5.根据权利要求1、2或3所述的集成电路结构，还包括：
外延源极或漏极结构，其位于所述水平纳米线的竖直堆叠体的一端。
6.一种集成电路结构，包括：
鳍状物，其位于第一子鳍状物之上；
栅极结构，其位于所述鳍状物之上；
电介质结构，其与所述栅极结构横向间隔开，其中，所述电介质结构不位于沟道结构之上，而位于第二子鳍状物上；以及
栅极切口，其位于所述栅极结构与所述电介质结构之间。
7.根据权利要求6所述的集成电路结构，还包括：
位于所述栅极切口中的电介质栅极切口插塞。
8.根据权利要求7所述的集成电路结构，还包括：
第二栅极结构，其位于第二鳍状物之上，所述第二鳍状物位于第三子鳍状物上，并且所述第二栅极结构与所述电介质结构横向间隔开；
第二栅极切口，其位于所述第二栅极结构与所述电介质结构之间；以及
第二电介质栅极切口插塞，其位于所述第二栅极切口中。
9.根据权利要求6、7或8所述的集成电路结构，其中，所述第二子鳍状物的顶表面低于所述第一子鳍状物的顶表面。
10.根据权利要求6、7或8所述的集成电路结构，还包括：
外延源极或漏极结构，其位于所述鳍状物的一端。
11.一种计算装置，包括：
板；以及
耦合到所述板的部件，所述部件包括集成电路结构，所述集成电路结构包括：
水平纳米线的竖直堆叠体，其位于第一子鳍状物之上；
栅极结构，其位于所述水平纳米线的竖直堆叠体之上并且位于所述第一子鳍状物上；
电介质结构，其与所述栅极结构横向间隔开，其中，所述电介质结构不位于沟道结构之上，而位于第二子鳍状物上；以及
栅极切口，其位于所述栅极结构与所述电介质结构之间。
12.根据权利要求11所述的计算装置，还包括：
耦合到所述板的存储器。
13.根据权利要求11或12所述的计算装置，还包括：
耦合到所述板的通信芯片。
14.根据权利要求11或12所述的计算装置，其中，所述部件是封装的集成电路管芯。
15.根据权利要求11或12所述的计算装置，其中，所述部件从由处理器、通信芯片和数字信号处理器组成的组中选择。
16.一种计算装置，包括：
板；以及
耦合到所述板的部件，所述部件包括集成电路结构，所述集成电路结构包括：
鳍状物，其位于第一子鳍状物之上；
栅极结构，其位于所述鳍状物之上；
电介质结构，其与所述栅极结构横向间隔开，其中，所述电介质结构不位于沟道结构之上，而位于第二子鳍状物上；以及
栅极切口，其位于所述栅极结构与所述电介质结构之间。
17.根据权利要求16所述的计算装置，还包括：
耦合到所述板的存储器。
18.根据权利要求16或17所述的计算装置，还包括：
耦合到所述板的通信芯片。
19.根据权利要求16或17所述的计算装置，其中，所述部件是封装的集成电路管芯。
20.根据权利要求16或17所述的计算装置，其中，所述部件从由处理器、通信芯片和数字信号处理器组成的组中选择。
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