KR100861301B1 - 반도체 소자 및 그의 제조방법 - Google Patents

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Abstract

본 발명에 따른 반도체 소자는, 반도체 기판; 상기 반도체 기판 상에 수직으로 적층된 소오스 영역과 채널 영역 및 드레인 영역; 및 상기 적층된 소오스 영역과 채널 영역 및 드레인 영역의 양측벽에 게이트 절연막의 개재 하에 형성된 게이트;를 포함하는 것을 특징으로 한다.

Description

반도체 소자 및 그의 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
도 1은 종래의 반도체 소자 및 그의 동작 원리를 설명하기 위한 단면도.
도 2는 플로팅 바디 내에 정공이 쌓여 있는 상태와 정공이 쌓여 있지 않은 상태 간의 커런트를 비교한 그래프.
도 3은 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 단면도.
도 4a 내지 도 4h는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
300, 400 : 반도체 기판 402 : 제1이온주입층
404 : 실리콘층 406 : 제2이온주입층
308, 408 : 소오스 영역 310, 410 : 채널 영역
312, 412 : 드레인 영역 314, 414 : 게이트 절연막
316, 416 : 게이트 도전막 318, 418 : 게이트
320, 420 : 층간절연막 C : 콘택홀
322, 422 : 할로우 이온주입층 324, 424 : 비트 라인
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게는, 플로팅 바디 셀 구조를 갖는 반도체 소자 및 그의 제조방법에 관한 것이다.
최근의 반도체 산업은 반도체 소자의 집적도를 향상시키고 제조 수율을 증가시키는 방향으로 나아가고 있다. 그 한 예로서, 플로팅 바디 셀(Floating Body Cell; 이하 FBC) 구조를 갖는 반도체 소자가 제안되었다.
상기 FBC 구조를 갖는 반도체 소자는 정보를 저장하기 위한 캐패시터가 필요치 않으며, 따라서, 통상의 디램 소자와 비교해서 고집적 소자의 제조에 적용하기 유리하다는 장점이 있다.
이하에서는, 도 1을 참조하여 종래의 FBC 구조를 갖는 반도체 소자 및 그의 동작 원리를 간략하게 설명하도록 한다.
먼저, 상기 FBC 구조를 갖는 반도체 소자는, 반도체 기판(102)과 소자가 형성되는 실리콘층(106) 사이에 매몰산화막(104)이 개재된 SOI(Silicon On Insulator) 웨이퍼(100)에 구현되며, 이에 따라, 소오스 영역(112)과 드레인 영역(114) 사이의 영역에 해당되는 트랜지스터의 바디(116)가 플로팅된 구조를 갖는다. 특별히, FBC 구조를 갖는 반도체 소자는 전하를 저장하기 위한 캐패시터가 형성되지 않는다.
이와 같은 FBC 구조를 갖는 반도체 소자에 있어서, 워드 라인(WL)을 통해 게이트(110)에 전압이 인가되어 트랜지스터가 온(On)된 후, 비트 라인(BL)을 통해 드 레인 영역(114)에 전압이 인가되면, 커런트(Current)가 발생하게 된다. 그리고, 상기 커런트에 의한 드레인 영역(114)의 높은 전계(High Electric Field)에 의해 전자(Electron)가 실리콘 격자와 충돌하게 되어 전자와 정공(Hole)이 발생되며, 이렇게 발생된 정공은 소오스 영역(112)과 드레인 영역(114) 사이의 플로팅 바디(116) 내에 축적된다.
여기서, 상기 플로팅 바디(116) 내에 축적된 정공은 트랜지스터의 바디 바이어스(Body Bias)에 영향을 미치게 된다. 구체적으로, 정공이 많을수록 바디 바이어스가 증가되어 트랜지스터의 문턱전압이 낮아지며, 그 결과, 동일 전압에서의 커런트가 증가하게 된다.
도 2는 플로팅 바디 내에 정공이 쌓여 있는 상태와 정공이 쌓여 있지 않은 상태 간의 커런트를 비교한 그래프로서, FBC 구조를 갖는 반도체 소자는 상기 플로팅 바디 내에 정공이 축적되어 있는 상태와 축적되어 있지 않은 상태에서의 커런트 차이를 이용해서 로직 "1" 또는 로직 "0"를 판단하여 메모리로서의 동작을 하게 된다.
구체적으로, 쓰기 동장의 경우, 핫 캐리어(Hot Carrier) 효과에 의해 정공이 발생되어 상기 정공이 플로팅 바디 내에 축적되도록 하는 경우가 쓰기 동작 로직 "1"에 해당되며, 비트 라인을 통해 드레인 영역에 음(Negative)의 전압이 인가되어 상기 플로팅 바디 내에 축적된 정공을 제거되도록 하는 경우가 쓰기 동작 로직 "0"에 해당된다. 이와 반대로, 읽기 동작은 워드 라인을 온(On)시킨 후, 커런트의 크기를 비교하는 방식으로 이루어진다.
이러한 FBC 구조를 갖는 반도체 소자는 캐패시터 없이도 디램 셀 동작이 가능하다는 잇점을 가지며, 이러한 잇점은 향후 고집적 소자를 제조하기 위한 미세 공정에서 더욱 유리하게 작용될 것이다.
그러나, 종래의 FBC 구조를 갖는 반도체 소자는 각 셀마다 발생된 정공을 독립적으로 보관할 수 있도록 SOI 웨이퍼를 사용해야 하는데, 상기 SOI 웨이퍼가 일반적인 실리콘 웨이퍼에 비해 가격이 10배 이상 높기 때문에 제조 비용의 부담이 크다.
또한, 현재까지 제안된 FBC 구조를 갖는 반도체 소자는 SOI 웨이퍼 상에 평판형(Planar Type)의 트랜지스터를 형성하여 구현한 것이기 때문에 셀 사이즈가 8F2 로 제한되어 있으며, 그래서, 셀 사이즈의 축소에 어려움이 있다.
게다가, FBC 구조를 갖는 반도체 소자는 통상의 디램 소자와 마찬가지로 정공이 접합 누설 전류에 의해 소멸되어 리프레쉬(Refresh)가 필요한데, 반도체 소자의 고집적화 추세에 따라 유발되는 소오스 영역과 드레인 영역 간의 펀치-쓰루(Punch-Through)를 방지하기 위해서는 채널 도우즈(Channel Dose)를 증가시킬 수밖에 없고, 이로 인해, 접합 누설 전류가 증가하여 리프레쉬 특성이 저하될 것으로 예측되므로, 결국, 종래의 FBC 구조를 갖는 반도체 소자는 고집적화에 따른 리프레쉬 특성 저하의 해결이 필요하다.
본 발명은 제조 비용을 절감할 수 있는 FBC 구조를 갖는 반도체 소자 및 그 의 제조방법을 제공한다.
또한, 본 발명은 셀 사이즈를 감소시킨 FBC 구조를 갖는 반도체 소자 및 그의 제조방법을 제공한다.
게다가, 본 발명은 리프레쉬 특성을 개선할 수 있는 FBC 구조를 갖는 반도체 소자 및 그의 제조방법을 제공한다.
본 발명에 따른 반도체 소자는, 반도체 기판; 상기 반도체 기판 상에 수직으로 적층된 소오스 영역과 채널 영역 및 드레인 영역; 및 상기 적층된 소오스 영역과 채널 영역 및 드레인 영역의 양측벽에 게이트 절연막의 개재 하에 형성된 게이트;를 포함하는 것을 특징으로 한다.
여기서, 상기 소오스 영역은 라인 타입으로 이루어지고, 상기 채널 영역 및 드레인 영역은 패턴 타입으로 이루어진다.
상기 라인 타입의 소오스 영역은 선택적 불순물 이온주입을 통해 상기 반도체 기판의 표면 내에 형성된다.
상기 소오스 영역은 상기 채널 영역과의 경계 내에 패턴 타입으로 형성된 부분을 더 포함한다.
상기 패턴 타입의 채널 영역 및 드레인 영역은 원통 형상으로 이루어진다.
상기 소오스 영역 및 드레인 영역은 N형 불순물 이온주입층으로 이루어지고, 상기 채널 영역은 P형 불순물 이온주입층으로 이루어진다.
상기 드레인 영역과 상기 채널 영역의 계면에 형성된 할로우 이온주입층을 더 포함한다.
상기 게이트가 형성된 반도체 기판 상에 상기 드레인 영역을 노출시키도록 형성된 층간절연막; 및 상기 층간절연막 상에 상기 노출된 드레인 영역과 콘택되도록 형성된 비트 라인;을 더 포함한다.
또한, 본 발명에 따른 반도체 소자의 제조방법은, 반도체 기판의 표면 내에 라인 타입으로 제1이온주입층을 형성하는 단계; 상기 제1이온주입층을 포함한 반도체 기판 상에 실리콘층을 형성하는 단계; 상기 실리콘층의 표면 내에 제2이온주입층을 형성하는 단계; 상기 제2이온주입층을 포함한 실리콘층을 식각하여 수직으로 적층된 소오스 영역과 채널 영역 및 드레인 영역을 형성하는 단계; 및 상기 수직으로 적층된 소오스 영역과 채널 영역 및 드레인 영역의 양측벽에 게이트 절연막을 개재해서 게이트를 형성하는 단계;를 포함하는 것을 특징으로 한다.
여기서, 상기 소오스 영역은 라인 타입으로 형성하고, 상기 채널 영역 및 드레인 영역은 패턴 타입으로 형성한다.
상기 소오스 영역은 상기 제1이온주입층의 일부 두께를 함께 식각하여 형성한다.
상기 패턴 타입의 채널 영역 및 드레인 영역은 원통 형상으로 형성한다.
상기 라인 타입의 소오스 영역은 선택적 불순물 이온주입을 통해 상기 반도체 기판의 표면 내에 형성한다.
상기 소오스 영역 및 드레인 영역은 N형 불순물 이온주입층으로 형성하고, 상기 채널 영역은 P형 불순물 이온주입층으로 형성한다.
상기 실리콘층은 실리콘 에피 성장 공정으로 형성한다.
상기 실리콘층은 P형 불순물이 도핑되도록 형성한다.
상기 게이트를 형성하는 단계는, 상기 수직으로 적층된 소오스 영역과 채널 영역 및 드레인 영역을 포함한 반도체 기판 상에 게이트 절연막과 게이트 도전막을 차례로 형성하는 단계; 및 상기 게이트 절연막이 노출되도록 상기 게이트 도전막을 에치백하는 단계;를 포함한다.
상기 게이트를 형성하는 단계 후, 상기 드레인 영역과 상기 채널 영역의 계면에 할로우 이온주입층을 형성하는 단계;를 더 포함한다.
상기 게이트를 형성하는 단계 후, 상기 게이트가 형성된 반도체 기판 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 드레인 영역을 노출시키는 단계; 및 상기 층간절연막 상에 상기 노출된 드레인 영역과 콘택되는 비트 라인을 형성하는 단계;를 더 포함한다.
상기 드레인 영역을 노출시키는 단계 후, 그리고, 상기 비트 라인을 형성하는 단계 전, 상기 드레인 영역과 상기 채널 영역의 계면에 할로우 이온주입층을 형성하는 단계;를 더 포함한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은, 기존의 SOI 웨이퍼를 사용하고 평판형 트랜지스터를 적용하는 대신, 일반적인 실리콘 웨이퍼를 사용하면서 수직형(Vertical Type) 트랜지스터를 적 용하여 FBC 구조를 갖는 반도체 소자를 제조한다.
이렇게 하면, 본 발명은, 상기 SOI 웨이퍼 가격의 1/10 수준인 일반적인 실리콘 웨이퍼를 사용하면서도 각 셀마다 발생된 정공을 독립적으로 보관할 수 있는 FBC 구조를 갖는 반도체 소자를 제조할 수 있으므로, 그 제조 비용을 절감할 수 있다.
또한, 본 발명은 기존의 평판형 트랜지스터를 적용하는 경우에 셀 사이즈가 8F2 로 제한되어 있던 것에 비해, 상기 수직형 트랜지스터를 적용함으로써 셀 사이즈를 4F2 까지 감소시킬 수 있으므로, 고집적 소자의 제조에 유리하게 대응할 수 있다.
게다가, 본 발명은 상기 수직형 트랜지스터를 적용함으로써 접합 누설 전류를 감소시켜 리프레쉬 특성을 개선할 수 있으며, 아울러, 원통 형상을 갖는 패턴 타입의 채널 영역과 드레인 영역의 양측벽에 게이트를 형성하기 때문에 게이트 절연막의 면적이 종래보다 증가하여 캐패시턴스(Capacitance)를 증가시킬 수 있으므로 리프레쉬 특성을 효과적으로 개선할 수 있다.
자세하게, 도 3은 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 단면도로서, 이를 설명하면 다음과 같다.
도시된 바와 같이, P형의 반도체 기판(300) 상에 소오스 영역(308)과 채널 영역(310) 및 드레인 영역(312)이 수직으로 적층되고, 상기 적층된 채널 영역(310)과 드레인 영역(312)의 양측벽에 게이트 절연막(314)과 게이트 도전막(316)으로 이 루어진 게이트(318)가 형성된다.
상기 소오스 영역(308) 및 드레인 영역(312)은 N형 불순물 이온주입층으로 형성되고, 상기 채널 영역(310)은 P형 불순물 이온주입층으로 형성된다. 특히, 상기 소오스 영역(308)은 선택적 불순물 이온주입을 통해 P형의 반도체 기판(300) 상에 라인 타입으로 형성되며, 상기 채널 영역(310) 및 드레인 영역(312)은 상기 라인 타입의 소오스 영역(308) 상에 원통(Pillar) 형상을 갖는 패턴 타입으로 형성된다.
여기서, 상기 소오스 영역(308)은 반도체 기판(300) 상에 라인 타입으로 형성됨은 물론, 상기 채널 영역(310) 아래에 패턴 타입으로 더 형성될 수 있다.
상기 드레인 영역(312)과 채널 영역(310)의 경계에, 바람직하게, 할로우 이온주입층(322)이 더 형성된다. 상기 할로우 이온주입층(322)은 핫 캐리어가 더 많이 발생될 수 있도록 하는 구성 요소로서, 이러한 할로우 이온주입층(322)의 형성에 의해 본 발명의 FBC 구조를 갖는 반도체 소자의 쓰기(Write) 속도를 증가시킬 수 있다.
즉, 상기 할로우 이온주입층(322)은 펀치-쓰루를 방지하는 역할을 할 뿐 아니라, 드레인 영역(312)의 전계만을 선택적으로 증가시키고, 소오스 영역(308)의 접합 누설 전류가 증가하는 것을 방지하는 역할을 하기 때문에, 본 발명의 FBC 구조를 갖는 반도체 소자의 쓰기 속도를 효과적으로 증가시킬 수 있다.
전술한 본 발명에 따른 FBC 구조를 갖는 반도체 소자는 값비싼 SOI 웨이퍼를 사용하지 않고도 그 제조가 가능하므로, 제조 비용을 절감할 수 있으며, 또한, 수 직으로 적층된 소오스 영역(308)과 채널 영역(310) 및 드레인 영역(312)을 포함하는 수직형 트랜지스터를 형성함으로써 셀 사이즈를 감소시킬 수 있고, 게다가, 접합 누설 전류를 감소시켜 리프레쉬 특성을 향상시킬 수 있다.
아울러, 상기 드레인 영역(312)과 채널 영역(310)의 경계에 할로우 이온주입층(322)을 형성함으로써, 핫 캐리어의 발생을 증가시켜 반도체 소자의 쓰기(Write) 속도를 증가시킬 수 있다.
도 3에서 미설명된 도면부호 C는 콘택홀을, 320은 층간절연막을, 그리고, 324는 비트 라인을 각각 나타낸다.
도 4a 내지 도 4h는 본 발명의 실시예에 따른 FBC 구조를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 4a를 참조하면, P형의 반도체 기판(400) 내에 1차 N형 불순물 이온주입 공정을 수행하여 상기 P형의 반도체 기판(400) 표면 내에 N형의 제1이온주입층(402)을 형성한다. 상기 제1이온주입층(402)은 선택적 불순물 이온주입 공정을 통해 반도체 기판(400)의 표면 내에 라인 타입으로 형성한다.
도 4b를 참조하면, 상기 N형의 제1이온주입층(402)이 형성된 P형의 반도체 기판(400) 상에 실리콘층(404)을 형성한다. 상기 실리콘층(404)은 실리콘 에피 성장 공정을 통해 형성하며, 이때, 상기 실리콘층(404) 내에 P형 불순물이 도핑되도록 형성함이 바람직하다.
도 4c를 참조하면, 상기 P형의 불순물이 도핑된 실리콘층(404) 내에 2차 N형 불순물 이온주입 공정을 수행하여 상기 실리콘층(404) 표면 내에 N형의 제2이온주 입층(406)을 형성한다. 그 결과, P형의 반도체 기판(400) 상에 N형의 제1이온주입층(402)과 P형의 실리콘층(404) 및 N형의 제2이온주입층(406)이 차례로 적층된다.
도 4d를 참조하면, 상기 제2이온주입층을 포함한 실리콘층을 식각하여 반도체 기판(400) 상에 수직으로 적층되는 소오스 영역(408)과 채널 영역(410) 및 드레인 영역(412)을 형성한다. 즉, 상기 N형의 제1이온주입층은 소오스 영역(408)이 되고, 상기 P형의 실리콘층은 채널 영역(410)이 되며, 상기 N형의 제2이온주입층은 드레인 영역(412)이 된다.
여기서, 상기 소오스 영역(408)은 라인 타입으로 형성하고, 상기 채널 영역(410) 및 드레인 영역(412)은 원통 형상을 갖는 패턴 타입으로 형성한다. 이때, 상기 제2이온주입층을 포함한 실리콘층의 식각시 상기 제1이온주입층의 일부 두께를 함께 식각해서, 상기 소오스 영역(408)을 반도체 기판(400) 상에서는 라인 타입으로 이루어지고, 상기 채널 영역(410) 아래에서는 패턴 타입으로 이루어지도록 형성하는 것도 가능하다.
도 4e를 참조하면, 상기 수직으로 적층된 소오스 영역(408)과 채널 영역(410) 및 드레인 영역(412)을 포함한 반도체 기판(400) 상에 게이트 절연막(414)과 게이트 도전막(416)을 차례로 증착한다. 상기 게이트 절연막(414)은 산화막으로 형성하고, 상기 게이트 도전막(416)은 폴리실리콘막으로 형성한다. 그 다음, 상기 게이트 도전막(416)을 상기 게이트 절연막(414)이 노출되도록 에치백(Etch Back)하여 적층된 채널 영역(410)과 드레인 영역(412)의 양측벽에 게이트(418)를 형성한다.
여기서, 본 발명은 반도체 기판(400) 상에 수직으로 적층되도록 소오스 영역(408)과 채널 영역(410) 및 드레인 영역(412)을 형성한 다음, 그 양측에 게이트(418)를 형성해서 수직형 트랜지스터를 적용함으로써, FBC 구조를 갖는 반도체 소자를 제조할 수 있다.
또한, 상기 FBC 구조를 갖는 반도체 소자의 제조시 수직형 트랜지스터를 적용함으로써, 평판형 트랜지스터가 적용되는 종래의 경우보다 셀 사이즈를 감소시킬 수 있다.
게다가, 상기 FBC 구조를 갖는 반도체 소자의 제조시 가격이 높은 SOI 웨이퍼 대신 일반적인 실리콘 웨이퍼를 사용할 수 있으므로, 종래보다 제조 비용을 절감할 수 있다.
도 4f를 참조하면, 상기 게이트(418)를 포함한 반도체 기판(400) 상에 상기 게이트(418)를 덮도록 층간절연막(420)을 증착한다. 그리고 나서, 상기 드레인 영역(412)이 노출될 때까지 상기 층간절연막(420)과 게이트 절연막(414)을 식각하여 콘택홀(C)을 형성한다.
도 4g를 참조하면, 상기 콘택홀(C)이 형성된 반도체 기판(400)에 대해 할로우(Halo) 이온주입 공정을 수행하여 상기 드레인 영역(412)과 채널 영역(410)의 계면에 할로우 이온주입층(422)을 형성한다. 상기 할로우 이온주입층(422)은 핫 캐리어가 더 많이 발생될 수 있도록 하는 역할을 하며, 이에 따라, 본 발명에 따른 FBC 구조를 갖는 반도체 소자의 쓰기 속도를 증가시킬 수 있다.
즉, 상기 할로우 이온주입층(422)은 펀치-쓰루를 방지할 뿐 아니라, 드레인 영역(412)의 전계를 선택적으로 증가시키고, 소오스 영역(408)의 접합 누설 전류가 증가하는 것을 방지하는 역할을 하기 때문에, 본 발명에 따른 FBC 구조를 갖는 반도체 소자의 쓰기 속도를 효과적으로 증가시킬 수 있다.
도 4h를 참조하면, 상기 할로우 이온주입층(422)이 형성된 반도체 기판(400)의 결과물 상에 상기 콘택홀(C)을 매립하도록 비트 라인용 도전막을 증착한다. 그런 다음, 상기 비트 라인용 도전막을 식각해서 상기 드레인 영역(412)과 콘택되는 비트 라인(424)을 형성한다.
이후, 도시하지는 않았지만 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자를 완성한다.
전술한 바와 같이, 본 발명은 반도체 기판 상에 수직으로 적층되는 소오스 영역과 채널 영역 및 드레인 영역을 형성한 다음, 그 양측에 게이트를 형성해서 수직형 트랜지스터를 형성함으로써, 캐패시터 없이도 디램 셀 동작이 가능한 FBC 구조를 갖는 반도체 소자를 제조할 수 있다.
또한, 본 발명은 종래의 SOI 웨이퍼에 비해 비교적 값이 저렴한 일반적인 실리콘 웨이퍼를 사용하여 반도체 소자를 구현하기 때문에, 제조 비용을 절감할 수 있다.
게다가, 본 발명은 수직형 트랜지스터를 적용하여 FBC 구조를 갖는 반도체 소자를 제조하기 때문에, 평판형 트랜지스터를 적용하는 종래의 경우보다 셀 사이즈를 8F2 에서 4F2 까지 감소시킬 수 있으며, 따라서, 고집적 소자의 제조에 유리하 게 대응할 수 있다.
아울러, 본 발명은 접합 누설 전류를 감소시켜 리프레쉬 특성을 개선할 수 있으며, 이를 통해, 소자 특성 및 신뢰성을 향상시킬 수 있다.
부가하여, 본 발명은 소오스 영역을 라인 타입으로 형성하므로, 상기 소오스 영역과 콘택되는 비트 라인을 따로 형성할 필요가 없으며, 이에 따라, 반도체 소자의 레이 아웃 및 공정의 단순화를 이룰 수 있다.
또한, 본 발명은 원통 형상을 갖는 패턴 타입의 채널 영역과 드레인 영역의 양측벽에 게이트를 형성하기 때문에, 게이트 절연막의 면적이 종래보다 증가하여 캐패시턴스(Capacitance)를 증가시킬 수 있으므로 정공의 발생량을 증가시켜 리프레쉬 특성을 더욱 효과적으로 개선할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 FBC(Floating Body Cell) 구조를 갖는 반도체 소자의 제조시 수직형(Vertical Type) 트랜지스터를 적용함으로써, SOI(Silicon On Insulator) 웨이퍼 대신 일반적인 실리콘 웨이퍼를 사용할 수 있으며, 이를 통해, 반도체 소자의 제조 비용을 절감할 수 있다.
또한, 본 발명은 상기 FBC 구조를 갖는 반도체 소자의 제조시 기존의 평판 형(Planar Type) 대신 수직형 트랜지스터를 적용함으로써, 셀 사이즈를 감소시켜 고집적 소자의 제조에 유리하게 대응할 수 있다.
게다가, 본 발명은 상기 FBC 구조를 갖는 반도체 소자의 제조시 수직형 트랜지스터를 적용함으로써, 상기 고집적 소자의 제조시에도 게이트 길이를 그대로 유지할 수 있으며, 따라서, 리프레쉬(Refresh) 특성을 효과적으로 개선할 수 있다.

Claims (20)

  1. 반도체 기판;
    상기 반도체 기판 상에 수직으로 적층된 소오스 영역과 채널 영역 및 드레인 영역;
    상기 적층된 소오스 영역과 채널 영역 및 드레인 영역의 양측벽에 게이트 절연막의 개재 하에 형성된 게이트;
    상기 게이트가 형성된 반도체 기판 상에 상기 드레인 영역을 노출시키도록 형성된 층간절연막; 및
    상기 층간절연막 상에 상기 노출된 드레인 영역과 콘택되도록 형성된 비트 라인;
    을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 소오스 영역은 라인 타입으로 이루어지고, 상기 채널 영역 및 드레인 영역은 패턴 타입으로 이루어진 것을 특징으로 하는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 라인 타입의 소오스 영역은 선택적 불순물 이온주입을 통해 상기 반도체 기판의 표면 내에 형성된 것을 특징으로 하는 반도체 소자.
  4. 제 3 항에 있어서,
    상기 소오스 영역은 상기 채널 영역과의 경계 내에 패턴 타입으로 형성된 부분을 더 포함하는 것을 특징으로 하는 반도체 소자.
  5. 제 2 항에 있어서,
    상기 패턴 타입의 채널 영역 및 드레인 영역은 원통 형상으로 이루어진 것을 특징으로 하는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 소오스 영역 및 드레인 영역은 N형 불순물 이온주입층으로 이루어지고, 상기 채널 영역은 P형 불순물 이온주입층으로 이루어진 것을 특징으로 하는 반도체 소자.
  7. 제 1 항에 있어서,
    상기 드레인 영역과 상기 채널 영역의 계면에 형성된 할로우 이온주입층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  8. 삭제
  9. 반도체 기판의 표면 내에 라인 타입으로 제1이온주입층을 형성하는 단계;
    상기 제1이온주입층을 포함한 반도체 기판 상에 실리콘층을 형성하는 단계;
    상기 실리콘층의 표면 내에 제2이온주입층을 형성하는 단계;
    상기 제2이온주입층을 포함한 실리콘층을 식각하여 수직으로 적층된 소오스 영역과 채널 영역 및 드레인 영역을 형성하는 단계; 및
    상기 수직으로 적층된 소오스 영역과 채널 영역 및 드레인 영역의 양측벽에 게이트 절연막을 개재해서 게이트를 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 소오스 영역은 라인 타입으로 형성하고, 상기 채널 영역 및 드레인 영역은 패턴 타입으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 소오스 영역은 상기 제1이온주입층의 일부 두께를 함께 식각하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 10 항에 있어서,
    상기 패턴 타입의 채널 영역 및 드레인 영역은 원통 형상으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제 10 항에 있어서,
    상기 라인 타입의 소오스 영역은 선택적 불순물 이온주입을 통해 상기 반도체 기판의 표면 내에 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제 9 항에 있어서,
    상기 소오스 영역 및 드레인 영역은 N형 불순물 이온주입층으로 형성하고, 상기 채널 영역은 P형 불순물 이온주입층으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제 9 항에 있어서,
    상기 실리콘층은 실리콘 에피 성장 공정으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제 15 항에 있어서,
    상기 실리콘층은 P형 불순물이 도핑되도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제 9 항에 있어서,
    상기 게이트를 형성하는 단계는,
    상기 수직으로 적층된 소오스 영역과 채널 영역 및 드레인 영역을 포함한 반도체 기판 상에 게이트 절연막과 게이트 도전막을 차례로 형성하는 단계; 및
    상기 게이트 절연막이 노출되도록 상기 게이트 도전막을 에치백하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  18. 제 9 항에 있어서,
    상기 게이트를 형성하는 단계 후,
    상기 드레인 영역과 상기 채널 영역의 계면에 할로우 이온주입층을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  19. 제 9 항에 있어서,
    상기 게이트를 형성하는 단계 후,
    상기 게이트가 형성된 반도체 기판 상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 식각하여 드레인 영역을 노출시키는 단계; 및
    상기 층간절연막 상에 상기 노출된 드레인 영역과 콘택되는 비트 라인을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  20. 제 19 항에 있어서,
    상기 드레인 영역을 노출시키는 단계 후, 그리고, 상기 비트 라인을 형성하는 단계 전,
    상기 드레인 영역과 상기 채널 영역의 계면에 할로우 이온주입층을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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