KR20090000461A - 반도체 소자 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 기판 내에 형성된 절연층, 절연층 내부에 형성된 트렌치, 트렌치 내부에 형성된 실리콘막, 실리콘막 상부에 형성된 게이트 및 게이트 양측의 실리콘막에 형성된 정션을 포함하는 반도체 소자로 이루어진다.
격리막, 주변 영역, SOI, 이온주입, STI

Description

반도체 소자 및 그의 제조 방법{Semiconductor device and manufacturing method thereof}
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 2a 내지 도 2d는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 200 : 반도체 기판 100a, 200a : 절연층
102, 202 : 절연 마스크 패턴 104, 204 : 마스크 패턴
106, 206 : 실리콘막 106a, 206a : 정션
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 격리 특성을 향상시킨 웰을 형성하는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자는 데이터를 저장하는 다수의 메모리 셀 들이 형성되어 있는 셀 영역(cell region)과 다수의 트랜지스터들이 형성되어 있는 주변 영역(peri region)으로 구획될 수 있다.
특히, 주변 영역의 트랜지스터들은 셀 영역의 메모리 셀 들 보다 높은 전압이 인가되는데, 이에 따라 셀 영역의 웰(well) 보다 높은 격리(isolation) 특성을 가져야 한다. 이를 위해, 깊은 STI(shallow trench isolation) 및 넓은 웰(well) 구조를 필요로 한다. 하지만, 깊은 STI 및 넓은 웰에 의해 감광막 패턴을 형성하기가 어려워졌고, 이는 정확한 패터닝 공정을 어렵게 만드는 요인으로 작용될 수가 있다.
이를 해결하기 위해, SOI(Silicon on Insulator) 구조의 반도체 기판을 제조하게 되었다. SOI 기판은 반도체 기판, 절연막 및 실리콘막의 적층구조로 형성된 기판으로써, 소자의 격리 특성을 향상시킬 수 있는 기판이다. SOI 기판상에 형성된 트랜지스터는 소자 분리 특성이 향상되며, 래치업 프리(latch up free), 소스, 드레인 정션(junction)의 접합 용량이 작기 때문에 그 유용성이 주목받고 있다. 특히, 완전 공핍형 SOI 트랜지스터는 낮은 전력소비 및 고속 동작이 가능하며 저전압으로 구동이 가능하다.
하지만, 절연막 상에 형성된 실리콘막은 그레인 바운더리(grain boundary) 및 마이크로 트윈과 같은 미세 결함이 발생할 수 있어 메모리 셀과 같은 미세 패턴의 트랜지스터를 형성하기에 무리가 따를 수 있다.
본 발명은 반도체 기판의 주변 영역에 SOI(Silicon on Insulator) 구조를 형성함으로써 고전압이 인가되는 트랜지스터 간의 절연 특성을 향상시키고, 이웃하는 정션 간의 간격을 좁게 형성함으로써 집적도를 증가시킬 수 있다.
본 발명의 실시예에 따른 반도체 소자는, 반도체 기판 내에 형성된 절연층을 포함한다. 절연층 내부에 형성된 트렌치를 포함한다. 트렌치 내부에 형성된 실리콘막을 포함한다. 실리콘막 상부에 형성된 게이트를 포함한다. 게이트 양측의 상기 실리콘막에 형성된 정션을 포함하는 반도체 소자로 이루어진다.
절연층은 반도체 기판의 주변 영역에 형성되고, 반도체 기판, 절연층 및 실리콘막의 상부 표면이 평평하다.
본 발명의 다른 실시예에 따른 반도체 소자는, 반도체 기판 내에 형성된 절연층를 포함한다. 절연층 내부에 형성된 트렌치를 포함한다. 트렌치 내부에 형성된 웰을 포함한다. 웰 상부에 형성된 게이트를 포함한다. 게이트 양측의 웰에 형성된 정션을 포함하는 반도체 소자로 이루어진다. 이때, 웰은 이온주입된 실리콘막으로 형성된다.
본 발명의 실시예에 따른 반도체 소자의 제조 방법은, 반도체 기판 내에 절연층을 형성한다. 절연층에 트렌치를 형성한다. 트렌치 내에 실리콘막을 형성한다. 실리콘막 상부에 게이트를 형성한다. 게이트 양측의 실리콘막에 정션을 형성하는 단계를 포함하는 반도체 소자의 제조 방법으로 이루어진다.
절연층을 형성하는 단계는, 반도체 기판상에 주변 영역이 개방된 제1 마스크 패턴을 형성한다. 제1 마스크 패턴에 따라 노출된 반도체 기판에 이온주입 공정을 실시하여 절연층을 형성한다. 제1 마스크 패턴을 제거하고 열처리 공정을 실시하는 단계를 포함한다. 이때, 이온주입 공정은 산소이온을 불순물로 사용하여 실시한다.
트렌치를 형성하는 단계는, 반도체 기판상에 셀 영역 및 주변 영역의 소자 분리 영역이 개방된 제2 마스크 패턴을 형성한다. 제2 마스크 패턴에 따라 식각 공정을 실시하여 셀 영역 및 주변 영역에 트렌치를 형성한다. 제2 마스크 패턴을 제거하는 단계를 포함한다.
식각 공정 시, 주변 영역에 형성되는 트렌치의 깊이를 셀 영역에 형성되는 트렌치의 깊이보다 얕게 형성하고, 절연층은 반도체 기판의 주변 영역에 형성하며, 게이트 형성 시, 셀 영역에는 메모리 셀을 형성하는 단계를 포함한다.
본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은, 반도체 기판 내에 절연층을 형성한다. 절연층에 트렌치를 형성한다. 트렌치 내에 웰을 형성한다. 웰 상부에 게이트를 형성한다. 게이트 양측의 웰에 정션을 형성하는 단계를 포함하는 반도체 소자의 제조 방법으로 이루어진다.
웰 형성 단계는, 트렌치 내에 실리콘막을 형성하고, 실리콘막에 이온주입 공정을 실시하는 단계를 포함한다. 이때, 이온주입 공정은 P타입의 불순물을 주입한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 반도체 기판(100)의 주변 영역을 SOI(Silicon on Insulator)구조로 형성하기 위하여, 반도체 기판(100) 상에 주변 영역이 개방된 절연 마스크 패턴(102)을 형성한다. 절연 마스크 패턴(102)에 따라 절연 성분의 이온을 불순물로 사용하여 이온주입 공정을 실시한다. 예를 들면, 산소 이온을 주입할 수 있다. 노출된 반도체 기판(100)에 절연이온을 주입함으로써 반도체 기판(100) 내에 절연층(100a)이 형성된다. 이렇게 형성된 절연층(100a)을 베리드옥사이드(buried oxide; BOX)라 명할 수 있다.
또한, 도면에는 도시되지 않았지만 반도체 기판(100)의 셀 영역에는 N타입의 불순물을 주입하는 이온주입 공정을 실시하여 TNW(triple N Well)을 형성한다. 일반적으로, 반도체 기판(100)은 P타입이기 때문에, TNW 영역을 형성하고, 후속 P타입의 웰(sell) 영역을 형성한다.
도 1b를 참조하면, 절연 마스크 패턴(도 1a의 102)을 제거하고, 열처리 공정을 실시하여 이온주입 영역을 활성화 시킨다. 반도체 기판(100)의 주변 영역에 채 널(channel) 및 정션(junction) 영역을 형성하기 위한 공정으로 트랜지스터가 형성될 영역(104a)을 노출시키는 마스크 패턴(104)을 형성한다. 마스크 패턴(104)은 주변 영역의 절연층(100a) 내에 트랜지스터가 형성될 영역(104a)이 개방된 패턴을 가지며, 또한 셀 영역의 소자 분리영역(미도시)에도 개방된 패턴을 가진다. 이로써, 주변 영역의 트랜지스터가 형성될 영역에는 절연층(100a)이 노출되고, 셀 영역의 소자 분리 영역에는 반도체 기판(100)이 노출된다.
도 1c를 참조하면, 셀 영역 및 주변 영역에 개방 패턴을 갖는 게이트 마스크 패턴(104)에 따라 식각 공정을 실시한다. 식각 공정 시, 셀 영역의 반도체 기판(100)은 N타입의 TNW 영역이 식각되고, 주변 영역의 반도체 기판(100)은 절연층(100a)이 식각되며, 두 영역 간의 물질 차이에 의해 식각 속도에 차이가 발생한다. 특히, 실리콘에 대한 식각 선택비가 높은 식각 공정을 실시하면 주변 영역의 절연층(100a)이 셀 영역보다 식각 속도가 느려 얕은 깊이로 식각 된다. 주변 영역의 트렌치(105)를 얕은 깊이로 형성하는 이유는, 깊고 넓은 트렌치를 형성하면 후속 공정 시 이에 대한 단차가 발생할 수 있고, 이에 따라 패터닝 공정이 어려워 질 수 있기 때문에 이를 방지하기 위하여 얕고 좁은 트렌치(105)를 형성한다.
트렌치(105)를 형성한 후, 마스크 패턴(도 1b의 104)을 제거하고 주변 영역의 트렌치(105) 내에 실리콘(silicon; Si)막(106)을 형성한다. 실리콘막(106)을 형성하고 실리콘막(106) 사이의 절연층(100a)이 노출되도록 화학적 기계적 연마(chemical mechanical polishing; CMP) 공정을 실시하여 이웃하는 실리콘막(106)들을 격리시킨다.
절연층(100a)의 트렌치(105) 내부에 실리콘막(106)을 형성함으로써 반도체 기판(100)에 국부적으로 SOI 구조를 형성할 수 있다. 서로 격리된 실리콘막(106)을 포함하는 반도체 기판(100) 상에 P타입의 불순물을 주입하는 이온주입 공정을 실시하여 P형 웰(well)을 형성한다. P타입의 불순물로는 붕소(B)를 사용할 수 있다.
도 1d를 참조하면, 반도체 기판(100)의 SOI 구조상에 게이트(GT)를 형성한다. 각각의 게이트(GT)들은 게이트 절연막(108), 제1 도전막(109), 유전체막(110), 제2 도전막(111) 및 금속막(112)을 적층하여 형성할 수 있다. 이때, 유전체막(110)의 일부에 콘택 홀을 형성하여 제1 도전막(109) 및 제2 도전막(111)이 서로 접할 수 있도록 한다. 이때, 셀 영역에는 메모리 셀이 형성된다.
게이트(GT) 패턴이 형성된 반도체 기판(100)에 N타입의 불순물을 사용한 이온주입 공정을 실시하여 정션(106a)을 형성한다. 정션(106a)은 게이트(GT)의 양단에 노출된 실리콘막(106)에 형성되고, 각각의 실리콘막(106)에 형성된 정션(106a)은 절연층(100a)에 의해 서로 격리된다. 또한, 트랜지스터(TR) 패턴 하부의 실리콘막(106)은 채널 영역이 된다.
이로 인하여, 각각의 트랜지스터들(TR)은 절연층(106)으로 둘러싸여 서로 격리된 실리콘막(106) 내에 형성되어 정션(106a) 간 커패시턴스(capacitance)의 발생을 억제시킬 수 있다. 또한, 채널이 형성되는 실리콘막(106) 및 정션(106a) 영역이 절연층(100a)에 의해 둘러싸여 있기 때문에 고전압 트랜지스터에서의 누설전류를 최소화할 수 있다.
도 2a 내지 도 2d는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법 을 설명하기 위한 단면도이다.
도 2a를 참조하면, 반도체 기판(200)의 주변 영역을 SOI(Silicon on Insulator)구조로 형성하기 위하여, 반도체 기판(200) 상에 주변 영역이 개방된 절연 마스크 패턴(202)을 형성한다. 절연 마스크 패턴(202)에 따라 절연 성분의 이온을 불순물로 사용하여 이온주입 공정을 실시한다. 예를 들면, 산소 이온을 주입할 수 있다. 노출된 반도체 기판(200)에 절연이온을 주입함으로써 반도체 기판(200) 내에 절연층(200a)이 형성된다. 이렇게 형성된 절연층(200a)을 베리드옥사이드(buried oxide; BOX)라 명할 수 있다.
또한, 도면에는 도시되지 않았지만 반도체 기판(200)의 셀 영역에는 N타입의 불순물을 주입하는 이온주입 공정을 실시하여 TNW(triple N Well)을 형성한다. 일반적으로, 반도체 기판(200)은 P타입이기 때문에, TNW 영역을 형성하고, 후속 P타입의 웰(sell) 영역을 형성한다.
도 2b를 참조하면, 절연 마스크 패턴(도 2a의 202)을 제거하고, 반도체 기판(200)의 주변 영역에 웰(well)을 형성하기 위한 공정으로 마스크 패턴(204)을 형성한다. 마스크 패턴(204)은 주변 영역의 절연층(200a) 내에 웰이 형성될 영역을 개방하는 패턴을 가지며, 또한 셀 영역에서는 소자 분리영역(미도시)이 개방된다.
도 2c를 참조하면, 셀 영역 및 주변 영역에 개방 패턴을 갖는 마스크 패턴(204)에 따라 식각 공정을 실시한다. 식각 공정 시, 셀 영역의 반도체 기판(200)은 N타입의 TNW 영역이 식각되며, 주변 영역의 반도체 기판(200)은 절연층(200a)이 시각 되므로 두 영역 간의 물질 차이에 의해 식각 속도에 차이가 발생한다. 특히, 실리콘에 대한 식각 선택비가 높은 식각 공정을 실시하면 주변 영역의 절연층(200a)이 셀 영역보다 식각 속도가 느려 얕은 깊이로 식각 된다. 주변 영역의 트렌치(205)를 얕은 깊이로 형성하는 이유는, 깊고 넓은 트렌치를 형성하면 후속 공정 시 이에 대한 단차가 발생할 수 있고, 이에 따라 패터닝 공정이 어려워질 수 있기 때문에 이를 방지하기 위하여 얕고 좁은 트렌치(205)를 형성한다.
또는, 게이트 마스크 패턴(204)은 주변 영역에만 개방 패턴을 형성할 수 있다. 셀 영역의 소자 분리용 트렌치(미도시)를 형성한 후, 반도체 기판(200) 상에 주변 영역에서 웰 영역을 노출시키는 개방 패턴을 갖는 마스크 패턴(204)을 형성한다. 게이트 마스크 패턴(204)에 따라 식각 공정을 실시하여 절연층(200a)의 일부에 트렌치(205)를 형성한다. 즉, 웰이 형성될 영역에 트렌치(205)를 형성한다.
트렌치(205)를 형성한 후, 마스크 패턴(도 2c의 204)을 제거하고 주변 영역의 트렌치(205) 내에 실리콘(silicon; Si)막(206)을 형성한다. 실리콘막(206)을 형성하고 실리콘막(206) 사이의 절연층(200a)이 노출되도록 화학적 기계적 연마(chemical mechanical polishing; CMP) 공정을 실시하여 이웃하는 실리콘막(206)들을 격리시킨다.
절연층(200a)의 트렌치(205) 내부에 실리콘막(206)을 형성함으로써 반도체 기판(100)에 국부적으로 SOI 구조를 형성할 수 있다. 서로 격리된 실리콘막(206)을 포함하는 반도체 기판(200) 상에 P타입의 불순물을 주입하는 이온주입 공정을 실시하여 P형 웰(well)을 형성한다. P타입의 불순물로는 붕소(B)를 사용할 수 있다. 이때, NMOS 트랜지스터 영역에는 P형 웰을 형성하고, PMOS 트랜지스터 영역에는 N형 웰을 형성한다.
도 2d를 참조하면, 반도체 기판(200)의 SOI 구조상에 게이트(GT) 패턴을 형성한다. 각각의 게이트(GT)들은 게이트 절연막(208), 제1 도전막(209), 유전체막(210), 제2 도전막(211) 및 금속막(212)을 적층하여 형성할 수 있다. 이때, 유전체막(210)의 일부에 콘택 홀을 형성하여 제1 도전막(209) 및 제2 도전막(211)이 서로 접할 수 있도록 한다. 이때, 셀 영역에는 메모리 셀이 형성된다.
게이트(GT) 패턴이 형성된 반도체 기판(200)에 이온주입될 영역이 개방된 마스크 패턴(미도시)을 형성한다. 마스크 패턴(미도시)에 따라 N타입의 불순물을 사용한 이온주입 공정을 실시하여 정션(206a)을 형성한다. 정션(206a)은 게이트(GT)의 양단에 노출된 실리콘막(206) 일부에 형성되고, 각각의 실리콘막(206)에 형성된 정션(206a)은 절연층(200a)에 의해 서로 격리된다. 또한, 트랜지스터(TR) 패턴 하부의 실리콘막(206)에서 채널 영역이 형성된다.
한편, 도면에서는 격리된 실리콘막(206) 각각에 게이트가 하나씩 형성되었지만, 하나의 실리콘막(206) 내에 다수개의 게이트들을 형성할 수도 있다.
이로 인하여, 각각의 트랜지스터들(TR)은 전자의 이동이 어려운 절연층(206)으로 둘러싸여 서로 격리된 실리콘막(206) 내에 형성되기 때문에 정션(206a) 간 커패시턴스(capacitance)의 발생을 억제시킬 수 있다.
상기 기술한 발명에 따라 주변 영역의 소자 분리를 위한 깊고 넓은 STI 공정 대신 절연층을 형성하여 얕고 좁은 활성영역을 형성함으로 후속 패터닝 공정 시 단차 발생에 의한 패턴 불량을 줄일 수 있으며, 이웃하는 정션과의 간격을 좁힐 수 있으므로 집적도의 증가에도 용이하게 적용할 수 있다. 또한, 고전압 인가 시 활성영역이 절연층에 의해 둘러싸여 있으므로 누설전류의 발생을 줄일 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 주변 영역의 소자 분리를 위한 깊고 넓은 STI 공정 대신 절연층을 형성하여 소자 분리를 시키므로 후속 패터닝 공정 시 단차 발생에 의한 패턴 불량을 줄일 수 있으며, 이웃하는 정션과의 간격을 좁힐 수 있으므로 집적도를 향상시킬 수 있다. 또한, 채널영역을 포함한 활성영역이 절연층으로 둘러싸여 있으므로 누설 전류의 발생을 감소시킬 수 있다.

Claims (15)

  1. 반도체 기판 내에 형성된 절연층;
    상기 절연층 내부에 형성된 트렌치;
    상기 트렌치 내부에 형성된 실리콘막;
    상기 실리콘막 상부에 형성된 게이트; 및
    상기 게이트 양측의 상기 실리콘막에 형성된 정션을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 절연층은 상기 반도체 기판의 주변 영역에 형성된 반도체 소자.
  3. 제 1 항에 있어서,
    상기 반도체 기판, 상기 절연층 및 상기 실리콘막의 상부 표면이 평평한 반도체 소자.
  4. 반도체 기판 내에 형성된 절연층;
    상기 절연층 내부에 형성된 트렌치;
    상기 트렌치 내부에 형성된 웰;
    상기 웰 상부에 형성된 게이트; 및
    상기 게이트 양측의 상기 웰에 형성된 정션을 포함하는 반도체 소자.
  5. 제 4 항에 있어서,
    상기 웰은 이온주입된 실리콘막으로 형성된 반도체 소자.
  6. 반도체 기판 내에 절연층을 형성하는 단계;
    상기 절연층에 트렌치를 형성하는 단계;
    상기 트렌치 내에 실리콘막을 형성하는 단계;
    상기 실리콘막 상부에 게이트를 형성하는 단계; 및
    상기 게이트 양측의 상기 실리콘막에 정션을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  7. 제 1 항에 있어서, 상기 절연층을 형성하는 단계는,
    상기 반도체 기판상에 주변 영역이 개방된 제1 마스크 패턴을 형성하는 단계;
    상기 제1 마스크 패턴에 따라 노출된 상기 반도체 기판에 이온주입 공정을 실시하여 절연층을 형성하는 단계;
    상기 제1 마스크 패턴을 제거하는 단계; 및
    열처리 공정을 실시하는 단계를 포함하는 반도체 소자의 제조 방법.
  8. 제 7 항에 있어서,
    상기 이온주입 공정은 산소이온을 불순물로 사용하여 실시하는 반도체 소자의 제조 방법.
  9. 제 6 항에 있어서, 상기 트렌치를 형성하는 단계는,
    상기 반도체 기판상에 셀 영역 및 주변 영역의 소자 분리 영역이 개방된 제2 마스크 패턴을 형성하는 단계;
    상기 제2 마스크 패턴에 따라 식각 공정을 실시하여 상기 셀 영역 및 상기 주변 영역에 트렌치를 형성하는 단계; 및
    상기 제2 마스크 패턴을 제거하는 단계를 포함하는 반도체 소자의 제조 방법.
  10. 제 9 항에 있어서,
    상기 식각 공정 시, 상기 주변 영역에 형성되는 트렌치의 깊이를 상기 셀 영역에 형성되는 트렌치의 깊이보다 얕게 형성하는 반도체 소자의 제조 방법.
  11. 제 6 항에 있어서,
    상기 절연층은 상기 반도체 기판의 주변 영역에 형성하는 반도체 소자의 제조 방법.
  12. 제 6 항에 있어서,
    상기 게이트 형성 시, 셀 영역에는 메모리 셀을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  13. 반도체 기판 내에 절연층을 형성하는 단계;
    상기 절연층에 트렌치를 형성하는 단계;
    상기 트렌치 내에 웰을 형성하는 단계;
    상기 웰 상부에 게이트를 형성하는 단계; 및
    상기 게이트 양측의 상기 웰에 정션을 형성하는 단계를 포함하는 반도체 소 자의 제조 방법.
  14. 제 13 항에 있어서, 상기 웰 형성 단계는,
    상기 트렌치 내에 실리콘막을 형성하는 단계; 및
    상기 실리콘막에 이온주입 공정을 실시하는 단계를 포함하는 반도체 소자의 제조 방법.
  15. 제 14 항에 있어서,
    상기 이온주입 공정은 P타입의 불순물을 주입하는 반도체 소자의 제조 방법.
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