CN114284210A - 半导体器件、制作方法、三维存储器及存储系统 - Google Patents

Abstract

本发明提供了一种半导体器件、制作方法、三维存储器及存储系统，半导体器件的制作方法，包括：提供半导体层，半导体层包括有源区以及将有源区隔开的隔离区；在有源区中形成第一掺杂区；在有源区远离半导体层的一侧形成栅极，并在有源区中形成源极和漏极；其中，第一掺杂区靠近有源区与隔离区在第二方向上的交界处，且第一掺杂区在栅极的投影至少部分位于栅极内，源极和漏极的掺杂类型与第一掺杂区的掺杂类型相同且掺杂浓度不同。通过在有源区和隔离区的交界处形成掺杂类型相同且掺杂浓度不同的第一掺杂区，使沟道边缘浓度增加，抑制了边缘沟道的提前开启，能有效地改善半导体器件的Id‑Vg曲线的双驼峰现象，以提高半导体器件的性能。

Description

半导体器件、制作方法、三维存储器及存储系统

技术领域

本发明涉及半导体技术领域，具体涉及一种半导体器件、制作方法、三维存储器及存储系统。

背景技术

浅沟槽隔离结构(STI，shallow trench isolation)是半导体器件中的重要部件，浅沟槽隔离结构可以对相邻的器件比如PMOS器件或NMOS器件起横向隔离的作用。在包括浅沟槽隔离的MOS器件中，在MOS器件W(宽度)方向上，沟道两侧的栅极覆盖了部分绝缘隔离层，在对栅极施加电压(Vgate)的情况下，由于栅极边缘的电场终止于沟道侧边，使沟道边缘靠近浅沟槽隔离结构的区域的电场增加，这个电场使边缘位置的耗尽层更深，并使沟道边缘位置的表面势增加，使边缘位置能更早反型，因此，沟道边缘位置的阈值电压(Vth)比沟道中间位置低，导致沟道边缘和沟道中间不同时开启，使Id-Vg曲线出现了双驼峰(Id-Vgcurve double hump)现象。而且随着集成电路工艺技术的发展，器件尺寸越缩越小，沟道效应带来的影响越来越显著，需要通过合理的工艺来解决这个问题。

发明内容

本发明实施例提供一种半导体器件、制作方法、三维存储器及存储系统，能有效地改善半导体器件的Id-Vg曲线的双驼峰现象，以提高半导体器件的性能。

为了至少部分解决上述问题，本发明实施例提供了一种半导体器件的制作方法，包括：提供半导体层，半导体层包括有源区以及将有源区隔开的隔离区；在有源区中形成第一掺杂区；在有源区远离半导体层的一侧形成栅极，并在有源区中形成源极和漏极，源极和漏极分别位于栅极于第一方向的两外侧；其中，栅极沿第一方向延伸，第一掺杂区靠近有源区与隔离区在第二方向上的交界处，且第一掺杂区在栅极的投影至少部分位于栅极内，源极和漏极的掺杂类型与第一掺杂区的掺杂类型相同且掺杂浓度不同。

其中，在有源区中形成第一掺杂区，具体包括：

在半导体层上形成氧化层；

在有源区上形成图案化的光刻胶层；

对有源区和隔离区进行离子注入，以在交界处形成第一掺杂区。

其中，在对有源区和隔离区进行离子注入之后，还包括：

依据光刻胶层在隔离区形成隔离沟槽，隔离沟槽用于将有源区隔开。

其中，在有源区中形成第一掺杂区，具体包括：

在半导体层上形成氧化层；

在隔离区形成多个隔离结构，隔离结构用于将有源区隔开；

在有源区上形成图案化的光刻胶层；

对隔离结构和有源区进行离子注入，以在交界处形成第一掺杂区。

其中，光刻胶层在第二方向上与有源区形成有间隔区域，间隔区域在第二方向上的宽度不大于10nm。

其中，第离子注入的方向与沿垂直于半导体层的纵向的夹角不大于15°。

其中，第一掺杂区的掺杂类型包括N型或P型。

为了至少部分解决上述问题，本发明实施例还提供了一种半导体器件，包括：半导体层，半导体层包括有源区以及将有源区隔开的隔离区；位于有源区远离半导体层的一侧的栅极，以及位于有源区中的源极和漏极，源极和漏极分别位于栅极于第一方向两外侧，栅极沿第一方向延伸；位于隔离区的隔离结构，隔离结构用于将有源区隔开；位于有源区中的第一掺杂区，第一掺杂区靠近有源区与隔离区在第二方向上的交界处，且第一掺杂区在栅极的投影至少部分位于栅极内，第一掺杂区的掺杂类型与源极和漏极的掺杂类型相同且掺杂浓度不同。

为了至少部分解决上述问题，本发明实施例还提供了一种三维存储器，包括阵列存储结构和外围电路，其中，外围电路包括如上述任一项的半导体器件。

为了至少部分解决上述问题，本发明实施例还提供了一种存储系统，包括控制器和三维存储器，控制器耦合至三维存储器并用于控制三维存储器存储数据，三维存储器包括如上述任一项的半导体器件。

本发明实施例提供了一种半导体器件、制作方法、三维存储器及存储系统，半导体器件的制作方法，包括：提供半导体层，半导体层包括有源区以及将有源区隔开的隔离区；在有源区中形成第一掺杂区；在有源区远离半导体层的一侧形成栅极，并在有源区中形成源极和漏极，源极和漏极分别位于栅极于第一方向的两外侧；其中，栅极沿第一方向延伸，第一掺杂区靠近有源区与隔离区在第二方向上的交界处，且第一掺杂区在栅极的投影至少部分位于栅极内，源极和漏极的掺杂类型与第一掺杂区的掺杂类型相同且掺杂浓度不同。通过在有源区和隔离区的交界处形成掺杂类型相同且掺杂浓度不同的第一掺杂区，使沟道边缘浓度增加，抑制了边缘沟道的提前开启，能有效地改善半导体器件的Id-Vg曲线的双驼峰现象，以提高半导体器件的性能。

附图说明

下面结合附图，通过对本发明的具体实施方式详细描述，将使本发明的技术方案及其它有益效果显而易见。

图1为本发明一些实施例提供的半导体器件的制作方法流程图。

图2为本发明一些实施例中提供半导体层的结构示意图。

图3为本发明一些实施例中形成氧化层的结构示意图。

图4为本发明一些实施例中形成光刻胶层的结构示意图。

图5为本发明一些实施例中形成第一掺杂区的结构示意图。

图6为本发明一些实施例中形成隔离沟槽的结构示意图。

图7为本发明一些实施例中形成半导体器件的结构示意图。

图8为图7中半导体器件在C1-C1处的剖面结构示意图。

图9为通过本发明一些实施例的方法获取的Id-Vg曲线图。

图10为本发明一些实施例提供的半导体器件的制作方法流程图。

图11为本发明一些实施例中形成氧化层和隔离结构的结构示意图。

图12为本发明一些实施例中形成光刻胶层的结构示意图。

图13为本发明一些实施例中形成第一掺杂区的结构示意图。

图14为本发明一些实施例中形成半导体器件的结构示意图。

图15为图14中半导体器件在C2-C2处的剖面结构示意图。

图16为通过一些实施例的半导体器件获取的Id-Vg曲线图。

图17为通过图7中的半导体器件获取的Id-Vg曲线图。

图18为本发明一些实施例中存储系统的示意框图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的本发明实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

应当理解，虽然这里可使用术语第一、第二等描述各种组件，但这些组件不应受限于这些术语。这些术语用于使一个组件区别于另一个组件。例如，第一组件可以称为第二组件，类似地，第二组件可以称为第一组件，而不背离本发明的范围。

应当理解，当称一个组件在另一个组件“上”、“连接”另一个组件时，它可以直接在另一个组件上或者连接另一个组件，或者还可以存在插入的组件。其他的用于描述组件之间关系的词语应当以类似的方式解释。

如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层具有顶侧和底侧，其中层的底侧相对靠近衬底，而顶侧相对远离衬底。层可以在整个下层或上层结构上延伸，或者可以具有小于下层或上层结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶面和底面之间或在顶面和底面处的任何一组水平平面之间。层可以水平、垂直和/或沿着锥形表面延伸。衬底可以是层，其中可以包括一层或多层，和/或可以在其上、上方和/或其下具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导电层和触点层(其中形成有触点、互连线以及一个或多个电介质层。

如本文所使用的，术语“半导体器件”是指一种在横向定向的衬底上具有垂直定向的阵列结构的半导体器件，使得阵列结构相对于衬底在垂直方向上延伸；“垂直”是指垂直于衬底的方向。

需要说明的是，本发明实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更复杂。

请参阅图1，为本发明一些实施例提供的半导体器件100的制作方法的流程示意图，具体流程对照图2至图8的结构图，可以包括如下：

S101步骤：提供半导体层110，半导体层110包括有源区120以及将有源区120隔开的隔离区A1。其中，有源区120位于器件区A1中。

图2显示S101步骤形成的结构，包括：半导体层110，隔离区A1和器件区A2。其中，于图2所示的器件区A2中形成有源区120。

具体地，半导体层110可以为任意半导体材料的膜层，比如衬底，衬底作为形成半导体器件100的基础，衬底为半导体材料，可以是硅(Si)、锗(Ge)或硅锗(GeSi)、碳化硅(SiC)等，也可以是其它材料，衬底上可以形成一个或多个有源器件或无源器件。其中，器件区A2用于形成功能器件，比如PMOS器件或NMOS器件等，而PMOS器件或NMOS器件需要在有源区120中制作，因此，在形成PMOS器件或NMOS器件之前，需要先形成有源区120，一般可以通过一次或多次的离子注入形成如图2所示的有源区120。

S102步骤：在有源区120中形成第一掺杂区150。

其中，S102步骤：在有源区120中形成第一掺杂区150，具体包括：

S104步骤：在半导体层110上形成氧化层130；

S105步骤：在有源区120上形成图案化的光刻胶层140；

S106步骤：对有源区120和隔离区A1进行离子注入，以在交界处形成第一掺杂区150。

具体地，在一些实施例中，在执行S101步骤提供半导体层110之后，继续执行S104步骤在半导体层110上形成如图3所示的氧化层130，一般情况下，半导体层110的材料是硅，硅的天然氧化物是二氧化硅，在较高温度下暴露在一个含有氧化剂的环境当中时，在所有与氧化剂有接触的硅表面都会逐渐形成一层薄薄的氧化物，可以通过热氧化反应(ThermalOxidation)在半导体层110上形成氧化层130，氧化层130可以作为半导体层110的保护层，而且在工艺过程中，热氧化反应形成的氧化层130还可以用作注入、扩散和刻蚀的掩膜。随后，执行S105步骤，可以通过光刻工艺，比如涂布光刻胶、曝光、显影和烘烤等在有源区120上形成如图4所示的图案化的光刻胶层140，光刻胶层140的位置和图案与有源区120的位置和图案相对应的光刻胶层140，即可以利用光刻胶层140作为后续工艺，比如刻蚀工艺、离子注入等的掩膜，从而实现刻蚀去除没有被光刻胶所覆盖的区域，或者从而实现仅在没有被光刻胶所覆盖的区域进行离子注入，而保护被光刻胶层140所覆盖的下方膜层。最后，执行S106步骤，对有源区120和隔离区A1进行离子注入，由于有源区120被光刻胶层140所覆盖，在有源区120中形成如图5所示的第一掺杂区150。此外，需要说明的是，第一方向为与Y方向平行的方向(即与XZ平面垂直的方向)，下文与此相同，不再赘述。

其中，光刻胶层140在第二方向(X方向)上与有源区120形成有间隔区域，间隔区域在第二方向(X方向)上的宽度L1不大于10nm。

具体地，由上文可知，可以通过光刻工艺在有源区120上形成与有源区120的位置和图案相对应的光刻胶层140，此时，可以在不增加工艺复杂性的基础上，仅增加一个掩膜版(mask，又称之为光罩)，掩膜版上的图案与有源区120相对应，从而使得可以通过光刻工艺在有源区120上形成与有源区120的位置和图案相对应的光刻胶层140。由于该掩膜版仅用于形成作为离子注入形成第一掺杂区150掩膜的光刻胶层140，为了进一步地保证离子注入能在有源区120中，靠近有源区120与隔离区A1在第二方向(X方向)上的交界处形成第一掺杂区150，且第一掺杂区150在栅极170的投影至少部分位于栅极170内。优选地，可以将光刻胶层140在第二方向(X方向)上与有源区120形成有一定的间隔区域(如图4所示的A3区域)，即光刻胶层140并不完全覆盖有源区120，留出一个在第二方向(X方向)上的间隔区域，从而使得离子注入能更好地在交界处形成第一掺杂区150。进一步优选地，间隔区域在第二方向(X方向)上的宽度L1不大于10nm。

其中，在对有源区120和隔离区A1进行离子注入之后，还包括：

依据光刻胶层140在隔离区A1形成隔离沟槽160，隔离沟槽160用于将有源区120隔开。

具体地，由上文可知，可以通过增加一个掩膜版，从而形成作为离子注入形成第一掺杂区150掩膜的光刻胶层140，且隔离区A1用于将有源区120隔开，在隔离区A1会形成一个或多个隔离沟槽160。由于光刻胶层140与有源区120相对应，可以不增加一个掩膜版，而是直接采用后续形成隔离沟槽160的掩膜版，利用形成隔离沟槽160的掩膜版在有源区120上形成光刻胶层140，然后，将光刻胶层140作为离子注入的掩膜，通过对有源区120和隔离区A1进行离子注入，在有源区120中，靠近有源区120与隔离区A1在第二方向(X方向)上的交界处形成第一掺杂区150，且第一掺杂区150在栅极170的投影至少部分位于栅极170内，最后，依据光刻胶层140在隔离区A1形成如图6所示的隔离沟槽160。此时，由于可以直接利用后续形成隔离沟槽160的掩膜版，进一步地简化了工艺流程。

另外，为了保护光刻胶层140下方不需要被刻蚀或被离子注入的膜层不被损伤，可以在光刻胶层140与氧化层130之间形成一层硬质掩膜层(未在图中标序)，硬掩模(HardMask)是一种通过化学气相沉积(Chemical Vapor Deposition，CVD)生成的无机薄膜材料，其主要成分通常有氮化钛(TiN)、氮化硅(SiN)和氧化硅(SiO2)等，主要运用于光刻工艺中，通过将光刻胶层140的图案转移到硬质掩膜层，再通过硬质掩膜层将图案刻蚀转移到待刻蚀膜层上，从而形成隔离沟槽160。此外，可以通过一次或多次等离子体干法去胶和/或湿法刻蚀去除光刻胶层140和硬质掩膜层。

其中，离子注入的方向与沿垂直于半导体层110的纵向的夹角不大于15°。

具体地，由于可以直接利用后续形成隔离沟槽160的掩膜版，即有源区120完全被光刻胶所覆盖，考虑到完全垂直的离子注入可能导致部分离子不能达到交界处，从而影响第一掺杂区150的深度和浓度，为了保证在有源区120中，靠近有源区120与隔离区A1在第二方向(X方向)上的交界处形成第一掺杂区150，且第一掺杂区150在栅极170的投影至少部分位于栅极170内。优选地，采用倾斜角度的离子注入的方案，比如，离子注入的方向与沿垂直于半导体层110的纵向的夹角不大于15°。

其中，第一掺杂区150的掺杂类型包括N型或P型。

具体地，最后形成的第一掺杂区150的掺杂类型可以是N型或P型，P型材料可以为任何在半导体层110中形成载流子为空穴的材料，通常情况下P型材料为硼(B)，而N型材料可以为任何在半导体层110中形成载流子为电子的材料，通常情况下N型材料为磷(P)。通过采用包括P型或N型材料的掺杂剂进行离子注入，以形成P型或N型第一掺杂区150。

S103步骤：在有源区120远离半导体层110的一侧形成栅极170，并在有源区120中形成源极180和漏极190，源极180和漏极190分别位于栅极170于第一方向(Y方向)的两外侧；其中，栅极170沿第一方向(Y方向)延伸，第一掺杂区150位于有源区120与隔离区A1在第二方向(X方向)上的交界处，且第一掺杂区150在栅极170的投影至少部分位于栅极170内，源极180和漏极190的掺杂类型与第一掺杂区150的掺杂类型相同且掺杂浓度不同。

具体地，图6显示在一些实施例中执行S102步骤之后形成结构，包括：半导体层110、有源区120、氧化层130、第一掺杂区150和隔离沟槽160，一般情况下，会在隔离沟槽160里面填充绝缘材料，用于对相邻器件的横向隔离。随后，执行S103步骤，图7为在一些实施例中的S103步骤形成的结构，包括：半导体层110、有源区120、氧化层130、第一掺杂区150、隔离结构161和栅极170。图8为图7沿C1-C1的剖视图，显示S103步骤形成的结构，包括：半导体层110、有源区120、栅极170以及位于栅极170两侧的源极180和漏极190。此外，需要说明的是，第二方向为与X方向平行的方向，下文与此相同，不再赘述。

具体地，隔离沟槽160又称之为浅沟槽隔离，是半导体器件100中的重要部件，可以对相邻的器件比如PMOS器件或NMOS器件起横向隔离的作用。在包括浅沟槽隔离的MOS器件中，在MOS器件W(宽度)方向上，沟道两侧的栅极170覆盖了部分绝缘隔离层，在对栅极170施加电压(Vgate)的情况下，由于栅极170边缘的电场终止于沟道侧边，使沟道边缘靠近浅沟槽隔离结构161的区域的电场增加，这个电场使边缘位置的耗尽层更深，并使沟道边缘位置的表面势增加，使边缘位置能更早反型，因此，沟道边缘位置(即在有源区120中与隔离区A1的交界处)的阈值电压(Vth)比沟道中间位置(即栅极170正下方的有源区120中)低，导致沟道边缘和沟道中间不同时开启，使Id-Vg曲线出现了双驼峰(Id-Vg curvedouble hump)现象。

如图9所示，为半导体器件100的Id-Vg曲线图，其中，横坐标为对栅极170施加的电压(单位为V)，纵坐标为漏极190的输出电流(单位为A)，如图12所示，存在有多条不同的曲线，而不同的曲线代表不同的Vbs，其中，最左侧的两条曲线依栅极电压变化有明显的双驼峰的形状，即Id-Vg曲线出现双驼峰现象，而右侧的其它曲线依栅极电压变化没有明显的双驼峰的形状，为正常的Id-Vg曲线。

基于此，本发明一些实施例在有源区120中，靠近有源区120与隔离区A1在第二方向(X方向)上的交界处形成第一掺杂区150，且第一掺杂区150在栅极170的投影至少部分位于栅极170内，利用离子注入的横向分布，使沟道边缘浓度增加，抑制了边缘沟道的提前开启，改善了MOS器件的窄沟道效应，通过控制离子注入的能量和剂量，可以完全消除半导体器件100的Id-Vg曲线的双驼峰现象，以提高半导体器件100的性能。

请参阅图10，为本发明一些实施例提供的半导体器件200的制作方法的流程示意图，一些实施例的S101步骤和S103步骤与上述的一些实施例中半导体器件100的制作方法的步骤基本一致，只是S102步骤不同，具体流程对照图11至图15的结构图，可以包括如下：

其中，S102步骤：在有源区120中形成第一掺杂区150，具体包括：

S107步骤：在半导体层210上形成氧化层230；

S108步骤：在隔离区A1形成多个隔离结构240，隔离结构240用于将有源区220隔开；

S109步骤：在有源区220上形成图案化的光刻胶层250；

S110步骤：对隔离结构240和有源区220进行离子注入，依据光刻胶层250以在交界处形成第一掺杂区260。

在一些实施例中，首先，可以通过热氧化反应在半导体层210上形成如图11氧化层230，形成氧化层230的过程与上文类似，具体不再赘述。

随后，可以在隔离区A1形成多个隔离结构240，隔离结构240用于将有源区220隔开，而形成隔离结构240的过程可以包括：形成隔离沟槽，隔离沟槽又称之为浅沟槽隔离(STI，shallow trench isolation)，对NMOS器件和PMOS器件起横向隔离的作用；然后，在隔离沟槽中填充绝缘材料，以形成隔离结构240。为了保证完全将隔离结构240填实，一般情况下，在隔离沟槽中填充绝缘材料时，也会在半导体层210上方形成一层绝缘材料，即隔离结构240的顶表面会高于半导体层210的表面，然后，可以通过化学机械研磨(CMP)以形成如图11所示的隔离结构240。

此时，由于已经在隔离沟槽的基础上形成了隔离结构240，不能直接利用形成隔离沟槽的掩膜版来进行后续的离子注入步骤，需要增加一个掩膜版，从而使得可以通过光刻工艺在有源区220上形成如图12所示的与有源区220的位置和图案相对应的光刻胶层250。最后，对有源区220和隔离区A1进行离子注入，由于有源区220被光刻胶层250所覆盖，使得在有源区220中，靠近有源区220与隔离区A1在第二方向(X方向)上的交界处形成如图9第一掺杂区260。

此外，需要说明的是，由于留在隔离结构240中的离子不能被激活，不会对器件产生影响，在图13中的第一掺杂区260未将留在隔离结构240中的离子的区域示出。

另外，为了保护光刻胶层250下方不需要被离子注入的膜层不被损伤，可以在光刻胶层250与氧化层230之间形成一层硬质掩膜层(未在图中标序)。此外，可以通过一次或多次等离子体干法去胶和/或湿法刻蚀去除光刻胶层250和硬质掩膜层。

可以理解的是，由于该掩膜版仅用于形成作为离子注入形成第一掺杂区260掩膜的光刻胶层250，为了保证离子注入能在在有源区220中，靠近有源区220与隔离区A1在第二方向(X方向)上的交界处形成第一掺杂区260，且第一掺杂区260在栅极270的投影至少部分位于栅极270内。优选地，可以将光刻胶层250在第二方向上与有源区220形成有一定的间隔区域(如图8所示的A3区域)，进一步优选地，间隔区域在第二方向上的宽度L1不大于10nm。为了保证在有源区220中，靠近有源区220与隔离区A1在第二方向(X方向)上的交界处形成第一掺杂区260，且第一掺杂区260在栅极270的投影至少部分位于栅极170内。优选地，采用倾斜角度的离子注入的方案，对于倾斜角度不作特别的限制，优选地，离子注入的方向与沿垂直于半导体层210的纵向的夹角不大于15°。

不同于一些实施例的方案，图13显示在一些实施例中执行S102步骤之后形成结构，包括：半导体层210、有源区220、氧化层230、隔离结构240和第一掺杂区260。图14显示在一些实施例中的S103步骤形成的结构，包括：半导体层210、有源区220、氧化层230、隔离结构240、第一掺杂区260和栅极270。图15为图14沿C2-C2的剖视图，图15显示一些实施例中S103步骤形成的结构，包括：半导体层210、栅极270以及位于栅极270两侧的源极280和漏极290。本发明一些实施例在有源区220中，靠近有源区220与隔离区A1在第二方向(X方向)上的交界处形成第一掺杂区260，且第一掺杂区260在栅极270的投影至少部分位于栅极270内，利用离子注入的横向分布，使沟道边缘浓度增加，抑制了边缘沟道的提前开启，改善了MOS器件的窄沟道效应，通过控制离子注入的能量和剂量，可以完全消除半导体器件200的Id-Vg曲线的双驼峰现象，以提高半导体器件200的性能。而留在隔离结构240中的离子因为不能被激活，不会对器件有影响。

基于上述实施例描述的半导体器件100的制作方法，本发明实施例还提供了一种半导体器件100，包括：半导体层110，半导体层110包括有源区120以及将有源区120隔开的隔离区A1；位于有源区120远离半导体层110的一侧的栅极170，以及位于有源区中的源极180和漏极190，源极180和漏极190分别位于栅极170于第一方向(Y方向)两外侧，栅极170沿第一方向(Y方向)延伸；位于隔离区A1的隔离结构161，隔离结构161用于将有源区120隔开；位于有源区120中的第一掺杂区150，第一掺杂区150位于有源区180与隔离区A1在第二方向(X方向)上的交界处，且第一掺杂区150在栅极170的投影至少部分位于栅极170内，第一掺杂区150的掺杂类型与源极180和漏极190的掺杂类型相同且掺杂浓度不同。

如图7所示，为本发明一些实施例的半导体器件100，包括：半导体层110、有源区120、氧化层130、第一掺杂区150、隔离结构161和栅极170，由于形成的栅极170、源极180和漏极190与隔离沟槽160不在同一个剖面中，可以采用剖视图的方式显示半导体器件100的结构，图8为图7沿C1-C1的剖视图，图8显示半导体器件100的结构，包括：半导体层110、栅极170以及位于栅极170两侧的源极180和漏极190。由于关于半导体器件100的结构和形成工艺等已作详细的讲述，在此不再赘述。

如图16所示，为通过对相关技术中的半导体器件100获取的Id-Vg曲线图。如图17所示，为通过图7中的半导体器件100获取的Id-Vg曲线图。其中，图16和图17的横坐标为对栅极170施加的电压(单位为V)，纵坐标为漏极190的输出电流(单位为A)，由图16可知，存在有多条不同的曲线，而不同的曲线代表不同的Vbs，其中，最左侧的三条曲线依栅极电压变化有明显的双驼峰的形状，即Id-Vg曲线出现双驼峰现象，而右侧的其它曲线依栅极电压变化没有明显的双驼峰的形状，为正常的Id-Vg曲线。而图17所示的曲线依栅极电压变化没有明显的双驼峰的形状，为正常的Id-Vg曲线。由此可知，通过在有源区120中，靠近有源区120与隔离区A1在第二方向(X方向)上的交界处形成第一掺杂区150，且第一掺杂区150在栅极170的投影至少部分位于栅极170内，利用离子注入的横向分布，使沟道边缘浓度增加，抑制了边缘沟道的提前开启，改善了MOS器件的窄沟道效应，通过控制离子注入的能量和剂量，可以完全消除半导体器件100的Id-Vg曲线的双驼峰现象，以提高半导体器件100的性能。

此外，由上文可知，可以在不同的工艺步骤之后形成第一掺杂区260，因此，最终形成的半导体器件200的结构有所不同，如图14所示，为本发明一些实施例的半导体器件200，包括：半导体层210、有源区220、氧化层230、隔离结构240、第一掺杂区260和栅极270，其中，有源区220位于图14所示的A2区域(即器件区A2)，器件区A2隔离区A1位于图14所示的A1区域，隔离区A1用于将有源区220隔开。由于形成的栅极270、源极280和漏极290与隔离沟槽不在同一个剖面中，可以采用剖视图的方式显示半导体器件200的结构，图15为图14沿C2-C2的剖视图，图15显示半导体器件200的结构，包括：半导体层210、栅极270以及位于栅极270两侧的源极280和漏极290。由于上文中关于半导体器件200的结构和形成工艺等已作详细的讲述，在此不再赘述。

本发明一些实施例在有源区220中，靠近有源区220与隔离区A1在第二方向(X方向)上的交界处形成第一掺杂区260，且第一掺杂区260在栅极270的投影至少部分位于栅极270内，利用离子注入的横向分布，使沟道边缘浓度增加，抑制了边缘沟道的提前开启，改善了MOS器件的窄沟道效应，通过控制离子注入的能量和剂量，可以完全消除半导体器件200的Id-Vg曲线的双驼峰现象，以提高半导体器件200的性能。而通过离子注入留在隔离结构240中的离子因为不能被激活，不会对器件有影响。

基于上述本发明实施例描述的半导体结构的制作方法，本发明实施例还提供了一种三维存储器(图中未示出)，三维存储器包括阵列存储结构和外围电路，其中，上述任一项半导体器件位于外围电路中。

具体地，三维存储器(3D NAND Flash)包括阵列存储结构(Array)和外围电路(Periphery Circuit)，上述任一项半导体结构位于外围电路中，其中，阵列存储结构用于存储信息，而外围电路可以位于阵列存储结构的上方或者下方，也可以位于阵列存储结构的四周，外围电路用于控制对应的阵列存储结构。另外，该半导体结构还可以应用于其它的微电子器件中，比如，非易失闪存(Nor Flash)等，具体不作限制。

基于上述本发明实施例描述的半导体结构，本发明实施例还提供了一种存储系统，控制器耦合至三维存储器并用于控制三维存储器存储数据，三维存储器包括上述任一项的半导体器件。

具体地，如图18所示，存储系统400包括控制器410和一个或多个三维存储器420，其中，三维存储器420包括一个或多个阵列存储结构421和外围电路422。存储系统400可通过控制器410与主机500通信，其中，控制器410可经由一个或多个三维存储器420中的通道连接到一个或多个三维存储器420。每个三维存储器420可以由控制器410经由三维存储器420中的通道来管理。

根据以上所述，本发明实施例中的半导体器件、制作方法、三维存储器及存储系统，半导体器件的制作方法，包括：提供半导体层，半导体层包括有源区以及将有源区隔开的隔离区；在有源区中形成第一掺杂区；在有源区远离半导体层的一侧形成栅极，并在有源区中形成源极和漏极，源极和漏极分别位于栅极于第一方向的两外侧；其中，栅极沿第一方向延伸，第一掺杂区靠近有源区与隔离区在第二方向上的交界处，且第一掺杂区在栅极的投影至少部分位于栅极内，源极和漏极的掺杂类型与第一掺杂区的掺杂类型相同且掺杂浓度不同。通过在有源区和隔离区的交界处形成掺杂类型相同且掺杂浓度不同的第一掺杂区，使沟道边缘浓度增加，抑制了边缘沟道的提前开启，能有效地改善半导体器件的Id-Vg曲线的双驼峰现象，以提高半导体器件的性能。

以上本发明实施例的说明只是用于帮助理解本发明的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例的技术方案的范围。

Claims (10)

1.一种半导体器件的制作方法，其特征在于，包括：

提供半导体层，所述半导体层包括有源区以及将所述有源区隔开的隔离区；

在所述有源区中形成第一掺杂区；

在所述有源区远离所述半导体层的一侧形成栅极，并在所述有源区中形成源极和漏极，所述源极和所述漏极分别位于所述栅极于第一方向的两外侧；

其中，栅极沿第一方向延伸，所述第一掺杂区靠近所述有源区与所述隔离区在第二方向上的交界处，且所述第一掺杂区在所述栅极的投影至少部分位于所述栅极内，所述源极和所述漏极的掺杂类型与所述第一掺杂区的掺杂类型相同且掺杂浓度不同。

2.如权利要求1所述的半导体器件的制作方法，其特征在于，所述在所述有源区中形成第一掺杂区，具体包括：

在所述半导体层上形成氧化层；

在所述有源区上形成图案化的光刻胶层；

对所述有源区和所述隔离区进行离子注入，以在所述交界处形成第一掺杂区。

3.如权利要求2所述的半导体器件的制作方法，其特征在于，在所述对所述有源区和所述隔离区进行离子注入之后，还包括：

依据所述光刻胶层在所述隔离区形成隔离沟槽，所述隔离沟槽用于将所述有源区隔开。

4.如权利要求1所述的半导体器件的制作方法，其特征在于，所述在所述有源区中形成第一掺杂区，具体包括：

在所述半导体层上形成氧化层；

在所述隔离区形成多个隔离结构，所述隔离结构用于将所述有源区隔开；

在所述有源区上形成图案化的光刻胶层；

对所述隔离结构和所述有源区进行离子注入，以在所述交界处形成第一掺杂区。

5.如权利要求2或4所述的半导体器件的制作方法，其特征在于，所述光刻胶层在所述第二方向上与所述有源区形成有间隔区域，所述间隔区域在所述第二方向上的宽度不大于10nm。

6.如权利要求2或4所述的半导体器件的制作方法，其特征在于，所述离子注入的方向与沿垂直于所述半导体层的纵向的夹角不大于15°。

7.如权利要求1所述的半导体器件的制作方法，其特征在于，所述第一掺杂区的掺杂类型包括N型或P型。

8.一种半导体器件，其特征在于，包括：

半导体层，所述半导体层包括有源区以及将所述有源区隔开的隔离区；

位于所述有源区远离所述半导体层的一侧的栅极，以及位于所述有源区中的源极和漏极，所述源极和所述漏极分别位于所述栅极于第一方向两外侧，所述栅极沿第一方向延伸；

位于所述隔离区的隔离结构，所述隔离结构用于将所述有源区隔开；

位于所述有源区中的第一掺杂区，所述第一掺杂区靠近所述有源区与所述隔离区在第二方向上的交界处，且所述第一掺杂区在所述栅极的投影至少部分位于所述栅极内，所述第一掺杂区的掺杂类型与所述源极和所述漏极的掺杂类型相同且掺杂浓度不同。

9.一种三维存储器，其特征在于，所述三维存储器包括阵列存储结构和外围电路，其中，所述外围电路包括如权利要求8所述的半导体器件。

10.一种存储系统，其特征在于，包括控制器和三维存储器，所述控制器耦合至所述三维存储器并用于控制所述三维存储器存储数据，所述三维存储器包括如权利要求8所述的半导体器件。

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