KR100470393B1 - 듀얼게이트 반도체소자의 제조방법 - Google Patents

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Abstract

본 발명은 듀얼게이트 반도체소자의 제조방법을 개시한다. 개시된 발명은 반도체기판에 활성영역과 필드영역을 한정하는 소자분리막을 형성하는 단계; 상기 소자분리막이 형성된 반도체기판상에 폴리실리콘층을 형성하는 단계; 상기 필드 산화막사이의 활성영역상에 위치하는 상기 폴리실리콘층 부분을 노출시키는 제1 감광막패턴을 형성하는 단계; 상기 제1감광막패턴을 마스크로 상기 폴리실리콘층내 에 1차로 N+ 이온을 임플란트시키는 단계; 상기 제1감광막패턴을 제거한후 상기 제1감광막패턴이 제거된 상기 폴리실리콘층상에 제2감광막패턴을 형성하는 단계; 상기 제2감광막패턴을 마스크로 상기 폴리실리콘층내에 2차로 N+ 이온을 임플란트 시키는 단계; 및 상기 제2감광막패턴을 제거한후 후속 열확산공정을 진행하는 단계를 포함하여 구성되며, 폴리 디플리션을 개선하여 안정적인 문턱전압 확보 및 실제 불량률을 개선시킬 수 있는 것이다.

Description

듀얼게이트 반도체소자의 제조방법{Method for fabricating dual gate semiconductor device}
본 발명은 듀얼게이트 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게는 듀얼 게이트 CMOS 제조공정시의 폴리 디플리션(poly depletion)을 개선할 수있는 듀얼게이트 반도체소자의 제조방법에 관한 것이다.
반도체소자의 크기가 작아짐에 의해 3차원적 폴리 디플리션(poly depletion)이 발생하고, 이를 개선하기 위해 임플란트 폴리의 도핑을 강화해야 한다.
3차원적 디플리션이란 폴리 도핑부족에 의해서 발생하는 게이트 수직 전계에 의한 디플리션이외에 게이트 길이방향의 모서리의 프린지(fringing) 전계에 의해서 발생하는 길이방향 디플리션(depletion), 또한 EFH(effective fox height)가 0 보다 클 경우 STI 가장자리쪽의 폴리 두께가 증가하여 발생하는 게이트 폭방향의 디플리션이 복합적으로 나타나는 것을 의미한다.
폴리 디플리션이 발생하면, Vt(threshold voltage) 증가 및 전류 감소 이외에 VT의 변화폭이 증가하고 FCMOS SRAM의 경우 저 Vcc 소프트 비트 패일(low Vcc soft bit fail)의 주요한 원인으로 작용할 수 있다.
이러한 폴리 디플리션은 N+ 폴리 임플란트 도우즈 또는 에너지를 증가시키므로써 효과적으로 억제될 수 있는데, 이중 폴리 임플란트 도우즈의 증가는 그러나 임플란트후의 마스크로 사용되었던 PR(photoresist)의 경화 현상을 발생시켜 PR 제거공정후에도 찌꺼기가 잔류하는 문제점이 있다.
또한, 폴리 임플란트 에너지의 증가는 폴리의 밑바닥(게이트 절연막 경계부근)까지 충분한 임플란트 불순물을 전달하여 디플리션을 억제하는 방안인데, 에너지가 너무 높을 경우, 임플란트 도우즈가 폴리를 뚫고 하부의 채널영역까지 침투하여 Vt 감소 및 변화폭 증가를 야기하는 이른바 침투(penetration)을 일으켜 위험성이 있으므로, 적절한 에너지 증가량을 선택할 필요가 있다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 폴리 디플리션을 개선하여 안정적인 문턱전압 확보 및 실제 불량률을 개선시킬 수 있는 듀얼게이트 반도체소자의 제조방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1e는 본 발명에 따른 듀얼 게이트 반도체소자의 제조방법을 설명하기 위한 공정별 단면도.
도 2는 반도체웨이퍼의 비트 불량 양상을 비교한 도면으로서, (a)는 N+ 제1폴리실리콘 임플란트를 기존 베이스라인인 도우즈량과 이온화에너지로 실시한 경우이고, (b)는 본 발명에 따른 도우즈량과 이온화에너지로 실시한 경우.
[도면부호의설명]
21 : 반도체기판 21a : 활성영역
23 : 필드산화막 25 : 폴리실리콘층
27 : 제1감광막패턴 29 : 불순물주입영역
31 : 제2감광막패턴
상기 목적을 달성하기 위한 본 발명에 따른 듀얼게이트 반도체소자의 제조 방법은,
반도체기판에 활성영역과 필드영역을 한정하는 소자분리막을 형성하는 단계;
상기 소자분리막이 형성된 반도체기판상에 폴리실리콘층을 형성하는 단계;
상기 필드산화막사이의 활성영역상에 위치하는 상기 폴리실리콘층 부분을 노출시키는 제1감광막패턴을 형성하는 단계;
상기 제1감광막패턴을 마스크로 상기 폴리실리콘층내에 1차로 N+ 이온을 임플란트시키는 단계;
상기 제1감광막패턴을 제거한후 상기 제1감광막패턴이 제거된 상기 폴리실리콘층상에 제2감광막패턴을 형성하는 단계;
상기 제2감광막패턴을 마스크로 상기 폴리실리콘층내에 2차로 N+ 이온을 임플란트시키는 단계; 및
상기 제2감광막패턴을 제거한후 후속 열확산공정을 진행하는 단계를 포함하여 구성되는 것을 특징으로한다.
(실시예)
이하, 본 발명에 따른 듀얼게이트 반도체소자의 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
도 1a 내지 도 1e는 본 발명에 따른 듀얼게이트 반도체소자의 제조방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 듀얼게이트 반도체소자의 제조방법은, 도 1a에 도시된 바와같이, 반도체기판(21)내에 트렌치(미도시)를 형성한후 상기 트렌치(미도시)내에 소자분리용 필드산화막(23)을 형성한다.
그다음, 필드산화막(23)이 형성된 반도체기판(21)상면에 게이트절연막(미도시)을 형성한후 그 위에 폴리실리콘층(25)을 증착한다. 이때, 폴리실리콘층(25)은 언도프트 비정질실리콘이며, 증착두께는 약 2000Å 정도로 한다. 또한, 상기 폴리실리콘층(25) 증착시에 활성영역(21a)과 이 부분과 경계하는 필드산화막부분상에 형성되는 폴리실리콘층부분(A)이 다른 부분 즉, 필드분리막(23)부분상에 형성되는 폴리실리콘층 두께보다 두껍게 증착된다.
이어서, 도 1b에 도시된 바와같이, 상기 폴리실리콘층(25)상에 감광물질을 도포함한후 포토리소그라피 공정기술에 의해 노광 및 현상공정을 거쳐 상기 감광물질층을 선택적으로 제거하여 상기 활성영역(21a)과 이 부분과 경계하는 필드산화막부분상에 형성되는 폴리실리콘층부분(A)을 노출시키는 제1감광막패턴(27)을 형성한다.
그다음, 상기 제1감광막패턴(27)을 마스크로 1차로 N+ 불순물을 상기 폴리실리콘층(25)내에 임플란트시켜 불순물주입영역(29)을 형성한다. 이때, 임플란트공정은 인(phosphorus)이온을 약 5×1015/cm2의 도우즈량과 약 40KeV정도의 이온화에너지로 임플란트시켜 제1감광막패턴의 경화현상을 방지한다.
이어서, 도 1c 및 도 1d에 도시된 바와같이, 상기 제1감광막패턴(29)을 제거한후 상기 폴리실리콘층(25)상에 감광물질을 도포한한후 포토리소그라피 공정기술에 의해 노광 및 현상공정을 거쳐 상기 감광물질층을 선택적으로 제거하여 상기 활성영역(21a)과 이 부분과 경계하는 필드산화막부분상에 형성되는 폴리실리콘층부분 (A)을 노출시키는 제2감광막패턴(31)을 형성한다.
그다음, 상기 제2감광막패턴(31)을 마스크로 2차로 N+ 불순물을 상기 폴리실리콘층(25)내의 제1불순물영역(29)을 임플란트시킨후 상기 제2감광막패턴(31)을 제거한다. 이때, 2차 임플란트공정시의 조건은 1차 임플란트 공정시의 조건과 동일하다. 즉, 인(phosphorus)이온을 약 5×1015/cm2의 도우즈량과 약 40KeV정도의 이온화에너지로 임플란트시킨다.
이어서, 후속공정으로 800℃ 온도 정도의 열활성화공정을 포함하는 기존공정과 동일하다.
한편, 본 발명의 다른 실시예로서, 한번에 N+ 이온 임플란트시의 이온화에너지를 증가시키는 것인데, 이에 대한 수율증가 효과는 도 2에서 확인할 수 있다.
도 2는 기존의 5×1015/cm2의 도우즈량과 약 40KeV정도의 이온화에너지를 적용한 웨이퍼의 경우(a)와 5×1015/cm2의 도우즈량과 약 50KeV정도를 적용한 웨이퍼의 경우(b)간의 비트 불량(bit fail) 분포를 표시한다.
도 2에서와 같이, 상기 50 KeV를 적용한 경우의 웨이퍼 외곽쪽에서 발생하고 있는 소프트성 비트불량이 확실히 감소하고 있음을 확인할 수 있다.
또한, 도2(a)의 웨이퍼에서 5.4 %의 수율을 얻을 수 있었고, 에너지를 증가시킨 도2(b)의 웨이퍼에서는 85 %의 수율을 얻었으므로 에너지 증가에 의한 수율 개선 효과는 79.6%에 달한다.
상기에서 설명한 바와같이, 본 발명에 따른 듀얼게이트 반도체소자의 제조방법에 의하면, 기존의 N+ 마스크공정과 임플란트공정 및 감광막패턴 제거공정으로 진행하는 N+ 이온 임플란트 공정을 2회 반복실시하여 1회당 주입되는 도우즈량을 5×1015/cm2로 제한하여 감광막 경화가 발생하지 않도록 하며, 총 주입량을 1×1016/cm2으로 하여 폴리실리콘의 디플리션을 개선할 수가 있다. 따라서, 상기 공정에서 문제로 부각된 감광막의 경화문제가 본 발명에 의해 해결될 수 있으므로 수율제고 및 안정적인 수율 확보가 가능하다.
또한, N+ 이온 임플란트 에너지를 증가시켜 폴리실리콘과 게이트절연막의 경계부근의 불순물 농도를 증가 (즉, 5×1015/cm2의 도우즈량의 인 이온을 주입하는 경우 약 50KeV정도)시키므로써 농도증가에 의한 감광막 경화현상이 발생하지 않기 때문에 임플란트의 2회 분리실시가 필요없고 공정을 단순화시킬 수가 있다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (12)

  1. 반도체기판에 활성영역과 필드영역을 한정하는 소자분리막을 형성하는 단계;
    상기 소자분리막이 형성된 반도체기판상에 폴리실리콘층을 형성하는 단계;
    상기 필드산화막사이의 활성영역상에 위치하는 상기 폴리실리콘층 부분을 노출시키는 제1감광막패턴을 형성하는 단계;
    상기 제1감광막패턴을 마스크로 상기 폴리실리콘층내에 1차로 N+ 이온을 임플란트시키는 단계;
    상기 제1감광막패턴을 제거한후 상기 제1감광막패턴이 제거된 상기 폴리실리콘층상에 제2감광막패턴을 형성하는 단계;
    상기 제2감광막패턴을 마스크로 상기 폴리실리콘층내에 2차로 N+ 이온을 임플란트시키는 단계; 및
    상기 제2감광막패턴을 제거한후 후속 열확산공정을 진행하는 단계를 포함하여 구성되는 것을 특징으로하는 듀얼게이트 반도체소자 제조방법.
  2. 제1항에 있어서, 상기 폴리실리콘층의 증착두께는 2000 Å 전후 범위인 것을 특징으로하는 듀얼게이트 반도체소자 제조방법.
  3. 제1항에 있어서, 상기 1차 임플란트 공정은 인(phosphorus) 이온을 5×1015/cm2의 도우즈량과 40KeV정도의 이온화에너지로 실시하는 것을 특징 으로하는 듀얼게이트 반도체소자의 제조방법.
  4. 제1항에 있어서, 2차 임플란트 공정은 인(phosphorus) 이온을 약 5×1015/cm2의 도우즈량과 40KeV정도의 이온화에너지로 실시하는 것을 특징으로하는 듀얼게이트 반도체소자의 제조방법.
  5. 제1항에 있어서, 상기 1차 및 2차 총 임플란트되는 이온의 도우즈량은 1×1016/cm2으로이내인 것을 특징으로하는 듀얼게이트 반도체소자의 제조방법.
  6. 제1항에 있어서, 상기 후속 열확산공정은 800℃ 이상 온도에서 진행하는 것을 특징으로하는 듀얼게이트 반도체소자의 제조방법.
  7. 제1항에 있어서, 상기 폴리실리콘층은 언도프트 비정질실리콘층을 사용하는 것을 특징으로하는 듀얼게이트 반도체소자의 제조방법.
  8. 반도체기판에 활성영역과 필드영역을 한정하는 소자분리막을 형성하는 단계;
    상기 소자분리막이 형성된 반도체기판상에 폴리실리콘층을 형성하는 단계;
    상기 필드산화막사이의 활성영역상에 위치하는 상기 폴리실리콘층 부분을 노출시키는 감광막패턴을 형성하는 단계;
    상기 감광막패턴을 마스크로 상기 폴리실리콘층내에 N+ 이온을 한번에 임플란트시키는 단계; 및
    상기 감광막패턴을 제거한후 후속 열확산공정을 진행하는 단계를 포함하여 구성되는 것을 특징으로하는 듀얼게이트 반도체소자 제조방법.
  9. 제8항에 있어서, 상기 폴리실리콘층의 증착두께는 2000 Å 전후 범위인 것을 특징으로하는 듀얼게이트 반도체소자 제조방법.
  10. 제8항에 있어서, 상기 임플란트 공정은 인(phosphorus) 이온을 5×1015/cm2의 도우즈량과 50KeV 정도의 이온화에너지로 실시하는 것을 특징 으로하는 듀얼 게이트 듀얼게이트 반도체소자의 제조방법.
  11. 제8항에 있어서, 상기 후속 열확산공정은 800℃ 이상 온도에서 진행하는 것을 특징으로하는 듀얼 게이트 듀얼게이트 반도체소자의 제조방법.
  12. 제8항에 있어서, 상기 폴리실리콘층은 언도프트 비정질실리콘층을 사용하는 것을 특징으로하는 듀얼 게이트 듀얼게이트 반도체소자의 제조방법.
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