KR20060019367A - 보이드가 없는 게이트 전극을 구비한 ｍｏｓ 트랜지스터의제조방법 - Google Patents

보이드가 없는 게이트 전극을 구비한 ｍｏｓ 트랜지스터의제조방법 Download PDF

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Abstract

보이드가 없는 게이트 전극을 구비한 MOS 트랜지스터의 제조방법을 개시한다. 개시된 본 발명은, 먼저, 반도체 기판상에 게이트 산화막을 형성한다음, 상기 게이트 산화막 상부에 게이트 전극용 폴리실리콘막을 증착한다. 그후, 상기 폴리실리콘막에 p형 불순물을 이온 주입하고, 상기 폴리실리콘막의 소정 두께 만큼을 화학적 기계적 연마 방식으로 제거한다.
BF2, 듀얼 게이트, 보이드

Description

보이드가 없는 게이트 전극을 구비한 ＭＯＳ 트랜지스터의 제조방법{Method for manufacturing MOS transistor having gate electrode void free}
도 1은 열 공정 진행후, NMOS 트랜지스터 및 PMOS 트랜지스터의 게이트 전극 상면을 보여주는 사진이다.
도 2는 열 공정 진행후, PMOS 트랜지스터의 게이트 전극의 단면을 보여주는 사진이다.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 PMOS 트랜지스터의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 4a 내지 도 4d는 본 발명의 다른 실시예에 따른 CMOS 트랜지스터의 제조방법을 설명하기 위한 각 공정별 단면도이다.
본 발명은 MOS(metal oxide semiconductor)의 제조방법에 관한 것으로, 보다 구체적으로는 PMOS 트랜지스터의 게이트 전극 제조방법 및 이를 이용한 CMOS 트랜지스터의 게이트 제조방법에 관한 것이다.
PMOS 트랜지스터는 독자적으로도 사용되기도 하지만, 대부분 NMOS 트랜지스 터와 함께 CMOS 트랜지스터를 구성한다. CMOS 트랜지스터는 알려진 바와 같이 NMOS 트랜지스터 및 PMOS 트랜지스터가 서로 전기적으로 연결되어, 상보적으로 동작된다. 이러한 CMOS 트랜지스터는 동작 속도가 빠르며, 바이폴라 트랜지스터와 유사한 특성을 갖기 때문에, 고속 및 고성능 반도체 디바이스에 적용된다.
종래의 CMOS 트랜지스터를 구성하는 NMOS 트랜지스터 및 PMOS 트랜지스터의 게이트 전극은 공정을 단순화하기 위하여 n+ 폴리실리콘층으로 형성되었다. 하지만, CMOS 트랜지스터의 집적 특성 및 특히 PMOS 트랜지스터의 속도 특성을 개선하기 위하여, NMOS 트랜지스터의 게이트 전극은 n+ 폴리실리콘층으로 형성하고, PMOS 트랜지스터의 게이트 전극은 p+ 폴리실리콘층으로 형성하는 방식이 제안되었으며, 이러한 방식을 듀얼 게이트 방식(dual gate technique)이라 한다. 상기 n+ 폴리실리콘층은 일반적으로 인(P) 이온을 포함하고, P+ 폴리실리콘층은 보론(B)을 포함한다.
상기 보론(B)은 알려진 바와 같이, 다른 이온에 비하여 확산 특성이 우수하다. 이에따라, 보론을 이온 주입하는 경우, 보론이 이온 주입될 층을 관통하는 것을 방지하기 위하여, 단일의 보론 대신 보론과 플로린(F)의 화합물을 이온 주입하거나, 이온 주입 에너지를 다른 이온에 비하여 낮게 설정하여 이온 주입을 실행한다.
한편, 반도체 소자의 집적 밀도가 증가함에 따라, 게이트 전극의 선폭이 감소되고 있다. 이에따라, 게이트 전극의 저항이 증대되어, 소자의 동작 속도가 저하 될 수 있다. 게이트 전극의 저항을 개선하기 위하여, 게이트 전극의 도핑 농도 또는 이온 주입 에너지를 증대시킬 필요가 있다.
그러나, 게이트 전극의 도핑 농도를 증대시키는 경우 PMOS 트랜지스터의 게이트 전극에 다음과 같은 문제점이 발생될 수 있다.
즉, PMOS 트랜지스터의 게이트 전극의 도전 특성을 개선하기 위하여, BF2 이온의 양을 예를 들어, E15 ions/㎠ 이상 증대시키면, BF2 이온의 플로린 성분(F) 역시 증대되어, 상기 플로린 성분이 폴리실리콘층 격자를 손상시킨다. 이와같이 손상된 폴리실리콘 격자 부분은 후속의 열공정으로 열이 인가되면, 보이드(void)로 성장된다.
도 1은 열 공정 진행후, NMOS 트랜지스터 및 PMOS 트랜지스터의 게이트 전극 상면을 보여주는 사진이고, 도 2는 열 공정 진행후, PMOS 트랜지스터의 게이트 전극의 단면을 보여주는 도면이다.
도 1 및 도 2에 의하면, NMOS 트랜지스터의 게이트 전극의 경우, 열 공정후에도 아무 변화가 없는 반면, PMOS 트랜지스터의 게이트 전극의 경우, 게이트 전극 상부 표면 근처에 다량의 보이드가 발생되었다. 상기 도 2에서 도면 부호 10은 반도체 기판, 20은 게이트 전극 및 30은 보이드를 나타낸다.
이와같이 게이트 전극에 보이드와 같은 디펙트(defect)가 발생되면, 게이트 전극의 전기적 특성 및 신뢰성이 저하되는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 보이드가 없는 게이트 전극을 갖는 MOS 트랜지스터의 제조방법을 제공하는 것이다.
상기한 본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 MOS 트랜지스터의 제조방법은 다음과 같다. 먼저, 반도체 기판 상부에 폴리실리콘막을 증착하고, 상기 폴리실리콘막에 불순물을 이온 주입한다. 그후, 상기 폴리실리콘막의 소정 두께만큼을 제거한다. 상기 불순물은 BFx 이온일 수 있고, 상기 폴리실리콘막은 화학적 기계적 연마 방식에 의해 소정 깊이만큼 제거한다.
본 발명의 다른 실시예에 따르면, 먼저, 반도체 기판상에 게이트 산화막을 형성한다음, 상기 게이트 산화막 상부에 게이트 전극용 폴리실리콘막을 증착한다. 그후, 상기 폴리실리콘막에 p형 불순물을 이온 주입하고, 상기 폴리실리콘막의 소정 두께 만큼을 화학적 기계적 연마 방식으로 제거한다.
상기 폴리실리콘막은 게이트 전극으로 예정된 두께보다 소정 두께만큼 두껍게 증착하는 것이 바람직하다. 또한, 상기 폴리실리콘막은 상기 p형 불순물의 이온 주입 투사 깊이 이상의 두께만큼 화학적 기계적 연마하는 것이 바람직하다.
또한, 본 발명의 또 다른 실시예에 따르면, NMOS 트랜지스터 영역 및 PMOS 트랜지스터 영역이 한정된 반도체 기판 상에 게이트 산화막을 형성한다. 상기 게이트 산화막 상부에 게이트 전극의 예정된 두께 보다 큰 두께로 폴리실리콘막을 증착하고, 상기 PMOS 트랜지스터 영역의 폴리실리콘막에 선택적으로 p형 불순물을 이온 주입한다. 상기 폴리실리콘막을 소정 두께만큼 화학적 기계적 연마한다.
상기 폴리실리콘막을 n형 불순물이 도핑된 폴리실리콘막임이 바람직하다.
상기 BF2 이온을 주입하는 단계는, 상기 BF2 이온을 10 내지 30KeV의 이온 주입 에너지 및 1015 내지 1016ions/㎠ 정도의 농도로 주입하는 것이 바람직하다.
또한, 상기 폴리실리콘막은 상기 p형 불순물의 이온 주입 투사 깊이 이상의 두께 만큼 화학적 기계적 연마하는 것이 바람직하다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
우선, 도 3a를 참조하여, 반도체 기판(100) 예컨대, n형 불순물이 도핑된 실리콘 기판상에 게이트 산화막(105)을 형성한다. 게이트 산화막(105) 상부에 폴리실리콘막(110)을 증착한다. 폴리실리콘막(110)은 예정된 게이트 전극의 두께(h1)보다 소정치(h2)만큼 더 두껍게 증착한다. 여기서, h1에 해당하는 영역을 제 1 폴리실리콘막(110a)이라 하고, h2에 해당하는 영역을 제 2 폴리실리콘막(110b)이라 한다. 예컨대, 제 1 폴리실리콘막(110a)은 이후 게이트 전극으로 이용될 영역으로, 약 500 내지 1000Å의 두께를 가질 수 있고, 제 2 폴리실리콘막(110b)은 추가로 증착되는 층으로서, 약 300 내지 600Å 정도의 두께를 가질 수 있다. 이에따라, 전체 폴리실리콘막(110)의 두께는 800 내지 1600Å 정도임이 바람직하다. 이때, 폴리실리콘막(110)은 어떠한 불순물도 도핑되지 않은 상태이거나 혹은 n형의 불순물이 도핑된 상태일 수 있다.
도 3b를 참조하여, PMOS 트랜지스터의 게이트 전극을 제조하기 위하여, 폴리실리콘막(110)에 p 타입 불순물(3족 불순물), 예를 들어, BF2 이온을 주입한다. BF2 이온은 알려진 바와 같이 확산 능력이 탁월하므로, 투사 깊이(RP), 폴리실리콘막(110)의 상부에 위치되도록 조절하여야, BF2 이온이 게이트 산화막(105)으로 침투됨을 방지할 수 있다. 본 실시예에서, BF2 이온의 투사 깊이(RP)는 폴리실리콘막(110) 표면으로부터 약 200 내지 400Å 정도가 되도록, 약 10 내지 30KeV의 이온 주입 에너지 및 1015 내지 1016ions/㎠ 정도의 농도로 BF2 이온을 주입한다. 이때, 상기 BF2 이온의 투사 깊이(RP)가 약 200 내지 400Å가 되도록 조절함에 따라, BF2의 투사 위치는 상기 제 2 폴리실리콘막(110b)내에 존재하게 되고, BF2 이온의 플로린 성분(F)에 의한 실리콘 격자 결함 및 보이드 역시 제 2 폴리실리콘막(110b)내에 발생된다.
도 3c에 도시된 바와 같이, 폴리실리콘막(110)내에 주입된 BF2 이온을 활성 화시킨다음, 폴리실리콘막(110)을 소정 두께만큼 비등방성으로 제거한다. 바람직하게는 상기 BF2 이온의 농도가 최대가 되는 투사 깊이 이상, 예를 들어, 상기 제 2 폴리실리콘막(110b)의 두께(h2)만큼을 화학적 기계적 연마하여, 제 1 폴리실리콘막(110a)만을 잔류시킨다. 상술한 바와 같이, 플로린 성분(F)에 의한 실리콘 격자 결함 및 보이드가 제 2 폴리실리콘막(110b)내에 존재하므로, 제 2 폴리실리콘막(110b)을 제거하면, 보이드가 없는 제 1 폴리실리콘막(110a)만이 남게된다.
도 3d를 참조하여, 제 1 폴리실리콘막(110a)을 소정 부분 패터닝하여, 게이트 전극(115)을 형성한다. 게이트 전극(115) 양측벽에 스페이서(120)를 공지의 방법으로 형성한다. 게이트 전극(115) 양측 반도체 기판(110)에 p형의 불순물을 주입하여, 소오스/드레인 영역(125a,125b)을 형성한다.
본 실시예에 따르면, 게이트 전극용 폴리실리콘막의 두께를 소정 두께 이상 두껍게 증착한다음, BF2 이온을 주입하고, BF2 이온 주입에 의해 손상이 발생된 부분을 화학적 기계적 연마 방식으로 제거한다. 이에 따라, 게이트 전극으로 사용되는 잔류하는 폴리실리콘막에는 BF2 이온의 주입으로 인한 격자 결함 및 보이드가 존재하지 않게 된다.
도 4a 내지 도 4d를 참조하여, 본 발명의 다른 실시예를 설명하도록 한다.
도 4a를 참조하여, 반도체 기판(200) 예컨대, p형 불순물이 도핑되어 있는 실리콘 기판의 소정 부분에 공지의 STI(shallow trench isolation)방식으로 소자 분리막(205)을 형성한다. 소자 분리막(205)에 의하여, 반도체 기판(200)은 NMOS 트 랜지스터 영역(NMOS)과 PMOS 트랜지스터 영역(PMOS)으로 구분된다. 그후, PMOS 트랜지스터 영역(PMOS)에 선택적으로 n형의 불순물을 주입하여, n웰(210)을 형성한다.
반도체 기판(200) 상부에 게이트 산화막(215)을 증착한다. 게이트 산화막(215) 상부에 게이트 전극용 폴리실리콘막(220)을 증착한다. 폴리실리콘막(220)은 예정된 게이트 전극의 두께(H1)보다 소정치(H2)만큼 더 두껍게 증착한다. 여기서, H1에 해당하는 영역을 제 1 폴리실리콘막(220a)이라 하고, H2에 해당하는 영역을 제 2 폴리실리콘막(220b)이라 한다. 제 1 폴리실리콘막(220a)은 예정된 게이트 전극의 두께, 예를 들어 500 내지 1000Å의 두께를 가질 수 있으며, 제 2 폴리실리콘막(220b)은 약 300 내지 600Å 정도의 두께를 가질 수 있다. 이에 따라, 전체 폴리실리콘막(220)의 두께는 예정된 게이트 전극의 두께(500 내지 1000Å)보다 두꺼운 800 내지 1600Å 정도가 된다. 상기 폴리실리콘막(220)은 n형이 불순물이 도핑된 상태로 증착된다.
도 4b를 참조하여, PMOS 트랜지스터 영역(PMOS)의 폴리실리콘막(220)이 노출되도록 NMOS 트랜지스터 영역(NMOS) 상부에 포토레지스트 패턴(225)을 형성한다. 그후, 듀얼 게이트 전극을 형성하기 위하여, 노출된 PMOS 트랜지스터 영역(PMOS)의 폴리실리콘막(220)에 P형 불순물(3족의 불순물), 예를 들어 BF2 이온을 주입한다. 보론의 관통 특성을 고려하여, 보론의 투사 깊이가 폴리실리콘막(220)의 상부 영역에 위치되도록 BF2 이온의 이온 주입 에너지를 조절한다. 본 실시예에서, BF2 이온 의 투사 깊이(RP)가 폴리실리콘막(220) 표면으로부터 약 200 내지 400Å 정도가 되도록, 약 10 내지 30KeV의 이온 주입 에너지 및 1015 내지 1016ions/㎠ 정도의 농도로 BF2 이온을 주입한다.
도 4c에 도시된 바와 같이, 포토레지스트 패턴(225)을 공지의 방식으로 제거한다음, 불순물이 이온 주입된 폴리실리콘막(220)을 활성화시킨다. 이에 따라, NMOS 트랜지스터 영역(NMOS)에 n형 폴리실리콘막(220n)이 형성되고, PMOS 트랜지스터 영역(PMOS)에 p형 폴리실리콘막(220p)이 형성된다. 그후, 폴리실리콘막(220)을 소정 두께만큼 화학적 기계적 연마한다. 바람직하게는, 상기 BF2의 투사 깊이(혹은, 투사 거리:RP)보다 큰 두께로, 예를 들어, 제 2 폴리실리콘막(220b)으로 한정된 두께(H2)만큼을 화학적 기계적 연마 방식으로 제거한다. 이때, 상기 BF2 이온의 투사 깊이(Rp)가 폴리실리콘막(220)의 상부 영역에 존재하므로, BF2 이온의 플로린 성분에 의한 격자 결함 및 보이드는 상기 BF2 이온의 투사 깊이(Rp) 근방에서 대부분 발생되고, 상기 BF2 이온의 투사 깊이 이상의 두께로 폴리실리콘막(220)을 제거하게 되면, 격자 결함 및 보이드가 모두 제거된다. 이에따라, 남겨진 폴리실리콘막(220)에는 플로린으로 인한 어떠한 격자 결함 또는 보이드가 존재하지 않게 된다.
잔류하는 폴리실리콘막(220) 상부에 전이 금속 실리사이드막(230)을 형성한다. 전이 금속 실리사이드막(230)은 예를 들어, 텅스텐 실리사이드막, 티타늄 실리 사이드막 또는 니켈 실리사이드막등이 이용될 수 있다. 전이 금속 실리사이드막(230) 상부에 하드 마스크막(235)을 형성한다. 하드 마스크막(235)은 예컨대, 실리콘 질화막으로 형성될 수 있다.
도 4d를 참조하여, 하드 마스크막(235), 전이 금속 실리사이드막(230) 및 폴리실리콘막(220)을 패터닝하여, 게이트 전극 구조체(240n,240p)를 형성한다. NMOS 게이트 전극 구조체(240n) 양측의 반도체 기판(200)에 선택적으로 저농도 n형 불순물을 주입하고, PMOS 게이트 전극 구조체(240p) 양측의 반도체 기판(n웰:210)에 선택적으로 저농도 p형 불순물을 주입한다. 선택적으로 불순물을 주입하는 방식은 공지의 포토리소그라피 공정에 의해 진행될 수 있다.
다음, 각 게이트 전극 구조체(240n,240p) 양 측벽에 스페이서(245)를 형성한다. 이어서, NMOS 게이트 전극 구조체(240n) 양측의 반도체 기판(200)에 선택적으로 고농도 n형 불순물을 주입하고, PMOS 게이트 전극 구조체(240p) 양측의 반도체 기판(n웰:210)에 고농도 p형 불순물을 주입하여, LDD 형태의 소오스/드레인 영역(250a,250b,255a,255b)을 형성한다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 게이트 전극용 폴리실리콘막의 두께를 소정치 이상 두껍게 증착한다음, BF2 이온을 주입하고, BF2 이온에 의해 손상이 발생된 부분을 화학적 기계적 연마 방식으로 제거한다. 이에따라, 게이트 전극으로 사용되는 잔류하는 폴리실리콘막에는 BF2 이온의 주입으로 인한 격 자 결함 및 보이드가 존재하지 않게 된다.
이에따라, 게이트 전극의 전기적 특성이 개선되어, 신뢰성이 개선된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.

Claims (25)

  1. 반도체 기판 상부에 폴리실리콘막을 증착하는 단계;
    상기 폴리실리콘막에 불순물을 이온 주입하는 단계; 및
    상기 폴리실리콘막의 소정 두께만큼을 제거하는 단계를 포함하는 MOS 트랜지스터의 제조방법.
  2. 제 1 항에 있어서, 상기 불순물은 플로린 성분을 포함하는 불순물인 것을 특징으로 하는 MOS 트랜지스터의 제조방법.
  3. 제 2 항에 있어서, 상기 불순물은 BFx 이온인 것을 특징으로 하는 MOS 트랜지스터의 제조방법.
  4. 제 1 항에 있어서, 상기 폴리실리콘막은 화학적 기계적 연마 방식에 의해 소 정 깊이만큼 제거하는 것을 특징으로 하는 MOS 트랜지스터의 제조방법.
  5. 제 1 항에 있어서, 상기 제거되는 폴리실리콘막의 두께는 상기 플로린 포함 불순물의 농도가 최대가 되는 투사 깊이보다 큰 것을 특징으로 하는 MOS 트랜지스터의 제조방법.
  6. 반도체 기판상에 게이트 절연막을 형성하는 단계;
    상기 게이트 산화막 상부에 게이트 전극용 폴리실리콘막을 증착하는 단계;
    상기 폴리실리콘막에 p형 불순물을 이온 주입하는 단계; 및
    상기 폴리실리콘막의 소정 두께 만큼을 화학적 기계적 연마 방식으로 제거하는 단계를 포함하는 것을 특징으로 하는 MOS 트랜지스터의 제조방법.
  7. 제 6 항에 있어서, 상기 폴리실리콘막을 증착하는 단계는,
    게이트 전극으로 예정된 두께보다 소정 두께만큼 두껍게 증착하는 것을 특징으로 하는 MOS 트랜지스터의 제조방법.
  8. 제 7 항에 있어서, 상기 폴리실리콘막을 증착하는 단계는,
    상기 게이트 전극으로 예정된 두께보다 약 300 내지 600Å 두께만큼 더 두껍게 증착하는 것을 특징으로 하는 MOS 트랜지스터의 제조방법.
  9. 제 8 항에 있어서, 상기 폴리실리콘막은 약 800 내지 1600Å 두께로 형성하는 것을 특징으로 하는 MOS 트랜지스터의 제조방법.
  10. 제 6 항에 있어서, 상기 폴리실리콘막은 불순물이 도핑되지 않은 폴리실리콘막인 것을 특징으로 하는 MOS 트랜지스터의 제조방법.
  11. 제 6 항에 있어서, 상기 폴리실리콘막은 n형의 불순물이 도핑된 폴리실리콘막인 것을 특징으로 하는 MOS 트랜지스터의 제조방법.
  12. 제 6 항에 있어서, 상기 p형 불순물은 BFx 이온인 것을 특징으로 하는 MOS 트랜지스터의 제조방법.
  13. 제 12 항에 있어서, 상기 p형 불순물을 이온 주입하는 단계는,
    상기 p형 불순물의 농도가 최대가 되는 투사 깊이가 상기 폴리실리콘막 표면으로부터 200 내지 400Å 깊이에 존재하도록 이온 주입하는 것을 특징으로 하는 MOS 트랜지스터의 제조방법.
  14. 제 6 항에 있어서, 상기 폴리실리콘막을 화학적 기계적 연마하는 단계는,
    상기 폴리실리콘막은 상기 p형 불순물의 농도가 최대가 되는 투사 깊이 이상 의 두께만큼 화학적 기계적 연마하는 것을 특징으로 하는 MOS 트랜지스터의 제조방법.
  15. 제 14 항에 있어서, 상기 폴리실리콘막은 300 내지 600Å 두께만큼 화학적 기계적 연마하는 것을 특징으로 하는 MOS 트랜지스터의 제조방법.
  16. NMOS 트랜지스터 영역 및 PMOS 트랜지스터 영역이 한정된 반도체 기판 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 산화막 상부에 게이트 전극의 예정된 두께 보다 큰 두께로 폴리실리콘막을 증착하는 단계;
    상기 PMOS 트랜지스터 영역의 폴리실리콘막에 선택적으로 p형 불순물을 이온 주입하는 단계; 및
    상기 폴리실리콘막을 소정 두께만큼 화학적 기계적 연마하는 단계를 포함하는 것을 특징으로 하는 MOS 트랜지스터의 제조방법.
  17. 제 16 항에 있어서, 상기 폴리실리콘막을 증착하는 단계는,
    상기 게이트 전극으로 예정된 폴리실리콘막 두께보다 약 300 내지 600Å 두께만큼 더 두껍게 증착하는 것을 특징으로 하는 MOS 트랜지스터의 제조방법.
  18. 제 16 항에 있어서, 상기 폴리실리콘막은 약 800 내지 1600Å 두께로 형성하 는 것을 특징으로 하는 MOS 트랜지스터의 제조방법.
  19. 제 16 항에 있어서, 상기 폴리실리콘막을 n형 불순물이 도핑된 폴리실리콘막인 것을 특징으로 하는 MOS 트랜지스터의 제조방법.
  20. 제 16 항에 있어서, 상기 PMOS 트랜지스터 영역에 p형 불순물을 선택적으로 이온 주입하는 단계는,
    상기 PMOS 트랜지스터 영역이 노출되도록 NMOS 트랜지스터 영역 상부에 포토레지스트 패턴을 형성하는 단계;
    노출된 PMOS 트랜지스터 영역의 폴리실리콘막에 BF2 이온을 주입하는 단계;
    상기 포토레지스트 패턴을 제거하는 단계; 및
    상기 폴리실리콘막에 도핑된 불순물을 활성화시키는 단계를 포함하는 것을 특징으로 하는 MOS 트랜지스터의 제조방법.
  21. 제 20 항에 있어서, 상기 BF2 이온을 주입하는 단계에서,
    상기 BF2 이온의 투사 깊이(투사 거리)는 상기 폴리실리콘막 표면으로부터 200 내지 400Å 깊이 정도인 것을 특징으로 하는 MOS 트랜지스터의 제조방법.
  22. 제 21 항에 있어서, 상기 BF2 이온을 주입하는 단계는,
    상기 BF2 이온을 10 내지 30KeV의 이온 주입 에너지 및 1015 내지 1016 ions/㎠ 정도의 농도로 주입하는 것을 특징으로 하는 MOS 트랜지스터의 제조방법.
  23. 제 16 항에 있어서, 상기 폴리실리콘막을 화학적 기계적 연마하는 단계는,
    상기 폴리실리콘막은 상기 p형 불순물의 이온 주입 투사 깊이 이상의 두께 만큼 화학적 기계적 연마하는 것을 특징으로 하는 MOS 트랜지스터의 제조방법.
  24. 제 16 항에 있어서, 상기 폴리실리콘막은 300 내지 600Å 두께만큼 화학적 기계적 연마하는 것을 특징으로 하는 MOS 트랜지스터의 제조방법.
  25. 제 16 항에 있어서, 상기 폴리실리콘막을 화학적 기계적 연마하는 단계 이후에,
    상기 폴리실리콘막 상부에 전이 금속 실리사이드막을 형성하는 단계;
    상기 전이 금속 실리사이드막 상부에 하드 마스크막을 형성하는 단계;
    상기 하드 마스크막, 상기 전이 금속 실리사이드막 및 폴리실리콘막을 소정 부분 식각하여, NMOS 및 PMOS의 게이트 전극 구조체를 형성하는 단계;
    상기 각각의 게이트 전극 구조체 양측벽에 스페이서를 형성하는 단계; 및
    상기 각각의 게이트 전극 구조체 양측에 소오스/드레인 영역을 형성하는 단계를 포함하는 MOS 트랜지스터의 제조방법.
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