KR100745930B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 3차원 셀 구조에서 하부 구조의 형태와 상관없이 게이트 산화막 근처의 폴리실리콘층에 고농도의 인을 도핑시킬 수 있으며, PDR 특성을 향상시키고 게이트 공핍 현상을 방지할 수 있어 셀 트랜지스터의 특성을 향상시키는 기술을 개시한다.
Description
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 3차원 셀 구조에서 하부 구조의 형태와 상관없이 게이트 산화막 근처의 폴리실리콘층에 고농도의 인을 도핑시킬 수 있으며, PDR 특성을 향상시키고 게이트 공핍 현상을 방지할 수 있어 셀 트랜지스터의 특성을 향상시키는 기술을 개시한다.
최근에 반도체 소자의 크기가 점점 작아짐에 따라 낮은 셀 콘택 저항과 리프레쉬 특성 등을 확보하기 위해 리세스 게이트와 같은 3차원 셀 구조를 적용하고 있다.
상기 3차원 셀 구조에 N형 게이트 폴리실리콘층을 형성하기 위해서 이온주입을 이용한 도핑은 어렵기 때문에 폴리실리콘층을 증착하면서 동시에 도핑이 가능한 인시투 공정으로 폴리실리콘층을 형성하고 있다.
종래기술에 따른 반도체 소자의 제조 방법은 소자분리막이 구비된 반도체 기판을 소정깊이 식각하여 리세스를 형성한다.
다음에, 상기 리세스를 포함하는 전면에 인 이온이 도핑된 폴리실리콘층을 형성한 후 주변회로 영역의 PMOS 영역을 노출시킨 후 보론 이온을 사용하여 P형 이온주입공정을 수행하고, NMOS 영역을 노출시킨 후 인 이온을 사용하여 N형 이온주입공정을 수행한다.
그 다음에, 상기 폴리실리콘층 상부에 게이트 금속층 및 하드마스크층의 적층구조를 형성한 후 상기 적층구조 및 폴리실리콘층을 식각하여 게이트 패턴을 형성한다.
이때, 상기 PMOS 영역을 보론 이온으로 카운터 도핑(Counter Doping)하기 위해서 폴리실리콘층에 도핑된 인 이온의 농도를 2.0E20/cm3 이상으로 조절하기 어렵다.
상기와 같은 경우 게이트 산화막 근처의 폴리실리콘층의 이온 농도가 낮아져 셀 영역에 게이트 공핍현상이 발생하게 되고, N형 폴리실리콘층의 농도를 높이기 위해 후속으로 인 이온을 주입하게 되는데 이때 주변회로 영역은 평탄화되어 있기 때문에 문제가 발생하지 않지만, 셀 영역은 3차원 셀 구조를 가지고 있기 때문에 상기 게이트 산화막과 폴리실리콘층의 경계까지 이온이 확산되지 못하는 문제가 발생한다.
상술한 종래 기술에 따른 반도체 소자의 제조 방법에서, 주변회로 영역의 PMOS 영역에 카운터 도핑을 위해 셀 영역의 N형 이온주입농도를 낮추어야 하는데, 셀 트랜지스터의 게이트 산화막과 폴리실리콘층의 근접영역의 이온주입 농도의 감소로 인해 PDR(Poly Depletion Ratio) 특성이 악화되어 셀 전류가 감소되는 문제점이 있다.
상기 문제점을 해결하기 위하여, 3차원 게이트 형성시 게이트 폴리실리콘층 증착과 동시에 리세스 영역까지 균일하게 고농도의 이온을 주입시킬 수 있으며, 상기 폴리실리콘층 상부는 저농도를 유지할 수 있다.
따라서, 하부 구조의 형상과 관계없이 게이트 산화막 근처의 폴리실리콘층에 고농도의 이온주입이 가능하여 PDR(Poly Depletion Ratio) 특성을 향상시키고, 인버젼 차지(Inversion Charge)의 증가 및 커런트 특성을 향상시킬 수 있다.
또한, 게이트 공핍 현상을 방지할 수 있으며, 셀 트랜지스터의 특성을 향상시켜 높은 이온주입 농도와 웨이퍼 내의 Vt를 균일하게 구현할 수 있어 듀얼 폴리 게이트 형성을 가능하게 하는 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자의 제조 방법은
셀 영역 및 주변회로 영역이 구비된 반도체 소자에 있어서,
반도체 기판의 활성 영역을 식각하여 리세스를 형성하는 단계와,
상기 리세스를 포함하는 상기 반도체 기판 전면에 게이트 산화막을 형성하는 단계와,
상기 게이트 산화막 상부에 도핑된 제 1 및 제 2 폴리실리콘층을 형성하되, 상기 제 1 폴리실리콘층은 상기 제 2 폴리실리콘층에 비해 고 농도로 도핑하는 단계와,
상기 주변회로 영역의 PMOS 영역을 노출시킨 후 P형 이온주입 공정을 수행하는 단계와,
상기 주변회로 영역의 NMOS 영역을 노출시킨 후 N형 이온주입 공정을 수행하는 단계를 포함하는 것을 특징으로 한다.
셀 영역 및 주변회로 영역이 구비된 반도체 소자에 있어서,
반도체 기판의 활성 영역을 식각하여 리세스를 형성하는 단계와,
상기 리세스를 포함하는 상기 반도체 기판 전면에 게이트 산화막을 형성하는 단계와,
상기 게이트 산화막 상부에 도핑된 제 1 및 제 2 폴리실리콘층을 형성하되, 상기 제 1 폴리실리콘층은 상기 제 2 폴리실리콘층에 비해 고 농도로 도핑하는 단계와,
상기 주변회로 영역의 PMOS 영역을 노출시킨 후 P형 이온주입 공정을 수행하는 단계와,
상기 주변회로 영역의 NMOS 영역을 노출시킨 후 N형 이온주입 공정을 수행하는 단계를 포함하는 것을 특징으로 한다.
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이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
도 1a를 참조하면, 소자분리막(110)이 구비된 반도체 기판(100)의 활성영역을 소정 깊이 식각하여 리세스를 형성한다.
이때, 상기 리세스 형성 공정은 반도체 기판(100) 상부에 100 내지 400Å 두께의 HTO 또는 PE-산화막(미도시)을 형성하고, 하드마스크층(미도시)으로 1000 내지 1500Å의 폴리실리콘층 또는 1000 내지 3000Å의 비정질 탄소층을 형성한다.
다음에, 상기 하드마스크층(미도시) 및 산화막(미도시)을 식각하여 패턴을 형성하고, 상기 패턴을 마스크로 반도체 기판(100)을 소정 깊이 식각하여 리세스를 형성한다.
이때, 상기 리세스는 후속 공정에서 형성되는 게이트 패턴의 예정 영역보다 작은 30 내지 70nm의 폭을 가지고, 1000 내지 2000Å의 깊이로 형성하는 것이 바람직하다.
도 1b를 참조하면, 상기 리세스를 포함하는 반도체 기판(100) 전면에 희생 산화막(미도시)을 형성한 후 HF를 사용해서 상기 희생 산화막(미도시)를 제거함으로써, 반도체 기판(100)을 식각하는 과정에서 손상된 부분이 제거되도록 한다.
다음에, 일정 두께의 게이트 산화막(120)을 형성한 후 인 이온이 도핑된 제 1 폴리실리콘층(130)을 인시투 공정으로 형성한다.
여기서, 게이트 산화막(120)은 800 내지 900℃의 퍼니스에서 25 내지 60Å의 두께로 형성한다.
또한, 3.0E20/cm3 내지 5.0E20/cm3 농도의 인 이온이 도핑된 제 1 폴리실리콘층(130)은 PH3 및 SiH4 를 사용하여 5 내지 80torr의 압력, 510 내지 550℃의 온도에서 형성한다.
이때, 제 1 폴리실리콘층(130)은 최종 형성되는 폴리실리콘층 예정 두께의 1/4 정도의 두께인 150 내지 350Å의 두께로 형성하는 것이 바람직하다.
도 1c를 참조하면, 전체 표면에 인 이온이 도핑된 제 2 폴리실리콘층(133)을 인시투 공정으로 인 이온을 주입하여 형성한다.
여기서, 1.0E20/cm3 내지 2.0E20/cm3 농도의 인 이온이 도핑된 제 2 폴리실리콘층(133)은 PH3 및 SiH4 를 사용하여 5 내지 80torr의 압력, 510 내지 550℃의 온도에서 형성한다.
이때, 제 2 폴리실리콘층(133)은 최종 형성되는 폴리실리콘층 예정 두께의 3/4 정도의 두께인 450 내지 650Å의 두께로 형성하는 것이 바람직하다.
도 1d 내지 도 1g의 (ⅰ)은 셀 영역을 도시한 단면도이고, (ⅱ)는 주변회로 영역을 도시한 단면도이다.
도 1d를 참조하면, 주변회로 영역의 PMOS 영역을 노출시키는 감광막 패턴(140)을 형성한 후 P형 이온주입공정을 수행하여 P형 폴리실리콘층(135a)를 형성한다.
이때, P형 이온주입공정은 B11을 사용하여 5.0E15 내지 5.0E16의 도즈량으로 5 내지 10KeV의 에너지로 수행하는 것이 바람직하다.
도 1e를 참조하면, 주변회로 영역의 NMOS 영역을 노출시키는 감광막 패턴(145)을 형성한 후 N형 이온주입공정을 수행하여 N형 폴리실리콘층(135b)을 형성한다.
이때, N형 이온주입공정은 P31을 사용하여 1.0E15 내지 7.0E15의 도즈량으로 10 내지 20KeV의 에너지로 수행하는 것이 바람직하다.
다음에, 이온의 활성도 및 전환을 쉽게 하기 위해 급속 열처리 공정을 수행한다.
상기 열처리 공정은 800 내지 1000℃의 온도에서 10 내지 60초 동안 수행하는 것이 바람직하다.
도 1f 및 도 1g를 참조하면, 전체 표면 상부에 게이트 금속층(150) 및 게이트 하드마스크층(160)의 적층구조를 형성한 후 상기 적층구조 및 폴리실리콘층(135, 135a, 135b)을 식각하여 게이트 패턴을 형성한다.
여기서, 게이트 금속층(150)은 텅스텐 실리사이드 및 텅스텐층으로 형성하는 것이 바람직하며, 게이트 금속층(150) 하부에 텅스텐 실리사이드, 티타늄 질화막, 텅스텐 질화막 및 이들의 조합중 선택된 어느 하나를 사용하여 배리어 막을 형성하는 단계를 더 포함할 수도 있다.
본 발명에 따른 반도체 소자의 제조 방법은 상기에 기술한 일반적인 리세스 게이트 형성 외에도 벌브(Bulb)형 리세스 게이트, 볼(Ball)형의 리세스 게이트 및 핀(Fin)형 게이트 형성시에도 사용가능한 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 제조 방법은 3차원 셀 구조에서 하부 구조의 형태와 상관없이 게이트 산화막 근처의 폴리실리콘층에 고농도의 인을 도핑시킬 수 있으며, PDR 특성을 향상시키고 게이트 공핍 현상을 방지할 수 있어 셀 트랜지스터의 특성을 향상시키는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (19)
- 셀 영역 및 주변회로 영역이 구비된 반도체 소자에 있어서,반도체 기판의 활성 영역을 식각하여 리세스를 형성하는 단계;상기 리세스를 포함하는 상기 반도체 기판 전면에 게이트 산화막을 형성하는 단계;상기 게이트 산화막 상부에 도핑된 제 1 및 제 2 폴리실리콘층을 형성하되, 상기 제 1 폴리실리콘층은 상기 제 2 폴리실리콘층에 비해 고 농도로 도핑하는 단계;상기 주변회로 영역의 PMOS 영역을 노출시킨 후 P형 이온주입 공정을 수행하는 단계; 및상기 주변회로 영역의 NMOS 영역을 노출시킨 후 N형 이온주입 공정을 수행하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 리세스는 30 내지 70nm의 폭을 가지고, 1000 내지 2000Å의 깊이로 식각하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 게이트 산화막은 800 내지 900℃의 퍼니스에서 25 내지 60Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 도핑된 폴리실리콘층은 인시투(In-Situ) 공정으로 인 이온을 주입하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 폴리실리콘층은 PH3 및 SiH4를 도핑하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 폴리실리콘층은 5 내지 80torr의 압력, 510 내지 550℃의 온도에서 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 폴리실리콘층 형성 시 인 이온의 농도는 3.0E20/cm3 내지 5.0E20/cm3 인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 폴리실리콘층은 150 내지 350Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 폴리실리콘층 형성 시 인 이온의 농도는 1.0E20/cm3 내지 2.0E20/cm3 인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 폴리실리콘층은 450 내지 650Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 P형 이온주입공정은 B11을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 11 항에 있어서,상기 B11은 5.0E15 내지 5.0E16의 도즈량으로 5 내지 10KeV의 에너지를 사용하여 이온주입하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 N형 이온주입공정은 P31을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 13 항에 있어서,상기 P31은 1.0E15 내지 7.0E15의 도즈량으로 10 내지 20KeV의 에너지를 사용하여 이온주입하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 N형 이온주입 공정 후 열처리 공정을 수행하는 단계;전체 표면 상부에 게이트 금속층 및 게이트 하드마스크층의 적층구조를 형성하는 단계; 및상기 적층구조 및 상기 폴리실리콘층을 패터닝하여 게이트 패턴을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 15 항에 있어서,상기 열처리 공정은 800 내지 1000℃의 온도에서 10 내지 60초 동안 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 15 항에 있어서,상기 게이트 금속층은 텅스텐 실리사이드 및 텅스텐층으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 15 항에 있어서,상기 열처리 공정 후 배리어막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 18 항에 있어서,상기 배리어막은 텅스텐 실리사이드, 티타늄 질화막, 텅스텐 질화막 및 이들의 조합중 선택된 어느 하나를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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| KR20060032028A (ko) * | 2004-10-11 | 2006-04-14 | 주식회사 하이닉스반도체 | 리세스 게이트 형성방법 |
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2006
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