KR0150678B1 - 플래쉬 이이피롬의 매립형 비트라인 형성 방법 - Google Patents

플래쉬 이이피롬의 매립형 비트라인 형성 방법

Info

Publication number
KR0150678B1
KR0150678B1 KR1019940003903A KR19940003903A KR0150678B1 KR 0150678 B1 KR0150678 B1 KR 0150678B1 KR 1019940003903 A KR1019940003903 A KR 1019940003903A KR 19940003903 A KR19940003903 A KR 19940003903A KR 0150678 B1 KR0150678 B1 KR 0150678B1
Authority
KR
South Korea
Prior art keywords
bit line
layer
forming
field oxide
flash eeprom
Prior art date
Application number
KR1019940003903A
Other languages
English (en)
Other versions
KR950026016A (ko
Inventor
조병진
Original Assignee
김주용
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김주용, 현대전자산업주식회사 filed Critical 김주용
Priority to KR1019940003903A priority Critical patent/KR0150678B1/ko
Publication of KR950026016A publication Critical patent/KR950026016A/ko
Application granted granted Critical
Publication of KR0150678B1 publication Critical patent/KR0150678B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명은 반도체 기판(1)상의 예정된 부위에 필드산화막(6)을 형성하는 단계, 매립형 비트라인 디파인(define)용 마스크인 감광막(5')패턴을 형성하는 단계, 코발트 이온을 주입하되 웨이퍼에 400∼500℃의 온도를 가하면서 필드산화막(6)아래에 이온이 도달하도록 이온주입을 실시하는 단계, 및 웨이퍼를 어닐링(annealing)하는 단계를 포함하여 이루어지는 것을 특징으로 하는 플래쉬 EEPROM의 매립형비트라인 형성 방법에 관한 것으로, 종래의 아세닉이 이온주입된 BN+층 대신 단결정 CoSi2층을 비트라인으로 사용함으로써 비트라인 저항을 크게 줄인다. 또한 CoSi2층은 필드 산화공정 이후에 형성되므로 측면확산이 거의 없으므로 비트라인간의 공간마진을 더 확보할 수 있어 펀치드루(punch through)특성을 개선하고 셀크기를 감소시켜 소자의 고집적화에 기여하는 효과가 있다.

Description

플래쉬 이이피롬(EEPROM)의 매립형 비트라인 형성 방법
제1a도내지 제1f도는 본 발명의 일 실시예에 따른 플래쉬 EEPROM의 매립형 비트라인 형성 공정도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 패드 산화막
3 : 폴리실리콘막 4 : 질화막
5,5' : 포토레지스트 패턴 6 : 필드 산화막
7 : 매립형 에피택셜 코발트실리사이드 비트라인
본 발명은 반도체 제조 분야에 관한 것으로, 특히 비휘발성 메모리 소자중 플래쉬(Flash) EEPROM(Electrically Erasable Programmable Read Only Memory)의 매립형 비트라인(Buried Bit Line)형성 방법에 관한 것이다.
일반적으로, 플래쉬 EEPROM에서의 비트라인은 필드 산화막 하부에 매립형 고농도 이온주입 영역(이하, BN+영역이라 칭함)을 형성하여 소오스/드레인 영역과 만나게 함으로써 소오스/드레인 영역들을 연결한다. BN+영역은 비소(As)이온을 5X1015cm2이상의 높은 도즈(Dose)로 이온주입하여 형성되며, 이후에 필드 산화막을 형성하게 된다.
그러나, 장시간의 고온 열공정인 필드 산화공정 동안 비소 이온이 실리콘 기판 속으로 깊이 확산되어 들어가고 측면 확산(Lateral Diffusion)도 상당히 일어나 BN+영역 사이의 간격이 충분치 않을 때에는 필드 산화막 하부로 펀치쓰루(Punch-through)가 일어나는 문제점이 있었다. 또한, 이러한 펀치쓰루 현상을 고려하여 이온주입 도즈를 줄이거나, 열산화 공정시간을 줄이면 면저항(Rs, Sheet Resistance)의 증가로 소자의 속도가 저하되는 문제점이 있었다.
상기한 문제점들을 해결하기 위하여 안출된 본 발명은 펀치쓰루를 방지하는 동시에 면저항 특성을 개선하는 플래쉬 이이피롬의 매립형 비트라인 형성방법을 제공함을 그 목적으로 한다.
본 발명은 플래쉬 메모리 장치의 매립형 비트라인 형성 공정시 종래의 비소가 이온주입된 BN+층 대신 코발트 이온주입 및 열처리를 통해 단결정 코발트실리사이드(CoSi2)비트라인을 형성하여 도펀트 확산 특성 및 면저항 특성을 개선하는 기술이다.
상기한 본 발명의 기술적 사상으로부터 제공되는 특징적인 플래쉬 메모리 장치의 매립형 비트라인 형성방법은, 플래쉬 메모리 장치의 매립형 비트라인 형성방법에 있어서, 실리콘 기판 상에 필드 산화막을 형성하는 제1 단계; 상기 필드 산화막 하부의 상기 실리콘 기판 일부분에 코발트 이온주입을 실시하는 제2단계; 및 열처리를 실시하여 코발트실리사이드층을 형성하는 제3단계를 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 소개한다.
제1a도 내지 제1f도는 본 발명의 일 실시예에 따른 플래쉬 이이피롬(EEPROM)의 매립형 비트라인 형성 공정도이다.
먼저, 제1a도에 도시된 바와 같이 통상적인 웰 형성 공정을 마친 실리콘 기판(1)상에 패드 산화막(2)을 100∼150Å두께로 성장시키고, 그 상부에 폴리실리콘막(3)을 400∼500Å두께로 증착한 다음, 그 상부에 질화막(4)을 1800∼2000Å두께로 증착한다. 여기서, 차례로 적층된 패드 산화막(2), 폴리실리콘막(3) 및 질화막(4)은 일반적인 PBLOCOS(Poly Buffered LOCal Oxidation of Silicon)공정에서 산화방지막 패턴으로 사용된다.
이어서, 제1b도에 도시된 바와 같이 소자분리 영역 형성을 정의하기 위한 포토레지스트 패턴(5)을 형성한다.
계속해서, 제1c도에 도시된 바와 같이 포토레지스트 패턴(5)을 식각장벽으로 하여 질화막(4) 및 폴리실리콘막(3)의 일부(예를 들어, 200Å 정도)를 남긴 다음, 포토레지스트 패턴(5)을 제거하고, 필드 문턱값(field threshold)조정을 위하여 보론(Boron)이 온주입을 실시한다.
다음으로, 제1d도에 도시된 바와 같이 열산화 공정을 실시하여 필드 산화막(6)을 성장시키고, 질화막(4) 및 폴리실리콘막(3)을 제거한다.
이어서, 제1e도에 도시된 바와 같이 매립형 비트라인 영역을 정의하기 위한 포토레지스트 패턴(5')을 형성하고, 코발트(Co)를 이온주입한다. 이때, 코발트 이온주입시의 도즈(Dose)는 1×1017/cm2내지 3×1017/cm2로 하며, 이온주입 에너지는 50~250keV로 조절한다. 또한, 이온주입시 웨이퍼의 온도는 400~500℃ 정도가 되도록 하는데, 연속적인 에피택셜 코발트실리사이드(CoSi2)층을 얻기 위해서는 이온주입시의 온도가 최소한 300℃ 이상은 되어야 하며 특히 400∼500℃의 온도에서 낮은 비저항 특성 및 에피층의 안정성을 얻을 수 있기 때문이다.
끝으로, 제1f도에 600℃에서 1시간, 1000℃에서 30분간 각각 어닐링(annealing)하여 매립형 에피택셜 코발트실리사이드 비트라인(7)이 형성된 상태를 도시하였다. 이때, 각각의 어닐링 조건은 에피택셜 CoSi2층을 튜브에서 어닐링하는 통상적인 조건(550∼650℃에서 40∼80분간 수행되는 제1 어닐링과, 900∼1000℃에서 20∼40분간 수행되는 제2 어닐링)중에서 최적화된 값을 나타낸 것이다.
상기에서 설명한 바와 같이 본 발명은 매립형 애피택셜 코발트실리사이드 비트라인을 구현하여 비트라인의 저항을 크게 감소시킴으로써 플래쉬 EEPROM의 동작 속도를 향상시키고, 필드 산화공정 이후에 코발트실리사이드층을 형성하므로 도펀트의 측면확산이 거의 없어 비트라인간의 공정 마진을 더 확보할 수 있어 펀치쓰루 특성을 개선하고 셀 크기를 감소시켜 소자의 고집적화에 기여하는 효과가 있다.

Claims (3)

  1. 플래쉬 메모리 장치의 매립형 비트라인 형성방법에 있어서, 실리콘 기판 상에 필드 산화막을 형성하는 제1단계; 상기 필드 산화막 하부의 상기 실리콘 기판 일부분에 코발트 이온주입을 실시하는 제2단계; 및 열처리를 실시하여 코발트실리사이드층을 형성하는 제3단계를 포함하여 이루어진 플래쉬 이이피롬(EEPROM)의 매립형 비트라인 형성방법.
  2. 제1항에 있어서, 상기 제2단계가, 400내지 500℃의 웨이퍼 온도, 1×1017/cm2내지 3×1017/cm2의 도즈량 및 50내지 250keV의 이온주입 에너지를 사용하여 수행되는 것을 특징으로 하는 플래쉬 이이피롬의 매립형 비트라인 형성방법.
  3. 제1항 또는 제2항에 있어서, 상기 제3단계가, 550내지 650℃에서 40내지 80분 동안 열처리하는 제4단계와, 900내지 1000℃에서 20내지 40분 동안 열처리하는 제5단계를 포함하여 이루어진 것을 특징으로 하는 플래쉬 이이피롬의 매립형 비트라인 형성방법.
KR1019940003903A 1994-02-28 1994-02-28 플래쉬 이이피롬의 매립형 비트라인 형성 방법 KR0150678B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019940003903A KR0150678B1 (ko) 1994-02-28 1994-02-28 플래쉬 이이피롬의 매립형 비트라인 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019940003903A KR0150678B1 (ko) 1994-02-28 1994-02-28 플래쉬 이이피롬의 매립형 비트라인 형성 방법

Publications (2)

Publication Number Publication Date
KR950026016A KR950026016A (ko) 1995-09-18
KR0150678B1 true KR0150678B1 (ko) 1998-10-01

Family

ID=19378140

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940003903A KR0150678B1 (ko) 1994-02-28 1994-02-28 플래쉬 이이피롬의 매립형 비트라인 형성 방법

Country Status (1)

Country Link
KR (1) KR0150678B1 (ko)

Also Published As

Publication number Publication date
KR950026016A (ko) 1995-09-18

Similar Documents

Publication Publication Date Title
US5268317A (en) Method of forming shallow junctions in field effect transistors
US5834352A (en) Methods of forming integrated circuits containing high and low voltage field effect transistors therein
US6159795A (en) Low voltage junction and high voltage junction optimization for flash memory
US5872382A (en) Low junction leakage mosfets with particular sidewall spacer structure
KR100822228B1 (ko) 반도체 장치 및 그 제조 방법
US5864163A (en) Fabrication of buried channel devices with shallow junction depth
US6030861A (en) Method for forming dual-gate CMOS for dynamic random access memory
US20030232475A1 (en) Method of fabricating LDMOS semiconductor devices
KR0150678B1 (ko) 플래쉬 이이피롬의 매립형 비트라인 형성 방법
EP0643419A2 (en) Integrated circuit transistor having drain junction offset
US5959330A (en) Semiconductor device and method of manufacturing same
KR100624697B1 (ko) 리세스 트랜지스터의 듀얼폴리게이트 제조방법
US6563179B2 (en) MOS transistor and method for producing the transistor
JP2931243B2 (ja) 半導体素子の製造方法
KR100402106B1 (ko) 반도체 소자의 제조 방법
EP0817247A1 (en) Process for the fabrication of integrated circuits with contacts self-aligned to active areas
KR100705233B1 (ko) 반도체 소자의 제조 방법
KR100327433B1 (ko) 반도체소자의 접합 형성방법
KR100861282B1 (ko) 반도체소자의 제조 방법
KR100192596B1 (ko) 매몰형 트랜지스터 및 그 제조방법
KR20010036179A (ko) 에피탁시 실리콘막을 이용한 셀 영역 및 주변 영역에 동시에 실리사이드를 형성하는 방법
KR100451318B1 (ko) 채널링 방지를 위한 반도체 장치의 제조 방법
US6303463B1 (en) Method for fabricating a flat-cell semiconductor memory device
KR0172260B1 (ko) 반도체 소자의 코발트 실리사이드 형성방법
KR100745930B1 (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20060522

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee