KR100327433B1 - 반도체소자의 접합 형성방법 - Google Patents

반도체소자의 접합 형성방법 Download PDF

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Abstract

SADS 방법으로 형성된 pn접합에서 접합깊이의 증가없이 누설전류 특성을 향상시키기에 알맞은 반도체소자의 접합 형성방법을 제공하는데 그 목적이 있다. 이와 같은 목적을 달성하기 위한 반도체소자의 접합 형성방법은 제 1 도전형 반도체층 표면에 실리사이드층을 형성하는 공정, 상기 실리사이드층에 제 2 도전형 이온을 주입하는 공정, 상기 실리사이드층에 F 이온을 주입하는 공정, 열처리하여 상기 실리사이드층 하부의 상기 제 1 도전형 반도체층에 제 2 도전형 이온을 확산시켜서 pn접합을 형성하는 공정을 포함함을 특징으로 한다.

Description

반도체소자의 접합 형성방법{METHOD FOR FABRICATING JUNCTION OF SEMICONDUCTOR DEVICE}
본 발명은 반도체소자에 대한 것으로, 특히 접합 깊이가 증가하지 않으며 누설전류를 감소시키기에 적당한 반도체소자의 접합 형성방법에 관한 것이다.
소자의 스케일 룰에 따라 소자의 접합깊이(junction depth)가 감소하면서 얕은 접합(shallow junction) 및 소오스/드레인의 면저항(sheet resistance)과 접촉저항(contact resistance)등을 포함하는 기생저항(parasitic resistance)이 채널저항(channel resistance)의 크기를 능가하므로 소자의 정상적 작동을 저해한다.
또한, 도핑된 폴리실리콘이나 WSix 폴리사이드등을 게이트전극으로 사용하고 있으마 VLSI에서는 이들의 저항을 더 낮추어야 할 필요성이 커짐에 따라서 셀프 얼라인드 실리사이드(Self-ALIgned siliCIDE:SALICIDE)가 제시되었다.
그러나 종래의 접합(junction)형성 후 살리사이드를 형성하는 방법은 실리사이드가 형성되면서 정션의 실리콘(Si)이 소모되기 때문에 실리사이드 없는 접합에 비해서 누설전류가 높고 셀로우 정션의 제작에도 한계가 있었다.
이에 실리사이드를 먼저 형성한 후에 접합을 형성하는 방법을 연구하였고, 종래와 본 발명은 이에 대한 내용이다.
이하, 첨부 도면을 참조하여 종래 반도체소자의 접합 형성방법에 대하여 설명하면 다음과 같다.
도 1a 내지 도 1c는 종래 반도체소자의 접합 형성방법을 나타낸 공정단면도 이다.
종래 반도체소자의 접합 형성방법은 에스에이디에스(SADS:Silicide As-Dopant-Source) 방법을 이용한 것으로써, 먼저 도 1a에 도시한 바와 같이 제 1 도전형 반도체기판(11)상에 금속층을 증착한 후에 열처리하는 살리사이드 공정을 진행하여 제 1 도전형 반도체기판(11)에 실리사이드층(12)을 형성한다. 이때 제 1 도전형은 도 1a와 같이 P형일 수도 있고, 도면에는 나타나 있지 않지만 N형일수도 있다.
그리고 도 1b에 도시한 바와 같이 실리사이드층(12)에 제 2 도전형 이온을 주입한다. 이때 제 2 도전형 이온은 도면에는 N형으로 나타내었는데, 제 1 도전형이 N형일 때는 P형이온을 의미하게 된다.
이후에 열처리하여 도 1c에서와 같이 실리사이드층(12)에 주입된 제 2 도전형 이온을 제 1 도전형 반도체기판(11)으로 드라이브-인(drive-in)하여 제 2 도전형 이온확산영역(13)을 형성하여 pn접합을 이루도록 한다.
상기와 같은 종래 반도체소자의 접합 형성방법은 다음과 같은 문제가 있다.
실리사이드층에 제 2 도전형 이온을 주입한 후 열확산 시킬 때 제 2 도전형 이온의 기판 확산을 제어하기가 어렵고, 이에 따라 접합 누설전류 특성을 향상시키기가 어렵다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, SADS 방법으로 형성된 pn접합에서 접합깊이의 증가없이 누설전류 특성을 향상시키기에 알맞은 반도체소자의 접합 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래 반도체소자의 접합 형성방법을 나타낸 공정단면도
도 2a 내지 도 2d는 본 발명 반도체소자의 접합 형성방법을 나타낸 공정단면도
도 3은 실리사이드층에 F이온을 주입할 때 주입에너지에 따른 프로파일을 나타낸 도면
도 4는 pn접합을 형성할 때 F이온의 주입 농도에 따른 누설전류 특성을 나타낸 도면
도 5는 pn접합을 형성할 때 F이온의 주입에너지 변화에 따른 누설전류 특성을 나타낸 도면
도 6은 실리사이드층에 F이온을 주입한 경우와 주입하지 않은 경우에 제 2 도전형 이온과 F이온의 분포방향을 분석한 도면
도면의 주요 부분에 대한 부호의 설명
101 : 제 1 도전형 반도체기판 102 : 실리사이드층
103 : 제 2 도전형 이온확산영역
상기와 같은 목적을 달성하기 위한 본 발명 반도체소자의 접합 형성방법은 제 1 도전형 반도체층 표면에 실리사이드층을 형성하는 공정, 상기 실리사이드층에 제 2 도전형 이온을 주입하는 공정, 상기 실리사이드층에 F 이온을 주입하는 공정, 열처리하여 상기 실리사이드층 하부의 상기 제 1 도전형 반도체층에 제 2 도전형 이온을 확산시켜서 pn접합을 형성하는 공정을 포함함을 특징으로 한다.
첨부 도면을 참조하여 본 발명 반도체소자의 접합 형성방법에 대하여 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명 반도체소자의 접합 형성방법을 나타낸 공정단면도이다.
본 발명은 SADS(Silicide As-Dopant-Source)를 이용하여 pn접합을 형성하기 위한 방법에 대한 것으로, 먼저 도 2a에 도시한 바와 같이 제 1 도전형 반도체기판(101)상에 금속층을 증착한 후에 열처리하는 살리사이드 공정을 진행하여 제 1 도전형 반도체기판(101)에 실리사이드층(102)을 형성한다.
이때 제 1 도전형은 도면에는 P형으로 나타내었는데, N형일 수도 있다.
그리고 도 2b에 도시한 바와 같이 실리사이드층(102)에 차후에 접합을 형성하기 위한 제 2 도전형 이온을 주입한다. 이때 제 2 도전형은 제 1 도전형이 P형이면 N형을 의미하고, N형이면 P형을 의미한다.
이후에 도 2c에 도시한 바와 같이 실리사이드층(102)에 1E15/㎠ 이하(예를 들면 1E14~1E15/㎠범위)의 낮은 도핑농도를 갖는 F이온을 주입한다.
이때 실리사이드층(102)이 코발트실리사이드(CoSi2)이고, 약 350Å의 두께로 형성되어 있을 때 F의 에너지는 20KeV이하(10~20KeV범위)로 가한다.
다음에 도 2d에 도시한 바와 같이 열처리를 통하여 실리사이드층(102)에 주입된 제 2 도전형 이온을 실리사이드층(102) 하부의 제 1 도전형 반도체기판(101)으로 확산시켜서 제 2 도전형 이온확산영역(103)을 형성한다. 이에 따라서 실리사이드층(102) 하부의 제 1 도전형 반도체기판(101)에는 pn접합이 형성된다.
상기에서와 같이 실리사이드층(102)에 제 2 도전형 이온을 주입한 후에 F이온을 주입할 때 F이온의 주입에너지와 주입농도에 따른 pn접합의 전기적인 특성에 대하여 첨부도면을 참조하여 설명하면 다음과 같다.
도 3은 실리사이드층에 F이온을 주입할 때 주입에너지에 따른 프로파일을 나타낸 도면이다.
그리고 도 4는 pn접합을 형성할 때 F이온의 주입 농도에 따른 누설전류 특성을 나타낸 도면이며, 도 5는 pn접합을 형성할 때 F이온의 주입에너지 변화에 따른 누설전류 특성을 나타낸 도면이다.
그리고 도 6은 실리사이드층에 F이온을 주입한 경우와 주입하지 않은 경우에 제 2 도전형 이온과 F이온의 분포방향을 분석한 도면이다.
pn접합의 특성 설명시 실리사이드층(102)은 350Å의 두께를 갖는 CoSi2로 형성되었을 때이고, 제 2 도전형 이온은 40KeV의 에너지로 1E16/㎠의 농도를 갖도록 주입된 As이온으로 형성된 경우이다.
먼저 도 3은 F의 이온주입 에너지 변화(10~40KeV)에 대해 이온주입된 상태에서의 프로파일을 예측한 티알아이엠(TRIM:Transport of Ion in Matter) 시뮬레이션 결과로써, F를 이온 주입하는 에너지가 높을수록 제 1 도전형 반도체기판(101)의 더 깊은 영역에까지 F이온이 분포함을 알 수 있다.
도면에 나타나 있듯이 F를 40KeV로 주입했을 경우가 10KeV로 주입했을 때보다 제 1 도전형 반도체기판(101)으로 더 깊이 주입되었다.
이때 주의할 것은 F이온의 주입에너지가 너무 크면 pn접합이 형성될 영역에 이온주입된 F에 의한 데미지로 전기적 특성이 악화될 수 있다.
다음에 도 4는 CoSi2이 350Å 증착되어 있고, 이곳에 40KeV로 1E16/㎠의 As이온이 주입되어 있을 때, F를 이온주입한 경우(20KeV의 에너지로 주입한 경우)와 F를 이온주입하지 않은 경우에 대해서 900℃에서 30초 동안 열처리한 후의 pn접합의 누설전류 특성을 나타낸 실험데이터도이다.
특히, 도 4는 F이온의 도우즈(dose) 변화에 따른 누설전류 특성을 나타낸 것으로써, F가 1E15/㎠ 이하의 농도를 갖을 때 pn접합의 누설전류량은 F이온을 주입하지 않은 경우보다 작게 나타남을 알 수 있다.
도 5는 CoSi2이 350Å 증착되어 있고, 이곳에 40KeV로 1E16/㎠의 As이온이 주입되어 있을 때, F를 이온주입한 경우(10~40KeV로 주입)와 F 이온을 주입하지 않은 경우에 대해서 900℃에서 30초 동안 열처리한 후의 pn접합의 누설전류 특성을 나타낸 실험데이터도이다.
특히, 도 5는 F 이온의 주입에너지 변화에 따른 누설전류 특성을 나타낸 것으로써, F를 20KeV 이하로 주입할 때가 30,40KeV로 주입할 때 보다 누설전류량이 작음을 알 수 있다.
상기에서와 F이온은 1E15/㎠이하의 농도를 갖으며 20KeV이후의 에너지로 주입하면 누설전류 특성이 향상되었다.
다음에 도 6은 CoSi2이 350Å 증착되어 있고, 이곳에 40KeV로 1E16/㎠의 As이온이 주입되어 있을 때, F를 이온주입한 경우(20KeV로 주입)와 F 이온을 주입하지 않은 경우에 대해서 900℃에서 30초 동안 열처리한 후의 pn접합의 As 및 F의 분포방향을 에스아이엠에스(SIMS:Secondary Ion Mass Spectrometry)로 분석한 결과를 나타낸 것이다.
도 6에 도시한 바와 같이 F이온의 주입 여부에 관계없이 As 분포는 F의 분포와 동일한 것을 알 수 있다.
상기와 같은 본 발명 반도체소자의 접합 형성방법은 다음과 같은 효과가 있다.
실리사이드에 도판트(N형이나 P형)를 주입후 낮은 도우즈와 낮은 에너지의 F이온을 주입한 후에 열처리하여 pn접합을 형성하므로 접합깊이의 증가없이 누설전류의 특성을 향상시킬 수 있다.

Claims (5)

  1. 제 1 도전형 반도체층 표면에 실리사이드층을 형성하는 공정,
    상기 실리사이드층에 제 2 도전형 이온을 주입하는 공정,
    상기 실리사이드층에 F 이온을 주입하는 공정,
    열처리하여 상기 실리사이드층 하부의 상기 제 1 도전형 반도체층에 제 2 도전형 이온을 확산시켜서 pn접합을 형성하는 공정을 포함함을 특징으로 하는 반도체소자의 접합 형성방법.
  2. 제 1 항에 있어서, 상기 F이온은 1E14~1E15/㎠ 범위의 농도를 갖도록 주입함을 특징으로 하는 반도체소자의 접합 형성방법.
  3. 제 1 항에 있어서, 상기 F이온은 10~20KeV 범위의 주입에너지로 주입함을 특징으로 하는 반도체소자의 접합 형성방법.
  4. 제 1 항에 있어서, 상기 제 2 도전형 이온은 아세닉(As) 이온을 사용함을 특징으로 하는 반도체소자의 접합 형성방법.
  5. 제 4 항에 있어서, 상기 아세닉 이온은 40KeV의 주입에너지로 1E16/㎠의 농도를 갖도록 주입함을 특징으로 하는 반도체소자의 접합 형성방법.
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