KR20010065907A - 반도체 소자의 듀얼-폴리실리콘 게이트 형성방법 - Google Patents
반도체 소자의 듀얼-폴리실리콘 게이트 형성방법 Download PDFInfo
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Abstract
본 발명은 반도체 제조기술에 관한 것으로, 특히 듀얼-폴리실리콘 게이트(dual-implanted polysilicon gate) 형성 방법에 관한 것이며, p채널 MOSFET 영역의 폴리실리콘막에서의 도펀트 공핍현상 및 도펀트 투과현상을 방지하여 안정된 붕소(B) 이온의 농도 프로파일을 얻을 수 있는 듀얼-폴리실리콘 게이트 형성방법을 제공하는데 그 목적이 있다. 상기 목적을 달성하기 위한 본 발명은, 게이트절연막이 형성된 실리콘기판 상에 비도핑된 폴리실리콘막을 형성하는 제1 단계; 상기 폴리실리콘막 상부에 CoSi2막을 형성하는 제2 단계; p채널 모스 트랜지스터 영역의 상기 CoSi2막 및 상기 폴리실리콘막에 붕소(B) 이온주입을 실시하고, n채널 모스트랜지스터 영역의 상기 CoSi2막 및 상기 폴리실리콘막에 n형 불순물을 이온주입하는 제3 단계; 및 불순물 활성화를 위한 열처리를 실시하는 제4 단계를 포함하여 이루어진다.
Description
본 발명은 반도체 제조기술에 관한 것으로, 특히 듀얼-폴리실리콘 게이트(dual-implanted polysilicon gate) 형성 방법에 관한 것이다.
잘 알려진 바와 같이 CMOS 소자에서 n+도핑된 폴리실리콘 게이트전극을 사용하는 p 채널 MOSFET는 실리콘기판 표면 하부로 매립채널(buried channel)이 형성되는데, 이러한 상황하에서는 실리콘기판 표면에 채널이 형성되는 n채널 MOSFET과 p 채널 MOSFET간에 문턱전압이 차이가 나게 되어 소자의 설계나 제작에 여러가지 제한 요인이 작용한다. 따라서, n채널 MOSFET의 게이트 폴리실리콘에는 n+도핑을 적용하고, p 채널 MOSFET의 게이트 폴리실리콘에는 p+도핑을 적용하는 바, 이러한 구조를 통상 듀얼-게이트 구조라 부른다.
듀얼 게이트 적용을 위한 공정에 있어, n채널 MOSFET과 p 채널 MOSFET의 각 게이트전극용 폴리실리콘막은 동시에 증착되고 패터닝되기 때문에, 먼저 비도핑 폴리실리콘을 증착하고 n채널 MOSFET과 p 채널 MOSFET의 각 게이트지역에 서로 다른 타입의 불순물을 도핑하기 위하여 선택적 이온주입 공정이 적용된다. 통상적으로, n채널 MOSFET의 게이트 폴리실리콘에는 인(Phosporous, P)을 이온주입하는 방법을 적용하고, p채널 MOSFET의 게이트 폴리실리콘에는 붕소(Boron, B)을 이온주입하는 방법을 적용하고 있다.
종래기술에 따른 듀얼-폴리실리콘 게이트 형성방법은 먼저, 실리콘기판 상에 소자분리막을 형성하고, 게이트산화막을 성장시킨 후 게이트산화막 상부에 게이트전극용 전도막 재료인 폴리실리콘막을 증착한다.
다음으로, n채널 MOSFET 영역의 폴리실리콘막에 인(P)을 선택적으로 이온주입한 후에 p채널 MOSFET 영역의 폴리실리콘막에 붕소(B)를 선택적으로 이온주입한다.
다음으로, 열처리를 실시하여 폴리실리콘막내의 도펀트(dopant)를 활성화시킨 후 마스크 및 식각 공정을 통해 게이트를 패터닝한다.
이와 같은, 종래 기술에 따른 듀얼-게이트 형성방법은 통상적으로 p채널 MOSFET 영역의 폴리실리콘막에 붕소(B)를 선택적으로 이온주입할 때, 채널링(chenneling)현상을 방지하기 위하여 사영비정(Rp+6△Rp)이 폴리실리콘막의 두께보다 작도록 붕소(B)의 도핑 에너지를 조절하여 이온주입을 진행한다.
그러나, 소자의 집적화가 진전됨에 따라 게이트 전극을 구성하는 폴리실리콘막의 두께가 500Å 이하로 형성되면서, 붕소(B)의 도핑 에너지값 또한 5keV 이하의 낮은 이온주입 에너지가 요구되고 있다. 이와 같이 이온주입 에너지를 작게하여 이온주입을 진행할 경우에는 도핑 후의 열처리 시에 도펀트의 활성화비(activation ratio)가 10％미만으로 낮게 되고, 폴리실리콘막과 게이트산화막과의 계면 부근에서의 붕소(B) 도핑농도가 최대 1 ×1019ions/㎠ 정도로 낮게 형성됨에 따라, p채널 MOSFET 영역의 폴리실리콘막에 도펀트 공핍(depletion) 현상이 발생하고, 이로 인하여 게이트산화막의 두께 증가 및 트랜지스터 특성의 열화를 초래하게 되는 문제점이 발생하고 있다.
이와 같은 도펀트 공핍현상을 보완하기 위하여 붕소(B)의 주입량의 증가, 이온주입 에너지 증가, 후속 열처리 시 온도와 시간의 증가 등과 같은 방법을 사용할 경우에는 붕소(B) 이온이 게이트산화막을 뚫고 확산되는 도펀트 투과(penetration)현상이 발생하여 실리콘기판의 붕소(B) 농도를 높이는 결과를 초래하고, 트랜지스터 소자의 특성을 변화시키며, 게이트산화막의 신뢰성을 저하시키게 되는 문제점이 있다.
도 1은 종래기술에 따른 듀얼-폴리실리콘 게이트 제조방법에 의해 제조된 p채널 MOSFET영역의 붕소(B) 농도 프로파일을 도시한 도면으로서, 도시된 바와 같이 상기 언급한 문제점인 폴리실리콘막(poly)과 게이트산화막(G.O)의 계면 부근에서 붕소(B)농도 감소에 따른 도펀트 공핍영역(A) 및 실리콘기판(sub)을 뚫고 형성된 붕소(B) 농도 프로파일에 의한 도펀트 투과영역(B)을 나타내고 있다.
본 발명은 p채널 MOSFET 영역의 폴리실리콘막에서의 도펀트 공핍현상 및 도펀트 투과현상을 방지하여 안정된 붕소(B) 이온의 농도 프로파일을 얻을 수 있는 듀얼-폴리실리콘 게이트 형성방법을 제공하는데 그 목적이 있다.
도 1은 종래기술에 따른 듀얼-폴리실리콘 게이트 제조방법에 의해 제조된 p채널 MOSFET영역의 붕소(B) 농도 프로파일을 도시한 도면.
도 2a 내지 도 2g는 본 발명의 일실시예에 따른 듀얼-폴리실리콘 게이트 형성 과정을 나타내는 단면도.
도 3은 본 발명의 일실시예에 따른 듀얼-폴리실리콘 게이트의 p채널 MOSFET 영역 및 n채널 MOSFET 영역 각각에 이온주입된 인(P) 및 붕소(B)의 농도 프로파일을 도시한 도면.
*도면의 주요 부분에 대한 부호의 간단한 설명
20 : 실리콘 기판 21 : 게이트 절연막
22 : 폴리실리콘막 23 : CoSi2막
상기 목적을 달성하기 위한 본 발명은, 게이트절연막이 형성된 실리콘기판 상에 비도핑된 폴리실리콘막을 형성하는 제1 단계; 상기 폴리실리콘막 상부에 CoSi2막을 형성하는 제2 단계; p채널 모스 트랜지스터 영역의 상기 CoSi2막 및 상기 폴리실리콘막에 붕소(B) 이온주입을 실시하고, n채널 모스트랜지스터 영역의 상기 CoSi2막 및 상기 폴리실리콘막에 n형 불순물을 이온주입하는 제3 단계; 및 불순물 활성화를 위한 열처리를 실시하는 제4 단계를 포함하여 이루어진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2g는 본 발명의 일실시예에 따른 듀얼-폴리실리콘 게이트 형성 과정을 나타내는 단면도이다.
본 실시예는 먼저, 도 2a에 도시된 바와 같이 실리콘기판(20) 상에 게이트절연막(21)을 성장시킨 후 게이트절연막(21) 상부에 불순물이 도핑되지 않은 폴리실리콘막(22)을 300 ~ 700Å 정도의 두께로 증착한다. 이때, 폴리실리콘막(22)은 SiH4가스를 소오스 가스로 하고, 550 ~ 650℃ 정도의 온도에서 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition, LPCVD)법으로 그레인(grain) 크기가 200Å 이하가 되도록 증착한다.
다음으로, 도 2b에 도시된 바와 같이 폴리실리콘막(22) 상부에 확산(diffusion) 소오스로 사용할 수 있는 CoSi2막(23)을 증착한다. 이때, CoSi2막(23)은 복합 타겟(composite target)을 이용한 물리 기상 증착(PhysicalVapor Deposition, PVD)법으로 500 ~ 1500Å 정도의 두께가 되도록 증착한다.
다음으로, 도 2c에 도시된 바와 같이 n채널 MOSFET 영역의 폴리실리콘 게이트 형성을 위하여 p채널 MOSFET 영역을 덮는 제1감광막 패턴(24)을 형성한 후 노출된 CoSi2막(23)에 인(P) 이온주입을 실시한다. 이때, 인(P) 이온주입 시 에너지를 사영비정(Rp+6△Rp)이 폴리실리콘막(22)과 CoSi2막(23)의 두께 합보다 작도록 조절하며, 이온주입되는 인(P)의 도즈(dose)를 1 ×1015~ 5 ×1015ions/㎠ 정도로 하여 이온주입을 실시한다.
다음으로, 도 2d에 도시된 바와 같이 제1감광막 패턴(24)을 제거하고, p채널 MOSFET 영역의 폴리실리콘 게이트 형성을 위하여 n채널 MOSFET 영역을 덮는 제2감광막 패턴(25)을 형성한 후 노출된 CoSi2막(23)에 붕소(B) 이온주입을 실시한다. 이때, 붕소(B) 이온주입 시 에너지를 사영비정(Rp+6△Rp)이 폴리실리콘막(22)과 CoSi2막(23)의 두께 합보다 작도록 조절하며, 이온주입되는 붕소(B)의 도즈(dose)를 3 ×1015~ 1 ×1016ions/㎠ 정도로 하여 이온주입을 실시한다.
다음으로, 도 2e에 도시된 바와 같이 제2감광막 패턴(25)을 제거한 후 이온주입된 도펀트들이 확산 및 활성화되도록 열처리를 실시한다. 이때, 열처리는 850 ~ 950℃ 정도의 온도에서 30 ~ 120초 동안 실시하는 급속열처리(Rapid Thermal Process, RTP)방식 또는 750 ~ 850℃ 정도의 온도에서 10 ~ 30분 동안 실시하는 노(furnace) 열처리 방식을 사용하여 실시한다. 이와 같은 열처리를 거치게 되면,CoSi2막(23)내에 분포된 붕소(B) 도펀트들이 하부로 추가 확산되어 p채널 MOSFET영역에의 폴리실리콘막(22)과 게이트절연막(21)과의 계면부근에서 발생하였던 붕소(B)농도의 감소에 기인한 도펀트 공핍현상이 발생하지 않게 된다.
다음으로, 도 2f에 도시된 바와 같이 CoSi2막(23)을 HF용액을 사용하여 습식제거한 후 폴리실리콘막(22) 상부에 게이트 전극의 저항(Rs)을 낮추기 위하여 WN막(26) 및 W막(27)을 증착한다.
다음으로, 도 2g에 도시된 바와 같이 W막(27), WN막(26) 및 폴리실리콘막(22)을 선택식각하여 게이트 전극 패턴을 형성한다.
상술한 바와 같은 공정에 의해, p채널 MOSFET 영역의 게이트산화막(21) 계면 부근 폴리실리콘막내의 붕소(B) 농도가 감소되는 것을 억제 또는 보상하여 줄 수 있는 바, 이러한 작용을 도 3을 통해 살펴본다.
도 3은 상기와 같은 공정을 통해 제조된 듀얼-폴리실리콘 게이트의 p채널 MOSFET 영역 및 n채널 MOSFET 영역 각각에 이온주입된 인(P) 및 붕소(B)의 농도 프로파일을 도시한 도면이다.
도 3에 도시된 바와 같이 세로축의 'sub'는 실리콘기판을, 'G.O'는 게이트절연막을, 'poly'는 폴리실리콘막을, 'CoSi2'는 CoSi2막을 각각 나타낸다. 또한, 각각의 도면부호 'C'는 CoSi2막(CoSi2)내에 도핑된 붕소(B) 농도 프로파일을, 'D'는 n채널 MOSFET 영역의 게이트전극 내에 형성된 인(P) 농도 프로파일을, 'E'는 p채널 MOSFET 영역의 게이트전극 내에 형성된 붕소(B) 농도 프로파일을 각각 나타내고 있다.
도 3을 참조하여 보다 자세히 살펴보면, 본 발명은 듀얼-폴리실리콘 게이트전극 형성을 위해 통상적으로 사용하는 도핑되지 않은 폴리실리콘막을 형성하고, 그 상부에 CoSi2막을 형성한 후 n채널 MOSFET 영역 및 p채널 MOSFET 영역 형성을 위해 통상적인 이온주입량을 가진 인(P) 이온주입 및 붕소(B) 이온주입을 실시한다. 이어서, 도펀트 확산 및 활성화를 위하여 열처리를 실시하게 되면, CoSi2막에 포함된 도펀트들이 폴리실리콘막내에 추가로 확산되어 p채널 MOSFET영역의 폴리실리콘막과 게이트산화막간의 계면 부근에서 발생하였던 도펀트 공핍현상 없이 전체적으로 균일한 농도구배를 갖는 농도 프로파일을 형성하게 된다. 이와 같이, 붕소(B) 농도 감소에 기인한 도펀트 공핍현상을 방지할 수 있게 됨에 따라 도펀트 공핍현상 방지를 위해 실시하는 공정조건의 변화, 즉 열처리 시 온도 증가, 이온주입량 증가, 이온주입 에너지 증가와 같은 변화에 따라 발생하는 도펀트 투과현상 또한 방지할 수 있게 된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 p채널 MOSFET 영역에서 발생하는 도펀트 공핍현상 및 도펀트 투과현상을 방지하는 효과가 있으며, 이에 따라 소자의 전기적 특성 및 신뢰도를 향상시킬 수 있다.
Claims (6)
- 게이트절연막이 형성된 실리콘기판 상에 비도핑된 폴리실리콘막을 형성하는 제1 단계;상기 폴리실리콘막 상부에 CoSi2막을 형성하는 제2 단계;p채널 모스 트랜지스터 영역의 상기 CoSi2막 및 상기 폴리실리콘막에 붕소(B) 이온주입을 실시하고, n채널 모스트랜지스터 영역의 상기 CoSi2막 및 상기 폴리실리콘막에 n형 불순물을 이온주입하는 제3 단계; 및불순물 활성화를 위한 열처리를 실시하는 제4 단계를 포함하여 이루어진 반도체 소자의 듀얼-폴리실리콘 게이트 형성방법.
- 제1항에 있어서,상기 제1 단계에서,상기 폴리실리콘막은 SiH4가스를 사용하고, 550 ~ 650℃ 정도의 온도에서 저압화학기상증착법으로 증착하되, 그레인의 크기가 200Å 이하가 되도록 하는 것을 특징으로 하는 반도체 소자의 듀얼-폴리실리콘 게이트 형성방법.
- 제1항에 있어서,상기 폴리실리콘막은 300∼700Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 듀얼-폴리실리콘 게이트 형성방법.
- 제1항에 있어서,상기 CoSi2막은 복합타겟을 이용한 물리기상증착법으로 증착하되, 500∼1500Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 듀얼-폴리실리콘 게이트 형성방법.
- 제4항에 있어서,상기 제4 단계는,750 ~ 850℃ 정도의 온도에서 10 ~ 30분 동안 노 열처리로 수행하는 것을 특징으로 하는 반도체 소자의 듀얼-폴리실리콘 게이트 형성방법.
- 제4항에 있어서,상기 제4 단계는,850 ~ 950℃ 정도의 온도에서 30 ~ 120초 동안 급속열처리로 수행하는 것을특징으로 하는 반도체 소자의 듀얼-폴리실리콘 게이트 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990066923A KR20010065907A (ko) | 1999-12-30 | 1999-12-30 | 반도체 소자의 듀얼-폴리실리콘 게이트 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990066923A KR20010065907A (ko) | 1999-12-30 | 1999-12-30 | 반도체 소자의 듀얼-폴리실리콘 게이트 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010065907A true KR20010065907A (ko) | 2001-07-11 |
Family
ID=19634054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990066923A KR20010065907A (ko) | 1999-12-30 | 1999-12-30 | 반도체 소자의 듀얼-폴리실리콘 게이트 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20010065907A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100744652B1 (ko) * | 2005-12-22 | 2007-08-01 | 주식회사 하이닉스반도체 | 반도체 소자의 듀얼 게이트 제조 방법 |
| KR100886697B1 (ko) * | 2002-06-10 | 2009-03-04 | 매그나칩 반도체 유한회사 | 반도체 소자의 이중 게이트 형성 방법 |
| KR101051954B1 (ko) * | 2004-02-05 | 2011-07-26 | 매그나칩 반도체 유한회사 | 반도체 소자의 트랜지스터 형성방법 |
-
1999
- 1999-12-30 KR KR1019990066923A patent/KR20010065907A/ko not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100886697B1 (ko) * | 2002-06-10 | 2009-03-04 | 매그나칩 반도체 유한회사 | 반도체 소자의 이중 게이트 형성 방법 |
| KR101051954B1 (ko) * | 2004-02-05 | 2011-07-26 | 매그나칩 반도체 유한회사 | 반도체 소자의 트랜지스터 형성방법 |
| KR100744652B1 (ko) * | 2005-12-22 | 2007-08-01 | 주식회사 하이닉스반도체 | 반도체 소자의 듀얼 게이트 제조 방법 |
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