KR100886697B1 - 반도체 소자의 이중 게이트 형성 방법 - Google Patents

반도체 소자의 이중 게이트 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 이중 게이트 형성 방법을 개시하며, 개시된 본 발명에 따른 반도체 소자의 이중 게이트 형성 방법은, PMOS 영역 및 NMOS 영역을 갖는 반도체 기판 상에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상에 주상 구조의 폴리실리콘층을 형성하는 단계; 상기 NMOS 영역에 형성된 폴리실리콘층의 표면 일부에 5가 이온을 주입해서 상기 NMOS 영역의 폴리실리콘층 표면 일부를 비정질화시키는 단계; 및 상기 비정질화된 NMOS 영역의 폴리실리콘층 표면 일부에서 조대 결정 성장이 이루어지는 반면 상기 조대 결정 성장이 이루어지는 폴리실리콘층 표면 일부의 아래에는 주상 구조의 폴리실리콘층이 존재하도록, 상기 NMOS 영역의 폴리실리콘층 표면 일부가 비정질화된 폴리실리콘층에 대해서 600℃ 내지 900℃의 온도로 열처리를 수행하는 단계;를 포함하는 것을 특징으로 한다. 본 발명에 따르면, 기존 보다 크게 감소시킨 열처리 온도로써 결정립의 조대 성장을 NMOS 게이트 전극 상부에만 국한시킬 수 있다. 따라서, 주상구조가 NMOS 게이트 전극 하부에 유지되므로 채널링 효과를 억제할 수 있게 되어 소자의 전기적 특성을 향상시킬 수 있다.

Description

반도체 소자의 이중 게이트 형성 방법{METHOD FOR FORMING DUAL GATE IN SEMICONDUCTOR DEVICE}
도 1은 종래 기술에 따른 반도체 소자의 이중 게이트 형성 방법에 있어서, NMOS 게이트의 채널링 효과를 도시한 단면도.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 이중 게이트 형성 방법을 도시한 공정별 단면도.
- 도면의 주요부분에 대한 부호의 설명 -
100; 반도체 기판 110; 소자분리막
120; 게이트 산화막 130; 주상 구조의 폴리실리콘층
140; 포토레지스트 패턴 150; 비정질화된 폴리실리콘층
160; 조대 결정 성장된 폴리실리콘층
본 발명은 반도체 소자의 이중 게이트 형성 방법에 관한 것으로, 보다 상세하게는 게이트 채널링 효과를 억제할 수 있는 반도체 소자의 이중 게이트 형성 방법에 관한 것이다.
일반적으로 0.35㎛ 공정기술 이하의 고집적 로직 CMOS 소자 제조시에는 이중 게이트 구조가 이용된다. 이러한 이중 게이트 구조를 채택하는 반도체 소자의 이중 게이트 형성 방법을 개략적으로 설명하면 다음과 같다.
먼저 이중 게이트에서 PMOS 게이트를 형성하는 공정을 개략적으로 설명하면, 반도체 기판에 게이트 산화막을 형성한 후 폴리실리콘층을 순차로 적층한다. 이어서, 상기 결과물을 열처리한 후 붕소(B) 이온을 폴리실리콘층에 주입시키고 다시 열처리하고 식각 공정으로 PMOS 게이트를 형성한다.
한편, NMOS 게이트를 형성하는 공정을 살펴보면, 반도체 기판에 게이트 산화막을 형성한 후 폴리실리콘층을 순차로 적층한다. 이후 인(P) 이온을 폴리실리콘층에 주입하고 약 1,000℃ 온도에서의 열처리와 식각 공정으로 NMOS 게이트를 형성한다.
그러나, 종래 기술에 따른 반도체 소자의 이중 게이트 형성 방법에 있어서는 다음과 같은 문제점이 있다.
종래 기술에 있어서는, 폴리실리콘층이 주상(columnar) 구조로 성장하기 때문에 PMOS 게이트 형성을 위한 붕소(B) 이온 주입시 붕소 이온이 결정립계를 타고 기판 하부로 침투되는 채널링 현상이 발생한다. 따라서, 채널링 효과를 방지하기 위해 붕소 이온을 주입하기 전에 비정질 폴리실리콘에 대한 열처리 공정을 실시하여 폴리실리콘을 결정질화시킨다.
그러나, 이러한 방법은 PMOS 게이트에서의 붕소 이온 침투를 억제하는 장점 이 있는 반면에 NMOS 게이트에서의 비소(As) 이온의 채널링 효과를 유발시키는 문제점이 있다.
그 이유는 NMOS 게이트를 형성하는데 있어서는 먼저 인(P) 이온을 주입하고 그 후에 열처리 공정을 실시하는데 이때 폴리실리콘층이 인 이온을 주입받아 활성화되면 PMOS 게이트와 비교했을 때 상대적으로 더 높은 열역학적 여기 상태에 있게 된다. 따라서, 후속 열처리시 급격한 결정 성장을 하여, 도 1에 도시된 바와 같이, NMOS 게이트(10)는 매우 큰 크기의 결정립(20)(22)상태가 되는 것이다.
이러한 조대한 결정립(20)(22) 때문에 소오스/드레인 형성을 위한 비소(As) 이온 주입시 채널링(channeling)을 방지할 수 없게 되고, 이로 인하여 누설전류가 증가되고 펀치쓰루(punchthrough) 현상도 발생하게 되는 문제점이 있다.
이에, 본 발명은 상기한 종래 기술상의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 폴리실리콘에 인(P) 이온을 주입한 후 열처리 온도를 기존보다 크게 감소시킴으로써 결정립이 조대화 되는 부위를 폴리실리콘층 상부로 이동시켜 결과적으로 NMOS 게이트 하부를 채널링에 저항력 있는 주상구조로 유지시킬 수 있는 반도체 소자의 이중 게이트 형성 방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 이중 게이트 형성 방법은, PMOS 영역 및 NMOS 영역을 갖는 반도체 기판 상에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상에 주상 구조의 폴리실리콘층을 형성하는 단계; 상기 NMOS 영역에 형성된 폴리실리콘층의 표면 일부에 5가 이온을 주입해서 상기 NMOS 영역의 폴리실리콘층 표면 일부를 비정질화시키는 단계; 및 상기 비정질화된 NMOS 영역의 폴리실리콘층 표면 일부에서 조대 결정 성장이 이루어지는 반면 상기 조대 결정 성장이 이루어지는 폴리실리콘층 표면 일부의 아래에는 주상 구조의 폴리실리콘층이 존재하도록, 상기 NMOS 영역의 폴리실리콘층 표면 일부가 비정질화된 폴리실리콘층에 대해서 600℃ 내지 900℃의 온도로 열처리를 수행하는 단계;를 포함하는 것을 특징으로 한다.
상기 5가 이온은 인(P)인 것을 특징으로 한다.
삭제
상기 열처리는 급속 열처리와 노(furnace) 열처리 중 어느 하나의 방법으로 진행하는 것을 특징으로 한다.
상기 급속 열처리는 10초 내지 60초 동안 진행하며, 상기 노(furnace) 열처리는 1분 내지 20분 동안 진행하는 것을 특징으로 한다.
본 발명에 의하면, 기존 보다 크게 감소시킨 열처리 온도로써 결정립의 조대 성장을 NMOS 게이트 전극 상부에만 국한시킬 수 있게 된다. 따라서, 조대 결정립으로 재결정화된 폴리실리콘층 하부에 채널링에 저항력이 있는 주상 조직이 존재하게 되어 NMOS 게이트의 채널링 효과를 억제할 수 있게 된다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 이중 게이트 형성 방법을 도시한 공정별 단면도이다.
도 2a를 참조하면, 소자분리막(100)을 사이에 두고 PMOS 영역과 NMOS 영역으로 구획된 반도체 기판(100) 상에 게이트 산화막(120)을 형성한다. 그런다음, 상기 게이트 산화막(120) 상에 주상(Columnar) 구조의 폴리실리콘층(130)을 형성한다.
도 2b를 참조하면, PMOS 영역에 형성된 폴리실리콘층(130) 부분 상에 포토레지스트 패턴(140)을 형성한다. 상기 포토레지스트 패턴(140)을 마스크로 하는 이온 주입 공정을 진행한다. 이때, 상기 폴리실리콘층(130)의 표면 일부에 주입되는 이온은 NMOS 게이트를 형성하기 위한 5가 이온, 예를 들어, 인(P) 이온이다.
도 2c를 참조하면, 상기 5가 이온의 주입 공정에 의해서 상기 주상 조직의 폴리실리콘층(130) 중에서 NMOS 영역의 폴리실리콘층(150) 부분의 표면이 비정질화 된다.
도 2d를 참조하면, 상기 NMOS 영역 폴리실리콘층 부분의 표면이 비정질화된 상기 폴리실리콘층(130)에 대하여 소정의 온도에서 열처리를 실시한다. 이때, 상기 열처리는 상기 5가 이온이 주입되어 비정질화된 폴리실리콘층 부분의 표면이 조대(coarse) 결정 성장할 수 있도록 하기 위한 것으로, 600℃ 내지 900℃ 온도에서 진행한다. 또한, 상기 열처리는 10초 내지 60초 동안 급속열처리 공정(RTP)으로도 진행할 수 있고, 아울러, 노(furnace)에서 1분 내지 20분 동안 진행할 수도 있다.
여기서, 상기와 같은 열처리 공정에 의해, NMOS 영역의 비정질화된 폴리실리콘층은 조대 결정 성장을 하게 되며, 이때, 5가 이온이 주입된 폴리실리콘층 전부가 아닌 일부만이, 즉, NMOS 영역 폴리실리콘층의 표면만이 조대 결정 성장을 한다. 도면부호 160은 조대 결정 성장이 이루어진 NMOS 영역 폴리실리콘층 부분을 나타낸다.
이와 같은 조대 결정 성장 메카니즘은 다음과 같다.
폴리실리콘층의 재결정화는 5가 이온이 주입되어 비정질화 된 부분부터 시작된다. 그리고, 상기 비정질화된 폴리실리콘층이 조대 결정립으로 재결정화가 되고 나면, 주입된 이온이 하부의 주상 구조의 폴리실리콘층으로 확산되어 조대 결정립으로 재결정화가 되어간다. 이 경우, 전자 보다는 후자의 경우, 즉, 주상 조직의 폴리실리콘층으로 확산하여 조대 결정립으로 재결정화가 되는 경우가 더 많은 에너지를 요구한다. 따라서, 인(P)과 같은 5가 이온의 주입 직후에 진행되는 열처리 온도를 900℃ 이하로 감소시키면, 상기 비정질화된 폴리실리콘층 부분만이 조대 결정립으로 재결정화되며, 상기 비정질화된 폴리실리콘층 부분의 조대 결정화 이후에 인(P)이 확산되는 속도가 크게 감소되어, 상기 조대 결정화가 이루어진 폴리실리콘층 부분 아래에 배치된 주상 구조의 폴리실리콘층 부분의 조대 결정립 구조로의 재결정화는 억제된다.
그러므로, 조대 결정립으로 재결정화된 NMOS 영역 폴리실리콘층 부분(160)의 하부에는 채널링에 저항력이 있는 주상 구조가 존재하게 되는 것이다.
한편, 열처리 온도를 너무 낮추면, 필요한 에너지가 부족하게 되어 상기 비정질화된 폴리실리콘층 부분이 재결정화가 되지 않으며, 재결정화가 되지 않으면, 후속하는 게이트 패터닝이 불완전하게 된다. 따라서, 상기 열처리 온도는 최소한 600℃는 되어야 한다.
계속해서, NMOS 영역의 폴리실리콘층 일부를 조대 결정립 구조로 재결정화 한 다음, 예정된 후속 공정을 진행하여 NMOS 게이트와 PMOS 게이트로 이루어진 이중 게이트 구조를 완성한다.
본 발명의 원리와 정신에 위배되지 않는 범위에서 여러 실시예는 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명할 뿐만 아니라 용이하게 실시할 수 있다. 따라서, 본원에 첨부된 특허청구범위는 이미 상술된 것에 한정되 지 않으며, 하기 특허청구범위는 당해 발명에 내재되어 있는 특허성 있는 신규한 모든 사항을 포함하며, 아울러 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해서 균등하게 처리되는 모든 특징을 포함한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 이중 게이트 형성 방법에 의하면, 기존 보다 크게 감소시킨 열처리 온도로써 결정립의 조대 성장을 NMOS 게이트 전극 상부에만 국한시킬 수 있다. 따라서, 주상구조가 NMOS 게이트 전극 하부에 유지되므로 채널링 효과를 억제할 수 있게 되어 소자의 전기적 특성을 향상시킬 수 있는 효과가 있다.

Claims (6)

  1. PMOS 영역 및 NMOS 영역을 갖는 반도체 기판 상에 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막 상에 주상 구조의 폴리실리콘층을 형성하는 단계;
    상기 NMOS 영역에 형성된 폴리실리콘층의 표면 일부에 5가 이온을 주입해서 상기 NMOS 영역의 폴리실리콘층 표면 일부를 비정질화시키는 단계; 및
    상기 비정질화된 NMOS 영역의 폴리실리콘층 표면 일부에서 조대 결정 성장이 이루어지는 반면 상기 조대 결정 성장이 이루어지는 폴리실리콘층 표면 일부의 아래에는 주상 구조의 폴리실리콘층이 존재하도록, 상기 NMOS 영역의 폴리실리콘층 표면 일부가 비정질화된 폴리실리콘층에 대해서 600℃ 내지 900℃의 온도로 열처리를 수행하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 이중 게이트 형성 방법.
  2. 제1항에 있어서,
    상기 5가 이온은 인(P)인 것을 특징으로 하는 반도체 소자의 이중 게이트 형성 방법.
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 열처리는 급속 열처리 및 노(furnace) 열처리 중 어느 하나의 방법으로 수행하는 것을 특징으로 하는 반도체 소자의 이중 게이트 형성 방법.
  6. 제5항에 있어서,
    상기 급속 열처리는 10초 내지 60초 동안 진행하며, 상기 노(furnace) 열처리는 1분 내지 20분 동안 진행하는 것을 특징으로 하는 반도체 소자의 이중 게이트 형성 방법.
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