KR20030052480A - 반도체 소자의 게이트 전극 형성 방법 - Google Patents

반도체 소자의 게이트 전극 형성 방법 Download PDF

Info

Publication number
KR20030052480A
KR20030052480A KR1020010082465A KR20010082465A KR20030052480A KR 20030052480 A KR20030052480 A KR 20030052480A KR 1020010082465 A KR1020010082465 A KR 1020010082465A KR 20010082465 A KR20010082465 A KR 20010082465A KR 20030052480 A KR20030052480 A KR 20030052480A
Authority
KR
South Korea
Prior art keywords
polysilicon layer
gate electrode
heat treatment
semiconductor device
forming
Prior art date
Application number
KR1020010082465A
Other languages
English (en)
Inventor
차한섭
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020010082465A priority Critical patent/KR20030052480A/ko
Publication of KR20030052480A publication Critical patent/KR20030052480A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명의 반도체 소자의 게이트 전극 형성 방법에 관한 것으로, 게이트 폴리 실리콘 증착 직후 게르마늄 이온을 주입하고 어닐하여 후속 듀얼 도프드 게이트 전극 형성시 발생하는 붕소의 침투를 막아주고 샐리사이드 저항의 열 안정성을 높일 수 있는 반도체 소자의 게이트 전극 형성 방법을 제공한다.

Description

반도체 소자의 게이트 전극 형성 방법{Method of forming a gate electrode in semiconductor device}
본 발명은 반도체 소자의 게이트 전극 형성 방법에 관한 것으로, 듀얼 도프드 게이트 전극 형성전 폴리 실리콘층에 Ge이온을 주입한 후 열처리하여 붕소 침투(Penetration)현상을 감소시키고 코발트 샐리사이드(Co-Salicide)저항의 열 안정성을 높일 수 있는 반도체 소자의 게이트 전극 형성 방법에 관한 것이다.
반도체 소자의 게이트 전극으로 폴리 실리콘이 매우 널리 이용되고 있다. 점차 반도체 소자 제조 방법이 고집적화되어 감에 따라 듀얼 도프드 게이트(Dual doped gate) 구조가 적용되고 있다.
이러한 듀얼 도프드 게이트 구조는 PMOS소자에서 표면채널(Surface Channel) 특성을 얻기 위해 시행되고 있으며 소자의 단채널효과(Short channel effect)를 감소시키게 되었다. 하지만 PMOS 게이트 전극에 일반적으로 주입되는 붕소(Boron)가 NMOS 게이트 전극에 주입되는 인(Phosphor)또는 비소(Arsenic) 보다 확산속도가 매우 빨라 게이트 전극을 지나 하부기판으로 침투해 들어간다.
또한 NMOS 게이트 전극에 주입되는 인 또는 비소가 처음 증착된 콜룸너 폴리 실리콘(Columnar Poly-Si)의 구조를 라지그레인(Larg grain)으로 변경시켜주어 샐리사이드(Salicide) 형성 후 열 안정성을 개선해주는 반면, PMOS 게이트 전극에 주입되는 붕소는 처음 증착된 콜룸너 폴리 실리콘의 구조를 샐리사이드 증착공정까지 계속 유지하기 때문에 스몰그레인(Small grain)구조는 샐리사이드의 열적 안정성을 크게 감소시킨다.
따라서 듀얼 도프드 게이트 구조는 붕소가 기판내부로 침투하는 붕소 침투(Penetration)현상과 코발트 샐리사이드(Co-Salicide)저항의 열 안정성 열화시키는 현상이 큰 문제가 되고 있다.
따라서 본 발명은 상술한 단점을 해소할 수 있는 반도체 소자의 게이트 전극 형성 방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 폴리 실리콘층에 게르마늄 이온을 주입한 후 열처리하여 붕소의 하부기판 침투를 감소시키고 코발트 샐리사이드의 열안정성을 높일 수 있는 반도체 소자의 게이트 전극 형성 방법을 제공하는데 그 목적이 있다.
도 1은 본 발명에 따른 반도체 기판상에 게이트 산화막 및 폴리 실리콘층을 증착한 단면도.
도 2는 본 발명에 따른 폴리 실리콘층에 게르마늄 이온을 주입하여 비정질층을 형성한 단면도.
도 3은 본 발명에 따른 비정질 폴리 실리콘층에 어닐공정을 수행한 후의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판2 : 게이트 산화막
3 : 폴리 실리콘층4 : 비정질 폴리 실리콘층
5 : 라지 그레인 폴리 실리콘층
반도체 기판상에 게이트 산화막 및 폴리 실리콘을 증착하는 단계, 상기 폴리 실리콘의 일부를 비정질화 시키기 위해 게르마늄 이온을 주입하는 단계 및 상기 폴리 실리콘의 비정질화된 부분을 재결정화 하기 위해 열처리 공정을 실시하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법을 제공한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명하기로 한다.
도 1은 본 발명에 따른 반도체 기판상에 게이트 산화막 및 폴리 실리콘층을 증착한 단면도이다.
도 1을 참조하면, 반도체 기판(1) 상에 게이트 산화막(Gate oxide)(2) 및 폴리 실리콘(Poly-Si)층(3)을 증착한다. 구체적으로 폴리 실리콘층(3)을 약 1500 내지 2500Å의 두께로 증착한다.
도 2는 본 발명에 따른 폴리 실리콘층에 게르마늄(Germanium : Ge) 이온을 주입하여 비정질층을 형성한 단면도이다.
도 2를 참조하면, 반도체 기판(1) 상의 폴리 실리콘층(3)에 Ge 이온을 주입하는 이온주입공정을 실시하여 약 400 내지 1100Å의 두께의 비정질 폴리 실리콘층(4)을 형성한다.
구체적으로, 이온 주입공정은 1E15 또는 1E16/㎠로 가급적 높은 함유량을 가진 Ge 이온을 30 내지 100KeV의 에너지를 주어 프로젝션 레인지(Projection Range)가 약 200 내지 550Å이 되도록 조절한다. 이와 같이 프로젝션을 가질 경우 가우시안 분포에 의해 프로젝션 레인지의 두배가 되는 두께로 Ge이온이 분포된다. 따라서 Ge이온과 폴리 실리콘층의 화학적 반응에 의해 비정질 폴리 실리콘층(4)의 두께는 400 내지 1100Å이 된다.
상기 비정질 폴리 실리콘층(4)의 두께는 후속 샐리사이드 형성공정시 실리콘의 침식되는 두께인 300 내지 400Å보다 커야 하고 또한 너무 깊이 이온 주입되었을 경우 Ge 이온에 의해 채널링이 형성될 수 있으므로 400 내지 1100Å 두께의 비정질 폴리 실리콘층(4) 형성이 매우 중요하다.
도 3은 본 발명에 따른 비정질 폴리 실리콘층에 어닐공정을 수행한 후의 단면도이다.
도 3을 참조하면, Ge 이온에 의해 비정질 폴리 실리콘층(4)을 급속 열처리 또는 노(Furnace)를 통해 어닐공정을 수행하면 폴리 실리콘층(3)의 상부 즉 비정질 폴리 실리콘층(4)이 재결정화 하여 그래인사이즈가 성장하여 폴리 실리콘층 상부에 라지 그레인 폴리 실리콘(Large grain poly-si)(5)이 형성된다.
구체적으로 급속 열처리 공정은 N2가스 환경과 900 내지 1000℃의 온도 하에서 약 10 내지 60초 동안 수행하여 비정질 폴리 실리콘층(4)을 라지 그레인 폴리 실리콘층(5)으로 형성한다. 또한 노를 통한 어닐 공정은 N2가스 환경과 700 내지 850℃의 온도에서 약 10 내지 60분 동안 수행하여 라지 그레인 폴리 실리콘층(5)을 형성한다.
따라서 본 발명은 폴리 실리콘 내부에 실리콘 게르마늄층을 형성하여 붕소가 실리콘 기판으로 침투하는 붕소 침투(Penetration)현상을 감소 시키고 또한 Ge이온에 의한 라지그레인을 형성하여 PMOS 게이트 상부에 형성되는 코발트 샐리사이드(Co-Salicide)저항의 열안정성을 높일 수 있다.
이와 같이 본 발명에 따른 반도체 소자의 게이트 전극 제조 방법은 듀얼도프드 게이트 전극형성 전 폴리실리콘층에 게르마늄 이온을 주입한 후 어닐 공정을 실시하여, 라지 그래인구조를 갖는 실리콘 게르마늄층을 형성함으로써 붕소가 반도체 기판에 침투하는 것과 코발트 샐리사이드의 열 안정성을 높일 수 있다.
또한 붕소 침투(Penetration)현상과 코발트 샐리사이드(Co-Salicide)저항의 열 안정성을 개선함으로써 소자의 신뢰성향상 및 원가를 절감 할 수 있다.

Claims (6)

  1. 반도체 기판상에 게이트 산화막 및 폴리 실리콘을 증착하는 단계;
    상기 폴리 실리콘의 일부를 비정질화 시키기 위해 게르마늄 이온을 주입하는 단계; 및
    상기 폴리 실리콘의 비정질화된 부분을 재결정화 하기 위해 열처리 공정을 실시하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  2. 제 1 항에 있어서,
    상기 게르마늄이온은 30 내지 100KeV의 에너지로 주입되며 도즈량은 1E15 내지 1E16/㎠가 되는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  3. 제 1 항에 있어서,
    상기 게르마늄 이온 주입에 의해 비정질화된 폴리 실리콘의 두께는 400 내지 1100Å인 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  4. 제 1 항에 있어서,
    상기 열처리공정은 급속 열처리 공정 또는 노를 통한 열처리 공정으로 수행되는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  5. 제 4 항에 있어서,
    상기 급속 열처리 공정은 N2가스 및 900 내지 1000℃의 온도하에서 약 10 내지 60초 동안 수행되는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  6. 제 4 항에 있어서,
    상기 노를 통한 열처리 공정은 N2가스 및 700 내지 850℃의 온도 하에서 약 10 내지 60분 동안 수행되는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
KR1020010082465A 2001-12-21 2001-12-21 반도체 소자의 게이트 전극 형성 방법 KR20030052480A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020010082465A KR20030052480A (ko) 2001-12-21 2001-12-21 반도체 소자의 게이트 전극 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010082465A KR20030052480A (ko) 2001-12-21 2001-12-21 반도체 소자의 게이트 전극 형성 방법

Publications (1)

Publication Number Publication Date
KR20030052480A true KR20030052480A (ko) 2003-06-27

Family

ID=29577245

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010082465A KR20030052480A (ko) 2001-12-21 2001-12-21 반도체 소자의 게이트 전극 형성 방법

Country Status (1)

Country Link
KR (1) KR20030052480A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100749646B1 (ko) * 2005-12-28 2007-08-14 동부일렉트로닉스 주식회사 반도체 장치 형성 방법
KR100790740B1 (ko) * 2006-12-15 2008-01-02 동부일렉트로닉스 주식회사 실리콘-게르마늄 접합 형성 방법 및 이를 이용한 반도체소자의 제조 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100749646B1 (ko) * 2005-12-28 2007-08-14 동부일렉트로닉스 주식회사 반도체 장치 형성 방법
KR100790740B1 (ko) * 2006-12-15 2008-01-02 동부일렉트로닉스 주식회사 실리콘-게르마늄 접합 형성 방법 및 이를 이용한 반도체소자의 제조 방법

Similar Documents

Publication Publication Date Title
US6544854B1 (en) Silicon germanium CMOS channel
US6358806B1 (en) Silicon carbide CMOS channel
KR100522758B1 (ko) 반도체 소자의 제조 방법
JP2002141504A (ja) 極浅い接合の形成方法
JP2010021525A (ja) 半導体装置の製造方法
JP2006059843A (ja) 半導体装置とその製造方法
KR100540490B1 (ko) 플러그이온주입을 포함하는 반도체소자의 콘택 형성 방법
CN100474513C (zh) 一种制造半导体器件的方法及用该方法制造的半导体器件
CN112885716B (zh) 半导体结构的形成方法
KR20030052480A (ko) 반도체 소자의 게이트 전극 형성 방법
JP3744895B2 (ja) Ｃｍｏｓ型半導体装置の製造方法
KR100624697B1 (ko) 리세스 트랜지스터의 듀얼폴리게이트 제조방법
KR100388463B1 (ko) 듀얼 폴리실리콘 게이트 구조를 가지는 반도체 소자제조방법
KR20100079139A (ko) 반도체 소자의 제조 방법
KR100671594B1 (ko) 반도체 소자의 얕은 접합 트랜지스터 제조 방법
KR100400781B1 (ko) 피모스 반도체 소자의 제조방법
JP2003282473A (ja) 半導体装置の製造方法および半導体装置
KR101002045B1 (ko) 반도체소자의 트랜지스터 형성방법
JPH06151348A (ja) 半導体装置の製造方法
KR100923762B1 (ko) 반도체 소자의 게이트 산화막 형성 방법
KR20010003692A (ko) 반도체소자 제조방법
KR100549587B1 (ko) 채널링 방지를 위한 개선된 ｎ-폴리 프리 도핑방법
KR20070069912A (ko) 플라즈마도핑을 이용한 반도체소자의 제조 방법
KR20080000787A (ko) 메모리 소자의 듀얼 폴리 게이트 및 그 제조 방법
KR20030044144A (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
N231 Notification of change of applicant
WITN Withdrawal due to no request for examination