KR101002045B1 - 반도체소자의 트랜지스터 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 트랜지스터 형성방법에 관한 것으로, 반도체소자의 고집적화에 따른 트랜지스터의 전기적 특성 열화를 방지하기 위하여,

게이트전극을 마스크로 하여 반도체기판 상의 표면에 비정질실리콘층을 형성하고 상기 비정질 실리콘층에 저농도의 불순물을 이온주입하여 엘.디.디. ( lightly doped drain, 이하에서 LDD 라 함 ) 접합영역을 형성한 다음, 이를 저온에서 장시간 열처리하여 상기 반도체기판과 같은 격자구조를 갖도록 고상성장시켜 결정화된 무결점의 확장 소오스/드레인 접합영역을 형성하고 후속 공정으로 고농도의 소오스/드레인 접합영역을 형성하는 공정으로 LDD 구조를 갖는 트랜지스터를 형성하되, 후속 고온 열처리 공정으로 인한 불순물의 급속한 확산을 방지할 수 있어 불순물 확산으로 인한 소자의 전기적 특성 열화를 방지할 수 있고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키고 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 트랜지스터 형성방법{A method for forming a transistor of a semiconductor device}

도 1a 내지 도 1c 는 종래기술의 실시예에 따른 반도체소자의 트랜지스터 형성방법을 도시한 단면도.

도 2a 내지 도 2d 는 본 발명에 실시예에 따른 반도체소자의 트랜지스터 형성방법을 도시한 단면도.

< 도면의 주요부분에 대한 부호 설명 >

11,31 : 반도체기판 13,33 : 소자분리막

15,35 : 게이트산화막 17,37 : 게이트전극용 도전층

19,45 : LDD 접합영역 21,47 : 절연막 스페이서

23,49 : 깊은 소오스/드레인 접합영역

25,46 : 확장 소오스/드레인 접합영역 39 : 제1산화막

41 : 제2산화막 43 : 비정질실리콘층

본 발명은 반도체 소자의 트랜지스터 형성방법에 관한 것으로, 특히 반도체 소자의 고집적화에 따른 트랜지스터에 구비되는 확장 ( extension ) 소오스/드레인 접합영역의 특성을 향상시킬 수 있도록 하는 기술에 관한 것이다.

도 1a 내지 도 1c 는 종래기술의 실시예에 따라 형성된 반도체소자의 트랜지스터를 도시한 단면도이다.

도 1a를 참조하면, 반도체기판(11) 상부에 활성영역을 정의하는 소자분리막(13)을 형성한다.

상기 활성영역 상의 반도체기판(11)에 게이트산화막(15) 및 게이트전극용 도전층(17)의 적층구조로 형성된 게이트전극을 형성한다.

도 1b를 참조하면, 상기 게이트전극을 마스크로 하여 상기 반도체기판(11)의 활성영역에 저농도의 불순물을 이온주입하여 LDD 접합영역(19)을 형성한다.

도 1c 참조하면, 열처리 공정으로 상기 LDD 접합영역(19)을 드라이브인 ( drive-in ) 시켜 확장 소오스/드레인 접합영역(25)을 형성한다.

상기 게이트전극 측벽에 절연막 스페이서(21)를 형성한다.

상기 절연막 스페이서(21)를 마스크로 하여 상기 반도체기판(11)에 고농도의 불순물을 임플란트하여 고농도의 소오스/드레인 접합영역(23)을 형성함으로써 LDD 구조가 구비되는 소오스/드레인 접합영역을 형성한다.

후속 고온 열처리 공정으로 상기 확장 소오스/드레인 접합영역(25)의 불순물이 측면으로 확산되어 반도체소자의 동작 특성을 열화시킨다.

상기한 바와 같이 종래기술에 따른 반도체소자의 트랜지스터 형성방법은, 상기 확장 소오스/드레인 접합영역(25)은 후속 열처리 공정시 채널쪽으로 확산되어 소자의 동작 전압이 인가되기 이전에 턴온 ( turn on ) 되는 펀치 쓰루우 현상이나 숏채널효과 ( short channel effect ) 현상을 일으켜 소자의 동작 특성을 열화시키는 문제점이 있다.

또한, 소오스/드레인 접합영역을 형성하기 위한 이온주입 공정으로 인하여 반도체기판이 손상되므로 기판 표면에 결함이 유발되고 이런 상태에서 확장 소오스/드레인 접합영역이 형성됨으로써 반도체고자의 특성이 열화되는 문제점이 있다.

본 발명은 이러한 종래기술의 문제점을 해결하기 위하여, 저온에서 장시간 열처리하여 선 비정질실리콘층을 반도체기판인 실리콘과 동일한 격자구조를 갖도록 만들고 불순물의 안정적인 활성화를 가능하게 하여 추후 열처리 공정에 의한 급속한 확산을 방지할 수 있도록 함으로써 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 반도체소자의 트랜지스터 형성방법을 제공하는데 그 목적이 있다.

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 트랜지스터 형성방법은,

반도체기판 상에 게이트전극을 형성하고 전체표면상부에 소정두께의 제1산화막 및 제2산화막을 적층하는 공정과,

상기 게이트전극을 마스크로 하는 선 비정질화 이온주입 공정을 실시하여 상기 반도체기판의 활성영역에 비정질실리콘층을 형성하는 공정과,

상기 비정질실리콘층에 불순물을 이온주입하여 LDD 구조의 소오스/드레인 접합영역을 형성하는 공정과,

상기 소오스/드레인 접합영역을 열처리하여 확장 소오스/드레인 접합영역을 형성하는 공정과,

상기 게이트전극의 측벽에 절연막 스페이서를 형성하는 공정과,

상기 게이트전극과 절연막 스페이서를 마스크로 하여 상기 반도체기판에 고농도의 불순물을 이온주입하여 소오스/드레인 접합영역을 형성하는 공정과,

후속 공정으로 상기 반도체기판을 어닐링하는 공정을 포함하는 것과,

상기 제1산화막은 1 ∼ 20 Å 두께의 열산화막으로 형성하는 것과,

상기 제2산화막은 고밀도플라즈마 ( high density plasma, HDP ) 산화막이나 유.에스.지. ( undoped silicate glass, 이하에서 USG 라 함 ) 산화막으로 형성하는 것과,

상기 선 비정질화 이온주입공정은 Ge 이나 Ar 이온을 주입하는 제1차 선 비정질화 이온주입공정과 N2 이온을 주입하는 제2차 선 비정질화 이온주입공정을 포함하는 것과,

상기 제1차 선 비정질화 이온주입공정은 Ge 이나 Ar 이온을 5E14 ∼ 5E15 원자/㎤ 만큼 5 ∼ 30 KeV 의 에너지로 주입하는 것과,

상기 제2차 선 비정질화 이온주입공정은 질소가스를 1E13 ∼ 1E15 원자/㎠ 만큼 이온주입하여 형성하는 것과,

상기 제2차 선 비정질화 이온주입공정은 틸트 ( tilt ), 트위스트 ( twist ) 또는 로테이션 ( rotation ) 을 주어 상기 게이트전극 하부의 채널쪽으로 질소이온을 주입시키는 것과,

상기 제2차 선 비정질화 이온주입공정은 5 ∼ 30 °의 경사각을 유지하며 실시하는 것과,

상기 제2차 선 비정질화 이온주입공정은 0°,90°,180° 및 270°로 총 4회 로테이션시켜 실시하는 것과,

상기 LDD 구조의 소오스/드레인 접합영역은 NMOS 영역에 1E14 ∼ 3E15 원자/㎠ 의 As 이온을 1 ∼ 10 KeV 의 에너지로 실시하고, PMOS 영역에 1E14 ∼ 3E15 원자/㎠ 의 BF2 이온을 1 ∼ 5 KeV 의 에너지로 실시하여 형성하는 것과,

상기 확장 소오스/드레인 접합영역은 500 ∼ 600 ℃ 의 온도에서 5 ∼ 9 시간 동안 열처리하여 형성하는 것과,

상기 어닐링 공정은 900 ∼ 1000 ℃ 의 온도에서 5 ∼ 20 초간 실시하는 것과,

상기 어닐링 공정은 600 ℃에서 900 ℃ 까지 60℃/sec 이상의 온도 상승률로 온도를 상승시켜 실시하는 것을 특징으로 한다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하면 다음과 같다.

도 2a 내지 도 2d 는 본 발명에 따른 반도체소자의 트랜지스터 형성방법을 도시한 단면도이다.

도 2a를 참조하면, 반도체기판(31)에 소자분리막(33)을 형성한다.

상기 반도체기판(31) 상에 게이트산화막(35), 게이트전극용 도전층(37) 및 하드마스크층(도시안됨)의 적층구조로 구비되는 게이트전극을 형성한다.

상기 게이트전극을 포함한 전체표면상부에 제1산화막(39)을 형성한다. 이때, 상기 제1산화막(39)은 게이트전극 마스크를 이용한 사진식각공정시 손상된 반도체기판(31)을 보상하기 위한 것으로서, 1 ∼ 20 Å 두께의 열산화막으로 형성한다.

상기 제1산화막(39) 상부에 제2산화막(41)을 소정두께 형성한다. 이때, 상기 제2산화막(41)은 HDP 산화막이나 USG 산화막으로 형성한다.

상기 반도체기판(31) 상의 게이트전극을 마스크로 하고 상기 제2산화막(41)을 완충층으로 사용하는 제1차 선 비정질화 이온주입 ( pre amorphous implantation ) 공정을 실시한다.

상기 제1차 선 비정질화 이온주입공정은 Ge 이나 Ar 이온을 이용하며 5E14 ∼ 5E15 원자/㎤ 의 불순물이온을 5 ∼ 30 KeV 의 에너지로 이온주입한 것이다.

상기 제1차 선 비정질화 이온주입공정은 상기 반도체기판(31)의 표면으로부터 200 ∼ 700 Å 깊이의 비정질실리콘층(43)을 형성하게 된다.

여기서, 상기 비정질실리콘층(43)을 형성하는 이유는 후속 공정으로 결정화되어 원자 사이로 이온주입된 도펀트가 실리콘원자들과 충돌하지 않고 예상치 못하게 깊게 이온주입되는 채널링 현상을 방지하여 기존의 낮은 에너지 장치로서 약 500 eV 의 이온주입 효과를 나타내기 위함이다.

그 다음, 질소이온을 이온주입하는 제2차 선 비정질화 이온주입 공정을 실시하되, 1E13 ∼ 1E15 원자/㎠ 만큼 이온주입한다.

상기 제2차 선 비정질화 이온주입 공정은 틸트, 트위스트 또는 로테이션을 주어 질소이온이 게이트전극 하부의 채널쪽으로 주입되도록 하기 위하여 주입하되, 상기 제1차 선 비정질화 이온주입 공정이 미진할 수 있는 반도체기판의 비정질화를 완전하게 만들어 주는 역할을 한다. 여기서, 상기 틸트를 주는 경우는 5°∼ 30°를 유지하며 실시하고, 상기 로테이션을 주는 경우는 0°,90°,180° 및 270°로 총 4회 로테이션시켜 실시한다.

또한, 상기 질소는 As 이나 B 의 확산을 억제하는 효과가 있어, 채널쪽으로의 도펀트 확산을 방지하는 역할을 한다.

도 2b를 참조하면, 연속적으로 상기 비정질실리콘층(43)에 저농도의 불순물을 이온주입하여 LDD 접합영역(45)을 형성한다.

이때, 상기 이온주입 공정은 NMOS 영역에 1E14 ∼ 3E15 원자/㎠ 의 As 이온을 1 ∼ 10 KeV 의 에너지로 실시하고, PMOS 영역에 1E14 ∼ 3E15 원자/㎠ 의 BF2 이온을 1 ∼ 5 KeV 의 에너지로 실시한 것이다.

도 2c 및 도 2d를 참조하면, 상기 LDD 접합영역(45)을 500 ∼ 600 ℃ 의 온도에서 5 ∼ 9 시간 동안 열처리하여 상기 비정질실리콘층(43)으로 형성된 LDD 접합영역(45)을 고상성장 ( solid phase epitaxial growth, 이하에서 SPE 라 함 ) 시킴으로써 결정화시켜 무결점의 확장 소오스/드레인 접합영역(46)을 형성한다.

이때, 상기 열처리 공정은 상기 비정질실리콘층(43)이 하부의 실리콘층인 도체기판(31)의 격자구조를 따라 성장하므로 결함없는 완전한 실리콘 격자구조를 갖도록 하여 후속 열처리 공정시 급속한 확산을 억제할 수 있도록 한다.

또한, 상기 열처리 공정은 산소가스가 없는 분위기에서 실시하여 산소이온으 로 인한 특성 열화를 방지할 수 있도록 한다.

그 다음, 상기 게이트전극 측벽에 절연막 스페이서(47)를 형성한다. 이때, 상기 절연막 스페이서(47)는 전체표면상부에 질화막을 소정두께 증착하고 이를 이방성식각하여 형성한 것이다.

상기 게이트전극 및 절연막 스페이서(47)를 마스크로 하여 상기 반도체기판(31)에 고농도의 불순물을 이온주입하여 고농도의 소오스/드레인 접합영역(49)을 형성함으로써 LDD 구조가 구비되는 소오스/드레인 접합영역을 형성하고 이를 어닐링한다.

상기 어닐링 공정은 900 ∼ 1000 ℃ 의 온도에서 5 ∼ 20 초간 실시한 것이다.

이때, 상기 어닐링 공정은 600 ℃에서 900 ℃ 까지 60℃/sec 이상의 온도 상승률로 온도를 상승시켜 실시한다.

이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 트랜지스터 형성방법은, 실리콘으로 형성된 반도체기판의 결정을 따라 성장되는 비정질층을 형성하고 이를 결정화시켜 전기적 특성이 향상된 트랜지스터를 형성함으로써 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 효과를 제공한다.

Claims (13)

1. 반도체기판 상에 게이트전극을 형성하는 공정과,

   상기 게이트전극을 마스크로 하는 선 비정질화 이온주입 공정을 실시하여 상기 반도체기판의 활성영역에 비정질실리콘층을 형성하는 공정과,

   상기 비정질실리콘층에 저농도의 불순물을 이온주입하여 저농도 불순물 영역을 형성하는 공정과,

   상기 저농도 불순물 영역을 열처리하여 확장 소오스/드레인 접합영역을 형성하는 공정과,

   상기 게이트전극의 측벽에 절연막 스페이서를 형성하는 공정과,

   상기 게이트전극과 절연막 스페이서를 마스크로 하여 상기 반도체기판에 고농도의 불순물을 이온주입하여 고농도 불순물 영역을 형성하는 공정과,

   후속 공정으로 상기 반도체기판을 어닐링하는 공정을 포함하는 반도체소자의 트랜지스터 형성방법.
2. 제 1 항에 있어서,

   상기 게이트전극을 형성하는 공정과 상기 비정질실리콘층을 형성하는 공정 사이에,

   상기 반도체기판과 상기 게이트전극의 상부에 1 ∼ 20 Å 두께의 열산화막을 형성하는 공정을 더 포함하는 반도체소자의 트랜지스터 형성방법.
3. 제 2 항에 있어서,

   상기 열산화막을 형성하는 공정과 상기 비정질실리콘층을 형성하는 공정 사이에,

   상기 열산화막의 상부에 HDP 산화막 또는 USG 산화막을 형성하는 공정을 더 포함하는 반도체소자의 트랜지스터 형성방법.
4. 제 1 항에 있어서,

   상기 선 비정질화 이온주입공정은 Ge 이나 Ar 이온을 주입하는 제1차 선 비정질화 이온주입공정과 N2 이온을 주입하는 제2차 선 비정질화 이온주입공정을 포함하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
5. 제 4 항에 있어서,

   상기 제1차 선 비정질화 이온주입공정은 Ge 이나 Ar 이온을 5E14 ∼ 5E15 원자/㎤ 만큼 5 ∼ 30 KeV 의 에너지로 주입하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
6. 제 4 항에 있어서,

   상기 제2차 선 비정질화 이온주입공정은 질소가스를 1E13 ∼ 1E15 원자/㎠ 만큼 이온주입하여 형성하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
7. 제 4 항에 있어서,

   상기 제2차 선 비정질화 이온주입공정은 틸트, 트위스트 또는 로테이션을 주어 상기 게이트전극 하부의 채널쪽으로 질소이온을 주입시키는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
8. 제 4 항에 있어서,

   상기 제2차 선 비정질화 이온주입공정은 5 ∼ 30 °의 경사각을 유지하며 실시하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
9. 제 4 항에 있어서,

   상기 제2차 선 비정질화 이온주입공정은 0°,90°,180° 및 270°로 총 4회 로테이션시켜 실시하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
10. 제 1 항에 있어서,

    상기 저농도 불순물 영역은 NMOS 영역에 1E14 ∼ 3E15 원자/㎠ 의 As 이온을 1 ∼ 10 KeV 의 에너지로 실시하고, PMOS 영역에 1E14 ∼ 3E15 원자/㎠ 의 BF2 이온을 1 ∼ 5 KeV 의 에너지로 실시하여 형성하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
11. 제 1 항에 있어서,

    상기 확장 소오스/드레인 접합영역은 상기 저농도 불순물 영역을 500 ∼ 600 ℃ 의 온도에서 5 ∼ 9 시간 동안 열처리하여 형성하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
12. 제 1 항에 있어서,

    상기 어닐링 공정은 900 ∼ 1000 ℃ 의 온도에서 5 ∼ 20 초간 실시하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
13. 제 1 항에 있어서,

    상기 어닐링 공정은 600 ℃에서 900 ℃ 까지 60℃/sec 이상의 온도 상승률로 온도를 상승시켜 실시하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.

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