JPH11168069A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 微細ＣＭＯＳの浅い拡散層の形成方法に関
し、イオン注入時に発生する点欠陥分布を制御すること
により、不純物の増速拡散を抑制する。 【解決手段】 ｐ＋拡散層を形成しる不純物のボロンの
場合、基板中に発生する点欠陥量を抑え、チャネリング
も抑制するため、ボロンの注入加速電圧を１ｋｅＶ以下
にする。一方、ボロンを１ｋｅＶ以上で注入する場合に
は、基板表面を非晶質化する。この非晶質層の膜厚は、
ボロン注入直後にはボロン濃度１×１０15／ｃｍ2の深
さより厚く、且つ非晶質化イオン注入時に導入される点
欠陥量が最少になる条件で行う。
し、イオン注入時に発生する点欠陥分布を制御すること
により、不純物の増速拡散を抑制する。 【解決手段】 ｐ＋拡散層を形成しる不純物のボロンの
場合、基板中に発生する点欠陥量を抑え、チャネリング
も抑制するため、ボロンの注入加速電圧を１ｋｅＶ以下
にする。一方、ボロンを１ｋｅＶ以上で注入する場合に
は、基板表面を非晶質化する。この非晶質層の膜厚は、
ボロン注入直後にはボロン濃度１×１０15／ｃｍ2の深
さより厚く、且つ非晶質化イオン注入時に導入される点
欠陥量が最少になる条件で行う。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、主として微細なゲート電極およびシャロー
ジャンクションを有するＭＯＳ構造のデバイスで構成さ
れた高集積なＣＭＯＳＬＳＩ、特にロジックやメモリデ
バイスにおいて、高性能でかつ工程数の簡略化された半
導体装置の製造方法に関する。
方法に関し、主として微細なゲート電極およびシャロー
ジャンクションを有するＭＯＳ構造のデバイスで構成さ
れた高集積なＣＭＯＳＬＳＩ、特にロジックやメモリデ
バイスにおいて、高性能でかつ工程数の簡略化された半
導体装置の製造方法に関する。
【０００２】
【従来の技術】ＭＯＳＦＥＴの微細化に伴い、短チャン
ネル効果の抑制および高駆動能力を得るために、ソース
／ドレイン（Ｓ／Ｄ）拡散層を、ゲート電極に近い領域
を浅く、それ以外の領域を深く形成するダブルドレイン
構造が検討されている。この構造でゲート電極近傍の浅
い拡散層領域はエクステンションと呼ばれ、できるだけ
浅く且つ高濃度にドーピングすることが要求され、短チ
ャンネル効果を抑制すると共に駆動能力の低下を防ぐこ
とを目的としている。
ネル効果の抑制および高駆動能力を得るために、ソース
／ドレイン（Ｓ／Ｄ）拡散層を、ゲート電極に近い領域
を浅く、それ以外の領域を深く形成するダブルドレイン
構造が検討されている。この構造でゲート電極近傍の浅
い拡散層領域はエクステンションと呼ばれ、できるだけ
浅く且つ高濃度にドーピングすることが要求され、短チ
ャンネル効果を抑制すると共に駆動能力の低下を防ぐこ
とを目的としている。
【０００３】近年、不純物の浅いドーピング方法とし
て、固相拡散、気相拡散、プラズマドーピング、および
レーザードーピング等が検討されている。特にｐ型半導
体のドーパントに一般的に用いられるボロンは、質量数
が小さく、シリコン中での拡散速度が速いために、浅い
ドーピングが困難なことなどから、イオン注入法に代わ
る技術としてこれら技術の検討が行われている。
て、固相拡散、気相拡散、プラズマドーピング、および
レーザードーピング等が検討されている。特にｐ型半導
体のドーパントに一般的に用いられるボロンは、質量数
が小さく、シリコン中での拡散速度が速いために、浅い
ドーピングが困難なことなどから、イオン注入法に代わ
る技術としてこれら技術の検討が行われている。
【０００４】イオン注入による浅接合の形成が困難であ
る要因として、イオン注入と同時にシリコン基板中に点
欠陥（空孔または格子間シリコン）が導入され、活性化
アニール時にこの点欠陥を介して不純物の拡散がより増
速される点が挙げられる。
る要因として、イオン注入と同時にシリコン基板中に点
欠陥（空孔または格子間シリコン）が導入され、活性化
アニール時にこの点欠陥を介して不純物の拡散がより増
速される点が挙げられる。
【０００５】しかし、Ｓ／Ｄ拡散層へのドーピング方法
としてのイオン注入技術は、均一性、再現性、制御性お
よびスループット等が、前述した他の技術に比べて優れ
ているため、注入時に導入される点欠陥を抑制し、活性
化アニール時の増速拡散をうまく制御できれば、将来の
デバイスでも充分に用いられ得る技術であると考えられ
る。
としてのイオン注入技術は、均一性、再現性、制御性お
よびスループット等が、前述した他の技術に比べて優れ
ているため、注入時に導入される点欠陥を抑制し、活性
化アニール時の増速拡散をうまく制御できれば、将来の
デバイスでも充分に用いられ得る技術であると考えられ
る。
【０００６】また、前述したようにイオン注入技術の問
題点として挙げられる増速拡散について補足すると、こ
の増速拡散の影響は、イオン注入された不純物自身ばか
りではなく、チャネル領域の不純物の再分布に影響を及
ぼす恐れがある。
題点として挙げられる増速拡散について補足すると、こ
の増速拡散の影響は、イオン注入された不純物自身ばか
りではなく、チャネル領域の不純物の再分布に影響を及
ぼす恐れがある。
【０００７】例えば、前述のダブルドレイン構造の拡散
層を形成する場合には、エクステンション領域以外のＳ
／Ｄ拡散層は、高融点金属によりシリサイド化及び配線
金属とのコンタクト形成時に、層抵抗及びリーク電流が
増加するのを防ぐために、ある程度の深さの拡散層を形
成することが必要であるため、エクステンション形成
後、ゲート側壁を設けた後にさらにＳ／Ｄ形成のイオン
注入を行う。
層を形成する場合には、エクステンション領域以外のＳ
／Ｄ拡散層は、高融点金属によりシリサイド化及び配線
金属とのコンタクト形成時に、層抵抗及びリーク電流が
増加するのを防ぐために、ある程度の深さの拡散層を形
成することが必要であるため、エクステンション形成
後、ゲート側壁を設けた後にさらにＳ／Ｄ形成のイオン
注入を行う。
【０００８】この場合、エクステンション領域の不純物
も増速拡散の影響を受けることとなり、短チャンネル効
果が現れる要因となる。また、チャネル領域を形成して
いる不純物の分布に関しても、同様に影響が及ぶと考え
られる。
も増速拡散の影響を受けることとなり、短チャンネル効
果が現れる要因となる。また、チャネル領域を形成して
いる不純物の分布に関しても、同様に影響が及ぶと考え
られる。
【０００９】したがって、拡散層の制御性を良く形成す
るには、この増速拡散を制御することが効果的であり、
即ち点欠陥の発生を最小限に抑えられるイオン注入技術
を見出すことが重要である。
るには、この増速拡散を制御することが効果的であり、
即ち点欠陥の発生を最小限に抑えられるイオン注入技術
を見出すことが重要である。
【００１０】従来技術では、シャロージャンクションの
形成方法として、イオン注入された不純物自身のプロフ
ァイルについては、プレアモルファス化イオン注入法と
言われる技術で、ｐ型の不純物であるボロンをイオン注
入する場合、質量数が小さいためにイオン注入時にチャ
ンネリングが発生し、実際の投影飛程よりも深くまで注
入されてしまうのを防ぐため、ボロンの注入を行う前
に、ゲルマニウムやシリコンをイオン注入することによ
り基板表面を非晶質化することで、チャネリングを防止
することが試みられている。
形成方法として、イオン注入された不純物自身のプロフ
ァイルについては、プレアモルファス化イオン注入法と
言われる技術で、ｐ型の不純物であるボロンをイオン注
入する場合、質量数が小さいためにイオン注入時にチャ
ンネリングが発生し、実際の投影飛程よりも深くまで注
入されてしまうのを防ぐため、ボロンの注入を行う前
に、ゲルマニウムやシリコンをイオン注入することによ
り基板表面を非晶質化することで、チャネリングを防止
することが試みられている。
【００１１】しかし、この非晶質化イオンの注入時にも
シリコン基板中には多数の点欠陥が導入されることにな
るため、活性化熱処理時の増速拡散は発生する。そし
て、同じ加速電圧でボロンを注入して拡散層深さを比較
した場合、注入直後にはプレアモルファス化のイオン注
入を行った方が浅いが、熱処理により増速拡散がより促
進されて、効果的に同じくらいの深さになる場合があ
り、これらイオン注入条件を最適化する必要がある。
シリコン基板中には多数の点欠陥が導入されることにな
るため、活性化熱処理時の増速拡散は発生する。そし
て、同じ加速電圧でボロンを注入して拡散層深さを比較
した場合、注入直後にはプレアモルファス化のイオン注
入を行った方が浅いが、熱処理により増速拡散がより促
進されて、効果的に同じくらいの深さになる場合があ
り、これらイオン注入条件を最適化する必要がある。
【００１２】
【発明が解決しようとする課題】微細なＭＯＳＦＥＴの
形成において、ソース／ドレイン拡散層を設計通りに制
御性良く形成するためには、イオン注入した不純物の増
速拡散の制御が重要になるが、それに加えて予め形成し
ていたウエルやチャネル等の不純物分布がソース／ドレ
イン形成時に増速拡散の影響を受けて再分布することも
当然考えられる。
形成において、ソース／ドレイン拡散層を設計通りに制
御性良く形成するためには、イオン注入した不純物の増
速拡散の制御が重要になるが、それに加えて予め形成し
ていたウエルやチャネル等の不純物分布がソース／ドレ
イン形成時に増速拡散の影響を受けて再分布することも
当然考えられる。
【００１３】したがって、ＭＯＳＦＥＴのソース／ドレ
イン拡散層を形成するためのイオン注入条件は、このイ
オン注入時に導入される点欠陥の分布についても充分に
把握しておくことが重要である。
イン拡散層を形成するためのイオン注入条件は、このイ
オン注入時に導入される点欠陥の分布についても充分に
把握しておくことが重要である。
【００１４】ＬＳＩの高速化および低消費電力化を実現
するためには、半導体素子の高性能化が必要となり、Ｍ
ＯＳ型トランジスタの微細化に伴う短チャンネル効果の
抑制のために、浅い拡散層を有するＭＯＳＦＥＴを形成
しなければならない。
するためには、半導体素子の高性能化が必要となり、Ｍ
ＯＳ型トランジスタの微細化に伴う短チャンネル効果の
抑制のために、浅い拡散層を有するＭＯＳＦＥＴを形成
しなければならない。
【００１５】本発明は、上記の問題点に着目して成され
たものであって、その目的とするところは、チャネル領
域またはＳ／Ｄ拡散層領域に導入された不純物の拡散を
要請し動作の安定性を向上させる他、Ｓ／Ｄの浅接合化
の実現による短チャンネル効果の抑制された、微細ＭＯ
Ｓトランジスタの成形技術を確立することであって、ゲ
ート酸化膜特性の劣化を伴わずに、浅い拡散層（エクス
テンション領域）を制御性良く形成できて、高速・高密
度のＭＯＳＦＥＴを容易に形成することが可能となる半
導体装置の製造方法を提供することにある。
たものであって、その目的とするところは、チャネル領
域またはＳ／Ｄ拡散層領域に導入された不純物の拡散を
要請し動作の安定性を向上させる他、Ｓ／Ｄの浅接合化
の実現による短チャンネル効果の抑制された、微細ＭＯ
Ｓトランジスタの成形技術を確立することであって、ゲ
ート酸化膜特性の劣化を伴わずに、浅い拡散層（エクス
テンション領域）を制御性良く形成できて、高速・高密
度のＭＯＳＦＥＴを容易に形成することが可能となる半
導体装置の製造方法を提供することにある。
【００１６】
【課題を解決するための手段】上記した目的を達成する
ために、本発明の半導体装置の製造方法は、半導体基板
上に、ゲート酸化膜を介してゲート電極を形成する工程
と、このゲート電極をマスクに半導体素子のソース／ド
レイン拡散層となる領域へイオン注入により不純物を導
入する工程とを有する半導体装置の製造方法において、
０．１μｍ以下の浅い拡散層を形成する場合、イオンの
注入加速電圧を１ＫｅＶ以下とし、且つシリコン基板中
にイオン注入と同時に導入される点欠陥量が最少となる
条件で、前記イオン注入を行うことを特徴とする。
ために、本発明の半導体装置の製造方法は、半導体基板
上に、ゲート酸化膜を介してゲート電極を形成する工程
と、このゲート電極をマスクに半導体素子のソース／ド
レイン拡散層となる領域へイオン注入により不純物を導
入する工程とを有する半導体装置の製造方法において、
０．１μｍ以下の浅い拡散層を形成する場合、イオンの
注入加速電圧を１ＫｅＶ以下とし、且つシリコン基板中
にイオン注入と同時に導入される点欠陥量が最少となる
条件で、前記イオン注入を行うことを特徴とする。
【００１７】さらに上記した目的を達成するために、本
発明の半導体装置の製造方法は、半導体基板上に、ゲー
ト酸化膜を介してゲート電極を形成する工程と、このゲ
ート電極をマスクに半導体素子のソース／ドレイン拡散
層となる領域へ、イオン注入により不純物を導入する工
程とを有する半導体装置の製造方法において、０．１μ
ｍ以下の浅い拡散層を形成する場合、ボロンの注入加速
電圧を１ＫｅＶ以下とし、且つシリコン基板中にイオン
注入と同時に導入される点欠陥量が最少となる条件で、
前記イオン注入を行う工程と、ゲート電極にサイドウォ
ールを形成する工程と、０．１μｍ以上の深い拡散層を
形成するためのイオン注入を行う工程と、ランプアニー
ラーによる活性化熱処理を行う工程とを有することを特
徴とする。
発明の半導体装置の製造方法は、半導体基板上に、ゲー
ト酸化膜を介してゲート電極を形成する工程と、このゲ
ート電極をマスクに半導体素子のソース／ドレイン拡散
層となる領域へ、イオン注入により不純物を導入する工
程とを有する半導体装置の製造方法において、０．１μ
ｍ以下の浅い拡散層を形成する場合、ボロンの注入加速
電圧を１ＫｅＶ以下とし、且つシリコン基板中にイオン
注入と同時に導入される点欠陥量が最少となる条件で、
前記イオン注入を行う工程と、ゲート電極にサイドウォ
ールを形成する工程と、０．１μｍ以上の深い拡散層を
形成するためのイオン注入を行う工程と、ランプアニー
ラーによる活性化熱処理を行う工程とを有することを特
徴とする。
【００１８】また、前記イオン注入工程のうち０．１μ
ｍ以上の深い拡散層を形成する工程において、Ｐ型の不
純物であるボロンをイオン注入する工程の前あるいは後
に、シリコン基板表面の非晶質化を行う。
ｍ以上の深い拡散層を形成する工程において、Ｐ型の不
純物であるボロンをイオン注入する工程の前あるいは後
に、シリコン基板表面の非晶質化を行う。
【００１９】このように非晶質化することにより、イオ
ン注入した場合のチャネリングが生じず、格子間シリコ
ンの増速拡散が抑制される。
ン注入した場合のチャネリングが生じず、格子間シリコ
ンの増速拡散が抑制される。
【００２０】また、ボロンを注入した領域に導入された
格子間シリコン分布層に、非晶質化により空孔タイプの
欠陥のみ存在する領域を形成する。そのように空孔タイ
プの欠陥のみ存在する領域を形成することにより、格子
間シリコンが存在しなくなり、増速拡散が抑制される。
格子間シリコン分布層に、非晶質化により空孔タイプの
欠陥のみ存在する領域を形成する。そのように空孔タイ
プの欠陥のみ存在する領域を形成することにより、格子
間シリコンが存在しなくなり、増速拡散が抑制される。
【００２１】また、前記非晶質化中にボロンの投影飛
程、およびボロンの濃度が１×１０20ｃｍ3以上になる
領域が含まれ、且つ活性化熱処理後のｐ／ｎ接合位置
が、非晶質領域／結晶領域界面よりも深い位置になるよ
うにする。
程、およびボロンの濃度が１×１０20ｃｍ3以上になる
領域が含まれ、且つ活性化熱処理後のｐ／ｎ接合位置
が、非晶質領域／結晶領域界面よりも深い位置になるよ
うにする。
【００２２】通常ソース／ドレイン拡散層を形成するた
めのイオン注入は、ドーズ量換算でＩ×１０14〜５×１
０15／ｃｍ2の範囲で行われる。短結晶シリコン基板へ
イオン注入を行った場合、ある濃度を越える基板表面は
非晶質化される。
めのイオン注入は、ドーズ量換算でＩ×１０14〜５×１
０15／ｃｍ2の範囲で行われる。短結晶シリコン基板へ
イオン注入を行った場合、ある濃度を越える基板表面は
非晶質化される。
【００２３】しかし、ｐ型の不純物として一般的に用い
られるボロンに限っては、質量数が小さいために、この
ような濃度範囲でイオン注入を行ってもシリコン基板表
面は非晶質化されることはない。増速拡散の要因となる
点欠陥には、空孔タイプの欠陥と格子間シリコンとが存
在すると考えられれており、特に格子間シリコンによっ
てボロン等の不純物の拡散が増速拡散されると考えられ
ている。
られるボロンに限っては、質量数が小さいために、この
ような濃度範囲でイオン注入を行ってもシリコン基板表
面は非晶質化されることはない。増速拡散の要因となる
点欠陥には、空孔タイプの欠陥と格子間シリコンとが存
在すると考えられれており、特に格子間シリコンによっ
てボロン等の不純物の拡散が増速拡散されると考えられ
ている。
【００２５】しかし、非晶質化された領域では、空孔タ
イプの欠陥のみ存在するので、非晶質化を伴うイオン注
入を行った場合は、イオン注入欠陥が導入される領域の
うち、非晶質化された領域より深い位置に存在するもの
だけが、増速拡散に関与する点欠陥と考えることができ
る。
イプの欠陥のみ存在するので、非晶質化を伴うイオン注
入を行った場合は、イオン注入欠陥が導入される領域の
うち、非晶質化された領域より深い位置に存在するもの
だけが、増速拡散に関与する点欠陥と考えることができ
る。
【００２６】また、これらの点欠陥の分布は、イオン種
やイオン注入を行う加速電圧、ドーズ量によって異なる
ため、例えばボロンのみの注入の場合と非晶質化ゲルマ
ニウム注入の場合とで、点欠陥が増速拡散に及ぼす影響
について比較すると、あるイオン注入条件によっては、
全く異なった挙動を示すため、増速拡散の抑制に有効な
イオン注入方法はどちらであるかは一既に言えない。
やイオン注入を行う加速電圧、ドーズ量によって異なる
ため、例えばボロンのみの注入の場合と非晶質化ゲルマ
ニウム注入の場合とで、点欠陥が増速拡散に及ぼす影響
について比較すると、あるイオン注入条件によっては、
全く異なった挙動を示すため、増速拡散の抑制に有効な
イオン注入方法はどちらであるかは一既に言えない。
【００２７】
【発明の実施の形態】本発明の実施の形態を図面を用い
て説明する。図１はシリコン基板１表面を非晶質化し、
ボロンを２ｋｅＶでＩ×１０15／ｃｍ2注入した場合の
ボロンの深さプロファイルである。ボロンの濃度が１×
１０2 0ｃｍ3の深さ（３）をＸｃとした場合、図１のプ
ロファイルのＸｃは２０ｎｍとなる。ここで示したプロ
ファイルは、１×１０20／ｃｍ3以上の濃度のボロンが
イオン注入された領域が、全て非晶質層５中に含まれる
場合である。
て説明する。図１はシリコン基板１表面を非晶質化し、
ボロンを２ｋｅＶでＩ×１０15／ｃｍ2注入した場合の
ボロンの深さプロファイルである。ボロンの濃度が１×
１０2 0ｃｍ3の深さ（３）をＸｃとした場合、図１のプ
ロファイルのＸｃは２０ｎｍとなる。ここで示したプロ
ファイルは、１×１０20／ｃｍ3以上の濃度のボロンが
イオン注入された領域が、全て非晶質層５中に含まれる
場合である。
【００２８】図２には、シリコン基板１に増速拡散を観
察するためのマーカー層として、ボロンδドーブ層２を
設けたサンプルの断面図を示し、各種条件でイオン注入
を行った場合の点欠陥の分布を示した。
察するためのマーカー層として、ボロンδドーブ層２を
設けたサンプルの断面図を示し、各種条件でイオン注入
を行った場合の点欠陥の分布を示した。
【００２９】図２（ａ）はボロンを２ｋｅＶでＩ×１０
15／ｃｍ2注入した場合のＸｃ、および点欠陥分布を示
す。ボロン原子は比較的軽いため、このイオン注入条件
ではシリコン基板１表面は非晶質化されない。したがっ
て、この図に示したように、ボロンイオンを注入した領
域と、それより深い領域に広く点欠陥が分布する。
15／ｃｍ2注入した場合のＸｃ、および点欠陥分布を示
す。ボロン原子は比較的軽いため、このイオン注入条件
ではシリコン基板１表面は非晶質化されない。したがっ
て、この図に示したように、ボロンイオンを注入した領
域と、それより深い領域に広く点欠陥が分布する。
【００３０】図２（ｂ）に示した注入条件は、図１で示
したプロファイルに相当するもので、シリコン基板１表
面をゲルマニウム注入で非晶質化した後に、ボロンを２
ｋｅＶでＩ×１０15／ｃｍ2の注入を行った場合の、そ
れぞれの深さ位置を示す。イオン注入されたボロンの大
部分が非晶質層５中に含まれているため、シリコン基板
１中に導入される点欠陥は非晶質化時に導入されたもの
が支配的になる。また、非晶質化された領域にはボロン
の増速拡散に関与しない空孔タイプの点欠陥しか存在し
ないための、このイオン注入条件ではボロンのみを注入
した場合よりも増速拡散に関与する点欠陥（格子間シリ
コン）量が少なくなっている。
したプロファイルに相当するもので、シリコン基板１表
面をゲルマニウム注入で非晶質化した後に、ボロンを２
ｋｅＶでＩ×１０15／ｃｍ2の注入を行った場合の、そ
れぞれの深さ位置を示す。イオン注入されたボロンの大
部分が非晶質層５中に含まれているため、シリコン基板
１中に導入される点欠陥は非晶質化時に導入されたもの
が支配的になる。また、非晶質化された領域にはボロン
の増速拡散に関与しない空孔タイプの点欠陥しか存在し
ないための、このイオン注入条件ではボロンのみを注入
した場合よりも増速拡散に関与する点欠陥（格子間シリ
コン）量が少なくなっている。
【００３３】図２（ｃ）は非晶質よりも深い位置にまで
ボロンを注入した例を示す。この場合ＸｃがＡ／Ｃ界面
６よりも深いため、非晶質化注入時に導入された点欠陥
に加えて、ボロン注入時にも点欠陥が導入されることに
なる。
ボロンを注入した例を示す。この場合ＸｃがＡ／Ｃ界面
６よりも深いため、非晶質化注入時に導入された点欠陥
に加えて、ボロン注入時にも点欠陥が導入されることに
なる。
【００３４】図３には、これらのサンプルを９５０℃で
１０秒間のＲＴＡを行った後の、ボロンδドーブ層２の
増速拡散距離を、ボロンの注入加速電圧に対してそれぞ
れプロットしたものである。非晶質化条件は、全て同じ
条件で行なっている。図中に示した（ａ）〜（ｃ）の値
は、それぞれ図２で示したサンプル構造に対応する。ボ
ロンのみの注入の場合、ボロンの加速電圧と共に増速拡
散距離が大きくなるのに対し、非晶質化を行ったサンプ
ルでは、非晶質層５よりもボロンのＸｃが深くならない
限り、非晶質化注入条件で規定されたほぼ一定の値にな
ることが分かる。
１０秒間のＲＴＡを行った後の、ボロンδドーブ層２の
増速拡散距離を、ボロンの注入加速電圧に対してそれぞ
れプロットしたものである。非晶質化条件は、全て同じ
条件で行なっている。図中に示した（ａ）〜（ｃ）の値
は、それぞれ図２で示したサンプル構造に対応する。ボ
ロンのみの注入の場合、ボロンの加速電圧と共に増速拡
散距離が大きくなるのに対し、非晶質化を行ったサンプ
ルでは、非晶質層５よりもボロンのＸｃが深くならない
限り、非晶質化注入条件で規定されたほぼ一定の値にな
ることが分かる。
【００３５】この非晶質化イオン注入条件は、活性化熱
処理後にｐ＋接合深さ（Ｘｊ）が、元のＡ／Ｃ界面より
も深い位置になるように設計を行うことが必須である。
これは、活性化熱処理後のボロンＸｊがＡ／Ｃ界面６よ
りも浅い位置にあること、空乏層中に残留欠陥が存在す
ることになり、接合リーク電流が増大する原因となるか
らである。
処理後にｐ＋接合深さ（Ｘｊ）が、元のＡ／Ｃ界面より
も深い位置になるように設計を行うことが必須である。
これは、活性化熱処理後のボロンＸｊがＡ／Ｃ界面６よ
りも浅い位置にあること、空乏層中に残留欠陥が存在す
ることになり、接合リーク電流が増大する原因となるか
らである。
【００３６】これらの実験データより、イオン注入時に
導入された点欠陥が、シリコン基板１中に存在している
不純物の増速拡散に与える影響は、ボロン注入加速を低
電圧化するにつれて小さくなることが分かり、さらに、
ボロンの注入加速電圧によっては、ボロンのみの注入よ
りも非晶質化イオン注入を行った方が増速拡散に与える
影響が小さくなることは明らかである。
導入された点欠陥が、シリコン基板１中に存在している
不純物の増速拡散に与える影響は、ボロン注入加速を低
電圧化するにつれて小さくなることが分かり、さらに、
ボロンの注入加速電圧によっては、ボロンのみの注入よ
りも非晶質化イオン注入を行った方が増速拡散に与える
影響が小さくなることは明らかである。
【００３７】次に、本発明の一実施例のＰＭＯＳのダブ
ルドレイン構造を用いて、図４に示すように工程手順を
追って説明する。図４（ａ）に示すように、シリコン基
板１の表面に、選択的にフィールド酸化膜１２を形成し
た後、ゲート酸化膜１３およびポリシリコンを堆積し、
パターニングによってゲート電極１４を形成する（ゲー
ト電極を形成する工程）。ここでＸｃ＜５０ｎｍのシャ
ロージャンクションを形成するためのイオン注入を行
う。
ルドレイン構造を用いて、図４に示すように工程手順を
追って説明する。図４（ａ）に示すように、シリコン基
板１の表面に、選択的にフィールド酸化膜１２を形成し
た後、ゲート酸化膜１３およびポリシリコンを堆積し、
パターニングによってゲート電極１４を形成する（ゲー
ト電極を形成する工程）。ここでＸｃ＜５０ｎｍのシャ
ロージャンクションを形成するためのイオン注入を行
う。
【００３８】次に、図４（ｂ）に示すように、エクステ
ンション領域へのイオン注入を行う。例えば、ボロンで
あれば注入加速電圧を０．２ｋｅＶでＩ×１０15／ｃｍ
2個のイオンを注入する（イオン注入工程）。
ンション領域へのイオン注入を行う。例えば、ボロンで
あれば注入加速電圧を０．２ｋｅＶでＩ×１０15／ｃｍ
2個のイオンを注入する（イオン注入工程）。
【００３９】ゲート電極１４をマスクに半導体素子のソ
ース／ドレイン拡散層となる領域へ、イオン注入により
不純物を導入する工程において、０．１μｍ以下の浅い
拡散層１５を形成する場合、ボロンの注入加速電圧を１
ＫｅＶ以下とし、且つシリコン基板１中にイオン注入と
同時に導入される点欠陥量が最少となる条件で、前記イ
オン注入を行う。
ース／ドレイン拡散層となる領域へ、イオン注入により
不純物を導入する工程において、０．１μｍ以下の浅い
拡散層１５を形成する場合、ボロンの注入加速電圧を１
ＫｅＶ以下とし、且つシリコン基板１中にイオン注入と
同時に導入される点欠陥量が最少となる条件で、前記イ
オン注入を行う。
【００４０】次に、図４（ｃ）に示すように、ゲートポ
リシリ電極１４にシリコン酸化膜あるいはシリコン窒化
膜のゲートサイドウォール（スペーサー）１６を形成す
る。ゲート電極１４にサイドウォールを形成する工程で
ある。スペーサー膜の成長温度は、図４（ｂ）で注入さ
れたボロンが拡散しないように、７００℃以下で行な
う。
リシリ電極１４にシリコン酸化膜あるいはシリコン窒化
膜のゲートサイドウォール（スペーサー）１６を形成す
る。ゲート電極１４にサイドウォールを形成する工程で
ある。スペーサー膜の成長温度は、図４（ｂ）で注入さ
れたボロンが拡散しないように、７００℃以下で行な
う。
【００４１】次に、図４（ｄ）に示すように、深いソー
ス／ドレイン拡散層を形成する領域に再度イオン注入を
行う。０．１μｍ以上の深い拡散層７を形成するための
イオン注入を行う工程である。
ス／ドレイン拡散層を形成する領域に再度イオン注入を
行う。０．１μｍ以上の深い拡散層７を形成するための
イオン注入を行う工程である。
【００４２】不純物の活性化のためのアニールは、エク
ステンション領域１８に注入されたボロンの拡散を最低
限に抑えるために、高温短時間のランプアニールを行な
う。ランプアニーラーによる活性化熱処理を行う工程で
ある。
ステンション領域１８に注入されたボロンの拡散を最低
限に抑えるために、高温短時間のランプアニールを行な
う。ランプアニーラーによる活性化熱処理を行う工程で
ある。
【００４３】これにより、エクステンション領域１８は
４０ｎｍ、深いソース／ドレイン領域は１００〜２００
ｎｍの深さの、ダブルドレイン構造のｐ＋拡散層が形成
できる。図４（ｄ）で示した深いソース／ドレインのイ
オン注入工程においては、ゲルマニウムを加速電圧５ｋ
ｅＶでＩ×１０15／ｃｍ2のドーズ量で注入を行ない、
シリコン基板表面を非晶質化する。続いて、ボロンを２
ｋｅＶ、Ｉ×１０15／ｃｍ2で注入する。これにより、
点欠陥の導入量を減らすことができ、活性化熱処理時に
エクステンション領域の不純物、およびチャネル領域の
不純物の増速拡散による再分布を最小限に抑えることが
できる。
４０ｎｍ、深いソース／ドレイン領域は１００〜２００
ｎｍの深さの、ダブルドレイン構造のｐ＋拡散層が形成
できる。図４（ｄ）で示した深いソース／ドレインのイ
オン注入工程においては、ゲルマニウムを加速電圧５ｋ
ｅＶでＩ×１０15／ｃｍ2のドーズ量で注入を行ない、
シリコン基板表面を非晶質化する。続いて、ボロンを２
ｋｅＶ、Ｉ×１０15／ｃｍ2で注入する。これにより、
点欠陥の導入量を減らすことができ、活性化熱処理時に
エクステンション領域の不純物、およびチャネル領域の
不純物の増速拡散による再分布を最小限に抑えることが
できる。
【００４４】以上のような工程を経ることにより、短チ
ャンネル効果の抑制された高性能な半導体素子が形成で
きる。また、深いソース／ドレイン注入時には、非晶質
化のイオン注入と、ボロンのイオン注入は、格子間シリ
コンが最少となる条件、およびリーク電流の増大がない
条件を満たしていれば、先にボロンを注入してから非晶
質化のイオン注入を行なっても良い。
ャンネル効果の抑制された高性能な半導体素子が形成で
きる。また、深いソース／ドレイン注入時には、非晶質
化のイオン注入と、ボロンのイオン注入は、格子間シリ
コンが最少となる条件、およびリーク電流の増大がない
条件を満たしていれば、先にボロンを注入してから非晶
質化のイオン注入を行なっても良い。
【００４５】なお、以上の実施例はボロンに関して本発
明を説明したが、他のｐ型半導体のドーパントに一般的
に用いられる元素、ヒ素、リン、フッ化ボロン等につい
ても本発明を適用することはできる。
明を説明したが、他のｐ型半導体のドーパントに一般的
に用いられる元素、ヒ素、リン、フッ化ボロン等につい
ても本発明を適用することはできる。
【００４６】
【発明の効果】以上説明したように、本発明によれば、
ゲート酸化膜特性の劣化を伴わずに、浅い拡散層（エク
ステンション領域）を制御性良く形成できるため、高速
・高密度のＭＯＳＦＥＴを容易に形成することが可能と
なる。
ゲート酸化膜特性の劣化を伴わずに、浅い拡散層（エク
ステンション領域）を制御性良く形成できるため、高速
・高密度のＭＯＳＦＥＴを容易に形成することが可能と
なる。
【００４７】また、以上のような製造方法で製作した本
発明の半導体装置、例えばトランジスタは、ゲート端近
傍の不純物拡散層の深さをコントロールし、低エネルギ
ーで注入した不純物の増速拡散を抑制することができる
ため、微細なデバイスにおいて短チャンネル効果が抑制
され、且つ高性能なデバイス特性が得られる。
発明の半導体装置、例えばトランジスタは、ゲート端近
傍の不純物拡散層の深さをコントロールし、低エネルギ
ーで注入した不純物の増速拡散を抑制することができる
ため、微細なデバイスにおいて短チャンネル効果が抑制
され、且つ高性能なデバイス特性が得られる。
【図１】イオン注入直後のボロンの深さ方向分布を示す
線図である。
線図である。
【図２】シリコン基板に増速拡散を観察するためのマー
カー層として、ボロンδドーブ層を設けたサンプルの断
面図を示し、（ａ）、（ｂ）、（ｃ）は不純物及び点欠
陥の分布を表す説明図である。
カー層として、ボロンδドーブ層を設けたサンプルの断
面図を示し、（ａ）、（ｂ）、（ｃ）は不純物及び点欠
陥の分布を表す説明図である。
【図３】同サンプルのランプアニール後の増速拡散距離
を示す線図である。
を示す線図である。
【図４】（ａ）、（ｂ）、（ｃ）、（ｄ）は本発明に係
る半導体装置の製造方法の実施の形態例における工程説
明のための断面図である。
る半導体装置の製造方法の実施の形態例における工程説
明のための断面図である。
１ シリコン基板 ２ ボロンδドープ層 ３ ボロン濃度Ｉ×１０20／ｃｍ3の深さ（Ｘｃ） ４ 点欠陥導入領域 ５ 非晶質層 ６ 非晶質／単結晶界面（Ａ／Ｃ界面） １２ フィールド酸化膜 １３ ゲート酸化膜 １４ ポリシリコンゲート １５ 浅い不純物拡散層 １６ ゲートサイドウォール １７ 深い不純物拡散層 １８ エクステンション領域
Claims (6)
- 【請求項１】 半導体基板上に、ゲート酸化膜を介して
ゲート電極を形成する工程と、このゲート電極をマスク
に半導体素子のソース／ドレイン拡散層となる領域へイ
オン注入により不純物を導入する工程とを有する半導体
装置の製造方法において、０．１μｍ以下の浅い拡散層
を形成する場合、イオンの注入加速電圧を１ＫｅＶ以下
とし、且つシリコン基板中にイオン注入と同時に導入さ
れる点欠陥量が最少となる条件で、前記イオン注入を行
うことを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板上に、ゲート酸化膜を介して
ゲート電極を形成する工程と、このゲート電極をマスク
に半導体素子のソース／ドレイン拡散層となる領域へ、
イオン注入により不純物を導入する工程とを有する半導
体装置の製造方法において、０．１μｍ以下の浅い拡散
層を形成する場合、イオンの注入加速電圧を１ＫｅＶ以
下とし、且つシリコン基板中にイオン注入と同時に導入
される点欠陥量が最少となる条件で、前記イオン注入を
行う工程と、ゲート電極にサイドウォールを形成する工
程と、０．１μｍ以上の深い拡散層を形成するためのイ
オン注入を行う工程と、ランプアニーラーによる活性化
熱処理を行う工程とを有することを特徴とする半導体装
置の製造方法。 - 【請求項３】 前記イオン注入工程のうち０．１μｍ以
上の深い拡散層を形成する工程において、Ｐ型の不純物
元素をイオン注入する工程の前あるいは後に、シリコン
基板表面を非晶質化する工程を有する請求項２に記載の
半導体装置の製造方法。 - 【請求項４】 イオンを注入した領域に導入された格子
間シリコン分布層に、非晶質化により空孔タイプの欠陥
のみ存在する領域を形成する請求項２に記載の半導体装
置の製造方法。 - 【請求項５】 前記非晶質化領域中の注入元素イオンの
投影飛程、及び注入元素イオンの濃度が１×１０20／ｃ
ｍ3以上になる領域が含まれ、且つ活性化熱処理後のｐ
／ｎ接合位置が、非晶質領域／結晶領域界面よりも深い
位置になる請求項２に記載の半導体装置の製造方法。 - 【請求項６】 注入される元素イオンがボロン、ヒ素、
リン、フッ化ボロンの内の一以上である請求項１乃至請
求項５の何れか一に記載した半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9332735A JPH11168069A (ja) | 1997-12-03 | 1997-12-03 | 半導体装置の製造方法 |
| KR1019980052566A KR100305623B1 (ko) | 1997-12-03 | 1998-12-02 | 이온주입을이용한반도체장치의제조방법 |
| US09/203,820 US6372591B1 (en) | 1997-12-03 | 1998-12-02 | Fabrication method of semiconductor device using ion implantation |
| CN98122790A CN1130757C (zh) | 1997-12-03 | 1998-12-03 | 使用离子注入制造半导体器件的方法 |
| TW087120136A TW400551B (en) | 1997-12-03 | 1998-12-03 | Fabrication method of semiconductor device using ion implantation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9332735A JPH11168069A (ja) | 1997-12-03 | 1997-12-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11168069A true JPH11168069A (ja) | 1999-06-22 |
Family
ID=18258281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9332735A Pending JPH11168069A (ja) | 1997-12-03 | 1997-12-03 | 半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6372591B1 (ja) |
| JP (1) | JPH11168069A (ja) |
| KR (1) | KR100305623B1 (ja) |
| CN (1) | CN1130757C (ja) |
| TW (1) | TW400551B (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004153246A (ja) * | 2002-10-10 | 2004-05-27 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| US7135736B2 (en) | 2002-03-26 | 2006-11-14 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| WO2009058449A1 (en) * | 2007-10-30 | 2009-05-07 | Synopsys, Inc. | Method for suppressing lattice defects in a semiconductor substrate |
| US7691693B2 (en) | 2007-06-01 | 2010-04-06 | Synopsys, Inc. | Method for suppressing layout sensitivity of threshold voltage in a transistor array |
| US8504969B2 (en) | 2007-10-26 | 2013-08-06 | Synopsys, Inc. | Filler cells for design optimization in a place-and-route system |
| US8673450B2 (en) | 2005-10-28 | 2014-03-18 | Toyo Tanso Co., Ltd. | Graphite member for beam-line internal member of ion implantation apparatus |
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