TW400551B - Fabrication method of semiconductor device using ion implantation - Google Patents

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TW400551B
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ion implantation
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TW087120136A
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Teru Mineji
Seiichi Shishiguchi
Shuichi Saito
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Nippon Electric Co
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Description

五、發明說明（1) 【發明背景】 - 發明之領域 本發明係關於半導體裝置的製造方法，特別是關於利 用離子植入技術的半導艘裝置製造方法，其適用於形成具 雙汲極構造之氣化金屬半導體場效應電晶體（M0SFET)的淺 源極/没極區（例如深度為0，1 £ m或更淺）。 相關拮術之描述 ' ' 近年來’半導趙裝置隨著其積體化程度的增加而愈來 愈被小型化。在此情況下，許多電子裝置如記憶或邏輯裝 置等已被積體化在半導艘基板或晶片上。在這些高度積體 化的半導體裝置如大型積艎電路（LSIs)中，經常以η或p通 道MOSFETs構成互補MOS (CMOS)構造。 為妥善處理逐漸小型化與積體化增加之趨勢，需要解 決由MOSFETs中之短通道效應所引發的問題。已知有一方 法解決這些問題··減小MOSFETs之源極/汲極區的深度（即 使用淺源極/没極區）。然而’源極/汲極區之深度減小將 導致另一問題·將增加源極/沒極區的薄層電阻，而且同' 時將增加有配線材料展開於其上之源極/汲極區的接觸電 阻。 ‘ 另有一已知方法解決這些問題：使用M〇SFET之源極/ 汲極區的雙及極構造’其中各個源極/汲極區係藉由兩部 分所形成’即位於閘極電極近處的淺而高摻雜濃度部分與 位於閘極電極遠處的深而低掺雜濃度部分^淺而高摻雜濃 度部分係位於閘極電極之側壁隔板下方，將其命名為源極
第6頁 五、發明說明（2) /汲極區的「外延部」β 淺而高摻雜濃度部分使到源極/汲極區的深度減小， 且同時深而低摻雜濃度部分用於防止源極/汲極區的薄層 電阻與接觸電阻增加。因此，雙汲極構造不僅提供MOSFET 之驅動能力的增進，而且也解決上述源極/汲極區之薄層 電阻與接觸電阻增加的問題。 进年來，已被研究與發展的新摻雜方式有用來形成淺 ρ - η接合或淺源極/汲極區（例如深度為0. 1mm或更淺）的固 相擴散、氣相擴散、電漿摻雜與雷射摻雜法。這些新方式 對於硼（B)的摻雜製程特別有效，其通常作為矽LSI s中的ρ 型摻雜物。這些新方式中各個都可作為常用離子植入法的 另一選擇。此乃由於硼具有小的質量與在矽（Si)中有高的 擴散速度，因此淺硼摻雜區不易以常用離子植入來加以形 成。 於是，常用離子植入方式具有下述缺點：不易形成淺 摻雜區或淺ρ - η接合（例如深度為0. 1mm或更淺）。此乃由以 下所述之主要原因所導致。 具體來說，由於摻雜物的離子植入處理，將被稱為點 缺陷的晶體缺陷如空缺與S i的晶隙原子引進單晶S i基板 中。由於植入所引致之點缺陷將促進所植入摻雜物原子的 擴散，結果所植入摻雜物原子的分佈與濃度，經由之後為 達活性化目的的回火程序後將趨向於偏離其所需的分佈與 濃度。 另一方面，在形成MOSFET之源極/汲極區的情況下，
五、發明說明（3) 常用離子植入方式具有下述優點：均一性、再現性、可控 制性與生產率均優於上述新摻雜方式，即固相擴散、氣相 擴散、電漿摻雜與雷射摻雜法。因此，可抑制植入所引致 之點缺陷的產生，且同時可控制在回火步驟中所發生之摻 雜物原子的增強擴散現象，預期離子植入方式可以十分妥 善處理未來LS I s的製造。 另外，所植入摻雜物原子的增強擴散為離子植入方式 的其中一缺點，其影響的不僅是源極/汲極區中的所植入 掺雜物原子，而且包括MOSFET之通道區中存在的摻雜物原 子。 舉例來說，當形成具有雙汲極構造的源極/汲極區 時，在（i )使用難熔金屬如鈦（T i)對源極/汲極區進行金屬 矽化處理與（ii)採用展開的配線金屬膜之接觸區形成處理 之後，位於閘極電極遠處之源極/汲極區的深而低摻雜濃 度部分需具有的深度足以防止薄層電阻與洩漏電流增加。 因此，為形成深而低摻雜濃度部分，將與淺而高摻雜濃度 部分相同的摻雜物選擇性離子植入至Si基板中。在淺而高 摻雜濃度部分（其稱為「外延部」且位於閘極電極近處） 藉由選擇性離子植入形成，及接著在閘極電極每一侧各形 成一側壁分隔層之後，完成深而低摻雜濃度部分之離子植 入0 在此情況下，由於所植入之摻雜物原子受增強的擴散 現象的影響，存在於淺而高摻雜濃度部分（即，外延部）中 的已植入摻雜物原子傾向於進入深而低摻雜濃度部分。如
五、發明說明（4) 此導致短通道效應。並且在通道區中的摻雜物原子的分佈 同樣受到增強擴散現象的影響。 相應地，為增進對雙汲極構造之源極/汲極區中之已 植入摻雜物原子之分佈和輪廓的控制，重要的是控制已植 入摻雜物原子進入深而低摻雜濃度部分之增強的擴散現 象。換言之，尋找在Si基板中減少或降低產生植入引致 的晶體缺陷的離子植入條件是有效的。 習用上，作為形成源極/汲極區的淺接合的離子植入 之改進方法，已經發展出"預非晶化離子植入"方法。在此 已改進方法中，為防止發生已植入硼原子的通道現象，在 硼（B)離子植入處理之前，藉由一鍺（Ge)或矽之離子植入 處理使單晶S i基板的主要表面非晶化，藉以在被植入之基 板的主要表面形成一非晶區。此乃由於已植入硼原子質量 小，通道現象使之傾向達到比其實際投影範圍更深之層面 中。如此形成非晶區，有效地防止硼原子之通道現象。 以上述習知之預非晶化離子植入方法，有效地防止已 植入硼原子之通道現象。然而，藉由鍺（Ge)或矽之預非晶 化離子植入處理而形成之非晶區中引致點缺陷。相應地， 有另一個缺點是：在接下來的回火處理於非晶區中不能防 止已植入硼原子之增強擴散現象。 並且，若以相同的加速電壓來進行硼的離子植入至矽 基板，藉由使用預非晶化處理得到的硼摻雜區的深度比沒 有藉由使用預非晶化處理得到的硼摻雜區的深度來得淺。 然而，出現另一個缺點：由於在用於活性化的回火處理已
五、發明說明（5) 經完成之後的增強擴散現象，在前者（即使用預非晶化處 理）中硼摻雜區的最終深度可能大約等於在前者（即沒有使 用預非晶化處理）中硼摻雜區的最終深度。結果，為了形 成淺源極/汲極區，需要充分運用此兩種離子植入處理的 條件。 如上述所說明，為了依照設計形成具有很的可控制性 之小型化MOSFET的淺源極/汲極區（例如深度為0. 1mm或更 淺），首先，需要很好地控制已植入摻雜物原子的增強擴 散現象。 第二，因為，由於增強擴散現象的效應，井區和通道 區之摻雜物分佈可能會改變，故亦需要很好地控制植入引 致的點缺陷之分佈。 【發明概要】 相應地，本發明的一目的是提供一半導體裝置的製造 方法，使到能夠形成具有很的可控制性之小型化的MOSFET 之淺源極/汲極區（例如深度為0 . 1 mm或更淺），藉以防止 發生短通道效應。 本發明的另一目的是提供一半導體裝置的製造方法， 使到能夠很好地控制已植入摻雜物原子的增強擴散現象和 植入所引致的點缺陷。 本發明的又另一目的是提供一半導體裝置的製造方 法，使到能夠形成具雙汲極構造之MOSFET的源極/汲極區 之淺外延部（例如深度為〇. 1 mm或更淺）而不致降低閘極絕 緣薄膜的特性。
第10頁 五、發明說明（6) 對熟悉此行業者由下列說明可更加明白上述及其他沒 有具體說明之目的。 依照本發明之第一樣態，提供一半導體裝置的製造方 法，其中包括一步驟：藉由1 keV或更小的加速電壓將一 種導電型之摻雜物離子植入至具有與此摻雜物相反的導電 型之單晶矽基板以形成一MOSFET之源極/汲極區。此步驟 進行之條件為：藉由此離子植入步驟可將在此基板中所引 致的點缺陷之總量減至最少或降低。 採用依照第一樣態之半導體裝置的製造方法，由於離 子植入步驟的加速電壓設定為1 keV或更小，故能夠形成 具有深度為0. 1 mm或更淺的之小型化MOSFET之淺源極/沒 極區。 並且，已植入摻雜物原子的增強擴散現象是由植入引 進的點缺陷所導致。由此可見，由於離子植入步驟進行之 條件是：藉由此離子植入步驟可將此基板中所引致的點缺 陷之總量減至最少或降低，故能夠將此增強擴散現象減至 最小或加以抑制。換言之，能夠很好地控制已植入摻雜物 原子的增強擴散現象和植入引致的點缺陷。 相應地，能夠可控制性地決定具有深度為0 . 1 m in或更 淺的淺源極/汲極區之輪廓和摻雜濃度。結果，能夠防止 發生短通道效應。 在依照第一樣態之半導體裝置的製造方法中，在離子 植入步驟中掺雜物的劑量依照此淺源極/汲極區之被預期 摻雜濃度選擇性地決定。
五、發明說明（7) 可以採用任何p型或n型摻雜物元素作為摻雜物 然 而，較好用的是硼（B)，因爲左救田挪+比 ’’、 地展現本發明之優:點 之情況下能夠有效 番β ί Ϊ此離子植入步驟將此基板_所引致的點缺陷之總 ，減f最少或降低之限制所具有的特殊意義為：植入引致 的點缺陷之總量被盡可能地降低。例如，當離子 步驟 電壓设疋為1 keV或更小，附加的非晶化理將延 長已植入摻雜物的增強擴散長度。因此，在此 下，較 的，與上述相同的離子植人步驟的執行過程中沒有進 订預非晶化處理。 依照本發明之第二樣態，提供具雙汲極構造之M〇SFET 的半導體裝置的一種製造方法，其中包括步驟（a)至（e)。 在步驟（a)中’經由一閘極絕緣薄膜在第一導電型的 單晶*夕基板之主要表面之上形成一閘極。 在步驟（b)中，藉由1 keV或更小的加速電壓且以自對 躲至此閘極之方式將與第一導電型相反之第二導電型的摻 勤物離子植入.至此基板，其條件為：在此步驟（b)中所引 j的點缺陷之總量將減至最少或下降；藉以在此閘極之每 側形成此第二導電型的第一和第二摻雜區。 在步驟（c)中’在此基板上之閘極之每一側面各形成 —側壁分隔層。 將步驟（d)中，藉自對準至此對側壁分隔層之方式， ，二導電型的摻雜物離子植入至此基板，藉以在此閘極 <母一側形成此第二導電型的分別與此第一和第二摻雜區
五、發明說明（8) 部分地重疊的第三和第四摻雜區。 此第三和第四摻雜區具有比此第一和第二摻雜區更深 的深度及更低之摻雜濃度。 在步驟（e)中，為達到回火之目的，對具有此第二導 電型的第一、第二、第三和第四掺雜區之此基板進行熱處 理，藉以由此第一和第三摻雜區構成具有雙汲極結構的一 對源極/汲極區的其中一個，且由此第二和第四摻雜區構 成相關的另一個源極/汲·極區。 依照第二樣態的半導體裝置的此製造方法，在步驟 (b)中，藉由1 keV或更低加速電壓之離子植入以形成此第 二導電型的第一和第二摻雜區，因此，此第一和第二摻雜 區具有深度為0.1 mm或更淺。 並且，因為在步驟（b)中的離子植入進行之條件是： 在此步驟中植入引致的點缺陷之總量減至最少或降低；故 能夠將此增強擴散現象減至最小或加於抑制。換言之，能 夠很好地控制已植入摻雜物原子的增強擴散現象和植入引 致的點缺陷。相應地，能夠可控制性地確定具有深度為〇. 1 mm或更淺的第一和第二淺掺雜區之輪廓和摻雜濃度。結 果，能夠防止發生短通道效應。 進一步地，在步驟（d)中的離子植入以這種方式進 行，使到此第三和第四摻雜區具有比第一和第二摻雜區更 深的深度及更低之摻雜濃度。因此，具有深度大於0.1mm 之第三和第四摻雜區和具有深度為0.1 mm或更淺的第一和 第二摻雜區共同構成雙汲極結構的對源極/汲極區。這意
第13頁 五、發明說明（9) 味著此對源極/汲極區具有的淺外延部深度為0. 1 mm或更 小 0 另外，因為在步驟（b)中，藉由1 keV或更低加速電壓 來完成離子植入。此離子植入几乎不會對閘極絕緣薄膜造 成損傷。並且，在步驟（d)中的離子植入以一比在步驟（b) 中的更高之加速電壓來完成。然而，在步驟（d)中，藉自 對準至此對側壁分隔層之方式來完成離子植入，結果，此 離子植入不會對閘極絕緣薄膜造成損傷。因此，閘極絕緣 薄膜的特性不致下降。 在依照第二樣態的半導體裝置的製造方法之較佳實施 例中，在離子植入以形成第三和第四掺雜區的步驟（d)之 前或之後，附加上非晶化此基板之主要表面以形成一非晶 區的步驟。在此情形下，由於可避免發生已植入摻雜物的 通道現象，另外的一優點是抑制已植入摻雜物的增強擴散 現象。 較可取的是已形成於此基板之主要表面上之非晶區僅 包含空缺作為晶體缺陷，且此非晶區位於一包含矽之晶隙 原子和空缺都作為晶體缺陷的點缺陷區内。在此情況下， 藉由非晶區的形成，可消除主要對摻雜物之增強擴散現象 產生影響且存在於點缺陷區内的矽之晶隙原子。因此，另 外的一優點是進一步抑制摻雜物的增強擴散現象。 在依照第二樣態的半導體裝置的製造方法之另一較佳 實施例中，在此非晶區中包含此摻雜物之一投影範圍和一 具有1X1 02D atoms/cm3或更高之摻雜濃度的區域。並
第14頁 五、發明說明（10) 且，此點缺陷區之底部位於低於非晶區與基板之保留單晶 區之間的介面所在層面之一層面。換言之，藉由點缺陷區 與基板之保留單晶區所確定的一 p-n接合位於此基板之保 留單晶區内。 在此情況下，如果具有1 ΧΙΟ2。atoms/cm3或更高之 摻雜濃度的區域沒有包含在此非晶區中（換言之，此區域 延伸至基板之保留單晶區），由於摻雜物之離子植入，在 基板之保留單晶區中將引致的點缺陷。且由於引致點缺 陷，不能有效地實現增強擴散現象的抑制。 因為，藉由點缺陷區與基板之保留單晶區所確定的一 ρ-π接合位於此基板之保留早晶區内’故更有效地抑制電 流沒漏。如果此ρ_η接合不是位於此基板之保留單晶區 内，而是位於即使在步驟（e)之回火後空缺型晶體缺陷仍 傾向於留在其中的非晶區中。保留之晶體缺陷將增加電流 洩漏。 一般地，用於形成源極/汲極區之摻雜物的離子植入 處理以 1 XlO14 atoms/cm2 至 5 X1015 atoms/cm2範圍内之劑 量來進行。如果劑量是大於1 xlO14 at oms/cm2至5 X1015 a toms/cm2範圍之值，由於摻雜物的離子植入，通常將對 基板之主要表面進行非晶化。然而，若採用硼作為摻雜 物，因為硼之質量小，則基板之主要表面不進行非晶化。 進而，已經知道作為引致增強擴散現象之點缺陷有空 缺型缺陷及晶隙原子型缺陷。且已經確認晶隙原子型缺陷 對增強擴散現象之影響大於空缺型缺陷的影響。
第15頁 五、 發明說明（11) 在 藉 由 非 晶 化 處 理 而 形 成 於 矽 基 板 之 非 晶 區 中 僅 存 在 空 缺 型 缺 陷 〇 因 此 只 有 在 低 於 非 晶 區 的 底 部 之 下 的 點 缺 陷 區 部 分 是 引 致 增 強 擴 散 現 象 之 原 因 Ο 植 入 引 致 的 點 缺 陷 例 如 空 缺 型 及 晶 隙 原 子 型 缺 陷 之 分 佈 依 照 摻 雜 物 之 種 類 加 速 電 壓 和 劑 量 而 變 化 0 而 且 抑 制 點 缺 陷 之 產 生 之 最 適 宜 條 件（例如加速電壓和齊丨量） 隨 著 推 雜 物 之 種 類 而 變 化 Ο 相 應 地 即 使 在 一 特 定 植 入 條 件 下 將 進 行 非 晶 化 處 理 之 摻 雜 物 離 子 植 入 的 一 情 形 和 沒 有 進 行 非 晶 化 處 理 之 摻 雜 物 離 子 植 入 的 另 一 情 形 進 行 簡 單 地 比 較 亦 不 能 斷 定 是 否 此 兩 種 情 形 都 有 利 於 達 到 抑 制 所 引 致 的 點 缺 陷 之 總 量 的 的 〇 在 依 照 第 二 樣 態 的 方 法 中 可 以 採 用 任 何P型或η 型 摻 雜 物 元 素 作 為 捧 雜 物 〇 然 而 5 較 好 用 的 是 硼（B) 因為在 採 用 删 之 情 形 下 能 夠 有 效 地 展 現 本 發 明 之 優 點 〇 [ 圖 式 之 簡 單 說 明 ] 本 發 明 之 上 述 及 其 他 § 的 優 點 和 特 色 由 以 下 較 佳 實 施 例 之 詳 細 說 明 中 並 參 考 圖 式 當 可 更 加 明 白 其 中 • 圖 1 A 為 1 — 單 晶 矽 基 板 之 概 略 的 局 部 橫 剖 面 圖 表 示 依 昭 t »*' 本 發 明 之 第 一 試 樣 的 在 棚 的 離 子 植 入 處 理 之 後 基 板 内 之 狀 態 〇 圖 1B 為 一 單 晶 矽 基 板 之 概 略 的 局 部 橫 剖 面 圖 表 示 依 昭 i 本 發 明 之 第 --- 試 樣 之 在 硼 的 離 子 植 入 處 理 之 後 基 板 内 之 狀 態 〇 圖 1C 為 單 晶 矽 基 板 之 概 略 的 局 部 橫 剖 面 圖 表 示 依
第16頁 五、發明說明（12) 照本發明之第三試樣之在硼的離子植入處理之後基板内之 狀態。 圖2表示作為從基板1之主要表面算起之深度的函數之 圖1B所示之第二試樣的硼濃度變化。 圖3表示作為加速電壓大小的函數之從基板1之主要表 面算起之硼離子植入之增強擴散深度的變化。 圖4A至4F為一單晶矽基板之概略的局部橫剖面圖，表 示依照本發明之一實施例之具有MOSFET之半導體裝置之製 造方法之步驟。 【符號說明】 1〜基板 2〜d摻雜層 3~具有_濃度等於1\102°&1:〇1115/〇：1113之層面 4 ~點缺陷區 5 ~非晶區 6〜非晶/晶體（A / C )界面 7〜單晶區 1 2 ~場氧化層 1 3〜閘極氧化層 14〜多晶碎閘極電極 1 5〜淺摻雜物擴散層 1 6〜側壁分隔層 1 7〜深硼摻雜區 1 8〜淺硼摻雜區
第17頁 五、發明說明（13) 1 9〜源極/汲極區 【較佳實施例之詳細說明】 為了解決上述已植入摻雜物原子的增強擴散現象與植 入引致的點缺陷之分佈的控制問題。本發明人專心投入有 關離子植入處理之研究。結果，創作了本發明。 為了觀察在單晶矽基板中之已植入硼（B)原子之增強 擴散現象，本發明人以如下方法完成一些實驗。 首先，預備好η型單晶矽基板1，在每一基板1之中具 有一用作此觀察之標誌層的硼的d摻雜層2，此硼的d摻雜 層2以平行於基板1之主要表面延伸而成。 接著，在不同條件下，將硼植入單晶矽基板1。 在第一試樣中，以2keV的加速電壓及1X1 015 atoms/cm2之劑量將棚離子植入至基板1，沒有附加預非晶 化處理。 在這樣所形成的第一試樣中，基板1的橫剖面顯示於 圖1A。圖1A中，參考數3表示基板1之主要表層中的硼濃度 等於1 Xl02〇 atoms/cm3之層面。參考數4表示一包含由於 硼的離子植入處理而產生點缺陷之點缺陷區。參考數7表 示基板1之單晶區。 在第一試樣中，如圖1A所示，整個點缺陷區4位於基 板1之單晶區7中，因為沒有非晶區形成於基板1之主要表 面上。點缺陷區4相當寬。 並且，如圖1A所示，棚的d掺雜層2所在的層面比點缺 陷區4之底部所在的層面更深，具有硼濃度等於lxl 〇20 第18頁 五、發明說明（14) a t 〇 m s / c m3 之層面3之深度Xc 小於點缺陷區4之深度XD，結 果，層面3位於點缺陷區4之内。 在第二試樣中，對基板1之主要表面進行預非晶化處 理，以5keV的加速電壓及每次1X1015 atoms/cm2之劑量將 鍺（Ge)離子植入至基板1。之後，以與第一試樣相同之加 速電壓及相同之劑量來進行硼之離子植入處理。 在這樣所形成的第二試樣中，基板1的橫剖面顯示於 圖1B。圖1B中，類似於圖1A，硼的d摻雜層2所在的層面比 點缺陷區4之底部所在的層面更深。 然而，不同於第一試樣，由於鍺的離子植入，在基板 1之主要表面上形成一非晶區5。換言之，點缺陷區4之上 層部分轉變成非晶區5，而其下層部分維持不變。因此， 造成或保留點缺陷區4位於非晶區5之下。 深度Xc和第一試樣相同之具有硼濃度等於1 X 1 〇2° atoms/cin3之層面3位於非晶區5之内。在基板1之保留單 晶區7之邊界上形成一非晶/晶體（A/C)介面6。 由於非晶區5這樣形成，單晶區7將侷限於A/C介面6之 下，同時，保留點缺陷區4位於非晶區5之下，其接觸面為 非晶/晶體介面6。點缺陷區4之底部與硼的d摻雜層2隔離 開。 因為下列原因，點缺陷區4之深度XD大於第一試樣中 之對應深度。 具體而言，鍺之加速電壓比齋之加速電壓較高，因 此，點缺陷區4之底部由用於預非晶化處理之鍺離子植入
第19頁 五、發明說明（15) 來決定。結果，第二試樣中之點缺陷區4之深度XD大於第 一試樣中之點缺陷區4之深度XD。 一般地，非晶區5僅包含對已植入硼原子之增強擴散 現象沒有影響之空缺型晶體缺陷。另一方面，點缺陷區4 不僅包含空缺型晶體缺陷，還包含對已植入硼原子之增強 擴散現象有很大影響之晶隙原子型晶體缺陷，藉由非晶區 5來減少點缺陷區4的體積。因此，在基板1中之晶隙原子 型晶體缺陷的總量比第一試樣中的較少。 在第三試樣中，對基板1之主要表面進行預非晶化處 理，以與第二試樣相同之加速電壓及相同之劑量將鍺（G e ) 離子植入至基板1。其後，以高於第一試樣之加速電壓 3. 3keV及與第一試樣相同之劑量來進行硼之離子植入處 理。 在所形成的第三試樣中，基板1的橫剖面顯示於圖 1C。圖1C中，類似於第一和二試樣，硼的d摻雜層2所在的 層面比點缺陷區4之底部所在的層面更深。 類似於第二試樣，由於鍺的離子植入，在基板1之主 要表面上形成一非晶區5。保留單晶區7之邊界上形成一非 晶/晶體（A / C )介面6。非晶區5之深度和第二試樣的相同。 然而，不同於第二試樣，具有硼濃度等於1 X 1 020 atoms/cm3 之層面3不是位於非晶區5之内，而是位於點缺 陷區4之内。換言之，棚濃度等於1 X102G atoms/cm3 之層 面3所在之深度Xc比第二試樣的更深。這是因為硼之加速 電壓（ = 3. 3keV)高於第二試樣的。
第20頁 五、發明說明（16) 點缺陷區4之深度XD比第二試樣的更深，因為硼之加 速電壓（ = 3. 3keV)高於第二試樣的。 並且，由於非晶區5這樣形成’單晶區7將揭限於A/C 介面6之下，同時，點缺陷區4位於非晶區5之下，其接觸 面為非晶/晶體介面6。點缺陷區4之底部與硼的d摻雜層2 之間的隔離距離比第二試樣的更短。 圖2表示作為從基板1之主要表面算起之深度的函數之 圖1B所示之第二試樣的硼濃度變化。 如圖2所示，在第二試樣中硼濃度等於1x1 〇20 atoms/cm3之層面3所在之深度Xc是20nm。 在硼之離子植入處理之後，第一、二及三試樣將在相 同條件下進行快速熱回火（RT A)處理’回火溫度設定為 9 5 0。C，回火時間設定為1 〇秒。 圖3表示作為加速電壓大小的函數之從基板1之主要表 面算起之硼離子植入之增強擴散深度的變化。 圖3中，曲線L1表示沒有形成非晶區5之狀況，曲線L2 表示形成非晶區5之狀況。點a、b及c分別對應第一、二及 三試樣。本發明人藉由採用第一至第三試樣以及類似試樣 (此處未說明）進行測試得到曲線L1及L 2。 如圖3之曲線L1所示，當沒有進行預非晶化處理，隨 著硼之加速電壓的增加’增強擴散深度几乎呈線性的增 加。另一方面’如圈3之曲線L2所示’當進行預非晶化處 理’只要硼濃度等於1χ1〇2° atoms/cm3之層面3所在之深 度Xc沒有比非晶區5的更深’增強擴散深度大概保持在由
第21頁 五、發明說明（π) 預非晶化處理的離子植入處理條件所決定的一常數值。 在Ρ點處曲線L1及L2相交，對應硼之加速電壓為 1. 3keV。 極為重要的是以這種方式來決定預非晶化處理的離子 植入處理條件：硼摻雜區之p-n接合存在於單晶區7内（即 是在點缺陷區4内）。換言之，硼摻雜區之p-n接合之深度 XjKA/C介面6的更深《其原因如下。 具體地說，在RTA處理之後，晶體缺陷傾向於留在非 晶區5。因此，如果棚摻雜區之ρ - η接合存在於非晶區5， 換言之，硼摻雜區之p-n接合位於比A/C介面6更淺之層 面，保留之晶體缺陷傾向於存在硼摻雜區。此保留之晶體 · 缺陷為在p-n接合之電流洩漏之一構成因素。 · 由以上說明之有關第一至第三試樣以及未說明之試樣 的測試結果可見：依照硼之加速電壓的減少，由於植入所 引致之點缺陷而施加於已植入至單晶矽基板之硼原子之增 強擴散現象之影響變弱。 由相同的測試結果可見：如果適當地選擇加速電壓，< 藉由附加的預非晶化處理，由於植入所引致之點缺陷而施 加於已植入至單晶矽基板之硼原子之增強擴散現象之影響 可以變更弱。 【實施例】 其次，藉由本發明之以下實施例來詳細說明本發明。 該實施例中，一具有雙汲極結構之P-通道MOSFET配置在一 半導體裝置中。
第22頁 五、發明說明（18) 首先’如圖4A所示’在η型單晶矽基板1之主要表面上 之一限定的主動區中選擇性地形成一場氧化層12。然後， 在基板1之主要表面上之此限定的主動區中形成一閘極氧 化層13。沈積一層多晶妙薄膜（未囱示）用於形成囷案，藉 以在閘極氧化層13上形成一多晶矽閘極電極η。 接著’為形成一深度小於50nm之源極/汲極區的淺 接合’以自對準至閘極電極14和場氧化層12之方式及以〇 2keV的加速電壓及1 χΐ〇ΐ5 atoms/cm2之劑量•將蝴離子植入 至基板1。這樣’在閘極電極14之每一側各形成一對淺蝴 摻雜區15，如圖4B所示。與此同時，硼離子植入至多晶矽 閘極電極14之頂部’因此’多晶破閘極電極μ之頂部形成 一硼摻雜區1 4a。 私 接著’如囷4C所示，藉由使用二氧化矽（si 〇2)或氮化 珍（Sial)薄膜在基板1之閘極電極14之每一側面各形成— 介質的側壁分隔層16。為防止已植入之硼擴散至基板1， 此侧壁形成處理在7 0 0。C或更低溫度下進行。 接著，為形成一深度大於〇·1 um( = l〇〇nm)之源極/沒 ，區的深p-n接合’藉自對準至閘極電極丨4、一對側壁^ 隔丨^! 16和場氧化層12之方式及以5 keV的加速電壓及1χ々 ^15 a toms/cm2之劑量將鍺離子植入至與淺的硼摻雜區15 ，分重疊之基板1，以達到預非晶化之目的，如圖4 D所 不°這樣，基板1之未被覆蓋之主要表面將非晶化，藉以 形成非晶區1 5b及保留單晶區〗5a。 緊接著鍺之預非晶化處理之後，藉自對準至閘極電極
五、發明說明（19) 1 4、一對側壁分隔層i 6和場氧化層i 2之方式及以2 ke V的 加速電應及1 χΐ〇ΐ5 atoms/cm2之劑董將领離子植入至與非 晶區15b部分重疊之基板1，如圖4E所示。這樣，在閘極電 極1 4之每一侧面各形成一深硼摻雜區1 7，且在一對侧壁分 隔層1 6之下形成一對淺硼摻雜區（即外延部）丨8。此對深的 砸摻雜區17之摻雜濃度低於此對淺硼摻雜區（即外延部）18 之摻雜濃度。 與此同時，將硼進一步離子植入至多晶矽閘極電極 14 ’因此’在閘極電極14中形成一比硼摻雜區14a更厚的 棚換雜區14b。 最後’採用一燈回火設備（lamp annealer apparatus)在溫度800° C對基板1進行10秒之RTA處理。 經由上述所說明之步驟，在閘極電極1 4之每一側面各 形成一具有雙汲極結構之源極/汲極區19，如圖4F所示》 藉由淺硼摻雜區（例如，深度為4〇 nm)18和深硼摻雜區 17(例如’深度為1〇〇 nm至200 nm)來形成此對源極/没極 區1 9。 雖然此處未圖示，經由上述說明之處理所製成之半導 體裝置可見：能夠經由本發明者之測試結果來很好地控制 已植入硼原子之增速擴散現象及植入引致的的點缺陷之分 佈。 在上述說明之實施例中，在硼之離子植入之前完成用 於預非晶化之G e之離予植入《然而，用於預非晶化之 Ge(或Si)之離子植入亦可以在硼之離子植入之後進行，只
第24頁 五、發明說明（20) 要由於離子植入步驟所引致的點缺陷之總量減少或下降則 〇 在上述說明之實施例中，將硼離子植入至矽基板1 中。然而，本發明不偈限於此種狀況。本發明亦可以採用 任何其他摻雜物，例如砷（As)、磷（P)、二氟化硼（BF2)。 在較佳實施例之詳細說明中所提出之具體的實施例僅 為了易於說明本發明之技術内容，而並非將本發明狹義地 限制於該實施例，在不超出本發明之精神及以下申請專利 範圍之情況，可作種種變化實施。
第25頁

Claims (1)

  1. 六、申請專利範圍 1. 一半導體裝置之製造方法，其中，包括一步驟：藉由 1 keV或更小的加速電壓將一種導電型之摻雜物離子植入 至具有與該摻雜物相反的導電型之單晶矽基板以形成一 MOSFET之源極/汲極區； 其中，該步驟進行之條件為：在該基板中所引致的點 缺陷之總量可藉由該離子植入步驟減至最少或下降。 2. 如申請專利範圍第1項之方法，其中，採用硼作為該 掺雜物。 3. 如申請專利範圍第1項之方法，其中，進行該離子植入 步驟時沒有採用預非晶化處理。 4. 一半導體裝置之製造方法，其中，包括如下步驟： (a ) 經由一閘極絕緣薄膜在第一導電型的單晶矽基板 之主要表面之上形成一閘極； (b) 在步驟（b )中所引致的點缺陷之總量將減至最少 或下降之條件下，藉由1 keV或更小的加速電壓且以自對 準至該閘極之方式將與第一導電型相反之第二導電型的摻 雜物離子植入至該基板，藉以在該閘極之每一側形成該第 二導電型的第一和第二掺雜區； (c) 在該基板上之閘極之每一侧面各形成一側壁分隔 層； (d) 藉自對準至該一對側壁分隔層之方式，將第二導 電型的摻雜物離子植入至該基板，藉以在該閘極之每一侧 形成該第二導電型的分別和該第一和第二摻雜區部分地重 疊的第三和第四摻雜區；
    第26頁 六、申請專利範圍 該第三和第四摻雜區具有比該第一和第二摻雜區更深 的深度，且具有比該第一和第二摻雜區更低之摻雜濃度； (e) 為達到回火之目的，對具有該第二導電型的第 一、第二、第三和第四摻雜區之該基板進行熱處理，藉以 由該第一和第三摻雜區構成具有雙汲極結構的一對源極/ 没極區的其中*一個*且由該第二和第四換雜區構成相關的 另一個源極/汲極區。 5. 如申請專利範圍第4項之方法，進一步包含一步驟： 在離子植入以形成該第三和第四摻雜區的步驟（d)之前或 之後，非晶化該基板之主要表面以形成一非晶區。 6. 如申請專利範圍第5項之方法，其中，該已形成於該 基板之主要表面之非晶區僅包含空缺作為晶體缺陷； 且其中，該非晶區位於一包含矽之晶隙原子和空缺都 作為晶體缺陷的點缺陷區内。 7. 如申請專利範圍第5項之方法，其中，該非晶區中包 含談摻雜物之一投影範圍和一具有lxl〇2Qatoms/cm3或 更高之摻雜濃度的區域； 且其中，該點缺陷區之底部位於比該非晶區與該基板 之該保留單晶區之間的介面所在層面更低之一層面。 8. 如申請專利範圍第5項之方法，其中，該非晶區中包 含該摻雜物之一投影範圍和一具有1 X 1 〇2G a toms/cm3或 更高之摻雜濃度的區域； 且其中，藉由該點缺陷區與該基板之該保留單晶區所 確定的一 p-n接合位於該基板之該保留單晶區内。
    第27頁
    第28頁
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