JPH04196525A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04196525A JPH04196525A JP33229590A JP33229590A JPH04196525A JP H04196525 A JPH04196525 A JP H04196525A JP 33229590 A JP33229590 A JP 33229590A JP 33229590 A JP33229590 A JP 33229590A JP H04196525 A JPH04196525 A JP H04196525A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は半導体装置の製造方法に関するもので、特に浅
いｐｎ接合の形成法に向けられている。
いｐｎ接合の形成法に向けられている。
ＬＳＩ技術の進歩に伴い素子の高集積化、微細化が進み
、接合深さも０．５μｍから０．２μｍへ、ひいては０
．１５μｍの深さが必要となっている。Ｎ型の不純物を
導入してｐｎ接合を形成する場合は、ヒ素のイオン注入
を用いると比較的容易に０．２μｍ程度の接合を形成す
ることができる。これは、ヒ素の質量数が７５と重く、
又シリコン中での拡散係数が通常のプロセス温度９５０
℃で２Ｘ１０−”ｃｌｌｌ”／Ｓと小さいためである。
、接合深さも０．５μｍから０．２μｍへ、ひいては０
．１５μｍの深さが必要となっている。Ｎ型の不純物を
導入してｐｎ接合を形成する場合は、ヒ素のイオン注入
を用いると比較的容易に０．２μｍ程度の接合を形成す
ることができる。これは、ヒ素の質量数が７５と重く、
又シリコン中での拡散係数が通常のプロセス温度９５０
℃で２Ｘ１０−”ｃｌｌｌ”／Ｓと小さいためである。
一方、Ｐ型の不純物を導入してｐｎ接合を形成する場合
は、ボロンの質量数が１１と軽く、イオン注入の際の射
影飛程（以下Ｒｐと記す）が大きくなってしまう。又、
注入の際、チャネリングが起こる確率が高く、分布のテ
ールが深いところまで拡がってしまうという問題点があ
る。拡散係数も９５０℃の時、ヒ素に比べて４ Ｘ １
０−”ｏｎ”／ ｓと大きく、０．２μｍ程度の接合を
形成することは困難である。
は、ボロンの質量数が１１と軽く、イオン注入の際の射
影飛程（以下Ｒｐと記す）が大きくなってしまう。又、
注入の際、チャネリングが起こる確率が高く、分布のテ
ールが深いところまで拡がってしまうという問題点があ
る。拡散係数も９５０℃の時、ヒ素に比べて４ Ｘ １
０−”ｏｎ”／ ｓと大きく、０．２μｍ程度の接合を
形成することは困難である。
上述した問題点を解決するために、ボロンのイオン注入
を１０ｋｅＶ以下の低エネルギで行うという方法がある
が、イオン注入装置の特性上、低エネルギで安定してビ
ームが得られないという欠点がある。又、注入エネルギ
を下げるとチャネリングの確率も高くなる。
を１０ｋｅＶ以下の低エネルギで行うという方法がある
が、イオン注入装置の特性上、低エネルギで安定してビ
ームが得られないという欠点がある。又、注入エネルギ
を下げるとチャネリングの確率も高くなる。
上記の欠点を補うために、ボロンイオン単体の代わりに
ＢＦ、イオンを注入し、ボロンの実効エネルギを下げる
という方法がある。ＢＦ、の質量数は４９であるので、
例えばＢＦ、イオンを４９ｋｅ■で注入すると単体ボロ
ンの担うエネルギは１１／４９で、ボロン単体を１１ｋ
ｅＶで注入したものに相当する。
ＢＦ、イオンを注入し、ボロンの実効エネルギを下げる
という方法がある。ＢＦ、の質量数は４９であるので、
例えばＢＦ、イオンを４９ｋｅ■で注入すると単体ボロ
ンの担うエネルギは１１／４９で、ボロン単体を１１ｋ
ｅＶで注入したものに相当する。
しかしながら、上記方法においてもボロンを１１ｋｅＶ
で注入することになるので、チャネリングの確率が高く
、分布のテールが深くまで拡がってしまい、接合が深く
なってしまうおそれがある。
で注入することになるので、チャネリングの確率が高く
、分布のテールが深くまで拡がってしまい、接合が深く
なってしまうおそれがある。
上記問題点を解決するために、ボロンあるいはＢＦ、を
注入する前にシリコンあるいはゲルマニウムをイオン注
入して、表面領域をあらかじめ非晶質化しボロンあるい
はＢＦ、注入の際のチャネリングを抑え、浅い接合を形
成しようとする試みがなされている（Ｍ、Ｋａｓｅ、Ｍ
、Ｋｉｍｕｒａ、ｌ（、Ｍｏｒｉ ａｎｄＴ、Ｏｇａｗ
ａ：Ａｐｐｌ Ｐｈｙｓ、Ｌｅｔｔ、５６（１９９０）
１２３１−１２３２）。
注入する前にシリコンあるいはゲルマニウムをイオン注
入して、表面領域をあらかじめ非晶質化しボロンあるい
はＢＦ、注入の際のチャネリングを抑え、浅い接合を形
成しようとする試みがなされている（Ｍ、Ｋａｓｅ、Ｍ
、Ｋｉｍｕｒａ、ｌ（、Ｍｏｒｉ ａｎｄＴ、Ｏｇａｗ
ａ：Ａｐｐｌ Ｐｈｙｓ、Ｌｅｔｔ、５６（１９９０）
１２３１−１２３２）。
この方法に関し、シリコンまたはゲルマニウムイオンで
非晶質化する領域が、ｐｎ接合のできる深さよりも深い
、もしくは同程度の深さであれば、リーク電流が大きい
という欠点があり、非晶質化する領域をｐｎ接合の深さ
よりも浅くすれば良好な接合特性が得られるという報告
がある（Ｅ。
非晶質化する領域が、ｐｎ接合のできる深さよりも深い
、もしくは同程度の深さであれば、リーク電流が大きい
という欠点があり、非晶質化する領域をｐｎ接合の深さ
よりも浅くすれば良好な接合特性が得られるという報告
がある（Ｅ。
Ｌａｎｄｉ ａｎｄ Ｓ、Ｓｏｌｍｉ：５ｏｌｉｄ
５ｔａｔｅ Ｅｌｅｃｔｒｏｎｉｃｓ ２９（
１９８６）１１８〜１１８７）。
５ｔａｔｅ Ｅｌｅｃｔｒｏｎｉｃｓ ２９（
１９８６）１１８〜１１８７）。
しかし、非晶質領域を形成する際にシリコン注入を行う
とシリコンの質量数が２８と比較的小さく、Ｒｐが大き
くなり非晶質層が深くなってしまうという欠点がある。
とシリコンの質量数が２８と比較的小さく、Ｒｐが大き
くなり非晶質層が深くなってしまうという欠点がある。
ゲルマニウムやＧｅＦ、あるいはＧｅＦ、のイオン使用
が提案されているが、それらの質量数は、夫々７４．１
１２．１３１であるため非晶質層は比較的浅くなるが、
移動度の劣化等問題があり望ましくない。又、ＳｉＦ、
やＳｉＦ、のイオンの使用も知られているが、更に大な
る質量数のイオンが望まれる。
が提案されているが、それらの質量数は、夫々７４．１
１２．１３１であるため非晶質層は比較的浅くなるが、
移動度の劣化等問題があり望ましくない。又、ＳｉＦ、
やＳｉＦ、のイオンの使用も知られているが、更に大な
る質量数のイオンが望まれる。
（ハ）発明が解決しようとする課題
本発明は、ボロンやＢＦｌのイオンを注入する際のチャ
ネリングを防止するための非晶質層を、ｐｎ接合の深さ
より浅く、かつ移動度の劣化をもたらすことはなく形成
し得る方法を提供するものである。
ネリングを防止するための非晶質層を、ｐｎ接合の深さ
より浅く、かつ移動度の劣化をもたらすことはなく形成
し得る方法を提供するものである。
（ニ）課題を解決するための手段
本発明方法の特徴は、シリコン基板表面にシリコンの塩
化物をイオン注入して基板表面を非晶質化した後、この
非晶質化領域に基板と反対の導電型の不純物イオンを注
入し、更に熱処理することにより注入イオンを活性化し
ｐｎ接合を形成することを特徴とする。
化物をイオン注入して基板表面を非晶質化した後、この
非晶質化領域に基板と反対の導電型の不純物イオンを注
入し、更に熱処理することにより注入イオンを活性化し
ｐｎ接合を形成することを特徴とする。
（ホ）作用
本発明による方法によれば、シリコンの塩化物、例えば
５ｉＣＩ、５ｉＣ１，、Ｓ ｉＣ１ｚでは、その質量数
がそれぞれ６５．１０２．１３９と重く１、Ｒｐを小さ
くできるので、半導体基板の極表面のみを非晶質化する
ことができる。又、質量数が大きいので半導体基板を非
晶質化するのに必要な注入量（臨界注入量）が少なくて
すみ、又、同時に注入された塩素も後の熱処理で表面か
ら抜は易いという利点がある。
５ｉＣＩ、５ｉＣ１，、Ｓ ｉＣ１ｚでは、その質量数
がそれぞれ６５．１０２．１３９と重く１、Ｒｐを小さ
くできるので、半導体基板の極表面のみを非晶質化する
ことができる。又、質量数が大きいので半導体基板を非
晶質化するのに必要な注入量（臨界注入量）が少なくて
すみ、又、同時に注入された塩素も後の熱処理で表面か
ら抜は易いという利点がある。
（へ）実施例
以下、本発明の実施例を第１図乃至第４図に従って製造
工程順に説明する。尚、本実施例では、ＭＯＳトランジ
スタが製造される。
工程順に説明する。尚、本実施例では、ＭＯＳトランジ
スタが製造される。
第１図に示す工程では、まず、Ｎ型の単結晶シリコン基
板（１）に素子分離領域（３）の形成を行う。この素子
分離領域（３）はシリコン基板（１）に溝を掘り絶縁幕
を埋め込んだり、あるいはいわゆるＬＯＣＯ８法による
局部的酸化法により形成される。
板（１）に素子分離領域（３）の形成を行う。この素子
分離領域（３）はシリコン基板（１）に溝を掘り絶縁幕
を埋め込んだり、あるいはいわゆるＬＯＣＯ８法による
局部的酸化法により形成される。
次に塩酸３％の酸素雰囲気中９００℃で１５分間熱処理
を行ない膜厚１１０人の酸化膜（４）を形成する。次い
で、低圧ＣＶ Ｄ （Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈ
ｅｍｉｃａｌＶａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法に
より、約３０００人のポリシリコンを堆積し、ゲート電
極（２）を残してエツチング除去する。
を行ない膜厚１１０人の酸化膜（４）を形成する。次い
で、低圧ＣＶ Ｄ （Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈ
ｅｍｉｃａｌＶａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法に
より、約３０００人のポリシリコンを堆積し、ゲート電
極（２）を残してエツチング除去する。
第２図に示す工程では、ＬＳＳ理論に基づき、Ｓ ｉＣ
１ｓイオン（５）を加速エネルギ６０Ｋ ｅ Ｖ、ドー
ズ量１．ＯＸ ｘ＋）＋４／ｃ！ｎ１の条件で前記半導
体基板に注入し、非晶質化領域（６）を得る。この非晶
質化領域（６）の深さは、１００〜２００人程度になる
形成３図に示す工程では、ＢＦ、イオンげ）を加速エネ
ルギ６０Ｋ ｅ Ｖ、ドーズ量１．ＯＸ １０”／ａｍ
’ノ条件で注入する。この際、ボロン単体の担うエネル
ギは１３．５Ｋｅｙで、Ｒｐは約３００人になり、ｐｎ
接合（８）のできる位置はＲｐより約１０００人深く１
３００人程度０ところである。
１ｓイオン（５）を加速エネルギ６０Ｋ ｅ Ｖ、ドー
ズ量１．ＯＸ ｘ＋）＋４／ｃ！ｎ１の条件で前記半導
体基板に注入し、非晶質化領域（６）を得る。この非晶
質化領域（６）の深さは、１００〜２００人程度になる
形成３図に示す工程では、ＢＦ、イオンげ）を加速エネ
ルギ６０Ｋ ｅ Ｖ、ドーズ量１．ＯＸ １０”／ａｍ
’ノ条件で注入する。この際、ボロン単体の担うエネル
ギは１３．５Ｋｅｙで、Ｒｐは約３００人になり、ｐｎ
接合（８）のできる位置はＲｐより約１０００人深く１
３００人程度０ところである。
第４図に示す最終工程では、Ｎ２雰囲気中６００℃で熱
拡散を抑えながら、非晶質化領域（６）を固相エピタキ
シャル成長させて結晶化させる。続いてボロン注入領域
のボロンを電気的に活性化させるためにＮ２雰囲気中で
、１０００℃、１０秒の急速熱アニーリングを行い、Ｐ
型導電層（９）を形成し、夫々ソース、ドレイン領域と
する。
拡散を抑えながら、非晶質化領域（６）を固相エピタキ
シャル成長させて結晶化させる。続いてボロン注入領域
のボロンを電気的に活性化させるためにＮ２雰囲気中で
、１０００℃、１０秒の急速熱アニーリングを行い、Ｐ
型導電層（９）を形成し、夫々ソース、ドレイン領域と
する。
上述の実施例ではシリコン基板を非晶質化させるために
、Ｓ ｉＣ１ｓイオンを注入したが、５ｉＣ１やＳ ｉ
Ｃ１ｔのイオンを注入しても良い。更に、Ｐ型シリコン
基板を用いた場合には、導電層（９）に形成するために
、リンを注入しても、同様に浅いＰＮ接合が得られる。
、Ｓ ｉＣ１ｓイオンを注入したが、５ｉＣ１やＳ ｉ
Ｃ１ｔのイオンを注入しても良い。更に、Ｐ型シリコン
基板を用いた場合には、導電層（９）に形成するために
、リンを注入しても、同様に浅いＰＮ接合が得られる。
（ト）発明の効果
本発明の半導体装置製造方法によれば、０．２μｍ以下
の浅いｐｎ接合を移動度の低下を伴うことなく形成する
ことができるので、微細な素子の特性を著しく向上でき
るものである。
の浅いｐｎ接合を移動度の低下を伴うことなく形成する
ことができるので、微細な素子の特性を著しく向上でき
るものである。
更に、本発明によれば、非晶質化のためのイオン注入が
質量の大きいイオンを用いて行われるため、そのドーズ
量が少なくてすみ、工程時間の短縮を図れる。
質量の大きいイオンを用いて行われるため、そのドーズ
量が少なくてすみ、工程時間の短縮を図れる。
第１図乃至第４図は、本発明の実施例方法を示す工程別
断面図である。
断面図である。
Claims (1)
- （１）シリコン基板表面にシリコンの塩化物をイオン注
入して基板表面を非晶質化した後、この非晶質化領域に
基板と反対の導電型の不純物イオンを注入し、更に熱処
理することにより注入イオンを活性化しｐｎ接合を形成
することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33229590A JPH04196525A (ja) | 1990-11-28 | 1990-11-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33229590A JPH04196525A (ja) | 1990-11-28 | 1990-11-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04196525A true JPH04196525A (ja) | 1992-07-16 |
Family
ID=18253369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33229590A Pending JPH04196525A (ja) | 1990-11-28 | 1990-11-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04196525A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07111251A (ja) * | 1993-10-12 | 1995-04-25 | Nippondenso Co Ltd | 不純物の活性化方法 |
| US6372591B1 (en) | 1997-12-03 | 2002-04-16 | Nec Corporation | Fabrication method of semiconductor device using ion implantation |
| JP2006352162A (ja) * | 2006-09-01 | 2006-12-28 | Toshiba Corp | 半導体装置の製造方法 |
| JP2012506132A (ja) * | 2008-10-02 | 2012-03-08 | ヴァリアン セミコンダクター イクイップメント アソシエイツ インコーポレイテッド | 埋め込みプロセスの温度調整方法 |
-
1990
- 1990-11-28 JP JP33229590A patent/JPH04196525A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07111251A (ja) * | 1993-10-12 | 1995-04-25 | Nippondenso Co Ltd | 不純物の活性化方法 |
| US6372591B1 (en) | 1997-12-03 | 2002-04-16 | Nec Corporation | Fabrication method of semiconductor device using ion implantation |
| JP2006352162A (ja) * | 2006-09-01 | 2006-12-28 | Toshiba Corp | 半導体装置の製造方法 |
| JP2012506132A (ja) * | 2008-10-02 | 2012-03-08 | ヴァリアン セミコンダクター イクイップメント アソシエイツ インコーポレイテッド | 埋め込みプロセスの温度調整方法 |
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