KR19990005828A

KR19990005828A - Pmosfet 내의 소오스/드레인의 p-n 얕은 접합 형성방법

Info

Publication number: KR19990005828A
Application number: KR1019970030046A
Authority: KR
Inventors: 박민규
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1997-06-30
Filing date: 1997-06-30
Publication date: 1999-01-25

Abstract

PMOSFET 내의 소오스/드레인의 P⁺-N 얕은 접합 형성방법에 관하여 개시하고 있다. 본 발명은, 반도체기판의 주면에 형성된 N-웰 영역에 PMOSFET의 소오스/드레인의 P⁺-N 접합을 형성하는 방법에 있어서, 플라즈마상태의 양이온을 발생시키는 단계와; 상기 반도체기판의 배면에 음의 바이어스를 인가함으로써, 상기 양이온을 상기 소오스/드레인 영역에 주입하는 단계를 구비하는 PMOSFET 내의 소오스/드레인의 P⁺-N 얕은 접합 형성방법을 제공하는 것을 특징으로 한다. 본 발명에 따르면, 채널의 길이가 작아짐에 따라서도 문턱전압을 일정하게 유지할 수 있고, 접합파괴전압의 감소도 방지할 수 있을 뿐 아니라, 펀치쓰루 저항 및 접합에서의 누설전류의 발생을 방지할 수 있다.

Description

PMOSFET 내의 소오스/드레인의 P+-N 얕은 접합 형성방법

본 발명은 PMOSFET 내의 소오스/드레인의 P⁺-N 얕은 접합(shallow junction) 형성방법에 관한 것으로서, 특히 반도체기판의 배면에 음의 바이어스를 인가함으로써, 양이온을 소오스/드레인 영역에 주입하는 P⁺-N 얕은 접합 형성방법에 관한 것이다.

반도체장치의 집적도가 높아짐에 따라 소자의 크기 감소뿐만 아니라 수직구조의 감소(vertical scale down)가 요구되고 있다. 이러한 수직구조의 감소 중에서 가장 중요한 것으로 접합깊이의 감소를 들 수 있다. 예컨대, 0.8㎛ 이하의 채널길이를 갖는 MOS(Metal Oxide Silicon) 소자에서는 소오스/드레인의 접합깊이가 0.25㎛ 이하가 되어야 충분한 소자 동작을 보장받을 수 있다.

종래의 얕은 접합 형성방법으로는 이온주입과 어닐링(annealing)에 의한 방법이 가장 많이 사용되었다. N⁺-P 접합을 갖는 NMOS 트랜지스터의 경우, 비소(Arsenic; As)가 75keV의 에너지에서 0.05㎛ 정도의 투사영역(projected range; Rp)이 매우 작기 때문에 매우 얕은 접합을 형성하는 것이 용이하다. 반면에, P⁺접합을 갖는 PMOS 트랜지스터의 경우는, 보론(boron; B)이 매우 가볍기 때문에 확산계수가 커서 동일한 열처리에도 NMOS 트랜지스터보다 더 깊은 소오스/드레인 접합이 형성된다. 특히, 상온에서 보론을 이온주입할 경우 기판의 표면은 비정질실리콘이 형성되기 어렵기 때문에, 이온주입 동안의 채널링(channeling) 현상에 의한 테일(tail)로 인해 깊게 이온주입된다. 이러한 문제로 인하여 서브마이크론급 이하의 반도체장치 제조공정에서 얕은 접합을 형성하기 위한 노력이 꾸준히 연구되어져 왔다.

고집적 회로에서는 서브마이크론 소자가 일반적으로 사용되는데, 이러한 서브마이크론 소자의 동작 시에 내부 전계가 커지고 취급하는 신호가 작아지는 경향이 있으므로 장기간에 걸쳐 안정적으로 동작하는 소자를 실현하는 것이 매우 어렵다. 특히, 게이트절연막의 절연파괴나 핫-캐리어(hot carrier) 주입에 의한 소자특성의 변동, α-선에 의한 소프트-에러(soft-error)와 같은 신뢰성에 관계된 현상은 서브마이크론 소자의 한계를 제한하는 현상으로서 지금까지 많은 연구자에 의해 그 현상의 해명과 대책이 이루어지고 있다.

이에 대한 해결책의 하나로서, 이온빔에 의한 이온주입을 통해 고집적 소자의 P⁺-N 얕은 접합을 형성할 때에는 이온주입 에너지를 매우 낮추는 방법을 택하였는데, 이러한 방법은 공정효율(throughput)이 떨어지는 이중이온주입(double implantation)에 의존해야 했다.

또한, 이온빔에 의한 이온주입에 의해 P⁺-N 얕은 접합을 형성할 때, P-채널의 길이가 작아짐에 따라 문턱전압(threshold voltage)이 일정하지 않고 점점 감소하고, 접합파괴전압(breakdown voltage)도 급속히 감소하게 되며, 펀치쓰루(punch-though) 저항 및 접합에서의 누설전류가 발생하여 소자의 불량이 발생하는 문제점이 있다.

상기한 문제점을 해결하기 위한 본 발명의 목적은 채널의 길이가 작아짐에 따라서도 문턱전압을 일정하게 유지할 수 있고, 접합파괴전압의 감소도 방지할 수 있는 PMOSFET 내의 소오스/드레인의 P⁺-N 얕은 접합 형성방법을 제공하는데 있다.

본 발명의 다른 목적은 펀치쓰루 저항 및 접합에서의 누설전류의 발생을 방지할 수 있는 PMOSFET 내의 소오스/드레인의 P⁺-N 얕은 접합 형성방법을 제공하는데 있다.

도1은 본 발명의 실시예를 적용하기 위한 PMOSFET이 형성될 N-웰을 형성하는 단계를 나타낸 단면도,

도2는 게이트부위의 형성이 완료된 단계를 나타낸 단면도,

도3은 본 발명의 실시예에 따른 PMOSFET의 소오스/드레인의 P⁺-N 접합을 형성하는 단계를 나타낸 단면도이다.

도면의 주요부분에 대한 부호설명

10 … N-형 반도체기판

20 … 격리산화막

30 … N-웰

40 … 게이트산화막

50 … 게이트전극

60 … 게이트전극 스페이서

70/80 … 소오스/드레인 영역

상기한 목적들을 달성하기 위한 본 발명은, 반도체기판의 주면에 형성된 N-웰 영역에 PMOSFET의 소오스/드레인의 P⁺-N 접합을 형성하는 방법에 있어서, 플라즈마상태의 양이온을 발생시키는 단계와; 상기 반도체기판의 배면에 음의 바이어스를 인가함으로써, 상기 양이온을 상기 소오스/드레인 영역에 주입하는 단계를 구비하는 PMOSFET 내의 소오스/드레인의 P⁺-N 얕은 접합 형성방법을 제공하는 것을 특징으로 한다.

본 발명에 있어서, 상기 양이온은 B⁺, BF⁺, BF²⁺및 BF³⁺로 구성된 BF₃의 플라즈마상태의 양이온군으로부터 선택된 어느 하나인 것이 바람직하다.

또한, 상기 음의 바이어스는 상기 양이온을 상기 반도체기판의 주면방향으로 가속시킬 수 있도록 -1.2∼-0.8keV의 범위로 인가되는 것이 바람직하고, 상기 양이온의 주입단계 이후에는 RTP(Rapid Thermal Process)에 의해 2단 어닐링하는 단계를 더 구비하는 것이 바람직하다. 이 때, 상기 2단 어닐링은 제1단계로 750∼850℃로 승온시켜 어닐링한 후, 제2단계로 950∼1000℃로 다시 승온하여 어닐링하는 단계로 적용하는 것이 더욱 바람직하다.

한편, 상기 N-웰 영역에는 게이트산화막, 게이트전극 및 게이트전극 스페이서가 이미 형성되고 소오스/드레인 영역만이 노출된 상태로 마련함으로써, 상기 양이온은 별도의 소오스/드레인 마스크 없이 블랭킷 도핑되도록 할 수도 있다.

이하, 본 발명의 바람직한 실시예에 대해 설명한다. 또한, 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이다.

도1은 본 발명의 실시예에 따른 PMOSFET의 소오스/드레인의 P⁺-N 접합을 형성하기에 앞서 상기 PMOSFET이 만들어질 N-웰을 형성하는 단계를 나타낸 단면도로서, 도1을 참조하면, N-형 반도체기판(10)에 활성영역을 규정하기 위해 격리산화막(field oxide)(20)을 형성한 다음, PMOS가 형성될 영역에 N-웰 마스크에 의해 인이온(P⁺)을 주입하고, 약 1000℃에서 어닐링(N-웰 드라이브인 공정)하여 N-웰(30)을 형성한 것을 알 수 있다.

도2는 게이트부위의 형성이 완료된 단계를 나타낸 단면도이다. 이 단계는, 먼저 게이트산화막(40)을 150Å의 두께로 형성하고 폴리실리콘막을 저압화학기상증착공정에 의해 1000Å 두께로 증착한 다음, 이를 패턴식각하여 게이트전극(50)을 얻는 것부터 시작된다. 그 다음, 게이트전극(50) 위에 TEOS(TetraEthylOrtho- Silicate) 산화막을 형성하고 식각하여 게이트전극 스페이서(60)를 형성함으로써 완료된다. 이 때, TEOS 산화막은 TEOS와 산소가스를 소스가스로 하여 900℃의 저압화학기상공정에 의해 증착한다. 한편, 게이트산화막(40)의 두께는 반드시 150Å에 한정되는 것은 아니고 소자의 특성에 따라 100∼250Å의 두께범위에서 선택될 수 있다.

이 단계에서는 반도체기판의 배면에 -1.0keV의 바이어스를 인가하고, BF₃를 플라즈마상태로 만들어 양이온들이 상기 바이어스에 의해 기판에 도핑되게 한다. 이 때, 사전에 N-웰 영역(30)에는 게이트산화막(40), 게이트전극(50) 및 게이트전극 스페이서(60)가 이미 형성되고 소오스/드레인이 형성될 영역만이 노출된 상태로 마련함으로써, 상기 양이온들이 별도의 소오스/드레인 마스크 없이 블랭킷 도핑되어 소오스/드레인 영역(70, 80)이 형성되도록 한다. 이 때 형성되는 양이온들은 B⁺, F⁺,BF⁺, BF²⁺또는 BF³⁺로서, 반응챔버 내에 인가되는 RF(Radio Frequency) 전력이 1300W인 경우, 도우즈량은 약 1.5×10¹⁵㎝^-2정도이며, 접합깊이는 약 100㎚ 정도가 된다.

상기와 같이, 이온의 도핑이 완료되면, RTP에 의해 2단 어닐링하는 단계를 더 거치는데, 이 때 이 2단 어닐링은 제1단계로 800℃로 승온시켜 5초간 어닐링한 후, 제2단계로 1000℃로 다시 승온하여 10초간 어닐링하는 단계이다. 이렇게 2단 어닐링을 행하는 이유는 소오스/드레인 영역(70, 80)의 결정을 재배치하고, 불필요한 F⁺이온의 외부확산(outdiffusion)을 유도하기 위함이다.

그 후속공정에 있어서는, 층간절연막으로서 BPSG(BoroPhosphoSilicate Glass)막을 증착하고 리플로우(reflow)시켜 평탄화한 다음, 소오스/드레인 영역(70, 80)을 노출시키는 콘택홀을 형성하고, 이 콘택홀에 금속층을 매립하여 접속하면 금속배선층을 형성하는 단계가 완료된다.

상기한 본 발명과 같이, 플라즈마상태의 양이온을 발생시키고 반도체기판의 배면에 음의 바이어스를 인가함으로써, 상기 양이온을 상기 소오스/드레인 영역에 주입하면 PMOSFET 내의 소오스/드레인의 P⁺-N 얕은 접합을 용이하게 형성할 수 있다. 따라서, 채널의 길이가 작아짐에 따라서도 문턱전압을 일정하게 유지할 수 있고, 접합파괴전압의 감소도 방지할 수 있을 뿐 아니라, 펀치쓰루 저항 및 접합에서의 누설전류의 발생을 방지할 수 있다.

Claims

반도체기판의 주면에 형성된 N-웰 영역에 PMOSFET의 소오스/드레인의 P⁺-N 접합을 형성하는 방법에 있어서, 플라즈마상태의 양이온을 발생시키는 단계와; 상기 반도체기판의 배면에 음의 바이어스를 인가함으로써, 상기 양이온을 상기 소오스/드레인 영역에 주입하는 단계를 구비하는 PMOSFET 내의 소오스/드레인의 P⁺-N 얕은 접합 형성방법.
제1항에 있어서, 상기 양이온은 B⁺, BF⁺, BF²⁺및 BF³⁺로 구성된 BF₃의 플라즈마상태의 양이온군으로부터 선택된 어느 하나인 것을 특징으로 하는 PMOSFET 내의 소오스/드레인의 P⁺-N 얕은 접합 형성방법.
제1항에 있어서, 상기 음의 바이어스는 -1.2∼-0.8keV의 범위로 인가되는 것을 특징으로 하는 PMOSFET 내의 소오스/드레인의 P⁺-N 얕은 접합 형성방법.
제1항에 있어서, 상기 양이온의 주입단계 이후에는 RTP에 의해 2단 어닐링하는 단계를 더 구비하는 것을 특징으로 하는 PMOSFET 내의 소오스/드레인의 P⁺-N 얕은 접합 형성방법.
제4항에 있어서, 상기 2단 어닐링은 제1단계로 750∼850℃로 승온시켜 어닐링한 후, 제2단계로 950∼1000℃로 다시 승온하여 어닐링하는 단계인 것을 특징으로 하는 PMOSFET 내의 소오스/드레인의 P⁺-N 얕은 접합 형성방법.
제1항에 있어서, 상기 N-웰 영역에는 게이트산화막, 게이트전극 및 게이트전극 스페이서가 이미 형성되고 소오스/드레인 영역만이 노출된 상태로 마련함으로써, 상기 양이온은 별도의 소오스/드레인 마스크 없이 블랭킷 도핑되는 것을 특징으로 하는 PMOSFET 내의 소오스/드레인의 P⁺-N 얕은 접합 형성방법.